KR101795054B1 - 칩 패키지 부재 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 칩 패키지 부재 및 그 제조 방법을 개시한다. 상기 칩 패키지 부재 제조 방법은 칩 패키지 부재 제조 방법은 일 면에 본딩 영역을 가지고 다른 면에 콘택 영역을 갖는 회로패턴층과, 상기 회로패턴층의 본딩 영역에 접착되는 절연층을 포함하는 칩 패키지 부재를 형성하며; 상기 칩 패키지 부재의 절연층 상에 제1 마스크층을 형성하며; 상기 칩 패키지 부재에 대해 제1 금속을 이용하여 도금을 수행하고, 상기 제1 마스크층을 상기 절연층으로부터 분리하며; 상기 회로패턴층 상에 제2 마스크층을 형성하며; 상기 칩 패키지 부재에 대해 제2 금속을 이용하여 도금을 수행하는 것을 포함한다. 본 발명에 따라, 패턴층 상에 위치하며 칩 패키지의 외부에 노출된 도금층을 코발트가 함유된 금속을 이용하여 형성함으로써 그 경도를 증가시키며, 그에 따라 외부 스트레스에 강한 칩 패키지를 생성할 수 있는 효과가 있다. 또한, 콘택 영역의 민감도(Sensitivity)가 향상될 수 있다.

Description

칩 패키지 부재 및 그 제조 방법{CHIP PACKAGE MEMBER AND MANUFACTURING METHOD THEREOF}
본 발명은 칩 패키지 부재 및 그 제조 방법에 관한 것이다.
반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조 기술에 비하여 상대적으로 뒤쳐져 있는 상태이기 때문에 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 최근 대두되고 있다.
반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 기판 상에 본딩된다.
도 1은 종래의 칩 패키지 부재를 제조하는 방법을 나타내는 순서도이다.
먼저, 절연층(110)을 마련한다(S1). 절연층(110)은 절연 필름 예컨대, 폴리이미드 필름(polyimide film)으로 형성될 수 있다. 절연층(110)을 마련한 후 절연층(110)에 비아홀들(112)을 형성한다(S2).
이어서, 금속층(120)을 절연층(110) 상에 라미네이트한다(S3). 상기 금속층(120)은 구리(Cu)로 이루어지는 것이 바람직하다. 그런 다음, 여러 약품 처리를 통해 표현을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 회로패턴층(120)을 형성한다(S4).
여기에서, 회로패턴층(120)의 일 면 즉, 상부 면은 콘택 영역(contact area)이 되며, 회로패턴층(120)의 다른 면 즉, 하부 면은 LED 패키지의 기판에 본딩된다. 그러므로, 회로패턴층(120)의 기판에 본딩되는 면은 본딩 영역(bonding area)이 된다.
이와 같이, 일 면에 본딩 영역을 가지고 다른 면에 콘택 영역을 갖는 회로 패턴층과, 회로 패턴층의 본딩 영역에 접착되는 절연층을 포함하는 칩 패키지 부재가 형성된다.
이어서, 상기 칩 패키지 부재는 미리 결정된 금속 재료를 이용하여 도금된다. 구체적으로, 칩 패키지 부재를 니켈(Ni)을 이용하여 도금하여 칩 패키지의 양면 즉, 본딩 영역 및 콘택 영역에 제1 도금층(130)을 형성한다(S5). 칩 패키지 부재의 양 면 상에 제1 도금층(130)을 형성한 후 제1 도금층(130) 상에 금(Au)을 이용하여 제2 도금층(140)을 형성한다(S6).
이와 같이, 칩 패키지 부재는 그 양면 상에 제1 도금층(130) 및 제2 도금층(140)을 갖는다. 칩 패키지의 하면 즉, 본딩 영역은 기판에 본딩되기 때문에, 외부에 노출되지 않는다. 그러나, 칩 패키지 부재의 상면 즉, 콘택 영역은 외부에 노출되어 있기 때문에, 마찰 등의 스트레스를 겪는다. 이러한 이유로, 콘택 영역 상에 형성된 제1 및 제2 도금층(130,140)은 벗겨지기 쉬운 상태에 있다. 따라서, 칩 패키지 부재의 상면에 형성된 제1 및 제2 도금층들(130,140)의 경도를 증가시킬 필요가 있다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 본 발명의 목적은, 외부 스트레스에 강한 칩 패키지 부재 및 그 제조 방법을 제공하는데 있다.
실시예에 따른 칩 패키지 부재 제조 방법은 비아홀을 포함하는 절연층을 형성하는 단계와 상기 절연층 상에 회로패턴층을 형성하는 단계와 상기 회로패턴층을 식각하여 상기 절연층이 노출되는 회로패턴을 형성하는 단계와 상기 절연층과 상기 회로패턴층 하에 제1마스크를 배치하고 상기 회로패턴층 상에 제1도금층과 제2도금층을 형성하는 단계와 상기 절연층과 상기 회로패턴층 상에 제2마스크를 배치하여 상기 절연층의 비아홀에 제3도금층과 제4도금층을 형성하는 단계를 포함할 수 있다.
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본 발명에 따르면, 회로패턴층 상에 위치하며 칩 패키지의 외부에 노출된 도금층을 코발트가 함유된 금속을 이용하여 형성함으로써 그 경도를 증가시키며, 그에 따라 외부 스트레스에 강한 칩 패키지를 생성할 수 있는 효과가 있다. 또한, 콘택 영역의 민감도(Sensitivity)가 향상될 수 있다.
도 1은 종래의 칩 패키지 부재의 제조 공정을 나타낸 도면이다.
도 2는 본 발명의 바람직한 실시예에 따른 칩 패키지 부재의 제조 공정을 모식적으로 나타낸 도면이다.
도 3는 도 2의 제조 공정에 따라 제조된 칩 패키지 부재의 단면도를 나타낸 도면이다.
도 4는 본 발명의 바람직한 실시예에 따른 칩 패키지 부재의 제조 공정의 흐름도를 나타낸다.
이하에서는 첨부한 도면을 참조하여 바람직한 일 실시형태에 따른 칩 패키지 및 그 제조 방법에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.
또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 2는 본 발명의 바람직한 실시예에 따른 칩 패키지 부재의 제조 공정을 모식적으로 나타낸 도면이다.
도 2을 참조하면, 먼저, 절연층(210)을 마련한다(S10). 절연층(210)은 폴리이미드 필름(polyimide film)으로 형성될 수 있다. 절연층(210)을 마련한 후 절연층(210)에 비아홀들(112)을 형성한다(S20). 절연층(210)을 관통하여 형성된 비아홀들은 칩, 즉 LED가 실장되는 비아홀, 각 층 간의 전기적 연결을 위한 바이홀, 열 확산을 용이하게 하기 위한 열 비아홀(thermal via hole), 각 층들을 정렬하는 기준이 되는 비아홀을 포함할 수 있다.
이어서, 금속층(220)을 절연층(210) 상에 라미네이트한다(S30). 상기 금속층(220)은 구리(Cu)로 이루어지는 것이 바람직하다. 그런 다음, 여러 약품 처리를 통해 표현을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 회로패턴층(220)을 형성한다(S40).
여기에서, 회로패턴층(220)의 상부 면은 콘택 영역(contact area)이 되며, 회로패턴층(220)의 다른 면 즉, 하부 면은 LED 패키지의 기판에 본딩된다. 그러므로, 회로패턴층(220)의 기판에 본딩되는 면은 본딩 영역(bonding area)이 된다.
이와 같이, 공정 S10 내지 S40을 통해, 일 면에 본딩 영역을 가지고 다른 면에 콘택 영역을 갖는 회로패턴층(220)과, 회로패턴층(220)의 본딩 영역에 접착되는 절연층(210)을 포함하는 칩 패키지 부재가 제조될 수 있다.
이어서, 칩 패키지 부재를 도금하는 공정을 수행한다. 여기에서, 도금은 전해 도금인 것이 바람직하다.
구체적으로 설명하면, 먼저 칩 패키지 부재의 절연층(210) 상에 제1 마스크층(310)을 형성하고, 상기 칩 패키지 부재를 도금한다(S50). 구체적으로, 칩 패키지 부재를 니켈(Ni)을 이용하여 제1 도금층(230)을 형성하고, 제1 도금층(230) 상에 금과 코발트의 합금으로 도금하여 제2 도금층(240)을 형성한다. 그에 따라, 마스킹된 절연층(210) 상에는 도금이 이루어지지 않고, 회로패턴층(220)의 콘택 영역 상에만 도금이 이루어져 회로패턴층(220)의 콘택 영역 상에 제1 도금층(230) 및 제2 도금층(240)이 형성된다. 이 경우, 외부에 노출되는 제2 도금층은 금과 코발트의 합금을 이용하여 형성되기 때문에 제2 도금층(240)의 경도가 향상된다. 예컨대, 제2 도금층(240)은 종래 기술에 따라 금(Au)을 이용해 형성된 경우 70 내지 90 HV의 경도를 가지지만, 본 발명에 따라 금과 코발트의 합금을 이용하여 형성될 경우 180 내지 200 HV의 경도를 나타낸다.
이 경우, 회로패턴층(220)의 회로 패턴에 의해 외부에 노출된 절연층(210)은 폴리이미드 또는 수지와 같은 절연 재료로 이루어 지므로, 원칙적으로 도금되지 않는다. 그러나, 실제 도금 공정 후에, 회로패턴층(220)의 회로 패턴에 의해 외부에 노출된 절연층(210) 상에는 아주 얇게 도금층들(230,240)이 형성될 수도 있다.
또한, 회로패턴층(220)의 제1 도금층 상에 위치된 제2 도금층(240)을 형성하는 도금 재료는 전술한 바와 같이, 금(Au)와 코발트(covalt)의 합금인데, 합금에서 금은 98%의 함유율을 나타내고 코발트는 2%의 함유율을 나타내는 것이 바람직하다. 그러나, 본 발명은 이에 한정되지 않고, 당업자에게 자명한 어떠한 함유율의 비도 가능하다.
이어서, 절연층(210)으로부터 제1 마스크층(310)을 분리한 후 즉, 절연층(210)으로부터 제1 마스크층(310)을 벗겨낸(stripping) 후, 회로패턴층(220) 상에 위치된 제2 도금층(140) 상에 제2 마스크층(320)을 형성하고, 상기 칩 패키지 부재를 도금한다(S60).
구체적으로, 칩 패키지 부재를 니켈(Ni)을 이용하여 제3 도금층(260)을 형성하고, 제3 도금층(230) 상에 금(Au)을 이용하여 도금하여 제4 도금층(270)을 형성한다. 이 경우, 절연층(210)은 전술한 바와 같이, 폴리이미드 또는 수지와 같은 절연 재료로 이루어 지므로, 절연층(210)에 대해 도금이 수행되더라도 절연층(210) 상에는 원칙적으로 도금이 이루어지지 않는다. 그에 따라, 도금은 절연층(210)의 비아홀(212)에 의해 노출된 회로패턴층(220) 상에 실행된다. 그에 따라, 절연층(210)의 비아홀(212)에 의해 노출된 회로패턴층(220) 상에 제3 도금층(260) 및 제4 도금층(270)이 형성된다. 제3 및 제4 도금층(260,270)의 형성 후에 제2 마스크층(320)은 칩 패키지 부재 즉, 제2 도금층(240)으로부터 분리되거나 벗겨진다.
이와 같은 공정에 의해 형성된 칩 패키지 부재는 도 4에 도시되어 있다.
도 3는 도 2의 제조 공정에 따라 제조된 칩 패키지 부재의 단면도를 나타낸 도면이다.
도 3을 참조하면, 칩 패키지 부재는 일 면에 본딩 영역을 가지며, 다른 면에 콘택 영역을 갖는 회로패턴층(220) 및 회로패턴층(220)의 본딩 영역에 접착되는 절연층(210)을 포함한다.
회로패턴층(220)의 콘택 영역 상에 제1 도금층(230)이 형성되어 있고, 제1 도금층(230) 상에 제2 도금층(240)이 형성되어 있다. 여기에서 제2 도금층(240)은 금과 코발트의 합금을 이용하여 형성되기 때문에 기존의 칩 패키지 부재보다 제2 도금층(240)의 경도가 향상된다. 전술한 바와 같이, 제2 도금층(240)은 금과 코발트의 합금을 이용하여 형성될 경우 180 내지 200 HV의 경도를 나타낼 수 있다.
또한, 절연층(210)의 비아홀(212)에 의해 노출된 회로패턴층(220) 상에 제3 도금층(260) 및 제4 도금층(270)이 형성된다. 전술한 바와 같이, 절연층(210)은 폴리이미드 또는 수지와 같은 절연 재료로 이루어 지므로, 원칙적으로 도금되지 않는다.
도 4는 본 발명의 바람직한 실시예에 따른 칩 패키지 부재의 제조 공정의 흐름도를 나타낸다.
도 2 및 4를 참조하면, 먼저, 절연층(210)을 마련한 후 절연층(210)에 비아홀들(112)을 형성한다(S20). 이어서, 금속층(220)을 절연층(210) 상에 라미네이트하고 금속층(220)을 에칭 공정에 따라 처리함으로써 회로패턴층(220)을 형성한다(S30, S40).
여기에서, 회로패턴층(120)의 상부 면은 콘택 영역(contact area)이 되며, 회로패턴층(220)의 다른 면 즉, 하부 면은 LED 패키지의 기판에 본딩된다. 그러므로, 회로패턴층(220)의 기판에 본딩되는 면은 본딩 영역(bonding area)이 된다..
이어서, 절연층(210) 상에 제1 마스크층(310)을 형성하고, 상기 칩 패키지 부재를 도금한다(S50). 구체적으로, 칩 패키지 부재를 니켈(Ni)을 이용하여 제1 도금층(230)을 형성하고, 제1 도금층(230) 상에 금과 코발트의 합금으로 도금하여 제2 도금층(240)을 형성한다.
제2 도금층(240)의 형성 후, 절연층(210)으로부터 제1 마스크층(310)을 분리한다(S55). 그런 다음. 회로패턴층(220) 상에 위치된 제2 도금층(140) 상에 제2 마스크층(320)을 형성하고, 상기 칩 패키지 부재를 도금한다(S60).
구체적으로, 칩 패키지 부재를 니켈(Ni)을 이용하여 제3 도금층(260)을 형성하고, 제3 도금층(230) 상에 금(Au)을 이용하여 도금하여 제4 도금층(270)을 형성한다. 이 경우, 절연층(210)은 전술한 바와 같이, 폴리이미드 또는 수지와 같은 절연 재료로 이루어 지므로, 절연층(210)에 대해 도금이 수행되더라도 절연층(210) 상에는 원칙적으로 도금이 이루어지지 않는다. 그에 따라, 도금은 절연층(210)의 비아홀(212)에 의해 노출된 회로패턴층(220) 상에 실행된다. 그에 따라, 절연층(210)의 비아홀(212)에 의해 노출된 회로패턴층(220) 상에 제3 도금층(260) 및 제4 도금층(270)이 형성된다. 제3 및 제4 도금층(260,270)의 형성 후에 제2 마스크층(320)은 칩 패키지 부재 즉, 제2 도금층(240)으로부터 분리한다.
한편, 본 실시예에서는 절연층(210) 상에 제1 마스크층(310)을 형성한 후 칩 패키지 부재를 니켈(Ni)을 이용하여 도금한다. 다른 실시예에 따르면, 절연층(210)이나 회로패턴층(220) 상에 마스크층을 형성하기 전에 칩 패키지 부재를 니켈을 이용하여 도금할 수 있다. 이 경우, 회로패턴층(220) 상에 제1 금속층(230)이 형성되고, 동시에 절연층(210)의 비아홀(212)에 의해 노출된 회로패턴층(220) 상에 제3 금속층(260)이 형성된다. 그에 따라, 도 4의 실시예보다 도금 공정이 1번 적게 수행될 수 있다. 또한, 본 실시예에서 공정 S50 및 S60의 실행 순서는 소정의 조건 또는 당업자에 의해 서로 바뀔 수 있다.
이와 같이, 회로패턴층의 콘택 영역을 금과 코발트의 합금으로 도금함으로써, 즉, 회로패턴층 상에 위치하며 칩 패키지 부재의 외부에 노출된 도금층을 코발트가 함유된 금속을 이용하여 형성함으로써 그 경도가 향상되어 외부 스트레스에 강한 칩 패키지를 생성할 수 있다. 회로패턴층의 콘택 영역을 금과 코발트의 합금으로 도금함으로써 콘택 영역의 민감도(Sensitivity)가 향상될 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
210: 절연층 220: 회로패턴층
230: 제1 도금층 240: 제2 도금층
260: 제3 도금층 270: 제4 도금층

Claims (8)

  1. 폴리이미드를 포함하는 절연층에 비아홀을 형성하는 단계;
    상기 절연층 상에 형성되며 일면에 LED가 실장되는 본딩 영역과 다른 면에는 외부로 노출되는 컨택 영역을 가지는 회로패턴층을 형성하는 단계;
    상기 회로패턴층을 식각하여 상기 절연층이 노출되는 회로패턴을 형성하는 단계;
    상기 절연층과 상기 회로패턴층 본딩 영역 하에 제1마스크층을 배치하고 상기 제1마스크층이 없는 상기 회로패턴층의 컨택 영역 상에 Ni을 포함하는 제1도금층과 상기 제1도금층 상에 Au 98%, 코발트 2%의 함유율과 180 내지 200HV의 경도를 포함하고 외부로 노출되는 제2도금층을 형성하는 단계;
    상기 제1마스크층을 제거하고 상기 절연층과 상기 회로패턴층의 컨택 영역 상에 제2마스크층을 배치하여 상기 절연층의 비아홀에 의해 노출되는 상기 회로패턴층의 본딩 영역 하에 Ni을 포함하는 제3도금층을 형성하고 상기 제3도금층 하에 Au을 포함하는 제4도금층을 형성하는 단계; 및
    상기 본딩 영역에 LED패키지의 기판을 본딩하는 단계를 포함하는 칩 패키지 부재 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
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