CN106206508B - 封装板、制造封装板的方法和具有封装板的堆叠式封装件 - Google Patents

封装板、制造封装板的方法和具有封装板的堆叠式封装件 Download PDF

Info

Publication number
CN106206508B
CN106206508B CN201510258071.6A CN201510258071A CN106206508B CN 106206508 B CN106206508 B CN 106206508B CN 201510258071 A CN201510258071 A CN 201510258071A CN 106206508 B CN106206508 B CN 106206508B
Authority
CN
China
Prior art keywords
insulating layer
chamber
connection pad
metal column
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510258071.6A
Other languages
English (en)
Other versions
CN106206508A (zh
Inventor
姜明杉
高永宽
金惠进
郑橞洹
成旼宰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of CN106206508A publication Critical patent/CN106206508A/zh
Application granted granted Critical
Publication of CN106206508B publication Critical patent/CN106206508B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

提供了一种封装板、一种用于制造封装板的方法和一种具有封装板的堆叠式封装件。根据本公开的示例性实施例的封装板包括：第一绝缘层，形成有具有贯穿形状的腔；以及第一连接焊盘，形成为贯穿第一绝缘层并形成在腔的一侧处。

Description

封装板、制造封装板的方法和具有封装板的堆叠式封装件
本申请要求于2014年9月17日提交的名称为“Package Board,Method ForManufacturing The Same And Package On Package Having The Same”(封装板、制造封装板的方法和具有封装板的堆叠式封装件)的第10-2014-0123862号韩国专利申请的优先权，该韩国专利申请其全部内容通过引用包含于此。
技术领域
本公开涉及封装板(package board)、制造封装板的方法和具有封装板的堆叠式封装件(package on package)。
背景技术
近来，电子产业在安装组件时已经采用了利用可以被高度稠密化和集成化的多层印刷电路板的安装技术，以实现小和薄的电子装置。高密度和高集成的多层印刷电路板已经通过可以在基板上实现微电路、凸起等的元件技术的发展来实现。近来，已经积极开发了通过预先在印刷电路板上安装电子装置而构造为封装件的诸如系统级封装件(SIP)、芯片尺寸封装件(CSP)和倒装芯片封装件(FCP)的半导体封装件。此外，已经开发了堆叠式封装件(POP)，在堆叠式封装件中，控制装置和存储器装置被实现为一个封装件形式以改善高性能智能手机的微型化和性能。可以通过将控制装置和存储器装置单独地封装然后将它们堆叠和连接来实现堆叠式封装件。
[现有技术文件]
[专利文件]
(专利文件1)第5986209号美国专利
发明内容
本公开的一方面可以提供一种能够减小堆叠式封装件的总体厚度的封装板、一种用于制造该封装板的方法以及一种具有该封装板的堆叠式封装件。
本发明的另一方面可以提供一种能够减少外部连接端子的桥接缺陷并容易实现精细节距的封装板、一种用于制造该封装板的方法以及一种具有该封装板的堆叠式封装件。
根据本公开的一方面，一种封装板可以包括：第一绝缘层，形成有呈贯穿形状的腔；以及第一连接焊盘，形成为贯穿第一绝缘层并形成在腔的一侧处。
所述封装板还可以包括形成在第一连接焊盘和第一绝缘层上并形成为暴露到外部的第二连接焊盘。
第二连接焊盘可以被形成为具有比第一连接焊盘的直径大的直径。
第一连接焊盘可以包括：金属柱；以及阻挡层，形成为结合到金属柱的下表面。
所述封装板还可以包括：第二绝缘层，形成在第一绝缘层下方；以及第一电路图案，形成在第二绝缘层的内部。
第一电路图案的上表面可以被腔暴露到外部。
附图说明
通过结合附图的以下详细描述，将更加清楚地理解本公开的上述和其它方面、特征和其它优点，其中：
图1是示出根据本公开的示例性实施例的封装板的示例图；
图2至图21是示出根据本公开的示例性实施例的制造封装板的方法的示例图；
图22是示出根据本公开的示例性实施例的堆叠式封装件的示例图。
具体实施方式
通过结合附图进行的示例性实施例的以下详细描述，本公开的目的、特征和优点将被更加清楚地理解。在整个附图中，相同的附图标记用于指示相同或相似的组件，并将省略其冗余描述。此外，在下面的描述中，术语“第一”、“第二”、“一侧”、“另一侧”等用于将特定组件与其它组件相区分，但这些组件的构造不应解释为受这些术语所限制。此外，在本公开的描述中，当确定现有技术的详细描述会使本公开的主旨不明显时，将省略其描述。
在下文中，将参照附图来详细描述本公开的示例性实施例。
图1是示出根据本公开的示例性实施例的封装板的示例图。
参照图1，根据本公开的示例性实施例的封装板100包括第一绝缘层130、第一连接焊盘110、第二连接焊盘170、第二绝缘层150、第一电路图案140、内置层(build up layer)160和保护层180。
根据本公开的示例性实施例，第一绝缘层130由通常作为层间绝缘材料使用的复合聚合物树脂制成。例如，第一绝缘层130可以由诸如预浸料(prepreg)、ABF(ajinomotobuild up film)、FR-4和双马来酰亚胺三嗪(BT)的环氧基树脂制成。然而，根据本公开的示例性实施例，形成第一绝缘层130的材料不限于此。根据本公开的示例性实施例，形成第一绝缘层130的材料可以从在电路板领域中已知的绝缘材料中选择。
根据本公开的示例性实施例，腔135形成在第一绝缘层130中。腔135被形成为贯穿第一绝缘层130。根据本公开的示例性实施例，诸如电子装置的电子组件(未示出)设置在腔135中。即，电子组件(未示出)设置在封装板100的内部。现有的封装件通过封装板和设置在封装板上的电子组件(未示出)来形成。然而，根据本公开的示例性实施例，电子组件(未示出)插入到封装板100中以形成封装件。因此，利用根据本公开的示例性实施例的封装板100的封装件的厚度比现有的封装件的厚度薄。
根据本公开的示例性实施例，第一连接焊盘110被形成为贯穿第一绝缘层130。此外，第一连接焊盘110以包括第一金属柱111和阻挡层115的双结构形成。
根据本公开的示例性实施例，第一连接焊盘110由在电路板领域中通常使用的导电材料制成。例如，第一连接焊盘110可以由铜制成。
根据本公开的示例性实施例，阻挡层115形成在第一连接焊盘110的下部处。阻挡层115由在电路板领域中通常使用的导电材料中的与第一金属柱111的材料不同的材料制成。根据本公开的示例性实施例，阻挡层115由不与同第一金属柱111反应的蚀刻材料反应的导电材料制成。例如，如果假定第一金属柱111由铜制成，那么阻挡层115由镍或钛制成。如图1中所示，阻挡层115被形成为具有比第一金属柱111的厚度相对较薄的厚度。然而，阻挡层115不必形成为具有比第一金属柱111薄的厚度。
根据本公开的示例性实施例，在形成堆叠式封装件(未示出)时，通过形成为贯穿第一绝缘层130和第一连接焊盘110的腔135，封装板100与另一封装板(未示出)之间的间隔是窄的。用于连接到下封装板的外部连接端子(未示出)的尺寸可以与减小的间隔那样减小同样的程度。因此，堆叠式封装件(未示出)的总体厚度减小。此外，由于外部连接端子(未示出)的减小的尺寸，有利于应对精细图案。
根据本公开的示例性实施例，第二连接焊盘170形成在第一连接焊盘110的上表面上并且结合到第一连接焊盘110。根据本公开的示例性实施例，第二连接焊盘170由在电路板领域中通常使用的导电材料制成。例如，第二连接焊盘170由铜制成。
根据本公开的示例性实施例，第二连接焊盘170被形成为具有比第一连接焊盘110的直径大的直径。当如上所述来形成第二连接焊盘170时，外部连接端子(未示出)的结合面积增大。因此，封装板100和外部连接端子(未示出)之间的对准增强并且封装板100和外部连接端子之间的附着增加。
本公开的示例性实施例示出并描述了形成在第一连接焊盘110的上表面上的第二连接焊盘170，但未必形成第二连接焊盘170。即，根据本领域技术人员的选择，可以省略第二连接焊盘170。
根据本公开的示例性实施例，第二绝缘层150形成在第一绝缘层130的下面，根据本公开的示例性实施例，第二绝缘层150由通常用作为层间绝缘材料的复合聚合树脂制成。例如，第一绝缘层130可以由诸如预浸料、ABF、FR-4和双马来酰亚胺三嗪(BT)的环氧基树脂制成。然而，根据本公开的示例性实施例，形成第二绝缘层150的材料不限于此。根据本公开的示例性实施例，形成第二绝缘层150的材料可以从在电路板领域中已知的绝缘材料中选择。
根据本公开的示例性实施例，第一电路图案140被形成为嵌入在第二绝缘层150中。此外，第一电路图案140形成在腔135的下部处，并且其上表面被腔135暴露到外部。根据本公开的示例性实施例，第一电路图案140电连接到随后设置在腔135中的电子组件(未示出)。
根据本公开的示例性实施例，第一电路图案140由在电路板领域中通常使用的导电材料制成。例如，第一电路板140可以由铜(Cu)制成。
本公开的示例性实施例描述了形成第二绝缘层150和电连接到电子组件(未示出)的第一电路图案140的示例。然而，第一电路图案140和第二绝缘层150可以不必包括在封装板100中。此外，本公开的示例性实施例描述了第一电路图案140仅形成在腔135的下部处的示例。然而，第一电路图案140不必仅设置在腔135的下部处。即，根据本领域技术人员的选择，可以省略第一电路图案140和第二绝缘层150，并且还可以改变形成第一电路图案140的位置。
根据本公开的示例性实施例的内置层160形成在第二绝缘层150下方。根据本公开的示例性实施例，内置层160包括内置绝缘层163(至少一层)、内置电路图案162和内置通孔161。
根据本公开的示例性实施例，内置绝缘层163形成在第二绝缘层150下方。内置绝缘层163由在电路板领域中通常作为层间绝缘材料使用的复合聚合物树脂形成。
此外，根据本公开的示例性实施例，内置电路图案162形成在第二绝缘层150下方。此外，内置电路图案162形成在内置绝缘层163的内部和下部处。根据本公开的示例性实施例，内置电路图案162由在电路板领域中通常使用的导电材料制成。例如，内置电路图案162可以由铜(Cu)制成。
此外，根据本公开的示例性实施例，内置通孔161形成在第二绝缘层150和内置绝缘层163的内部。内置通孔161贯穿第二绝缘层150，以在第一电路图案140和内置电路图案162之间进行电连接。此外，内置通孔161形成在内置绝缘层163的内部，以在多层内置电路图案162之间进行电连接。
本公开的示例性实施例描述了内置层160包括多层内置绝缘层163、内置电路图案162和内置通孔161的示例。然而，根据本领域技术人员的选择，可以改变和省略内置绝缘层163的层、内置电路图案162和内置通孔161的数量。
根据本公开的示例性实施例，保护层180形成在第一绝缘层130下方，因此被形成为保护形成在最外层处的电路图案。因此，根据本公开的示例性实施例，保护层180形成在内置绝缘层163下方以保护形成在最外层处的内置电路图案162。在这种情况下，保护层180被形成为使多个内置电路图案162中的电连接到外部组件(未示出)的部分暴露到外面。这里，外部组件(未示出)可以是电子装置、封装件、主板等。
根据本公开的示例性实施例，保护层180通过焊接工序等形成为保护电路图案。此外，保护层180被形成为防止电路图案被氧化或腐蚀。根据本公开的示例性实施例，保护层180由耐热覆盖材料制成。例如，保护层180由阻焊剂形成。
本公开的示例性实施例描述了保护层180形成在内置层160下方的示例。然而，当省略内置层160和第二绝缘层150时，形成在最外层处的电路图案变成第一电路图案140。在这种情况下，保护层180形成在第一绝缘层130下方以保护第一电路图案140。根据是否形成内置层160、第一电路图案140和第二绝缘层150来改变形成保护层180的位置。
图2至图21是示出根据本公开的示例性实施例的用于制造封装板的方法的示例图。
参照图2，提供载体基板500。
根据本公开的示例性实施例，当形成用于封装板的绝缘层和电路层时，载体基板500是支撑绝缘层和电路层的组件。
根据本公开的示例性实施例，载体基板500具有载体金属层520堆叠在载体核心(carrier core)510上的结构。
例如，载体核心510由绝缘材料制成。然而，载体核心510的材料不限于绝缘材料，而是由金属材料制成或者可以具有绝缘层和金属层堆叠在至少一个层中的结构。
例如，载体金属层520可以由铜制成。然而，载体金属层520的材料不限于铜，因此，可以在不受限制的情况下应用在电路板领域中使用的任何导电材料。
参照图3，形成第一阻镀剂(plating resist)410。
根据本公开的示例性实施例，第一阻镀剂410形成在载体基板500的载体金属层520上。根据本公开的示例性实施例，第一阻镀剂410包括第一镀覆开口415。根据本公开的示例性实施例，第一镀覆开口415贯穿第一阻镀剂410以将载体金属层520暴露到外部。这里，第一镀覆开口415位于形成第一连接焊盘(未示出)和腔图案(未示出)的区域中的上部处。此外，形成腔图案(未示出)的区域被形成为具有足以提供插入和设置电子元件的尺寸。
参照图4，在载体基板500上形成第一金属柱111和第二金属柱112。
根据本公开的示例性实施例，在第一阻镀剂410的第一镀覆开口415上执行电镀。在这种情况下，通过第一阻镀剂410的第一镀覆开口415暴露的载体金属层520可以用作用于电镀的种子层。如此，在第一阻镀剂410上执行镀覆以在载体基板500上形成第一金属柱111和第二金属柱112。在这种情况下，形成第一连接焊盘(未示出)的区域中的第一镀覆开口415被提供有第一金属柱111。此外，形成腔图案(未示出)的区域中的第一镀覆开口415被提供有第二金属柱112。
根据本公开的示例性实施例，第一金属柱111和第二金属柱112由在电路板领域中使用的导电材料制成。例如，第一金属柱111和第二金属柱112由铜制成。
本公开的示例性实施例描述了通过电镀方法形成第一金属柱111和第二金属柱112的示例，但不限于此。即，还可以通过在电路板领域已知的用于形成电路图案或金属柱的方法中的任何方法来形成第一金属柱111和第二金属柱112。
根据本公开的示例性实施例，载体金属层520和第二金属柱112不必由相同的材料制成。然而，当载体金属层520和第二金属柱112由相同的材料制成时，在随后的蚀刻工序中可以利用相同的蚀刻剂来蚀刻它们，因此可以简化蚀刻工序。
参照图5，形成阻挡层115。
根据本公开的示例性实施例，在由第一阻镀剂410暴露到外部的第一金属柱111和第二金属柱112的上表面上形成阻挡层115。
根据本公开的示例性实施例，阻挡层115由在电路板领域中使用的导电材料中的与第一金属柱111和第二金属柱112的材料不同的材料制成。根据本公开的示例性实施例，阻挡层115由不与同第一金属柱111反应的蚀刻材料反应的导电材料制成。例如，如果假定第一金属柱111由铜制成，那么阻挡层115由镍或钛制成。
根据本公开的示例性实施例，通过电镀或溅射方法形成阻挡层115。然而，用于形成阻挡层115的方法不限于电镀和溅射方法。即，可以通过在电路板领域中已知的用于形成导电材料的任何方法形成阻挡层115。
如图5中所示，阻挡层115被形成为具有比第一金属柱111的厚度相对较薄的厚度。然而，阻挡层115不必形成为具有比第一金属柱111和第二金属柱112的厚度薄的厚度。
根据本公开的示例性实施例，由于阻挡层115的形成，所以形成了包括第一金属柱111和阻挡层115的第一连接焊盘110以及包括第二金属柱112和阻挡层115的腔图案120。
根据本公开的示例性实施例，第一连接焊盘110是电连接到外部构造部件的构造部件。此外，当形成堆叠式封装件时，腔图案120被形成为确保在其中设置安装在下封装板上的电子装置的空间。因此，当随后去除腔图案120时，腔图案被形成为具有足以在空的空间(腔)中设置电子装置的尺寸。
参照图6，去除第一阻镀剂410(图5)。
参照图7，形成第一绝缘层130。
根据本公开的示例性实施例，第一绝缘层130形成在载体金属层520上，以覆盖第一连接焊盘110和腔图案120。根据本公开的示例性实施例，第一绝缘层130的上表面被形成在比第一连接焊盘110的上表面和腔图案120的上表面更高的位置处。即，第一绝缘层130还可以在第一连接焊盘110和腔图案120上形成为具有预定厚度。
根据本公开的示例性实施例，可以通过用于将第一绝缘层130以液体形式施加在载体金属层520上的方法来形成第一绝缘层130，以使第一连接焊盘110和腔图案120嵌入在第一绝缘层130中。可选地，可以通过用于将第一绝缘层130以膜的形式堆叠在载体金属层520、第一连接焊盘110和腔图案上并对其进行按压的方法来形成第一绝缘层130。根据本公开的示例性实施例，除了上述方法以外，可以通过在电路板领域中用于形成绝缘层的任何方法来形成第一绝缘层130。
根据本公开的示例性实施例，第一绝缘层130可以由通常作为层间绝缘材料使用的复合聚合物树脂制成。例如，第一绝缘层130可以由诸如预浸料、ABF、FR-4和双马来酰亚胺三嗪(BT)等的环氧基树脂制成。然而，根据本公开的示例性实施例，形成第一绝缘层130的材料不限于此。根据本公开的示例性实施例，形成第一绝缘层130的材料可以从在电路板领域中已知的绝缘材料中选择。
参照图8，将第一绝缘层130平坦化。
根据本公开的示例性实施例，对第一绝缘层130进行抛光(抛磨)。在这种情况下，第一绝缘层130被抛光以将第一连接焊盘110的上表面和腔图案120的上表面暴露到外部。根据本公开的示例性实施例，可以通过在电路板领域中已知的抛光方法中的任何方法来对第一绝缘层130进行抛光。第一绝缘层130的上表面通过抛光工序被平坦化。
参照图9，形成第二阻镀剂420。
根据本公开的示例性实施例，在第一绝缘层130、第一连接焊盘110和腔图案120上形成第二阻镀剂420。根据本公开的示例性实施例，第二阻镀剂420包括第二镀覆开口425。根据本公开的示例性实施例，第二镀覆开口425贯穿第二阻镀剂420以使腔图案120的上表面的一部分暴露到外部。这里，第二镀覆开口425位于形成第一电路图案(未示出)的区域中的上部处。
根据本公开的示例性实施例，第二阻镀剂420是光敏抗蚀剂。因此，通过曝光和显影工序形成第二镀覆开口425。第二镀覆开口425可以通过曝光显影工序被形成为与精细的节距对应。
本公开的示例性实施例描述了第二阻镀剂420是光敏抗蚀剂的示例，但第二阻镀剂420的材料不限于具有光敏性。
参照图10，形成第一电路图案140。
根据本公开的示例性实施例，通过对第二阻镀剂420的第二镀覆开口425执行电镀来形成第一电路图案140。
根据本公开的示例性实施例，第一电路图案140由在电路板领域中通常使用的导电材料制成。在这种情况下，第一电路图案140由不与随后去除阻挡层115的蚀刻剂反应的材料制成。例如，第一电路图案140由铜(Cu)制成。
另外，本公开的示例性实施例描述了通过电镀方法形成第一电路图案140，但是不限于此。即，可以通过在电路板领域中已知的用于形成电路图案的方法中的任何方法形成第一电路图案140。
根据本公开的示例性实施例，第二阻镀剂420是光敏抗蚀剂，并且通过曝光和显影工序形成与精细的节距对应的第二镀覆开口425。由于在如此形成的第二镀覆开口425中形成第一电路图案140，因此可以实现与精细的节距对应的第一电路图案140。
参照图11，去除第二阻镀剂420(图10)。
参照图12，形成第二绝缘层150。
根据本公开的示例性实施例，在第一绝缘层130上形成第二绝缘层150以嵌入第一电路图案140。在这种情况下，第二绝缘层150被形成为从第一电路图案140的上表面具有预定的厚度。
根据本公开的示例性实施例，可以通过用于在第一绝缘层130上以液体形式施加第二绝缘层150的方法来形成第二绝缘层150以嵌入第一电路图案140。可选地，可以通过用于在第一绝缘层150和第一电路图案140上以膜的形式堆叠第二绝缘层150并对其进行按压来形成第二绝缘层150。根据本公开的示例性实施例，除了前述方法，可以通过在电路板领域中用于形成绝缘层的任何方法来形成第二绝缘层150。
根据本公开的示例性实施例，第二绝缘层150可以由通常作为层间绝缘材料使用的复合聚合物树脂来制成。例如，第二层间绝缘层150可以由诸如预浸料、ABF、FR-4和双马来酰亚胺三嗪(BT)等的环氧基树脂来制成。然而，根据本公开的示例性实施例，形成第二绝缘层150的材料不限于此。根据本公开的示例性实施例，形成第二绝缘层150的材料可以从在电路板领域中已知的绝缘材料中选择。
参照图13，形成通孔155。
根据本公开的示例性实施例，通孔155被形成为贯穿第二绝缘层150。此外，根据本公开的示例性实施例，通孔155分别形成在第一连接焊盘110和第一电路图案140上。可以根据本领域技术人员的选择来改变通孔155的位置和通孔155的数量。
根据本公开的示例性实施例，利用激光钻孔来形成通孔155。可选地，当第二绝缘层150是光敏材料时，通过曝光和显影工序来形成通孔155。
参照图14，形成内置通孔161和内置电路图案162。
根据本公开的示例性实施例，在通孔155中形成内置通孔161。此外，在第二绝缘层150上形成内置电路图案162。
根据本公开的示例性实施例，可以通过在电路板领域中已知的用于形成通孔和电路图案的任何方法来形成内置通孔161和内置电路图案162。
此外，根据本公开的示例性实施例，内置通孔161和内置电路图案162由在电路板领域中使用的导电材料制成。例如，内置通孔161和内置电路图案162由铜制成。
参照图15，形成内置绝缘层163。
根据本公开的示例性实施例，内置绝缘层163形成在第二绝缘层上150以嵌入内置电路图案162。
根据本公开的示例性实施例，内置绝缘层163以液体形式施加在第二绝缘层150上或者以膜的形式堆叠在第二绝缘层150上。此外，除了前述方法以外，可以通过在电路板领域中用于形成绝缘层的任何方法来形成内置绝缘层163。
根据本公开的示例性实施例，内置绝缘层163可以由通常作为层间绝缘材料使用的复合聚合物树脂来制成。例如，内置层间绝缘层163可以由诸如预浸料、ABF、FR-4和双马来酰亚胺三嗪(BT)等的环氧基树脂来制成。然而，根据本公开的示例性实施例，形成内置绝缘层163的材料不限于此。根据本公开的示例性实施例，形成内置绝缘层163的材料可以从在电路板领域中已知的绝缘材料中选择。
通过重复形成内置通孔161、内置电路图案162和内置绝缘层163的工序来形成多层内置层160。
在图15中，内置通孔161、内置电路图案162和内置绝缘层163均以三层结构形成，但可以根据本领域技术人员的选择来改变内置层160的构造部件的层数。此外，根据本领域技术人员的选择，可以省略内置层160和第二绝缘层150。
参照图16，形成保护层180。
根据本公开的示例性实施例，在内置层160的最上层上形成保护层180。即，在作为最上层的内置绝缘层163上形成保护层180以保护内置电路图案162。
根据本公开的示例性实施例，当内置电路图案162随后经受用于安装电子装置(未示出)的焊接时，保护层180可以防止内置电路图案162被涂覆焊料。此外，保护层180还可以防止内置电路图案162被氧化和腐蚀。
根据本公开的示例性实施例，保护层180被形成为暴露内置电路图案162的一部分。在这种情况下，被保护层180暴露的内置电路图案162可以是电连接到诸如电子装置的外部构造部件的区域。
根据本公开的示例性实施例，保护层180由耐热覆盖材料制成。例如，保护层180可以由阻焊剂来形成。
本公开的示例性实施例描述了保护层180形成在内置层160上的示例，但当省略内置层160时，可以在第二绝缘层150上形成保护层180。可选地，当省略内置层160和第二绝缘层150时，可以在第一绝缘层130上形成保护层180。如此，保护层180将保护暴露到外部的电路图案，因此，即使通过任何结构来形成封装板，也可以形成保护层180以保护形成在最外层处的电路图案。
参照图17，去除载体核心510。
根据本公开的示例性实施例，将载体核心510和载体金属层520彼此分开，从而可以去除载体核心510。
参照图18，形成抗蚀剂(etching resist)430。
根据本公开的示例性实施例，当随后蚀刻腔图案120时，形成抗蚀剂430以防止第一连接焊盘110损坏。因此，抗蚀剂430形成在第一连接焊盘110下方。
根据本公开的示例性实施例，抗蚀剂430被提供有蚀刻开口435，以暴露除了形成第一连接焊盘的区域之外的区域。
参照图19，执行初始蚀刻工序。
根据本公开的示例性实施例，初始蚀刻工序去除被蚀刻开口435暴露到外部的载体金属层520以及腔图案120(图18)的第二金属柱112(图18)。根据本公开的示例性实施例，当载体金属层520和第二金属柱112(图18)由相同的材料制成时，可以利用相同的化学品同时去除载体金属层520和第二金属柱112。
根据本公开的示例性实施例，当执行初始蚀刻工序时，保留了由与第二金属柱112(图18)的材料不同的材料制成的腔图案120的阻挡层115(图18)。
此外，根据本公开的示例性实施例，通过初始蚀刻工艺去除暴露到外部的载体金属层520，并且保留了抗蚀剂430上的载体金属层520。如此，载体金属层520被图案化，从而在第一连接焊盘110下方形成第二连接焊盘170。根据本公开的示例性实施例，第二连接焊盘170可以形成为具有比第一连接焊盘110的直径大的直径。由于这样形成的第二连接焊盘170，所以与当外部连接端子直接结合到第一连接焊盘110时相比，结合区域较大。
参照图20，执行二次蚀刻工序。
根据本公开的示例性实施例，通过二次蚀刻工序去除暴露到外部的阻挡层115。在这种情况下，第一电路图案140由与阻挡层115的材料不同的材料制成。即，第一电路图案140不与同阻挡层115反应的蚀刻剂反应。因此，当通过二次蚀刻工序去除阻挡层115时，第一电路图案140保留而未被去除。
如此，通过初始蚀刻工序和二次蚀刻工序形成第二连接焊盘170和腔135。
虽然在本公开的示例性实施例中未示出，但是当执行初始蚀刻工序和二次蚀刻工序时，在保护层180上进一步形成蚀刻保护层(未示出)。蚀刻保护层(未示出)被形成为保护暴露到外部的内置层160不受蚀刻剂影响。蚀刻保护层(未示出)在经受二次蚀刻工序后被去除。
参照图21，去除抗蚀剂430。
通过图2至图21的工序形成根据本公开的示例性实施例的图1的封装板100。
图21示出了图20的上下方向改变的状态。为了便于解释，图2至图20示出了图1和图21的上下方向改变的状态。因此，将描述图2至图20的上部和下部改变为图1和图21的下部和上部的情况。
本公开的示例性实施例示出了在载体基板500的一个表面上形成封装板100。然而，封装板100可以通过相同的工序同时形成在载体基板500的两个表面上。当封装板100形成在载体基板500的两个表面上时，可以同时形成两个封装板100。
图22是示出根据本公开的示例性实施例的堆叠式封装件的示例图。
根据本公开的示例性实施例，堆叠式封装件200具有上封装件220堆叠在下封装件210上的结构。
根据本公开的示例性实施例，下封装件210包括下封装板211和第一电子组件212。
根据本公开的示例性实施例，下封装板211是图1的封装板100。因此，将参照图1来详细描述下封装板211的每个构造部件。
根据本公开的示例性实施例，第一电子组件212插入到下封装板211的腔135中并设置在下封装板211的腔135中。在这种情况下，第一电子组件212通过第一电路图案140电连接到下封装板211。虽然在图22中未示出，但为了附着和电连接，可以在第一电子组件212和第一电路图案140之间进一步形成导电胶或导电焊料。
根据本公开的示例性实施例，第一电子组件212可以是应用到诸如电子装置的封装领域的任何类型的组件。
根据本公开的示例性实施例，第一外部连接端子213形成在下封装件210的下部处。
例如，第一外部连接端子213是焊料球。然而，第一外部连接端子213不必是球形式。即，如果第一外部连接端子213由导电材料形成且因此电连接到下封装件210，则第一外部连接端子213的形式不受限制。
根据本公开的示例性实施例，上封装件220包括上封装板221、第二电子组件222和模塑部件223。
根据本公开的示例性实施例，上封装板221包括绝缘层和形成在绝缘层上的电路图案。第二电子组件222设置在上封装板221上。
根据本公开的示例性实施例，第二电子组件222可以是可以应用到诸如电子装置的封装领域的任何类型的组件。
根据本公开的示例性实施例，模塑部件223形成在上封装板221的上部处以覆盖第二电子组件222。根据本公开的示例性实施例，模塑部件223被形成为保护第二电子组件不受外部影响。例如，模塑部件223由环氧模塑化合物(EMC)制成，但不必限于此。
根据本公开的示例性实施例，第二外部连接端子230形成在上封装件220和下封装件210之间。第二外部连接端子230分别结合到上封装件220和下封装件210，以将上封装件220电连接到下封装件210。例如，第二外部连接端子230是焊料球。然而，第二外部连接端子230不必是球形式。即，如果第二外部连接端子230由导电材料制成且因此电连接到上封装件220，则第二外部连接端子230的形式不受限制。
根据本公开的示例性实施例，当上封装件220堆叠在下封装件210上时，第一电子组件212位于下封装板211的腔135中。在这种情况下，上封装件220和下封装件210之间的间隔由于腔135而变窄的程度与腔135的深度那么多。此外，第一连接焊盘110和第二连接焊盘170形成在腔135的两侧处，以将下封装件210的内部电连接到第二外部连接端子230。因此，即使第二外部连接端子230被形成为具有小尺寸的焊料球时，上封装件220也可以连接到下封装件210。如此，第二外部连接端子230被形成为具有小尺寸的焊料球，因此，多个第二外部连接端子230可以以微小间隔设置。此外，因为第二外部连接端子230以小尺寸形成，所以能够防止或降低由于第二外部连接端子230之间的桥接而引起的缺陷的产生。此外，因为使用具有小尺寸的第二外部连接端子230，所以可以减小堆叠式封装件200的厚度。
虽然出于说明性目的已经公开了本公开的实施例，然而将认识到，本公开不限于此，本领域技术人员将认识到，在不脱离本公开的范围和精神的情况下，能够进行各种修改、添加和替换。
因此，任何和所有修改、改变或等同布置应当被视为在本公开的范围内，并且本公开的详细范围将由所附权利要求书公开。

Claims (17)

1.一种封装板，所述封装板包括：
第一绝缘层，形成有具有贯穿形状的腔；
第一连接焊盘，被形成为贯穿第一绝缘层并形成在腔的一侧处；以及
第二绝缘层，形成在第一绝缘层下方，
其中，第一连接焊盘包括金属柱以及设置在金属柱与第二绝缘层之间、形成为直接结合到金属柱的下表面和第二绝缘层且使用与金属柱的金属不同的金属制成的阻挡层，
其中，阻挡层和第二绝缘层结合的表面与腔的下表面共面。
2.如权利要求1所述的封装板，所述封装板还包括：
第二连接焊盘，形成在第一连接焊盘和第一绝缘层上并形成为暴露到外部。
3.如权利要求2所述的封装板，其中，第二连接焊盘被形成为具有比第一连接焊盘的直径大的直径。
4.如权利要求1所述的封装板，所述封装板还包括：第一电路图案，形成在第二绝缘层的内部。
5.如权利要求4所述的封装板，其中，第一电路图案的上表面被腔暴露到外部。
6.如权利要求1所述的封装板，所述封装板还包括：
内置层，形成在第一绝缘层下方。
7.一种用于制造封装板的方法，所述方法包括：
在载体基板上形成第一连接焊盘和腔图案；
形成第一绝缘层以暴露第一连接焊盘和腔图案的上表面，其中，第一绝缘层形成在载体基板上并具有嵌入在其中的第一连接焊盘和腔图案；
去除载体基板；以及
去除腔图案以形成腔，
其中，形成第一连接焊盘和腔图案的步骤包括：
在载体基板上形成第一金属柱和第二金属柱；以及
在第一金属柱和第二金属柱上形成阻挡层，
其中，第一连接焊盘包括第一金属柱和阻挡层，腔图案包括第二金属柱和阻挡层，
其中，阻挡层使用与第一金属柱和第二金属柱的金属不同的金属制成，
其中，在形成腔的过程中，通过去除第二金属柱和第二金属柱上的阻挡层来形成腔，第一金属柱上的阻挡层保留，并且第一金属柱上的阻挡层的上表面与腔的上表面共面。
8.如权利要求7所述的方法，所述方法还包括：
在形成第一绝缘层之后，在第一绝缘层、第一连接焊盘和腔图案的上部中的至少一个上形成第一电路图案，并且在第一绝缘层上形成第二绝缘层以具有嵌入在其中的第一电路图案。
9.如权利要求8所述的方法，所述方法还包括：
在形成第二绝缘层之后，在第二绝缘层上形成内置层。
10.如权利要求8所述的方法，其中，在形成腔的步骤中，形成在腔图案上的第一电路图案具有被腔暴露到外部的上表面。
11.如权利要求7所述的方法，其中，载体基板具有载体核心和形成在载体核心的上表面和下表面中的至少一个上的载体金属层。
12.如权利要求11所述的方法，其中，去除载体基板的步骤包括：
去除载体核心；以及
通过将载体金属层图案化来形成结合到第一连接焊盘的第二连接焊盘。
13.如权利要求12所述的方法，其中，在形成第二连接焊盘的步骤中，第二连接焊盘被形成为具有比第一连接焊盘的直径大的直径。
14.一种堆叠式封装件，所述堆叠式封装件包括：
下封装件，包括形成有具有贯穿形状的腔的第一绝缘层、形成为贯穿第一绝缘层并形成在腔的一侧处的第一连接焊盘、形成在第一绝缘层下方的第二绝缘层以及设置在第一绝缘层的腔中的第一电子组件；
上封装件，形成在下封装件上并包括上封装板和设置在上封装板上的第二电子组件；以及
外部连接端子，形成在上封装件和下封装件之间以使它们之间电连接，
其中，第一连接焊盘包括金属柱和设置在金属柱与第二绝缘层之间、形成为直接结合到金属柱的下表面和第二绝缘层且使用与金属柱的材料不同的材料制成的阻挡层，
其中，阻挡层和第二绝缘层结合的表面与腔的下表面共面。
15.如权利要求14所述的堆叠式封装件，所述堆叠式封装件还包括：
第二连接焊盘，形成在第一连接焊盘和第一绝缘层上并被形成为暴露到外部。
16.如权利要求15所述的堆叠式封装件，其中，第二连接焊盘被形成为具有比第一连接焊盘的直径大的直径。
17.如权利要求14所述的堆叠式封装件，所述堆叠式封装件还包括：
第一电路图案，形成在第二绝缘层的内部，
其中，第一电路图案的上表面被腔暴露到外部。
CN201510258071.6A 2014-09-17 2015-05-20 封装板、制造封装板的方法和具有封装板的堆叠式封装件 Active CN106206508B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140123862A KR102194722B1 (ko) 2014-09-17 2014-09-17 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
KR10-2014-0123862 2014-09-17

Publications (2)

Publication Number Publication Date
CN106206508A CN106206508A (zh) 2016-12-07
CN106206508B true CN106206508B (zh) 2019-06-28

Family

ID=55456241

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510258071.6A Active CN106206508B (zh) 2014-09-17 2015-05-20 封装板、制造封装板的方法和具有封装板的堆叠式封装件

Country Status (3)

Country Link
US (1) US9793250B2 (zh)
KR (1) KR102194722B1 (zh)
CN (1) CN106206508B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102340053B1 (ko) * 2015-06-18 2021-12-16 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
KR101706470B1 (ko) * 2015-09-08 2017-02-14 앰코 테크놀로지 코리아 주식회사 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법
US11355427B2 (en) * 2016-07-01 2022-06-07 Intel Corporation Device, method and system for providing recessed interconnect structures of a substrate
KR102101593B1 (ko) * 2018-05-28 2020-04-21 (주)심텍 금속 코어 기판을 이용하는 인쇄회로기판의 제조방법 및 이에 의해 제조되는 인쇄회로기판
KR20200055415A (ko) * 2018-11-13 2020-05-21 삼성전기주식회사 인쇄회로기판 및 이를 포함하는 패키지 구조물
KR102597149B1 (ko) * 2019-09-02 2023-11-02 삼성전기주식회사 패키지 기판
KR20220042765A (ko) * 2020-09-28 2022-04-05 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 시스템, 및 이의 제조 방법
CN113692112B (zh) * 2021-08-30 2023-03-24 维沃移动通信有限公司 电路板和电路板的制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101728337A (zh) * 2008-09-22 2010-06-09 英特尔公司 无芯基板、其制造方法以及包含其的微电子器件封装件
CN101800184A (zh) * 2009-02-09 2010-08-11 欣兴电子股份有限公司 具凹穴结构的封装基板及其制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5986209A (en) 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
KR100792352B1 (ko) * 2006-07-06 2008-01-08 삼성전기주식회사 패키지 온 패키지의 바텀기판 및 그 제조방법
US20110024899A1 (en) * 2009-07-28 2011-02-03 Kenji Masumoto Substrate structure for cavity package
US8263434B2 (en) * 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US8421210B2 (en) * 2010-05-24 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with dual side connection and method of manufacture thereof
US8810024B2 (en) * 2012-03-23 2014-08-19 Stats Chippac Ltd. Semiconductor method and device of forming a fan-out PoP device with PWB vertical interconnect units
US8883563B1 (en) * 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9379097B2 (en) * 2014-07-28 2016-06-28 Apple Inc. Fan-out PoP stacking process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101728337A (zh) * 2008-09-22 2010-06-09 英特尔公司 无芯基板、其制造方法以及包含其的微电子器件封装件
CN101800184A (zh) * 2009-02-09 2010-08-11 欣兴电子股份有限公司 具凹穴结构的封装基板及其制作方法

Also Published As

Publication number Publication date
US20160081182A1 (en) 2016-03-17
KR102194722B1 (ko) 2020-12-23
US9793250B2 (en) 2017-10-17
KR20160032985A (ko) 2016-03-25
CN106206508A (zh) 2016-12-07

Similar Documents

Publication Publication Date Title
CN106206508B (zh) 封装板、制造封装板的方法和具有封装板的堆叠式封装件
CN105493269B (zh) 超微间距PoP无芯封装
CN100481357C (zh) 制造具有凹腔的基板的方法
JPWO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
KR20030029743A (ko) 플랙서블한 이중 배선기판을 이용한 적층 패키지
US20140360768A1 (en) Semiconductor package board and method for manufacturing the same
KR101156917B1 (ko) 반도체 패키지 기판 및 그 제조방법
KR101104210B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
US8063313B2 (en) Printed circuit board and semiconductor package including the same
KR20150135046A (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
JP5571817B2 (ja) 印刷回路基板及び印刷回路基板の製造方法
CN101299413B (zh) 线路板制造工艺
JP2015228480A (ja) パッケージ基板、パッケージ、積層パッケージ、及びパッケージ基板の製造方法
US8415200B2 (en) Method for manufacturing semiconductor package
KR101043328B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
KR20170090772A (ko) 인쇄회로기판 및 이를 구비한 전자소자 패키지
CN113496983A (zh) 半导体封装载板及其制法与半导体封装制程
JP5599860B2 (ja) 半導体パッケージ基板の製造方法
KR20140007551A (ko) 반도체 패키지 기판 및 이를 이용한 반도체 패키지 제조 방법
US20150195902A1 (en) Printed circuit board and method of manufacturing the same
US20150103494A1 (en) Printed circuit boards having metal layers and semiconductor packages including the same
KR101300413B1 (ko) 반도체 패키지용 인쇄회로기판 및 그 제조방법
JP4955997B2 (ja) 回路モジュールおよび回路モジュールの製造方法
TW201203411A (en) Manufacturing method of chip package and chip package manufactured using the same
KR101103767B1 (ko) 인쇄회로기판 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant