KR20160032985A - 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지 - Google Patents

패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지 Download PDF

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KR20160032985A
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Abstract

본 발명은 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지에 관한 것이다. 본 발명의 실시 예에 따른 패키지 기판은 관통 형상의 캐비티가 형성된 제1 절연층, 및 제1 절연층을 관통하도록 형성되며, 캐비티의 적어도 일측에 형성된 제1 접속 패드를 포함한다.

Description

패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지{PACKAGE BOARD, METHOD FOR MANUFACTURING THE SAME AND PACKAGE ON PACKAGE HAVING THE THEREOF}
본 발명은 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지에 관한 것이다.
최근 전자산업은 전자기기의 소형화, 박형화를 위해 부품 실장 시 고밀도화, 고집적화가 가능한 다층인쇄회로기판(Multi-Layer Printed Circuit Board)을 이용한 실장 기술을 채용하고 있다. 이러한 다층인쇄회로기판은 고밀도, 고집적도 구현을 위해 기판 미세회로 및 범프 등의 요소 기술 발전을 통해 진행되고 있다. 최근, 전자 소자를 인쇄회로기판에 미리 실장하여 패키지로 구성하는 SIP(System In Package), CSP(Chip Sized Package), FCP(Flip Chip Package) 등의 반도체 패키지에 대한 개발이 활발히 이루어지고 있다. 또한, 고성능의 스마트폰의 소형화 및 성능 향상을 위하여 제어 소자와 메모리 소자를 하나의 패키지 형태로 구현한 적층형 패키지(Package On Package; POP)가 있다. 적층형 패키지는 제어 소자와 메모리 소자를 각각 개별적으로 패키징한 후, 이를 적층하여 연결함으로써 구현할 수 있다.
미국 등록 특허 제 5986209호
본 발명의 일 측면은 적층형 패키지의 전체 두께를 감소할 수 있는 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지를 제공하는 데 있다.
본 발명의 다른 측면은 외부 접속 단자의 브리지(bridge) 발생 감소 및 미세 피치 구현에 용이한 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지를 제공하는 데 있다.
본 발명의 실시 예에 따르면, 관통 형상의 캐비티가 형성된 제1 절연층, 및 제1 절연층을 관통하도록 형성되며, 캐비티의 적어도 일측에 형성된 제1 접속 패드를 포함하는 패키지 기판이 제공된다.
제1 접속 패드와 제1 절연층의 상부에 형성되어 외부로 노출되도록 형성된 제2 접속 패드를 더 포함한다.
제2 접속 패드는 제1 접속 패드보다 큰 직경을 갖도록 형성된다.
제1 접속 패드는 금속 포스트 및 금속 포스트의 하면과 접합되도록 형성된 배리어층을 포함한다.
제1 절연층의 하부에 형성된 제2 절연층 및 제2 절연층의 내부에 형성된 제1 회로 패턴을 더 포함한다.
제1 회로 패턴의 상면은 캐비티에 의해 외부로 노출되도록 형성된다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 2 내지 도 21은 본 발명의 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
도 22는 본 발명의 실시 예에 따른 적층형 패키지를 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 1을 참고하면, 본 발명의 실시 예에 따른 패키지 기판(100)은 제1 절연층(130), 제1 접속 패드(110), 제2 접속 패드(170), 제2 절연층(150), 제1 회로 패턴(140), 빌드업층(160) 및 보호층(180)을 포함한다.
본 발명의 실시 예에 따르면, 제1 절연층(130)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(130)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다. 그러나 본 발명의 실시 예에서 제1 절연층(130)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 제1 절연층(130)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다.
본 발명의 실시 예에 따르면, 제1 절연층(130)은 캐비티(135)가 형성된다. 캐비티(135)는 제1 절연층(130)을 관통하는 형태로 형성된다. 본 발명의 실시 예에 따르면, 캐비티(135)에는 전자 소자와 같은 전자 부품(미도시)이 배치된다. 즉, 패키지 기판(100)의 내부에 전자 부품(미도시)이 배치되는 것이다. 종래의 패키지 기판은 상부에 전자 부품(미도시)을 배치하여 패키지(Package)가 형성된다. 그러나 본 발명의 실시 예에서는 패키지 기판(100)의 내부에 전자 부품(미도시)이 삽입되어 패키지가 형성된다. 따라서, 본 발명의 실시 예에 따른 패키지 기판(100)을 사용한 패키지가 종래보다 전체 두께가 감소하게 된다.
본 발명의 실시 예에 따르면, 제1 접속 패드(110)는 제1 절연층(130)을 관통하도록 형성된다. 또한, 제1 접속 패드(110)는 제1 금속 포스트(111)와 배리어층(115)을 포함하는 2중 구조로 형성된다.
본 발명의 실시 예에 따르면, 제1 접속 패드(110)는 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 제1 접속 패드(110)는 구리(Copper)로 형성된다.
본 발명의 실시 예에 따르면, 배리어층(115)은 제1 접속 패드(110)의 하부에 형성된다. 배리어층(115)은 회로 기판 분야에서 통상적으로 사용되는 전도성 물질 중에서, 제1 접속 패드(110)와 상이한 물질로 형성된다. 본 발명의 실시 예에 따르면, 배리어층(115)은 제1 접속 패드(110)가 반응하는 에칭 물질에 미반응하는 전도성 물질로 형성된다. 예를 들어, 제1 접속 패드(110)가 구리로 형성되면, 배리어층(115)은 니켈(Nickel) 또는 티타늄(Titanium)으로 형성된다. 도 1에 도시된 바에 따르면, 배리어층(115)은 제1 금속 포스트(111)에 비해 얇은 두께를 갖도록 형성된다. 그러나 배리어층(115)이 반드시 제1 접속 패드(110)보다 얇은 두께를 갖도록 형성되어야 하는 것은 아니다.
본 발명의 실시 예에 따르면 적층형 패키지(미도시)를 형성할 때, 제1 절연층(130)을 관통하는 형태로 형성된 캐비티(135)와 제1 접속 패드(110)에 의해서 패키지 기판(100)과 다른 패키지 기판(미도시) 간의 간격이 좁아진다. 간격이 좁아진 만큼 하부 패키지 기판과의 연결을 위한 외부 접속 단자(미도시)의 크기도 작아질 수 있다. 따라서, 적층형 패키지(미도시) 전체의 두께가 감소된다. 또한, 외부 접속 단자(미도시)의 크기가 작아지므로, 미세 패턴 대응에도 유리하다.
본 발명의 실시 예에 따르면, 제2 접속 패드(170)는 제1 접속 패드(110)의 상면에 형성되어 제1 접속 패드(110)와 접합된다. 본 발명의 실시 예에 따르면, 제2 접속 패드(170)는 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 제2 접속 패드(170)는 구리(Copper)로 형성된다.
본 발명의 실시 예에 따르면, 제2 접속 패드(170)는 제1 접속 패드(110)보다 넓은 직경을 갖도록 형성된다. 제2 접속 패드(170)가 이와 같이 형성되는 경우, 외부 접속 단자(미도시)와의 접합 면적이 증가하게 된다. 따라서, 패키지 기판(100)과 외부 접속 단자(미도시) 간의 정합도가 증가하며, 접합력도 증가하게 된다.
본 발명의 실시 예에서는 제1 접속 패드(110)의 상면에 형성된 제2 접속 패드(170)가 도시 및 설명되었으나, 제2 접속 패드(170)가 반드시 형성되어야 하는 것은 아니다. 즉, 당업자의 선택에 따라 제2 접속 패드(170)가 생략되는 것도 가능하다.
본 발명의 실시 예에 따르면, 제2 절연층(150)은 제1 절연층(130)의 하부에 형성된다. 본 발명의 실시 예에 따르면, 제2 절연층(150)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제2 절연층(150)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성된다. 그러나 본 발명의 실시 예에서 제2 절연층(150)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 제2 절연층(150)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다.
본 발명의 실시 예에 따르면, 제1 회로 패턴(140)은 제2 절연층(150) 내부에 매립되도록 형성된다. 또한, 제1 회로 패턴(140)은 캐비티(135) 하부에 형성되며, 캐비티(135)에 의해서 상면이 외부로 노출된다. 본 발명의 실시 예에 따르면, 제1 회로 패턴(140)은 추후 캐비티(135)에 배치되는 전자 부품(미도시)과 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 제1 회로 패턴(140)은 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 제1 회로 패턴(140)은 구리(Copper)로 형성된다.
본 발명의 실시 예에서, 전자 부품(미도시)과 전기적으로 연결되는 제1 회로 패턴(140)과 제2 절연층(150)이 형성됨을 예시로 설명하였다. 그러나 제1 회로 패턴(140)과 제2 절연층(150)이 반드시 패키지 기판(100)에 포함되어야 하는 것은 아니다. 또한, 제1 회로 패턴(140)이 캐비티(135) 하부에만 형성됨을 예시로 설명하였다. 그러나 제1 회로 패턴(140)이 반드시 캐비티(135) 하부에만 위치해야 하는 것은 아니다. 즉, 당업자의 선택에 따라 제1 회로 패턴(140)과 제2 절연층(150)이 생략되거나 제1 회로 패턴(140)이 형성되는 위치가 변경되는 것도 가능하다.
본 발명의 빌드업층(160)은 제2 절연층(150) 하부에 형성된다. 본 발명의 실시 예에 따르면 빌드업층(160)은 한층 이상의 빌드업 절연층(163), 빌드업 회로 패턴(162) 및 빌드업 비아(161)를 포함한다.
본 발명의 실시 예에 따르면, 빌드업 절연층(163)은 제2 절연층(150)의 하부에 형성된다. 빌드업 절연층(163)은 회로 기판 분야에서 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다.
또한, 본 발명의 실시 예에 따르면, 빌드업 회로 패턴(162)은 제2 절연층(150)의 하부에 형성된다. 또한, 빌드업 회로 패턴(162)은 빌드업 절연층(163)의 내부 및 하부에 형성된다. 본 발명의 실시 예에 따르면 빌드업 회로 패턴(162)은 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 예를 들어, 빌드업 회로 패턴(162)은 구리(Copper)로 형성된다.
또한, 본 발명의 실시 예에 따르면, 빌드업 비아(161)는 제2 절연층(150)과 빌드업 절연층(163) 내부에 형성된다. 빌드업 비아(161)는 제2 절연층(150)을 관통하여 제1 회로 패턴(140)과 빌드업 회로 패턴(162)을 전기적으로 연결한다. 또한, 빌드업 비아(161)는 빌드업 절연층(163) 내부에 형성되어 다층의 빌드업 회로 패턴(162)을 서로 전기적으로 연결한다.
본 발명의 실시 예에서, 빌드업층(160)이 다층의 빌드업 절연층(163), 빌드업 회로 패턴(162) 및 빌드업 비아(161)를 포함하는 것을 예시로 설명하였다. 그러나 당업자의 선택에 따라 빌드업 절연층(163), 빌드업 회로 패턴(162) 및 빌드업 비아(161)의 층 수는 변경 가능하며 생략되는 것도 가능하다.
본 발명의 실시 예에 따르면, 보호층(180)은 제1 절연층(130)의 하부에 형성되어 최외층에 형성된 회로 패턴을 보호하도록 형성된다. 따라서, 본 발명의 실시 예에 따르면, 보호층(180)은 빌드업 절연층(163)에 형성되어 최외층에 형성된 빌드업 회로 패턴(162)을 보호하도록 형성된다. 이때, 보호층(180)은 다수개의 빌드업 회로 패턴(162) 중에서 외부 부품(미도시)과 전기적으로 연결되는 부분을 외부로 노출하도록 형성된다. 여기서 외부 부품(미도시)은 전자 소자, 패키지, 메인 보드 등이 될 수 있다.
본 발명의 실시 예에 따르면, 보호층(180)은 솔더링(Soldering) 공정 등에 의해서 회로 패턴을 보호하기 위해서 형성된다. 또한, 보호층(180)은 회로 패턴이 산화 또는 부식되는 것을 방지하기 위해서 형성된다. 본 발명의 실시 예에 따르면, 보호층(180)은 내열성 피복 재료로 형성된다. 예를 들어, 보호층(180)은 솔더 레지스트로 형성된다.
본 발명의 실시 예에서, 보호층(180)이 빌드업층(160)의 하부에 형성됨을 예시로 설명하였다. 그러나 빌드업층(160)과 제2 절연층(150)이 생략된 경우, 최외층에 형성된 회로 패턴은 제1 회로 패턴(140)이 된다. 이때, 보호층(180)은 제1 절연층(130) 하부에 형성되어 제1 회로 패턴(140)을 보호하도록 형성된다. 이와 같이 보호층(180)이 형성되는 위치는 빌드업층(160), 제1 회로 패턴(140), 제2 절연층(150)의 형성 여부에 따라서 변경된다.
도 2 내지 도 21은 본 발명의 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
도 2를 참조하면, 캐리어 기판(500)이 제공된다.
본 발명의 실시 예에 따른 캐리어 기판(500)은 패키지 기판을 위한 절연층 및 회로층이 형성될 때, 이를 지지하기 위한 구성이다.
본 발명의 실시 예에 따르면, 캐리어 기판(500)은 캐리어 코어(510)에 캐리어 금속층(520)이 적층된 구조이다.
예를 들어, 캐리어 코어(510)는 절연 재질로 형성된다. 그러나 캐리어 코어(510)의 재질이 절연 재질로 한정되는 것은 아니며, 금속 재질 또는 절연층과 금속층이 한 층 이상 적층된 구조일 수 있다.
예를 들어, 캐리어 금속층(520)은 구리(Cu)로 형성된다. 그러나 캐리어 금속층(520)의 재질이 구리로 한정되는 것은 아니며, 회로 기판 분야에서 사용되는 전도성 물질이라면 제한 없이 적용될 수 있다.
도 3을 참조하면, 제1 도금 레지스트(410)가 형성된다.
본 발명의 실시 예에 따르면, 제1 도금 레지스트(410)는 캐리어 기판(500)의 캐리어 금속층(520) 상부에 형성된다. 본 발명의 실시 예에 따르면, 제1 도금 레지스트(410)는 제1 도금 개구부(415)를 포함한다. 본 발명의 실시 예에 따른 제1 도금 개구부(415)는 제1 도금 레지스트(410)를 관통하여 캐리어 금속층(520)이 외부로 노출되도록 형성된다. 여기서, 제1 도금 개구부(415)는 제1 접속 패드(미도시)와 캐비티 패턴(미도시)이 형성될 영역의 상부에 위치하게 된다. 또한, 여기서 캐비티 패턴(미도시)이 형성될 영역은 전자 소자가 삽입 및 배치될 수 있을 정도의 크기를 갖도록 형성된다.
도 4를 참조하면, 캐리어 기판(500)에 제1 금속 포스트(111)와 제2 금속 포스트(112)가 형성된다.
본 발명의 실시 예에 따르면, 제1 도금 레지스트(410)의 제1 도금 개구부(415)에 전해 도금이 수행된다. 이때, 제1 도금 레지스트(410)의 제1 도금 개구부(415)를 통해서 노출된 캐리어 금속층(520)이 전해 도금을 위한 시드(Seed)층의 역할을 할 수 있다. 이와 같이 제1 도금 레지스트(410)에 도금이 수행되어 캐리어 기판(500)의 상부에 제1 금속 포스트(111)와 제2 금속 포스트(112)가 형성된다. 이때, 제1 접속 패드(미도시)가 형성될 영역의 제1 도금 개구부(415)에는 제1 금속 포스트(111)가 형성된다. 또한, 캐비티 패턴(미도시)이 형성될 영역의 제1 도금 개구부(415)에는 제2 금속 포스트(112)가 형성된다.
본 발명의 실시 예에 따르면, 제1 금속 포스트(111)와 제2 금속 포스트(112)는 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 제1 금속 포스트(111)와 제2 금속 포스트(112)는 구리로 형성된다.
본 발명의 실시 예에서, 제1 금속 포스트(111)와 제2 금속 포스트(112)가 전해 도금 방법으로 형성됨을 예시로 설명하였지만, 이에 한정되는 것은 아니다. 즉, 제1 금속 포스트(111)와 제2 금속 포스트(112)는 회로 기판 분야에서 공지된 회로 패턴 또는 금속 포스트를 형성하는 방법 중 어떠한 방법으로도 형성되는 것이 가능하다.
본 발명의 실시 예에서 캐리어 금속층(520)과 제2 금속 포스트(112)가 반드시 서로 동일한 물질로 형성되어야 하는 것은 아니다. 그러나 캐리어 금속층(520)과 제2 금속 포스트(112)가 동일한 물질로 형성된다면, 추후 에칭 공정에서 동일한 에칭액을 이용하여 제거하는 것이 가능하므로, 에칭 공정 간소화가 가능해진다.
도 5를 참조하면, 배리어층(115)이 형성된다.
본 발명의 실시 예에 따르면, 배리어층(115)은 제1 도금 레지스트(410)에 의해서 외부로 노출된 제1 금속 포스트(111)와 제2 금속 포스트(112)의 상면에 형성된다.
본 발명의 실시 예에 따르면, 배리어층(115)은 회로 기판 분야에서 사용되는 전도성 금속 중에서 제1 금속 포스트(111)와 제2 금속 포스트(112)와 상이한 물질로 형성된다. 본 발명의 실시 예에 따르면, 배리어층(115)은 배리어층(115)은 제1 접속 패드(110)가 반응하는 에칭 물질에 미반응하는 전도성 물질로 형성된다. 예를 들어, 제1 접속 패드(110)가 구리로 형성되면, 배리어층(115)은 니켈(Nickel) 또는 티타늄(Titanium)으로 형성된다.
본 발명의 실시 예에 따르면, 배리어층(115)은 전해 도금 또는 스퍼터링(Sputtering) 방식으로 형성된다. 그러나 배리어층(115)의 형성하는 방법이 전해 도금과 스퍼터링 방식으로 한정되는 것은 아니다. 즉, 배리어층(115)은 회로 기판 분야에서 공지된 전도성 물질을 형성하는 어떠한 방법으로도 형성되는 것이 가능하다.
도 5에 도시된 바에 따르면, 배리어층(115)은 제1 금속 포스트(111)에 비해 얇은 두께를 갖도록 형성된다. 그러나 배리어층(115)이 반드시 제1 금속 포스트(111)와 제2 금속 포스트(112)보다 얇은 두께를 갖도록 형성되어야 하는 것은 아니다.
본 발명의 실시 예에 따르면, 배리어층(115)의 형성으로, 제1 금속 포스트(111)와 배리어층(115)을 포함하는 제1 접속 패드(110)와 제2 금속 포스트(112)와 배리어층(115)을 포함하는 캐비티 패턴(120)이 형성된다.
본 발명의 실시 예에 따른 제1 접속 패드(110)는 외부의 구성부와 전기적으로 연결되는 구성부이다. 또한, 캐비티 패턴(120)은 적층형 패키지가 형성될 때, 하부 패키지 기판상에 실장된 전자 소자가 위치하는 공간을 확보하기 위해서 형성된다. 따라서, 캐비티 패턴(120)은 추후 제거되었을 때, 빈 공간(캐비티)에 전자 소자가 위치할 수 있을 정도의 크기를 갖도록 형성된다.
도 6을 참조하면, 제1 도금 레지스트(도 5의 410)가 제거된다.
도 7을 참조하면, 제1 절연층(130)이 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(130)은 캐리어 금속층(520)의 상부에 형성되어 제1 접속 패드(110)와 캐비티 패턴(120)을 덮도록 형성된다. 본 발명의 실시 예에 따르면, 제1 절연층(130)의 상면은 제1 접속 패드(110)의 상면과 캐비티 패턴(120)의 상면보다 높게 위치하도록 형성된다. 즉, 제1 절연층(130)은 제1 접속 패드(110)와 캐비티 패턴(120)의 상부에도 소정의 두께를 갖도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 절연층(130)은 액상 형태로 캐리어 금속층(520) 상부에 도포하여 제1 접속 패드(110) 및 캐비티 패턴(120)을 매립하는 방법으로 형성될 수 있다. 또는 제1 절연층(130)은 필름 형태로 캐리어 금속층(520), 제1 접속 패드(110) 및 캐비티 패턴(120)의 상부에 적층한 후 가압하는 방법으로 형성될 수 있다. 본 발명의 실시 예에 따른 제1 절연층(130)은 상술한 방법뿐만 아니라 회로 기판 분야에서 절연층을 형성하는 어떠한 방법으로도 형성될 수 있다.
본 발명의 실시 예에 따른 제1 절연층(130)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 예를 들어, 제1 절연층(130)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 제1 절연층(130)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 제1 절연층(130)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다.
도 8을 참조하면, 제1 절연층(130)에 평탄화가 수행된다.
본 발명의 실시 예에 따르면, 제1 절연층(130)을 연마한다. 이때, 제1 절연층(130)은 제1 접속 패드(110)의 상면과 캐비티 패턴(120)의 상면이 외부로 노출되도록 연마된다. 본 발명의 실시 예에 따르면, 제1 절연층(130)은 회로 기판 분야에서 공지된 연마 방법 중 어느 것으로도 연마되는 것이 가능하다. 이와 같은 연마 공정을 통해서 제1 절연층(130)의 상면이 평탄화된다.
도 9를 참조하면, 제2 도금 레지스트(420)가 형성된다.
본 발명의 실시 예에 따르면, 제2 도금 레지스트(420)는 제1 절연층(130), 제1 접속 패드(110) 및 캐비티 패턴(120)의 상부에 형성된다. 본 발명의 실시 예에 따르면, 제2 도금 레지스트(420)는 제2 도금 개구부(425)를 포함한다. 본 발명의 실시 예에 따른 제2 도금 개구부(425)는 제2 도금 레지스트(420)를 관통하여 캐비티 패턴(120)의 상면 일부가 외부로 노출되도록 형성된다. 여기서, 제2 도금 개구부(425)는 제1 회로 패턴(미도시)이 형성될 영역의 상부에 위치하게 된다.
본 발명의 실시 예에 따르면, 제2 도금 레지스트(420)는 감광성 레지스트이다. 따라서, 노광 및 현상을 통해서 제2 도금 개구부(425)가 형성된다. 노광 및 현상 공법을 이용하므로 제2 도금 개구부(425)가 미세 피치(Pitch)에 대응하도록 형성되는 것이 가능하다.
본 발명의 실시 예에서, 제2 도금 레지스트(420)가 감광성 레지스트인 것을 예시로 설명하였으나, 제2 도금 레지스트(420)의 재질이 감광성으로 한정되는 것은 아니다.
도 10을 참조하면, 제1 회로 패턴(140)이 형성된다.
본 발명의 실시 예에 따르면, 제1 회로 패턴(140)은 제2 도금 레지스트(420)의 제2 도금 개구부(425)에 전해 도금이 수행되어 형성된다.
본 발명의 실시 예에 따르면, 제1 회로 패턴(140)은 회로 기판 분야에서 통상적으로 사용되는 전도성 물질로 형성된다. 이때, 제1 회로 패턴(140)은 추후 배리어층(115)을 제거하는 에칭액에 미반응하는 물질로 형성된다. 예를 들어, 제1 회로 패턴(140)은 구리(Copper)로 형성된다.
또한, 본 발명의 실시 예에서, 제1 회로 패턴(140)이 전해 도금 방법으로 형성됨을 예시로 설명하였지만, 이에 한정되는 것은 아니다. 즉, 제1 회로 패턴(140)은 회로 기판 분야에서 공지된 회로 패턴을 형성하는 방법 중 어떠한 방법으로도 형성되는 것이 가능하다.
본 발명의 실시 예에 따르면, 제2 도금 레지스트(420)가 감광성 레지스트이며, 노광 및 현상으로 미세 피치에 대응하는 제2 도금 개구부(425)가 형성된다. 제1 회로 패턴(140)은 이와 같이 형성된 제2 도금 개구부(425)에 형성되므로, 미세 피치에 대응하는 제1 회로 패턴(140)이 구현이 가능하다.
도 11을 참조하면, 제2 도금 레지스트(도 10의 420)가 제거된다.
도 12를 참조하면, 제2 절연층(150)이 형성된다.
본 발명의 실시 예에 따르면, 제2 절연층(150)은 제1 절연층(130)의 상부에 형성되어 제1 회로 패턴(140)을 매립하도록 형성된다. 이때, 제2 절연층(150)은 제1 회로 패턴(140)의 상면으로부터 소정의 두께를 갖도록 형성된다.
본 발명의 실시 예에 따르면, 제2 절연층(150)은 액상 형태로 제1 절연층(130) 상부에 도포하여 제1 회로 패턴(140)을 매립하는 방법으로 형성될 수 있다. 또는 제2 절연층(150)은 필름 형태로 제1 절연층(130)과 제1 회로 패턴(140)의 상부에 적층한 후 가압하는 방법으로 형성될 수 있다. 본 발명의 실시 예에 따른 제2 절연층(150)은 상술한 방법뿐만 아니라 회로 기판 분야에서 절연층을 형성하는 어떠한 방법으로도 형성될 수 있다.
본 발명의 실시 예에 따른 제2 절연층(150)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 예를 들어, 제2 절연층(150)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 제2 절연층(150)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 제2 절연층(150)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다.
도 13을 참조하면, 비아홀(155)이 형성된다.
본 발명의 실시 예에 따르면, 비아홀(155)은 제2 절연층(150)을 관통하도록 형성된다. 또한, 본 발명의 실시 예에 따르면, 비아홀(155)은 제1 접속 패드(110) 상부 및 제1 회로 패턴(140) 상부에 각각 형성된다. 비아홀(155)은 당업자의 선택에 따라 형성되는 위치 및 개수는 변경 가능하다.
본 발명의 실시 예에 따르면, 비아홀(155)은 레이저 드릴을 이용하여 형성된다. 또는 제2 절연층(150)이 감광성 재질인 경우, 비아홀(155)은 노광 및 현상을 통해서 형성된다.
도 14를 참조하면, 빌드업 비아(161) 및 빌드업 회로 패턴(162)이 형성된다.
본 발명의 실시 예에 따르면, 비아홀(155)에 빌드업 비아(161)가 형성된다. 또한, 제2 절연층(150)의 상부에 빌드업 회로 패턴(162)이 형성된다.
본 발명의 실시 예에 따르면, 빌드업 비아(161)와 빌드업 회로 패턴(162)은 회로 기판 분야에서 공지된 비아와 회로 패턴을 형성하는 어느 방법으로도 형성되는 것이 가능하다.
또한, 본 발명의 실시 예에 따르면, 빌드업 비아(161)와 빌드업 회로 패턴(162)은 회로 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 빌드업 비아(161)와 빌드업 회로 패턴(162)은 구리로 형성된다.
도 15를 참조하면, 빌드업 절연층(163)이 형성된다.
본 발명의 실시 예에 따르면, 빌드업 절연층(163)은 제2 절연층(150) 상부에 형성되어 빌드업 회로 패턴(162)을 매립하도록 형성된다.
본 발명의 실시 예에 따르면, 빌드업 절연층(163)은 제2 절연층(150) 상부에 액상 형태로 도포 되거나 필름 형태로 적층되어 형성된다. 또한, 빌드업 절연층(163)은 상술한 방법뿐만 아니라 회로 기판 분야에서 절연층을 형성하는 어떠한 방법으로도 형성될 수 있다.
본 발명의 실시 예에 따른 빌드업 절연층(163)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 예를 들어, 빌드업 절연층(163)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 빌드업 절연층(163)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 빌드업 절연층(163)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다.
이와 같이 빌드업 비아(161), 빌드업 회로 패턴(162) 및 빌드업 절연층(163)을 형성하는 과정을 반복하여 다층 구조의 빌드업층(160)이 형성된다.
도 15에서는 빌드업 비아(161), 빌드업 회로 패턴(162) 및 빌드업 절연층(163)이 각각 3층 구조로 형성되지만, 빌드업층(160)의 구성부의 층수는 당업자의 선택에 따라 변경되는 것이 가능하다. 또한, 당업자의 선택에 따라서 빌드업층(160)의 생략도 가능하다. 또한, 당업자의 선택에 따라 빌드업층(160)뿐만 아니라 제2 절연층(150)의 생략도 가능하다.
도 16을 참조하면, 보호층(180)이 형성된다.
본 발명의 실시 예에 따르면, 보호층(180)은 빌드업층(160)의 최상층에 형성된다. 즉, 보호층(180)은 최상층의 빌드업 절연층(163)의 상부에 형성되어 빌드업 회로 패턴(162)을 보호하도록 형성된다.
본 발명의 실시 예에 따른 보호층(180)은 빌드업 회로 패턴(162)이 추후 전자 소자(미도시)의 실장을 위한 솔더링(Soldering)이 수행될 때, 솔더가 도포되는 것을 방지할 수 있다. 도한, 보호층(180)은 빌드업 회로 패턴(162)이 산화 및 부식되는 것을 방지할 수 있다.
본 발명의 실시 예에 따른 보호층(180)은 빌드업 회로 패턴(162)의 일부를 노출하도록 형성된다. 이때, 보호층(180)에 의해서 노출되는 빌드업 회로 패턴(162)은 전자 소자와 같은 외부 구성부와 전기적으로 연결되는 영역이 될 수 있다.
본 발명의 실시 예에 따르면, 보호층(180)은 내열성 피복 재료로 형성된다. 예를 들어, 보호층(180)은 솔더 레지스트로 형성될 수 있다.
본 발명의 실시 예에서 보호층(180)이 빌드업층(160) 상부에 형성되는 것을 예시로 설명하였지만, 빌드업층(160)이 생략되는 경우, 제2 절연층(150) 상부에 형성되는 것도 가능하다. 또는 빌드업층(160)과 제2 절연층(150)이 생략되는 경우, 제1 절연층(130) 상부에 형성되는 것도 가능하다. 이와 같이 보호층(180)은 외부로 노출된 회로 패턴을 보호하기 위한 것이므로, 패키지 기판이 어떠한 구조로 형성되어도 최외층에 형성된 회로 패턴을 보호하도록 형성되면 된다.
도 17을 참조하면, 캐리어 코어(510)가 제거된다.
본 발명의 실시 예에 따르면, 캐리어 코어(510)와 캐리어 금속층(520)이 서로 분리시켜 캐리어 코어(510)를 제거한다.
도 18을 참조하면, 에칭 레지스트(430)가 형성된다.
본 발명의 실시 예에 따른 에칭 레지스트(430)는 추후 캐비티 패턴(120)이 에칭될 때, 제1 접속 패드(110)가 손상되는 것을 방지하기 위해서 형성된다. 따라서, 에칭 레지스트(430)는 제1 접속 패드(110)의 하부에 형성된다.
본 발명의 실시 예에 따른 에칭 레지스트(430)는 제1 접속 패드(110)가 형성된 영역 이외의 영역을 노출하도록 에칭 개구부(435)가 형성된다.
도 19를 참조하면, 1차 에칭 공정이 수행된다.
본 발명의 실시 예에 따르면, 1차 에칭 공정은 에칭 개구부(435)에 의해서 외부로 노출된 캐리어 금속층(520) 및 캐비티 패턴(도 18의 120)의 제2 금속 포스트(도 18의 112)가 제거된다. 본 발명의 실시 예에 따르면, 캐리어 금속층(520)과 제2 금속 포스트(도 18의 112)가 동일한 물질로 형성되면, 동일한 약품으로 이들이 동시에 제거되는 것이 가능하다.
본 발명의 실시 예에 따르면, 1차 에칭 공정을 수행하면, 제2 금속 포스트(도 18의 112)와 상이한 물질로 형성된 캐비티 패턴(도 18의 120)의 배리어층(115)이 남아있게 된다.
또한, 본 발명의 실시 예에 따르면, 1차 에칭 공정을 통해서 외부로 노출된 캐리어 금속층(520)이 제거되고 에칭 레지스트(430)의 상부에 위치한 캐리어 금속층(520)은 남아 있게 된다. 이와 같이 캐리어 금속층(520)이 패터닝되어 제1 접속 패드(110) 하부에 제2 접속 패드(170)가 형성된다. 본 발명의 실시 예에 따른 제2 접속 패드(170)는 제1 접속 패드(110)보다 큰 직경을 갖도록 형성되는 것이 가능하다. 이와 같이 형성된 제2 접속 패드(170)에 의해서 외부 접속 단자가 제1 접속 패드(110)와 직접 접합될 때보다 더 큰 접합 면적을 갖게 된다.
도 20을 참조하면, 2차 에칭 공정이 수행된다.
본 발명의 실시 예에 따르면, 2차 에칭 공정으로 외부로 노출된 배리어층(115)을 제거한다. 이때, 제1 회로 패턴(140)은 배리어층(115)과 상이한 물질로 형성된다. 즉, 제1 회로 패턴(140)은 배리어층(115)이 반응하는 에칭액과 미반응한다. 따라서, 2차 에칭 공정으로 배리어층(115)이 제거될 때, 제1 회로 패턴(140)은 제거되지 않고 남아있게 된다.
이와 같이, 1차 에칭 공정과 2차 에칭 공정을 통해서 제2 접속 패드(170)와 캐비티(135)가 형성된다.
본 발명의 실시 예에서는 미도시 되어 있지만, 1차 에칭 공정과 2차 에칭 공정을 수행할 때, 보호층(180) 상부에 에칭 보호층(미도시)이 더 형성된다. 에칭 보호층(미도시)은 에칭액으로부터 외부로 노출된 빌드업층(160)을 보호하기 위해 형성된다. 에칭 보호층(미도시)은 2차 에칭 공정이 완료된 이후 제거된다.
도 21을 참조하면, 에칭 레지스트(430)가 제거된다.
이와 같은 도 2 내지 도 21의 과정을 통해서 본 발명의 실시 예에 따른 도 1의 패키지 기판(100)이 형성된다.
도 21은 도 20의 상하 방향이 바뀐 상태로 도시된 것이다. 설명의 편의를 위해 도 2 내지 도 20에서는 도 1 및 도 21과 상하 방향을 바꾼 상태에서 설명하였다. 따라서, 도 2 내지 도 20의 상부 및 하부는 도 1과 도 21에서 각각 하부와 상부로 바뀌어 설명된다.
본 발명의 실시 예에서는 패키지 기판(100)이 캐리어 기판(500)의 일면에 형성됨을 도시하고 설명하였다. 그러나 패키지 기판(100)은 캐리어 기판(500)의 양면에 동일한 공정으로 동시에 형성되는 것이 가능하다. 이와 같이 캐리어 기판(500)의 양면에 패키지 기판(100)이 형성되면, 2개의 패키지 기판(100)이 동시에 형성되는 것이 가능하다.
도 22는 본 발명의 실시 예에 따른 적층형 패키지를 나타낸 예시도이다.
본 발명의 실시 예에 따르면, 적층형 패키지(200)는 하부 패키지(210)에 상부 패키지(220)가 적층된 구조를 갖는다.
본 발명의 실시 예에 따르면, 본 발명의 실시 예에 따르면, 하부 패키지(210)는 하부 패키지 기판(211) 및 제1 전자 부품(121)을 포함한다.
본 발명의 실시 예에 따르면, 하부 패키지 기판(211)은 도 1의 패키지 기판(100)이다. 따라서, 하부 패키지 기판(211)의 각 구성부에 대한 자세한 설명은 도 1을 참고하도록 한다.
본 발명의 실시 예에 따르면, 하부 패키지 기판(211)의 캐비티(135)에는 제1 전자 부품(121)이 삽입 및 배치된다. 이때, 제1 전자 부품(121)은 제1 회로 패턴(140)을 통해 하부 패키지 기판(211)과 전기적으로 연결된다. 도 22에는 미도시 되었지만, 접합력 및 전기적 연결을 위해 전도성 접착제 또는 전도성 솔더가 제1 전자 부품(121)과 제1 회로 패턴(140) 사이에 더 형성되는 것도 가능하다.
본 발명의 실시 예에 따른 제1 전자 부품(121)은 전자 소자와 같이 패키지 분야에 적용될 수 있는 어느 종류의 부품도 될 수 있다.
본 발명의 실시 예에 따르면, 하부 패키지(210)의 하부에는 제1 외부 접속 단자(213)가 형성된다.
예를 들어, 제1 외부 접속 단자(213)는 솔더 볼이다. 그러나 제1 외부 접속 단자(213)가 반드시 볼 형태인 것은 아니다. 즉, 제1 외부 접속 단자(213)는 전도성 물질로 형성되어 하부 패키지(210)와 전기적으로 접속되는 것이라면 그 형태가 한정되지 않는다.
본 발명의 실시 예에 따르면, 상부 패키지(220)는 상부 패키지 기판(221), 제2 전자 부품(222) 및 몰딩부(223)를 포함한다.
본 발명의 실시 예에 따른 상부 패키지 기판(221)은 절연층과 절연층에 형성된 회로 패턴을 포함한다. 상부 패키지 기판(221)의 상부에는 제2 전자 부품(222)이 배치된다.
본 발명의 실시 예에 따른 제2 전자 부품(222)은 전자 소자와 같이 패키지 분야에 적용될 수 있는 어느 종류의 부품도 될 수 있다.
본 발명의 실시 예에 따르면, 몰딩부(223)는 상부 패키지 기판(221)의 상부에 형성되어, 제2 전자 부품(222)을 덮도록 형성된다. 본 발명의 실시 예에 따른 몰딩부(223)는 제2 전자 부품(222)을 외부로부터 보호하기 위해서 형성된다. 예를 들어, 몰딩부(223)는 EMC(Epoxy Molding compound)로 형성되지만, 반드시 재질이 이에 한정되는 것은 아니다.
본 발명의 실시 예에 따르면, 제2 외부 접속 단자(230)는 상부 패키지(220)와 하부 패키지(210) 사이에 형성된다. 제2 외부 접속 단자(230)는 상부 패키지(220)와 하부 패키지(210)에 각각 접합되어 서로 전기적으로 연결한다. 예를 들어, 제2 외부 접속 단자(230)는 솔더 볼이다. 그러나 제2 외부 접속 단자(230)가 반드시 볼 형태인 것은 아니다. 즉, 제2 외부 접속 단자(230)는 전도성 물질로 형성되어 상부 패키지(220)와 전기적으로 접속되는 것이라면 그 형태가 한정되지 않는다.
본 발명의 실시 예에 따르면, 상부 패키지(220)가 하부 패키지(210)에 적층될 때, 제1 전자 부품(121)이 하부 패키지 기판(211)의 캐비티(135) 내부에 위치하게 된다. 이때 캐비티(135)에 의해서 상부 패키지(220)와 하부 패키지(210) 간의 간격이 캐비티(135)의 깊이만큼 더 좁아진다. 또한, 캐비티(135)의 양측에 제1 접속 패드(110)와 제2 접속 패드(170)가 형성되어, 하부 패키지(210)의 내부와 제2 외부 접속 단자(230)를 전기적으로 연결한다. 따라서, 제2 외부 접속 단자(230)는 작은 크기의 솔더 볼로 형성되어도 상부 패키지(220)와 하부 패키지(210)를 연결하는 것이 가능하다. 이와 같이 제2 외부 접속 단자(230)는 작은 크기의 솔더 볼로 형성되므로, 다수개가 미세한 간격으로 배치될 수 있다. 또한, 제2 외부 접속 단자(230)가 작은 크기로 형성되므로 제2 외부 접속 단자(230) 간의 브리지(bridge)에 의한 불량이 발생하는 것을 방지 또는 감소가 가능하다. 또한, 작은 크기의 제2 외부 접속 단자(230)가 사용되므로 적층형 패키지(200)의 두께 감소도 가능하다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 패키지 기판
110: 제1 접속 패드
111: 제1 금속 포스트
112: 제2 금속 포스트
115: 배리어층
120; 캐비티 패턴
130: 제1 절연층
135: 캐비티
140: 제1 회로 패턴
150: 제2 절연층
155: 비아홀
161: 빌드업 비아
162: 빌드업 회로 패턴
163: 빌드업 절연층
170: 제2 접속 패드
180: 보호층
200: 적층형 패키지
210: 하부 패키지
211: 하부 패키지 기판
212: 제1 전자 부품
213: 제1 외부 접속 단자
220: 상부 패키지
221: 상부 패키지 기판
222: 제2 전자 부품
223: 몰딩부
230: 제2 외부 접속 단자
410: 제1 도금 레지스트
415: 제1 도금 개구부
420: 제2 도금 레지스트
425: 제2 도금 개구부
430: 에칭 레지스트
435: 에칭 개구부
500: 캐리어 기판
510: 캐리어 코어
520: 캐리어 금속층

Claims (20)

  1. 관통 형상의 캐비티가 형성된 제1 절연층; 및
    상기 제1 절연층을 관통하도록 형성되며, 상기 캐비티의 적어도 일측에 형성된 제1 접속 패드;
    를 포함하는 패키지 기판.
  2. 청구항 1에 있어서,
    상기 제1 접속 패드와 제1 절연층의 상부에 형성되어 외부로 노출되도록 형성된 제2 접속 패드를 더 포함하는 패키지 기판.
  3. 청구항 2에 있어서,
    상기 제2 접속 패드는 상기 제1 접속 패드보다 큰 직경을 갖도록 형성된 패키지 기판.
  4. 청구항 1에 있어서,
    상기 제1 접속 패드는
    금속 포스트; 및
    상기 금속 포스트의 하면과 접합되도록 형성된 배리어층;
    을 포함하는 패키지 기판.
  5. 청구항 1에 있어서,
    상기 제1 절연층의 하부에 형성된 제2 절연층; 및
    상기 제2 절연층의 내부에 형성된 제1 회로 패턴;
    을 더 포함하는 패키지 기판.
  6. 청구항 1에 있어서,
    상기 제1 회로 패턴의 상면은 상기 캐비티에 의해 외부로 노출되도록 형성된 패키지 기판.
  7. 청구항 1에 있어서,
    상기 제1 절연층 하부에 형성되는 빌드업층을 더 포함하는 패키지 기판.
  8. 캐리어 기판 상부에 제1 접속 패드 및 캐비티 패턴을 형성하는 단계;
    상기 캐리어 기판 상부에 형성되어 제1 접속 패드와 캐비티 패턴을 상면이 노출되도록 매립하는 제1 절연층을 형성하는 단계;
    상기 캐리어 기판을 제거하는 단계; 및
    상기 캐비티 패턴을 제거하여 캐비티를 형성하는 단계;
    를 포함하는 패키지 기판의 제조 방법.
  9. 청구항 8에 있어서,
    상기 제1 접속 패드 및 캐비티 패턴을 형성하는 단계는,
    상기 캐리어 기판 상부에 제1 금속 포스트 및 제2 금속 포스트를 형성하는 단계; 및
    상기 제1 금속 포스트 및 제2 금속 포스트 상부에 배리어층을 형성하는 단계;
    를 포함하며,
    상기 제1 접속 패드는 상기 제1 금속 포스트와 배리어층을 포함하며, 캐비티 패턴은 상기 제2 금속 포스트와 배리어층을 포함하는 패키지 기판의 제조 방법.
  10. 청구항 8에 있어서,
    상기 제1 절연층을 형성하는 단계 이후에,
    상기 제1 절연층, 제1 접속 패드 또는 캐비티 패턴 중 적어도 하나의 상부에 제1 회로 패턴을 형성하는 단계; 및
    상기 제1 절연층 상부에 형성되어 상기 제1 회로 패턴을 매립하는 제2 절연층을 형성하는 단계;
    를 더 포함하는 패키지 기판의 제조 방법.
  11. 청구항 10에 있어서,
    상기 제2 절연층을 형성하는 단계 이후에,
    상기 제2 절연층 상부에 빌드업층을 형성하는 단계를 더 포함하는 패키지 기판의 제조 방법.
  12. 청구항 10에 있어서,
    상기 캐비티를 형성하는 단계에서,
    상기 캐비티 패턴 상부에 형성된 제1 회로 패턴은 상기 캐비티에 의해 상면이 외부로 노출되는 패키지 기판의 제조 방법.
  13. 청구항 8에 있어서,
    상기 캐리어 기판은 캐리어 코어 및 상기 캐리어 코어의 상면 및 하면 중 적어도 한 면에 캐리어 금속층이 형성되는 패키지 기판의 제조 방법.
  14. 청구항 13에 있어서,
    상기 캐리어 기판을 제거하는 단계는
    상기 캐리어 코어를 제거하는 단계; 및
    상기 캐리어 금속층을 패터닝하여 상기 제1 접속 패드와 접합하는 제2 접속 패드를 형성하는 단계;
    를 더 포함하는 패키지 기판의 제조 방법.
  15. 청구항 14에 있어서,
    상기 제2 접속 패드를 형성하는 단계에서,
    상기 제2 접속 패드는 상기 제1 접속 패드보다 큰 직경을 갖도록 형성되는 패키지 기판의 제조 방법.
  16. 관통 형상의 캐비티가 형성된 제1 절연층, 상기 제1 절연층을 관통하도록 형성되며, 상기 캐비티의 적어도 일측에 형성된 제1 접속 패드와 상기 제1 절연층의 캐비티에 배치되는 제1 전자 부품을 포함하는 하부 패키지;
    상기 하부 패키지의 상부에 형성되며, 상부 패키지 기판 및 상부 패키지 기판에 배치된 제2 전자 부품을 포함하는 상부 패키지; 및
    상부 패키지와 하부 패키지 사이에 형성되어 서로 전기적으로 연결하는 외부 접속 단자;
    를 포함하는 적층형 패키지.
  17. 청구항 16에 있어서,
    상기 제1 접속 패드와 제1 절연층의 상부에 형성되어 외부로 노출되도록 형성된 제2 접속 패드를 더 포함하는 적층형 패키지.
  18. 청구항 17에 있어서,
    상기 제2 접속 패드는 상기 제1 접속 패드보다 큰 직경을 갖도록 형성된 적층형 패키지.
  19. 청구항 16에 있어서,
    상기 제1 접속 패드는 금속 포스트 및 상기 금속 포스트의 하면과 접합되도록 형성된 배리어층을 포함하는 적층형 패키지.
  20. 청구항 16에 있어서,
    상기 제1 절연층의 하부에 형성된 제2 절연층;
    상기 제2 절연층의 내부에 형성된 제1 회로 패턴;
    을 더 포함하며,
    상기 제1 회로 패턴의 상면은 상기 캐비티에 의해 외부로 노출되도록 형성된 적층형 패키지.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190135172A (ko) * 2018-05-28 2019-12-06 주식회사 심텍 금속 코어 기판을 이용하는 인쇄회로기판의 제조방법 및 이에 의해 제조되는 인쇄회로기판
KR20200144358A (ko) * 2019-06-18 2020-12-29 삼성전기주식회사 인쇄회로기판

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102340053B1 (ko) * 2015-06-18 2021-12-16 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
KR101706470B1 (ko) * 2015-09-08 2017-02-14 앰코 테크놀로지 코리아 주식회사 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법
WO2018004686A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Device, method and system for providing recessed interconnect structures of a substrate
KR20200055415A (ko) * 2018-11-13 2020-05-21 삼성전기주식회사 인쇄회로기판 및 이를 포함하는 패키지 구조물
KR102597149B1 (ko) * 2019-09-02 2023-11-02 삼성전기주식회사 패키지 기판
KR20220042765A (ko) * 2020-09-28 2022-04-05 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 시스템, 및 이의 제조 방법
CN113692112B (zh) * 2021-08-30 2023-03-24 维沃移动通信有限公司 电路板和电路板的制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5986209A (en) 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
US20080006942A1 (en) * 2006-07-06 2008-01-10 Samsung Electro-Mechanics Co., Ltd. Bottom substrate of package on package and manufacturing method thereof
KR20100033953A (ko) * 2008-09-22 2010-03-31 인텔 코포레이션 코어리스 기판, 마이크로전자 장치에 대한 패키지 및 코어리스 기판 제조 방법
US20110285009A1 (en) * 2010-05-24 2011-11-24 Chi Heejo Integrated circuit packaging system with dual side connection and method of manufacture thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101800184B (zh) * 2009-02-09 2012-01-25 欣兴电子股份有限公司 具凹穴结构的封装基板及其制作方法
US20110024899A1 (en) * 2009-07-28 2011-02-03 Kenji Masumoto Substrate structure for cavity package
US8263434B2 (en) * 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US8810024B2 (en) * 2012-03-23 2014-08-19 Stats Chippac Ltd. Semiconductor method and device of forming a fan-out PoP device with PWB vertical interconnect units
US8883563B1 (en) * 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9379097B2 (en) * 2014-07-28 2016-06-28 Apple Inc. Fan-out PoP stacking process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5986209A (en) 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
US20080006942A1 (en) * 2006-07-06 2008-01-10 Samsung Electro-Mechanics Co., Ltd. Bottom substrate of package on package and manufacturing method thereof
KR20100033953A (ko) * 2008-09-22 2010-03-31 인텔 코포레이션 코어리스 기판, 마이크로전자 장치에 대한 패키지 및 코어리스 기판 제조 방법
US20110285009A1 (en) * 2010-05-24 2011-11-24 Chi Heejo Integrated circuit packaging system with dual side connection and method of manufacture thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190135172A (ko) * 2018-05-28 2019-12-06 주식회사 심텍 금속 코어 기판을 이용하는 인쇄회로기판의 제조방법 및 이에 의해 제조되는 인쇄회로기판
KR20200144358A (ko) * 2019-06-18 2020-12-29 삼성전기주식회사 인쇄회로기판

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