KR102254874B1 - 패키지 기판 및 패키지 기판 제조 방법 - Google Patents

패키지 기판 및 패키지 기판 제조 방법 Download PDF

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Abstract

본 발명은 패키지 기판 및 패키지 기판 제조 방법에 관한 것이다. 본 발명의 실시 예에 따른 패키지 기판은 제1 절연층, 제1 절연층의 하부에 형성된 제2 절연층, 제1 절연층에 매립되며, 제1 전극, 제2 전극 및 제1 전극과 제2 전극 사이에 형성된 유전체층을 포함하는 캐패시터, 제1 절연층 및 제2 절연층에 형성된 회로층 및 캐패시터와 회로층 또는 제1 절연층과 제2 절연층에 형성된 회로층 사이에 형성되어 상호 전기적으로 연결하는 비아를 포함하며, 제1 전극의 상면은 제1 절연층으로부터 노출되도록 형성된다.

Description

패키지 기판 및 패키지 기판 제조 방법{PACKAGE BOARD AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 패키지 기판 및 패키지 기판 제조 방법에 관한 것이다.
반도체 기술의 급속한 발전으로 인하여 반도체 소자가 괄목할만한 성장을 이루고 있다. 이와 함께 반도체 소자 등의 전자 소자를 인쇄회로기판에 미리 실장하여 패키지로 구성하는 SIP(System In Package), CSP(Chip Sized Package), FCP(Flip Chip Package) 등의 반도체 패키지에 대한 개발이 활발히 이루어지고 있다. 또한, 고성능의 스마트폰의 소형화 및 성능 향상을 위하여 제어 소자와 메모리 소자를 하나의 패키지 형태로 구현한 적층 패키지(Package On Package; POP)가 있다. 적층 패키지는 제어 소자와 메모리 소자를 각각 개별적으로 패키징 한 후, 이를 적층하여 연결함으로써 구현할 수 있다.
미국 등록 특허 제 5986209호
본 발명의 일 측면은 반도체 소자의 동작 속도 증가에 따른 잡음 발생을 감소시킬 수 있는 패키지 기판 및 패키지 기판 제조 방법을 제공하는 데 있다.
본 발명의 다른 측면은 패키지 기판의 강성을 향상시켜 휨을 개선할 수 있는 패키지 기판 및 패키지 기판 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 측면은 리액턴스를 감소시켜 신호 전송의 신뢰성을 향상시킬 수 있는 패키지 기판 및 패키지 기판 제조 방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따르면, 제1 절연층, 제1 절연층의 하부에 형성된 제2 절연층, 제1 절연층에 매립되며, 제1 전극, 제2 전극 및 제1 전극과 제2 전극 사이에 형성된 유전체층을 포함하는 캐패시터, 제1 절연층 및 제2 절연층에 형성된 회로층 및 캐패시터와 회로층 또는 제1 절연층과 제2 절연층에 형성된 회로층 사이에 형성되어 상호 전기적으로 연결하는 비아를 포함하며, 제1 전극의 상면은 제1 절연층으로부터 노출되도록 형성된 패키지 기판이 제공된다.
본 발명의 다른 실시 예에 따르면, 제1 절연층, 제1 절연층의 하부에 형성된 제2 절연층, 제2 절연층에 매립되며, 제1 전극, 제2 전극 및 제1 전극과 제2 전극 사이에 형성된 유전체층을 포함하는 캐패시터, 제1 절연층 및 제2 절연층에 형성된 회로층 및 캐패시터와 회로층 또는 제1 절연층과 제2 절연층에 형성된 회로층 사이에 형성되어 상호 전기적으로 연결하는 비아를 포함하며, 제1 전극의 상면은 제2 절연층으로부터 노출되도록 형성된 패키지 기판이 제공된다.
본 발명의 또 다른 실시 예에 따르면, 캐리어 기판에 제1 회로층 및 제1 전극을 형성하는 단계, 제1 전극에 유전체층을 형성하는 단계, 유전체층에 제2 전극을 형성하여 제1 전극, 유전체층 및 제2 전극을 포함하는 캐패시터를 형성하는 단계, 캐리어 기판에 형성되어 제1 회로층 및 캐패시터를 매립하는 제1 절연층을 형성하는 단계, 제1 절연층에 제1 비아, 제2 비아 및 제2 회로층을 형성하는 단계, 제1 절연층에 형성되어 제2 회로층을 매립하는 제2 절연층을 형성하는 단계, 제2 절연층에 제3 비아 및 제3 회로층을 형성하는 단계 및 캐리어 기판을 제거하는 단계를 포함하는 패키지 기판 제조 방법이 제공된다.
본 발명의 또 다른 실시 예에 따르면, 캐리어 기판에 제1 회로층을 형성하는 단계, 캐리어 기판에 형성되어 제1 회로층을 매립하는 제1 절연층을 형성하는 단계, 제1 절연층에 제2 회로층, 제1 비아, 제2 비아 및 제1 전극을 형성하는 단계, 제1 전극에 유전체층을 형성하는 단계, 유전체층에 제2 전극을 형성하여 제1 전극, 유전체층 및 제2 전극을 포함하는 캐패시터를 형성하는 단계, 제1 절연층에 형성되어 제2 회로층 및 캐패시터를 매립하는 제2 절연층을 형성하는 단계, 제2 절연층에 제3 비아, 제4 비아 및 제3 회로층을 형성하는 단계 및 캐리어 기판을 제거하는 단계를 포함하는 패키지 기판 제조 방법이 제공된다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
도 1은 본 발명의 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 2 내지 도 23은 본 발명의 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
도 24는 본 발명의 다른 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 25 내지 도 31은 본 발명의 다른 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
제1 실시 예
도 1은 본 발명의 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 1을 참조하면, 패키지 기판(100)은 제1 절연층(131), 제2 절연층(132), 제1 회로층(110) 내지 제3 회로층(160), 캐패시터(120), 제1 비아(155) 내지 제3 비아(172), 제1 솔더 레지스트층(181) 및 제2 솔더 레지스트층(182)을 포함한다.
본 발명의 실시 예에 따르면, 제1 절연층(131) 및 제2 절연층(132)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(131) 및 제2 절연층(132)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 제1 절연층(131) 및 제2 절연층(132)을 형성하는 물질이 이에 한정되는 것은 아니다. 제1 절연층(131) 및 제2 절연층(132)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다.
본 발명의 실시 예에 따르면, 제2 절연층(132)은 제1 절연층(131)의 하부에 형성된다.
본 발명의 실시 예에 따르면, 제1 회로층(110)은 제1 절연층(131)의 상부에 매립되도록 형성된다. 이와 같이 형성된 제1 회로층(110)은 제1 회로 패턴(112) 및 본딩 패드(113)를 포함한다. 본딩 패드(113)는 패키지 기판(100) 상부에 반도체 소자(미도시)가 실장될 때, 반도체 소자(미도시)와 전기적으로 접속된다. 예를 들어, 본딩 패드(113)는 반도체 소자(미도시)와 와이어 본딩(Wire Bonding) 방식으로 연결될 수 있다.
본 발명의 실시 예에 따르면, 제2 회로층(140)은 제2 절연층(132)의 상부에 매립되도록 형성된다.
본 발명의 실시 예에 따르면, 제3 회로층(160)은 제2 절연층(132)의 하부에 형성된다. 이때, 제3 회로층은 제2 절연층(132)으로부터 돌출되도록 형성된다. 이와 같이 형성된 제3 회로층(160)은 제3 회로 패턴(163) 및 외부 접속 패드(164)를 포함한다. 외부 접속 패드(164)는 외부 부품과 전기적으로 접속된다. 예를 들어, 외부 부품은 반도체 패키지, 패키지 기판 등이 될 수 있다.
제1 회로층(110) 내지 제3 회로층(160)은 전도성 물질로 형성된다. 예를 들어, 제1 회로층(110) 내지 제3 회로층(160)은 구리(Cu)로 형성된다. 그러나 제1 회로층(110) 내지 제3 회로층(160)을 형성하는 물질은 구리로 한정되는 것은 아니다. 즉, 제1 회로층(110) 내지 제3 회로층(160)은 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
또한, 본 발명의 실시 예에 따르면, 제1 회로층(110) 내지 제3 회로층(160) 중에서 한 층은 전원(Power)층이 되며, 다른 한 층은 접지(Ground)층이 될 수 있다.
본 발명의 실시 예에 따르면, 캐패시터(120)는 제1 절연층(131)의 상부에 매립되도록 형성된다. 예를 들어, 캐패시터(120)는 제1 전극(121), 제2 전극(123) 및 유전체층(122)을 포함하는 3층 구조의 박막 캐패시터이다. 캐패시터(120)의 유전체층(122)은 제1 전극(121)과 제2 전극(123) 사이에 형성된다. 본 발명의 실시 예에 따른 캐패시터(120)의 수평 단면 크기는 실장되는 반도체 소자(미도시)의 수평 단면 크기와 동일하거나 유사하게 형성된다. 캐패시터(120)의 제1 전극(121)의 상면은 도 1에 도시된 바와 같이 제1 절연층(131)으로부터 노출되도록 형성된다. 즉, 캐패시터(120)의 제1 전극(121)은 제1 솔더 레지스트층(181)과 접촉된다..
본 발명의 실시 예에 따른 패키지 기판(100)은 캐패시터(120)가 내장되어, 추후 실장되는 반도체 소자(미도시)의 동작 속도 증가에 따른 잡음 발생을 감소시킬 수 있다. 여기서 반도체 소자(미도시)는 메모리 소자가 될 수 있다. 또한, 본 발명의 실시 예에 따른 캐패시터(120)는 두께가 얇아 패키지 기판(100)의 두께 증가가 크지 않다. 즉, 본 발명의 실시 예에 따른 패키지 기판(100)은 캐패시터(120)가 내부에 배치되어도 얇은 두께가 유지된다. 또한, 본 발명의 실시 예에 따른 캐패시터(120)의 수평 단면의 크기가 반도체 소자(미도시)의 수평 단면 크기와 동일하거나 유사하게 형성됨으로써, 패키지 기판(100)의 강성이 향상된다. 따라서, 패키지 기판(100)의 휨이 감소한다. 또한 본 발명의 실시 예에 따른 캐패시터(120)는 패키지 기판(100)의 상부에 형성되어, 반도체 소자(미도시)와 근접하게 위치한다. 따라서, 캐패시터(120)는 반도체 소자(미도시)와 최단 거리로 접속되어 신호 전송 특성이 향상된다.
도 1에는 미도시 되었지만, 캐패시터(120)의 제1 전극(121)은 제1 회로층(110)의 일부와 접합되도록 형성된다. 이때, 제1 회로층(110)이 전원층일 경우, 캐패시터(120)의 제1 전극(121)도 전원층의 역할을 수행할 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(155)는 제1 절연층(131)을 관통하도록 형성된다. 제1 비아(155)는 제1 회로층(110)과 제2 회로층(140)을 전기적으로 연결한다.
본 발명의 실시 예에 따르면, 제2 비아(156)는 제1 절연층(131)을 관통하도록 형성된다. 제2 비아(156)는 캐패시터(120)의 제2 전극(123)과 제2 회로층(140)을 전기적으로 연결한다.
본 발명의 실시 예에 따르면, 제3 비아(172)는 제2 절연층(132)을 관통하도록 형성된다. 제3 비아(172)는 제2 회로층(140)과 제3 회로층(160)을 전기적으로 연결한다.
제1 비아(155) 내지 제3 비아(172)는 전도성 물질로 형성된다. 예를 들어, 제1 비아(155) 내지 제3 비아(172)는 구리로 형성된다. 그러나 제1 비아(155) 내지 제3 비아(172)를 형성하는 물질은 구리로 한정되는 것은 아니다. 즉, 제1 비아(155) 내지 제3 비아(172)는 회로 기판 분야에서 비아용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(181)은 제1 절연층(131)의 상부에 형성된다. 제1 솔더 레지스트층(181)은 외부와 접속되는 영역을 제외한 제1 회로층(110)을 둘러싸도록 형성된다. 또한, 제1 솔더 레지스트층(181)은 제1 절연층(131)으로부터 노출된 캐패시터(120)의 제1 전극(121)을 둘러싸도록 형성된다. 즉, 제1 솔더 레지스트층(181)은 제1 회로 패턴(112) 및 캐패시터(120)를 둘러싸며, 본딩 패드(113)가 노출되도록 형성된다.
본 발명의 실시 예에 따르면, 제2 솔더 레지스트층(182)은 제2 절연층(132)의 하부에 형성된다. 제2 솔더 레지스트층(182)은 외부와 접속되는 영역을 제외한 제3 회로층(160)을 둘러싸도록 형성된다. 즉, 제2 솔더 레지스트층(182)은 제3 회로 패턴(163)을 둘러싸며, 외부 접속 패드(164)가 노출되도록 형성된다.
본 발명의 실시 예에서, 제1 절연층(131) 및 제2 절연층(132)에 각각 솔더레지스트층이 형성됨 설명하였지만, 이에 한정되지 않는다. 즉, 솔더 레지스트층은 당업자의 선택에 따라 제1 절연층(131) 및 제2 절연층 중 어느 하나에만 형성되거나, 생략될 수 있다.
제1 솔더 레지스트층(181) 및 제2 솔더 레지스트층(182)은 반도체 소자 또는 외부 부품과 패키지 기판(100)을 연결하는 솔더링(Soldering) 시, 땜납으로부터 회로 패턴을 보호한다. 또한, 제1 솔더 레지스트층(181) 및 제2 솔더 레지스트층(182)은 회로 패턴이 산화되는 것을 방지한다. 이와 같은 제1 솔더 레지스트층(181) 및 제2 솔더 레지스트층(182)은 내열성 피복 재료로 형성된다.
도 2 내지 도 23은 본 발명의 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
도 2를 참조하면, 캐리어 기판(310)을 준비할 수 있다.
본 발명의 실시 예에 따르면, 캐리어 기판(310)은 캐리어 코어(311)에 캐리어 금속층(312)이 형성된 것이다.
본 발명의 실시 예에 따르면, 캐리어 코어(311)는 패키지 기판의 절연층, 회로층 등을 형성할 때 이를 지지하기 위한 것이다. 캐리어 코어(311)는 절연 재질 또는 금속 재질로 형성되거나 이들이 적층된 구조로 형성될 수 있다. 그러나 캐리어 코어(311)는 이에 한정되는 것은 아니며, 회로 기판 분야에서 지지 기판으로 사용되며 추후 제거되는 캐리어(Carrier)라면 어떠한 것도 될 수 있다.
본 발명의 실시 예에서, 캐리어 금속층(312)은 구리로 형성된다. 그러나 캐리어 금속층(312)의 재질이 구리로 한정되는 것은 아니며, 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에서, 캐리어 기판(310)이 캐리어 코어(311)와 캐리어 금속층(312)을 모두 포함하는 구조로 설명하고 있으나 이에 한정되지 않는다. 예를 들어, 캐리어 기판(310)은 캐리어 코어(311) 자체만으로 구성될 수 있다. 이와 같은 경우, 캐리어 코어(311)에 별도로 캐리어 금속층(312)을 형성함으로써, 본 발명의 실시 예에 따른 캐리어 기판(310)을 준비할 수 있다.
도 3을 참조하면, 제1 금속층(111)이 형성된다.
본 발명의 실시 예에 따르면, 제1 금속층(111)은 캐리어 기판(310)의 캐리어 금속층(312) 상부에 형성된다. 예를 들어, 제1 금속층(111)은 전해 도금 방법으로 형성된다. 이때, 캐리어 금속층(312)은 전해 도금을 위한 시드(Seed)층이 될 수 있다.
본 발명의 실시 예에 따른 제1 금속층(111)은 구리로 형성된다. 그러나 제1 금속층(111)의 재질이 구리로 한정되는 것은 아니며, 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면, 제한 없이 적용될 수 있다.
도 4를 참조하면, 제1 에칭 레지스트(321)가 형성된다.
본 발명의 실시 예에 따르면, 제1 에칭 레지스트(321)는 제1 금속층(111)의 상부에 형성된다.
제1 에칭 레지스트(321)는 제1 금속층(111) 중에서 제거될 영역을 노출하는 제1 개구부(322)를 포함한다. 즉, 제1 에칭 레지스트(321)는 제1 회로층(미도시) 및 캐패시터(미도시)의 제1 전극(미도시)이 형성될 영역을 보호하고, 제거될 영역이 노출되도록 형성된다.
도 5를 참조하면, 제1 회로층(110) 및 제1 전극(121)이 형성된다.
본 발명의 실시 예에 따르면, 제1 금속층(도 4의 111)에 에칭 공정이 수행된다. 이때, 제1 금속층(도 4의 111) 중에서 제1 에칭 레지스트(321)가 형성된 부분은 에칭 공정으로부터 보호되고, 제1 개구부(322)로 노출된 부분은 제거된다. 이와 같이 제1 금속층(도 4의 111)을 패터닝하여, 제1 회로층(110) 및 제1 전극(121)이 형성된다.
본 발명의 실시 예에 따른 제1 회로층(110)은 제1 회로 패턴(112) 및 본딩 패드(113)를 포함한다. 본딩 패드(113)는 패키지 기판(100) 상부에 반도체 소자(미도시)가 실장될 때, 반도체 소자(미도시)와 전기적으로 접속된다.
도 5에는 미도시 되었지만, 제1 전극(121)은 제1 회로층(110)의 일부와 접합되도록 형성된다. 따라서, 제1 회로층(110)이 전원층일 경우, 제1 전극(121)도 전원층의 역할을 수행할 수 있다.
또한, 본 발명의 실시 예에 따르면, 제1 전극(121)의 수평 단면의 크기가 추후 실장되는 반도체 소자(미도시)의 수평 단면의 크기와 동일하거나 유사하다.
도 6을 참조하면, 제1 에칭 레지스트(도 5의 321)가 제거된다.
도 7을 참조하면, 유전체층(122)이 형성된다.
본 발명의 실시 예에 따른 유전체층(122)은 제1 전극(121)의 상부에 형성된다. 유전체층(122)은 유전 재료를 증착 또는 프린팅(Printing)하는 방법으로 형성될 수 있다.
도 8을 참조하면, 제2 전극(123)이 형성된다.
본 발명의 실시 예에 따르면, 제2 전극(123)은 유전체층(122)의 상부에 형성된다. 제2 전극(123)은 무전해 도금 방법 및 전해 도금 방법 중 적어도 하나를 통해서 형성된다. 제2 전극(123)은 구리로 형성된다. 그러나 제2 전극(123)의 재질은은 구리로 한정되는 것은 아니며, 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
이와 같이 제2 전극(123)을 형성함으로써, 캐패시터(120)가 형성된다. 본 발명의 실시 예에 따른 캐패시터(120)는 제1 전극(121), 제2 전극(123) 및 제1 전극(121)과 제2 전극(123) 사이에 형성된 유전체층(122)을 포함하는 3층 구조의 박막 캐패시터이다. 이때, 캐패시터(120)의 수평 단면 크기는 실장되는 반도체 소자(미도시)의 수평 단면 크기와 동일하거나 유사하게 형성된다. 또한 본 발명의 실시 예에 따른 캐패시터(120)는 본딩 패드(113)와 동일한 층에 형성되어, 반도체 소자(미도시)와 최단 거리로 접속 될 수 있어, 신호 전송 특성이 향상된다.
도 9를 참조하면, 제1 절연층(131) 및 제2 금속층(141)이 형성된다.
본 발명의 실시 예에 따르면, 제1 절연층(131)은 캐리어 금속층(312)에 형성되어, 제1 회로층(110) 및 제1 전극(121)을 매립하도록 형성된다. 본 발명의 실시 예에 따르면, 제1 절연층(131)은 캐리어 금속층(312)의 상부에 고온고압 상태로 적층됨으로써 형성된다. 제1 절연층(131)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(131)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 제1 절연층(131)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 제1 절연층(131)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다.
본 발명의 실시 예에 따르면, 제2 금속층(141)은 제1 절연층(131)에 형성된다. 예를 들어, 제2 금속층(141)은 구리로 형성된다. 그러나 제2 금속층(141)이 구리로 한정되는 것은 아니며, 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다. 제2 금속층(141)은 무전해 도금 방법 및 전해 도금 방법을 통해서 형성될 수 있다. 또는 제2 금속층(141)은 라미네이션 방법을 통해서 형성될 수 있다. 제2 금속층(141)을 형성하는 방법은 상술한 방법에 한정되지 않고 회로 기판 분야에서 절연층 상에 금속층을 형성할 수 있는 어떠한 방법으로 적용될 수 있다.
도 10을 참조하면, 제1 비아홀(151) 및 제2 비아홀(152)이 형성된다.
본 발명의 실시 예에 따르면, 제1 비아홀(151)은 제1 절연층(131) 및 제2 금속층(141)을 관통하도록 형성된다. 이와 같이 형성된 제1 비아홀(151)은 제1 회로층(110)의 상면을 노출하도록 형성된다. 또한, 제2 비아홀(152)은 캐패시터(120)의 제2 전극(123)을 노출하도록 형성된다. 본 발명의 실시 예에 따른 제1 비아홀(151) 및 제2 비아홀(152)은 레이저 드릴 또는 CNC 드릴에 의해서 형성될 수 있다. 또한, 제1 비아홀(151) 및 제2 비아홀(152)은 레이저 드릴 및 CNC 드릴 뿐만 아니라 회로 기판 분야에서 비아홀을 형성하는 통상의 방법을 통해서 형성될 수 있다.
도 11을 참조하면, 제1 비아(155) 및 제2 비아(156)가 형성된다.
본 발명의 실시 예에 따르면, 제1 비아(155)는 제1 비아홀(151)에 도전성 물질을 충전하여 형성될 수 있다. 이와 같이 형성된 제1 비아(155)는 제1 절연층(131)을 관통하여 제1 회로층(110)과 전기적으로 연결된다.
또한, 제2 비아(156)는 제2 비아홀(152)에 도전성 물질을 충전하여 형성될 수 있다. 이와 같이 형성된 제2 비아(156)는 제1 절연층(131)을 관통하여 캐패시터(120)의 제2 전극(123)과 전기적으로 연결된다.
본 발명의 실시 예에서, 제1 비아(155) 및 제2 비아(156)가 형성될 때, 제2 금속층(141) 상부에 제3 금속층(142)이 형성된다.
본 발명의 실시 예에 따른 제3 금속층(142)은 제1 비아(155) 및 제2 비아(156)와 동일한 공정 단계에서 동시에 형성되거나 별도의 공정을 통해서 따로 형성될 수 있다.
예를 들어, 제1 비아(155) 및 제2 비아(156)는 무전해 도금 방법 및 전해 도금 방법을 통해서 형성될 수 있다. 이때, 제3 금속층(142)도 무전해 도금 방법 및 전해 도금 방법을 통해서 동시에 형성된다.
또는, 제1 비아(155) 및 제2 비아(156)가 전도성 페이스트를 이용한 스크린 프린팅(Screen Printing) 방법으로 형성될 수 있다. 이때, 제3 금속층(142)은 제1 비아(155)와 제2 비아(156)가 형성된 후, 별도의 무전해 도금 공정 및 전해 도금 공정을 통해서 형성된다.
본 발명의 실시 예에 따른 제2 비아(156), 제3 비아(172), 제3 금속층(142)을 형성하는 방법은 상술한 방법으로 한정되는 것은 아니다.
또한 본 발명의 실시 예에서, 제2 금속층(141)과 제3 금속층(142)을 개별적으로 형성하지만, 당업자의 선택에 따라, 제2 금속층(141)과 제3 금속층(142) 중 하나는 생략될 수 있다.
본 발명의 실시 예에 따른 제1 비아(155), 제2 비아(156) 및 제3 금속층(142)은 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 제1 비아(155), 제2 비아(156) 및 제3 금속층(142)은 구리로 형성된다.
본 발명의 실시 예에 따르면, 다수개의 제2 비아(156)가 캐패시터(120)와 연결되어 리액턴스가 감소된다. 따라서, 전자 신호에 대한 잡음 차폐 특성이 향상된다.
도 12를 참조하면, 제2 에칭 레지스트(331)가 형성된다.
본 발명의 실시 예에 따른 제2 에칭 레지스트(331)는 제3 금속층(142)의 상부에 형성된다.
제2 에칭 레지스트(331)는 제3 금속층(142) 중에서 제거될 영역을 노출하는 제2 개구부(332)를 포함한다. 즉, 제2 에칭 레지스트(331)는 제2 회로층(미도시)이 형성될 영역을 보호하고, 제거될 영역이 노출되도록 형성된다.
도 13을 참조하면, 제2 회로층(140)이 형성된다.
본 발명의 실시 예에 따르면, 제3 금속층(142)에 에칭 공정이 수행된다. 본 발명의 실시 예에 따르면, 제3 금속층(142) 중에서 제2 에칭 레지스트(331)가 형성된 부분은 에칭 공정으로부터 보호되고, 제2 개구부(332)로 노출된 부분은 제거된다. 이때, 제3 금속층(142) 하부에 형성된 제2 금속층(141)도 동시에 제거된다. 이와 같이 제2 금속층(141) 및 제3 금속층(142)을 패터닝하여 제2 회로층(140)이 형성된다.
도 14를 참조하면, 제2 에칭 레지스트(도 13의 331)가 제거된다.
도 15를 참조하면, 제2 절연층(132) 및 제4 금속층(161)이 형성된다.
본 발명의 실시 예에 따르면, 제2 절연층(132)은 제1 절연층(131)의 상부에 형성되어, 제1 회로층(110)을 매립하도록 형성된다. 본 발명의 실시 예에 따르면, 제2 절연층(132)은 제1 절연층(131)의 상부에 고온고압 상태로 적층됨으로써 형성된다. 본 발명의 실시 예에 따른 제2 절연층(132)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제2 절연층(132)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 제2 절연층(132)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 제2 절연층(132)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다.
본 발명의 실시 예에 따르면, 제4 금속층(161)은 제2 절연층(132)에 형성된다. 예를 들어, 제4 금속층(161)은 구리로 형성된다. 그러나 제4 금속층(161)이 구리로 한정되는 것은 아니며, 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다. 본 발명의 실시 예에 따른 제4 금속층(161)은 무전해 도금 방법 및 전해 도금 방법을 통해서 형성될 수 있다. 또는 제4 금속층(161)은 라미네이션 방법을 통해서 형성될 수 있다. 본 발명의 실시 예에 따른 제4 금속층(161)을 형성하는 방법은 상술한 방법에 한정되지 않고 회로 기판 분야에서 절연층 상에 금속층을 형성할 수 있는 어떠한 방법으로 적용될 수 있다.
도 16을 참조하면, 제3 비아홀(171)이 형성된다.
본 발명의 실시 예에 따르면, 제3 비아홀(171)은 제2 절연층(132) 및 제4 금속층(161)을 관통하도록 형성된다. 이와 같이 형성된 제3 비아홀(171)은 제2 회로층(140)의 상면을 노출하도록 형성된다. 본 발명의 실시 예에 따른 제3 비아홀(171)은 레이저 드릴 또는 CNC 드릴에 의해서 형성된다. 또한, 제3 비아홀(171)은 레이저 드릴 및 CNC 드릴 뿐만 아니라 회로 기판 분야에서 비아홀을 형성하는 통상의 방법을 통해서 형성될 수 있다.
도 17을 참조하면, 제3 비아(172)가 형성된다.
본 발명의 실시 예에 따르면, 제3 비아(172)는 제3 비아홀(171)에 도전성 물질을 충전하여 형성된다. 제3 비아(172)는 제2 절연층(132)을 관통하여 제2 회로층(140)과 전기적으로 연결된다.
본 발명의 실시 예에서, 제3 비아(172)가 형성될 때, 제4 금속층(161)의 상부에 제5 금속층(162)이 형성된다.
본 발명의 실시 예에 따른 제5 금속층(162)은 제3 비아(172)와 동일한 공정 단계에서 동시에 형성되거나 별도의 공정을 통해서 따로 형성될 수 있다.
예를 들어, 제3 비아(172)는 무전해 도금 방법 및 전해 도금 방법을 통해서 형성될 수 있다. 이때, 제5 금속층(162)도 무전해 도금 방법 및 전해 도금 방법을 통해서 제3 비아(172)와 동시에 형성된다. 또는, 제3 비아(172)는 전도성 페이스트를 이용한 스크린 프린팅(Screen Printing) 방법으로 형성될 수 있다. 이때, 제5 금속층(162)은 제3 비아(172)가 형성된 후, 별도의 무전해 도금 공정 및 전해 도금 공정을 통해서 형성된다.
본 발명의 실시 예에 따른 제2 비아(156), 제3 비아(172), 제5 금속층(162)을 형성하는 방법은 상술한 방법으로 한정되는 것은 아니다.
또한, 본 발명의 실시 예에서, 제4 금속층(161)과 제5 금속층(162)을 개별적으로 형성하지만, 이에 한정되는 것은 아니다. 즉, 당업자의 선택에 따라, 제4 금속층(161)과 제5 금속층(162) 중 하나는 생략될 수 있다.
제1 비아(155), 제2 비아(156) 및 제5 금속층(162)은 기판 분야에서 사용되는 전도성 물질로 형성된다. 예를 들어, 제1 비아(155), 제2 비아(156) 및 제5 금속층(162)은 구리로 형성된다.
도 18을 참조하면, 제3 에칭 레지스트(341)가 형성된다.
본 발명의 실시 예에 따른 제3 에칭 레지스트(341)는 제5 금속층(162)의 상부에 형성된다.
본 발명의 실시 예에 따른 제3 에칭 레지스트(341)는 제5 금속층(162) 중에서 제거될 영역을 노출하는 제3 개구부(342)를 포함한다. 즉, 제3 에칭 레지스트(341)는 제3 회로층(미도시)이 형성될 영역을 보호하고, 제거될 영역이 노출되도록 형성된다.
도 19를 참조하면, 제5 금속층(162)이 패터닝될 수 있다.
본 발명의 실시 예에 따르면, 제5 금속층(162)에 에칭 공정이 수행된다. 제5 금속층(162) 중에서 제3 에칭 레지스트(341)가 형성된 부분은 에칭 공정으로부터 보호되고, 제3 개구부(342)로 노출된 부분은 제거된다.
본 발명의 실시 예에서, 제5 금속층(162)을 제4 금속층(161)의 전면에 형성한 후, 에칭 공정으로 패터닝되는 것을 예시로 설명하였다. 그러나 패터닝된 제5 금속층(162)은 제4 금속층(161)에 도금 레지스트(미도시)를 형성하여 제3 회로층(미도시)이 형성될 영역에만 부분적으로 도금을 수행함으로써 형성될 수 있다.
도 20을 참조하면, 제3 에칭 레지스트(도 19의 341)가 제거된다.
본 발명의 실시 예에 따르면, 제3 에칭 레지스트(도 19의 341)가 제거되어, 제3 에칭 레지스트(도 19의 341)의 하부에 위치한 제4 금속층(161)이 노출될 수 있다.
도 21을 참조하면, 캐리어 코어(311)가 제거된다.
본 발명의 실시 예에 따르면, 캐리어 기판(310)의 캐리어 코어(311)와 캐리어 금속층(312)을 분리함으로써, 캐리어 코어(311)가 제거된다.
이때, 본 발명의 실시 예에 따르면, 제1 절연층(131)에는 캐리어 금속층(312)이 그대로 남아 있게 된다.
도 22를 참조하면, 캐리어 금속층(312) 및 제4 금속층(161)이 제거된다.
본 발명의 실시 예에 따르면, 캐리어 금속층(312)을 제거하여 제1 절연층(131), 제1 회로층(110) 및 캐패시터(120)의 제1 전극(121)이 노출된다. 이때, 제1 회로층(110)은 제1 절연층(131)에 매립되며, 제1 회로층(110)의 하면만 제1 절연층(131)으로부터 노출된다. 또한, 캐패시터(120)는 제1 절연층(131)에 매립되며, 제1 전극(121)의 하면만 제1 절연층(131)으로부터 노출된다.
또한, 본 발명의 실시 예에 따르면, 제3 에칭 레지스트(도 19의 341)의 제거로 외부로 노출된 제4 금속층(161)을 에칭한다. 이와 같이 노출된 제4 금속층(161)을 에칭하여 제4 금속층(161)과 제5 금속층(162)을 포함하는 제3 회로층(160)이 형성된다. 본 발명의 실시 예에 따른 제3 회로층(160)은 제3 회로 패턴(163) 및 외부 접속 패드(164)를 포함한다. 외부 접속 패드(164)는 반도체 패키지, 패키지 기판 등과 같은 외부 부품과 전기적으로 접속된다. 이와 같이 형성된 제3 회로층(160)은 제2 절연층(132)의 상부에 돌출되는 구조를 갖는다.
본 발명의 실시 예에서, 캐리어 금속층(312)과 제4 금속층(161)이 동시에 제거됨을 예시로 설명하였지만, 이에 한정되는 것은 아니다. 예를 들어, 제4 금속층(161)은 도 19에서 제3 에칭 레지스트(도 19의 341)에 의해서 노출된 제5 금속층(162)과 동시에 제거되어 제3 회로층(160)이 형성될 수 있다. 또한, 캐리어 금속층(312)는 제3 회로층(160)이 형성된 이후에 제거될 수 있다.
도 23을 참조하면, 제1 솔더 레지스트층(181) 및 제2 솔더 레지스트층(182)이 형성된다.
본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(181)은 제1 절연층(131)의 하부에 형성된다. 제1 솔더 레지스트층(181)은 제1 회로층(110) 및 캐패시터(120)의 제1 전극(121)을 둘러싸도록 형성된다. 이때, 제1 솔더 레지스트층(181)은 제1 회로층(110)의 본딩 패드(113)가 노출되도록 형성된다.
본 발명의 실시 예에 따르면, 제2 솔더 레지스트층(182)은 제2 절연층(132)의 상부에 형성된다. 제2 솔더 레지스트층(182)은 제3 회로층(160)을 둘러싸도록 형성된다. 이때, 제2 솔더 레지스트층(182)은 제3 회로층(160)의 외부 접속 패드(164)가 노출되도록 형성된다.
본 발명의 실시 예에서, 제1 절연층(131) 및 제2 절연층(132)에 각각 솔더레지스트층이 형성됨 설명하였지만, 이에 한정되지 않는다. 즉, 솔더 레지스트층은 당업자의 선택에 따라 제1 절연층(131) 및 제2 절연층 중 어느 하나에만 형성되거나, 생략될 수 있다.
본 발명의 실시 예에 따른 제1 솔더 레지스트층(181) 및 제2 솔더 레지스트층(182)은 반도체 소자 또는 외부 부품과 패키지 기판(100)을 연결하는 솔더링(Soldering) 시, 땜납으로부터 회로 패턴을 보호한다. 또한, 제1 솔더 레지스트층(181) 및 제2 솔더 레지스트층(182)은 회로 패턴이 산화되는 것을 방지한다. 이와 같은 제1 솔더 레지스트층(181) 및 제2 솔더 레지스트층(182)은 내열성 피복 재료로 형성된다.
이와 같은 도 2 내지 도 23의 과정을 통해서 본 발명의 실시 예에 따른 도 1의 패키지 기판(100)이 형성된다. 여기서, 도 2 내지 도 23의 패키지 기판(100)은 도 1의 패키지 기판(100)의 상하가 반전된 상태이다.
본 발명의 실시 예에 따라 형성된 패키지 기판(100)은 캐패시터(120)가 내장되어, 반도체 소자(미도시)의 동작 속도 증가에 따른 잡음 발생이 감소된다. 또한, 캐패시터(120)의 두께가 얇아 패키지 기판(100)의 두께 증가가 크지 않다. 또한, 캐패시터(120)와 반도체 소자(미도시)의 수평 단면 크기와 동일하거나 유사하게 형성됨으로써, 패키지 기판(100)의 강성이 향상된다. 따라서, 패키지 기판(100)의 휨이 감소된다..
제2 실시 예
도 24는 본 발명의 다른 실시 예에 따른 패키지 기판을 나타낸 예시도이다.
도 24를 참조하면, 패키지 기판(200)은 제1 절연층(231), 제2 절연층(232), 제1 회로층(210) 내지 제3 회로층(260), 캐패시터(220), 제1 비아(255) 내지 제3 비아(272), 제1 솔더 레지스트층(281) 및 제2 솔더 레지스트층(282)을 포함한다.
본 발명의 실시 예에 따르면, 제1 절연층(231) 및 제2 절연층(232)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다. 예를 들어, 제1 절연층(231) 및 제2 절연층(232)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 제1 절연층(231) 및 제2 절연층(232)을 형성하는 물질이 이에 한정되는 것은 아니다. 제1 절연층(231) 및 제2 절연층(232)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다.
본 발명의 실시 예에 따르면, 제2 절연층(232)은 제1 절연층(231)의 하부에 형성된다.
본 발명의 실시 예에 따르면, 제1 회로층(210)은 제1 절연층(231)의 상부에 매립되도록 형성된다. 이와 같이 형성된 제1 회로층(210)은 제1 회로 패턴(212) 및 본딩 패드(213)를 포함한다. 본딩 패드(213)는 패키지 기판(200) 상부에 반도체 소자(미도시)가 실장될 때, 반도체 소자(미도시)와 전기적으로 접속된다.
본 발명의 실시 예에 따르면, 제2 회로층(240)은 제2 절연층(232)의 상부에 매립되도록 형성된다.
본 발명의 실시 예에 따르면, 제3 회로층(260)은 제2 절연층(232)의 하부에 형성된다. 이때, 제3 회로층은 제2 절연층(232)으로부터 돌출되도록 형성된다. 이와 같이 형성된 제3 회로층(260)은 제3 회로 패턴(263) 및 외부 접속 패드(264)를 포함한다. 외부 접속 패드(264)는 반도체 패키지, 패키지 기판 등과 같은 외부 부품과 전기적으로 접속된다.
제1 회로층(210) 내지 제3 회로층(260)은 전도성 물질로 형성된다. 예를 들어, 제1 회로층(210) 내지 제3 회로층(260)은 구리(Cu)로 형성된다. 그러나 제1 회로층(210) 내지 제3 회로층(260)을 형성하는 물질은 구리로 한정되는 것은 아니며, 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
또한, 본 발명의 실시 예에 따르면, 제1 회로층(210) 내지 제3 회로층(260) 중에서 한 층은 전원(Power)층이 되며, 다른 한 층은 접지(Ground)층이 될 수 있다.
본 발명의 실시 예에 따르면, 캐패시터(220)는 제1 전극(221), 제2 전극(223) 및 제1 전극(221)과 제2 전극(223) 사이에 형성되는 유전체층(222)을 포함하는 3층 구조의 박막 캐패시터이다. 본 발명의 실시 예로, 캐패시터(220)는 추후 실장될 반도체 소자(미도시)와 수평 단면이 동일하거나 유시하도록 형성된다.
본 발명의 실시 예에 따른 캐패시터(220)는 제2 절연층(232)의 상부에 매립되도록 형성된다. 이때, 캐패시터(220)의 제1 전극(221)의 상면은 제1 절연층(231)과 접촉된다.
본 발명의 실시 예에 따른 패키지 기판(200)은 캐패시터(220)가 내장되어, 반도체 소자(미도시)의 동작 속도 증가에 따른 잡음 발생이 감소된다. 또한, 캐패시터(220)의 두께가 얇아 패키지 기판(200)의 두께 증가가 크지 않다. 또한, 캐패시터(220)와 반도체 소자(미도시)의 수평 단면 크기와 동일하거나 유사하게 형성됨으로써, 패키지 기판(200)의 강성이 향상된다. 따라서, 패키지 기판(200)의 휨이 감소된다. 또한 본 발명의 실시 예에 따른 패키지 기판(200)은 캐패시터(220)의 상하부에 제2 비아(256) 및 제3 비아(272)가 형성되어 리액턴스가 감소되어 신호 전송의 신뢰성이 향상된다.
도 24에는 미도시 되었지만, 캐패시터(220)의 제1 전극(221)은 제2 회로층(240)의 일부와 접합되도록 형성된다. 따라서, 제2 회로층(240)이 전원층일 경우, 캐패시터(220)의 제1 전극(221)도 전원층의 역할을 수행할 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(255)는 제1 절연층(231)을 관통하도록 형성된다. 제1 비아(255)는 제1 회로층(210)과 제2 회로층(240)을 전기적으로 연결한다.
본 발명의 실시 예에 따르면, 제2 비아(256)는 제1 절연층(231)을 관통하도록 형성된다. 제2 비아(256)는 제1 회로층(210)과 캐패시터(220)의 제1 전극(221)을 전기적으로 연결한다.
본 발명의 실시 예에 따르면, 제3 비아(272)는 제2 절연층(232)을 관통하도록 형성된다. 제3 비아(272)는 제2 회로층(240)과 제3 회로층(260)을 전기적으로 연결한다.
본 발명의 실시 예에 따르면, 제4 비아(273)는 제2 절연층(232)을 관통하도록 형성된다. 제4 비아(273)는 캐패시터(220)의 제2 전극(223)과 제3 회로층(260)을 전기적으로 연결한다.
본 발명의 실시 예에 따른 제1 비아(255) 내지 제4 비아(273)는 전도성 물질로 형성된다. 예를 들어, 제1 비아(255) 내지 제4 비아(273)는 구리로 형성된다. 그러나 제1 비아(255) 내지 제4 비아(273)를 형성하는 물질은 구리로 한정되는 것은 아니며, 회로 기판 분야에서 비아용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(281)은 제1 절연층(231)의 상부에 형성된다. 제1 솔더 레지스트층(281)은 외부와 접속되는 영역을 제외한 제1 회로층(210)을 둘러싸도록 형성된다. 즉, 제1 솔더 레지스트층(281)은 제1 회로 패턴(212)을 둘러싸며, 본딩 패드(213)가 노출되도록 형성된다.
본 발명의 실시 예에 따르면, 제2 솔더 레지스트층(282)은 제2 절연층(232)의 하부에 형성된다. 제2 솔더 레지스트층(282)은 외부와 접속되는 영역을 제외한 제3 회로층(260)을 둘러싸도록 형성된다. 즉, 제2 솔더 레지스트층(282)은 제3 회로 패턴(263)을 둘러싸며, 외부 접속 패드(264)가 노출되도록 형성된다.
본 발명의 실시 예에서, 제1 절연층(231) 및 제2 절연층(232)에 각각 솔더레지스트층이 형성됨 설명하였지만, 이에 한정되지 않는다. 즉, 솔더 레지스트층은 당업자의 선택에 따라 제1 절연층(231) 및 제2 절연층 중 어느 하나에만 형성되거나, 생략될 수 있다.
본 발명의 실시 예에 다른 제1 솔더 레지스트층(281) 및 제2 솔더 레지스트층(282)은 반도체 소자 또는 외부 부품과 패키지 기판(200)을 연결하는 솔더링(Soldering) 시, 땜납으로부터 회로 패턴을 보호한다. 또한, 제1 솔더 레지스트층(281) 및 제2 솔더 레지스트층(282)은 회로 패턴이 산화되는 것을 방지한다. 이와 같은 제1 솔더 레지스트층(281) 및 제2 솔더 레지스트층(282)은 내열성 피복 재료로 형성된다.
도 25 내지 도 31은 본 발명의 다른 실시 예에 따른 패키지 기판의 제조 방법을 나타낸 예시도이다.
본 발명의 실시 예에 따른 패키지 기판의 제조 방법에 대한 설명 시, 제1 실시 예와 동일한 내용은 설명을 생략하도록 한다.
도 25를 참조하면, 캐리어 기판(310)에 제1 회로층(210)을 형성할 수 있다.
본 발명의 실시 예에 따른 캐리어 기판(310)은 캐리어 코어(311)와 캐리어 코어(311)의 일면 또는 양면에 형성된 캐리어 금속층(312)을 포함한다.
본 발명의 실시 예에 따른 제1 회로층(210)은 캐리어 금속층(312)에 형성된다. 제1 회로층(210)은 제1 회로 패턴(212) 및 본딩 패드(213)를 포함한다. 여기서, 본딩 패드(213)는 패키지 기판(200) 상부에 반도체 소자(미도시)가 실장될 때, 반도체 소자(미도시)와 전기적으로 접속된다.
캐리어 기판(310)에 제1 회로층(210)을 형성하는 방법은 제1 실시 예의 제1 회로층(2)을 형성하는 방법과 동일하므로, 자세한 설명은 도 2 내지 도 5의 설명을 참고하도록 한다.
도 26을 참조하면, 제1 절연층(231)을 형성할 수 있다.
본 발명의 실시 예에 따른 제1 절연층(231)은 캐리어 금속층(312)에 형성되어, 제1 회로층(210)을 매립하도록 형성된다. 본 발명의 실시 예에 따른 제1 절연층(231)은 캐리어 금속층(312)의 상부에 고온고압 상태로 적층됨으로써 형성된다. 또한, 제1 절연층(231)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다.
도 27을 참조하면, 제1 비아(255), 제2 비아(256), 제2 회로층(240) 및 제1 전극(221)이 형성된다.
본 발명의 실시 예에 따르면, 제1 비아(255)는 제1 절연층(231)을 관통하는 제1 비아홀(미도시)을 형성한 후, 제1 비아홀(미도시)에 전도성 물질을 충전함으로써 형성된다. 본 발명의 실시 예에 따른 제1 비아(255)는 제1 절연층(231)을 관통하여 제1 회로층(210)과 전기적으로 연결된다.
또한, 본 발명의 실시 예에 따르면, 제2 비아(256)는 제1 절연층(231)을 관통하는 제2 비아홀(미도시)을 형성한 후, 제2 비아홀(미도시)에 전도성 물질을 충전함으로써 형성된다. 본 발명의 실시 예에 따른 제2 비아(256)는 제1 절연층(231)을 관통하여 제1 회로층(210)과 전기적으로 연결된다.
본 발명의 실시 예에 따르면 제2 회로층(240) 및 제1 전극(221)은 제1 절연층(231) 상부에 형성된다. 본 발명의 실시 예에 따른 제2 회로층(240)은 제1 비아(255)와 접합되어 제1 회로층(210)과 전기적으로 연결된다. 또한, 제1 전극(221)은 제2 비아(256)와 접합되어 제1 회로층(210)과 전기적으로 연결된다.
본 발명의 실시 예에서 제1 비아(255), 제2 비아(256), 제2 회로층(240) 및 제1 전극(221)은 모두 동시에 형성될 수 있다. 또는 제1 비아(255) 및 제2 비아(256)가 먼저 형성된 후, 제2 회로층(240) 및 제1 전극(221)이 나중에 형성될 수 있다.
본 도면에서는 도시되지 않았지만, 제2 회로층(240)은 제1 전극(221)과 전기적으로 연결된다. 이때, 제2 회로층(240)이 전원층이라면, 제1 전극(221)도 전원층의 역할을 수행할 수 있다.
본 발명의 실시 예에 따른 제1 비아(255), 제2 비아(256), 제2 회로층(240) 및 제1 전극(221)은 회로 기판 분야에서 적용되는 회로층 및 비아의 재질 및 형성 방법 중 어느 것도 적용될 수 있다.
도 28을 참조하면, 캐패시터(220)가 형성된다.
본 발명의 실시 예에 따르면, 제1 전극(221)에 유전체층(222) 및 제2 전극(223)을 순차적으로 형성함으로써, 캐패시터(220)가 형성된다. 캐패시터(220)는 제1 전극(221), 제2 전극(223) 및 유전체층(222)을 포함하는 3층 구조의 박막 캐패시터이다. 캐패시터(220)를 형성하는 자세한 방법은 도 7 및 도 8을 참조하도록 한다.
도 29를 참조하면, 제2 절연층(232)이 형성된다..
본 발명의 실시 예에 따른 제2 절연층(232)은 제1 절연층(231)에 형성되어, 제2 회로층(240) 및 캐패시터(220)를 매립하도록 형성된다. 본 발명의 실시 예에 따른 제2 절연층(232)은 제1 절연층(231)의 상부에 고온고압 상태로 적층됨으로써 형성된다. 제2 절연층(232)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성된다.
도 30을 참조하면, 제3 비아(272), 제4 비아(273) 및 제3 회로층(260)이 형성된다.
본 발명의 실시 예에 따르면, 제3 비아(272)는 제2 절연층(232)을 관통하는 제3 비아홀(미도시)을 형성한 후, 제3 비아홀(미도시)에 전도성 물질을 충전함으로써 형성된다.
또한, 본 발명의 실시 예에 따르면, 제4 비아(273)는 제2 절연층(232)을 관통하는 제4 비아홀(미도시)을 형성한 후, 제4 비아홀(미도시)에 전도성 물질을 충전함으로써 형성된다.
본 발명의 실시 예에 따르면, 캐패시터(220)의 하부에는 제2 비아(256)가 형성되며, 상부에는 제4 비아(273)가 형성된다. 이와 같이 캐패시터(220)가 다수의 비아와 연결됨으로써, 리액턴스가 감소되어 신호 전송의 신뢰성이 향상된다.
본 발명의 실시 예에 따른 제3 비아(272) 및 제4 비아(273)는 제2 절연층(232)을 관통하여 제2 회로층(240)과 전기적으로 연결된다.
본 발명의 실시 예에 따르면 제3 회로층(260)은 제2 절연층(232) 상부에 형성된다. 제3 회로층(260)은 제3 비아(272)와 접합되어 제2 회로층(240)과 전기적으로 연결된다. 또한, 제3 회로층(260)은 제4 비아(273)와 접합되어 캐패시터(220)의 제2 전극(223)과 전기적으로 연결된다. 본 발명의 실시 예에 따른 제3 회로층(260)은 제3 회로 패턴(263) 및 외부 접속 패드(264)를 포함한다. 외부 접속 패드(264)는 반도체 패키지, 패키지 기판 등과 같은 외부 부품과 전기적으로 접속된다. 이와 같이 형성된 제3 회로층(260)은 제2 절연층(232)의 상부에 돌출되는 구조를 갖는다.
본 발명의 실시 예에서 제3 비아(272), 제4 비아(273) 및 제3 회로층(260)은 모두 동시에 형성될 수 있다. 또는 제3 비아(272) 및 제4 비아(273)가 먼저 형성된 후, 제3 회로층(260)이 나중에 형성도될 수 있다.
본 발명의 실시 예에 따른 제3 비아(272), 제4 비아(273) 및 제3 회로층(260)은 회로 기판 분야에서 적용되는 회로층 및 비아의 재질 및 형성 방법 중 어느 것도 적용될 수 있다.
본 발명의 실시 예에서 제3 회로층(260)을 형성하기 이전 또는 이후에 캐리어 기판(도 29의 310)이 제거된다.
본 발명의 실시 예에 따른 제2 절연층(232), 제3 비아(272) 및 제3 회로층(260)을 형성하는 방법과 캐리어 기판(도 28의 310)이 제거되는 방법에 대한 자세한 설명은 제1 실시 예의 도 15 내지 도 23를 참조하도록 한다. 또한, 본 발명의 실시 예에 따른 제4 비아(273)는 제3 비아(272)와 형성되는 위치는 다르지만 형성하는 방법은 동일하므로, 제3 비아(272)를 형성하는 방법을 참고하도록 한다.
도 31을 참조하면, 제1 솔더 레지스트층(281) 및 제2 솔더 레지스트층(282)이 형성된다.
본 발명의 실시 예에 따른 제1 솔더 레지스트층(281) 및 제2 솔더 레지스트층(282)은 외부 환경으로부터 회로층을 보호하기 위해서 형성된다. 예를 들어, 제1 솔더 레지스트층(281) 및 제2 솔더 레지스트층(282)은 땜납으로부터 회로층을 보호하거나, 회로층이 산화되는 것을 방지하기 위해 형성된다. 이와 같은 제1 솔더 레지스트층(281) 및 제2 솔더 레지스트층(282)은 내열성 피복 재료로 형성된다.
본 발명의 실시 예에 따르면, 제1 솔더 레지스트층(281)은 제1 절연층(231)의 하부에 형성되어, 제1 회로층(210)을 둘러싸도록 형성된다. 이때, 제1 솔더 레지스트층(281)은 본딩 패드(213)가 노출되도록 형성된다.
또한, 제2 솔더 레지스트층(282)은 제2 절연층(232)의 상부에 형성되어, 제3 회로층(260)을 둘러싸도록 형성된다. 이때, 제2 솔더 레지스트층(282)은 외부 접속 패드(264)가 노출되도록 형성된다.
이와 같은 도 25 내지 도 31의 과정을 통해서 본 발명의 실시 예에 따른 도 24의 패키지 기판(200)이 형성된다. 도 25 내지 도 31의 패키지 기판(200)은 도 24의 패키지 기판(200)의 상하가 반전된 상태이다.
본 발명의 실시 예에 따라 형성된 패키지 기판(200)은 캐패시터(220)가 내장되어, 반도체 소자(미도시)의 동작 속도 증가에 따른 잡음 발생이 감소된다. 또한, 캐패시터(220)의 두께가 얇아 패키지 기판(200)의 두께 증가가 크지 않다. 또한, 캐패시터(220)와 반도체 소자(미도시)의 수평 단면 크기와 동일하거나 유사하게 형성됨으로써, 패키지 기판(200)의 강성이 향상된다. 따라서, 패키지 기판(200)의 휨이 감소된다.
본 발명의 실시 예에서 패키지 기판(100, 200)이 3층의 절연층과 2층의 회로층으로 형성됨을 예시로 설명하였지만, 이에 한정되는 것은 아니다. 즉, 패키지 기판(100, 200)의 층수는 당업자의 선택에 따라서 다양하게 구현될 수 있다.
또한, 본 발명의 실시 예에서 회로층이 텐팅(Tenting) 공법을 적용하여 형성됨을 예시로 설명하였다. 그러나 회로층을 형성하는 방법은 텐팅 공법에 한정되는 것은 아니다. 회로층을 형성하는 방법은 SAP(Semi-Additive Process, MSAP(Modify Semi-Additive Process) 등의 회로 기판 분야에서 적용되는 공법 중 어느 공법도 적용될 수 있다.
또한, 본 발명의 실시 예에 따른 패키지 기판(100, 200)의 제조 방법에서 패키지 기판(100, 200)이 캐리어 기판(300)의 일면에 형성되는 것을 예시로 하여 도시 및 설명하였지만, 이에 한정되는 것은 아니다. 즉, 본 발명의 실시 예에 따른 패키지 기판(100, 200)은 캐리어 기판(300)의 양면에 동시에 형성될 수 있다. 이와 같이 패키지 기판(100, 200)이 캐리어 기판(300)의 양면에 형성되는 경우 2개의 패키지 기판(100, 200)이 동시에 형성된다.
또한, 본 발명의 실시 예에 따른 패키지 기판(100, 200)에 실장되는 반도체 소자(미도시)는 메모리(Memory)가 될 수 있다. 즉, 단일 반도체 패키지 또는 적층형 반도체 패키지에 적용되는 경우, 본 발명의 실시 예에 따른 패키지 기판은 메모리 소자가 실장되는 패키지에 적용될 수 있다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 패키지 기판
110, 210: 제1 회로층
111: 제1 금속층
112, 212: 제1 회로 패턴
113, 213: 본딩 패드
120, 220: 캐패시터
121, 221: 제1 전극
122, 222: 유전체층
123, 223: 제2 전극
131, 231: 제1 절연층
132, 232: 제2 절연층
140, 240: 제2 회로층
141: 제2 금속층
142: 제3 금속층
151: 제1 비아홀
152: 제2 비아홀
155, 255: 제1 비아
156, 256: 제2 비아
160, 260: 제3 회로층
161: 제4 금속층
162: 제5 금속층
163, 263: 제3 회로 패턴
164, 264: 외부 접속 패드
171: 제3 비아홀
172, 272: 제3 비아
181, 281: 제1 솔더 레지스트층
182, 282: 제2 솔더 레지스트층
273: 제4 비아
310: 캐리어 기판
311: 캐리어 코어
312: 캐리어 금속층
321: 제1 에칭 레지스트
322: 제1 개구부
331: 제2 에칭 레지스트
332: 제2 개구부
341: 제3 에칭 레지스트
342: 제3 개구부

Claims (22)

  1. 제1 절연층;
    상기 제1 절연층의 일면 상에 배치된 제2 절연층;
    상기 제1 절연층의 타면에 매립되며, 제1 전극, 제2 전극 및 상기 제1 전극과 제2 전극 사이에 형성된 유전체층을 포함하는 캐패시터;
    상기 제1 절연층의 타면에 매립되고, 일면이 상기 제1 절연층의 타면으로 노출된 제1 외층회로층; 및
    상기 제1 전극 및 상기 제1 외층회로층을 커버하도록 제1 절연층의 타면에 배치되고, 상기 제1 외층회로층의 일면의 적어도 일부를 노출하도록 패터닝된 제1 솔더 레지스트층;을 포함하며,
    상기 제1 전극의 상면은 상기 제1 절연층의 타면으로부터 노출되며, 상기 제1 솔더 레지스트층과 접하는,
    패키지 기판.
  2. 청구항 1에 있어서,
    상기 제1 절연층의 일면 상에 배치되고, 상기 제1 절연층의 일면과 접하는 상기 제2 절연층의 일면에 매립된 내층회로층; 및
    상기 제2 절연층의 타면 상에 배치된 제2 외층회로층;
    을 더 포함하는 패키지 기판.
  3. 청구항 2에 있어서,
    상기 제1 절연층을 관통하도록 형성되어, 상기 제1 외층회로층과 내층회로층을 전기적으로 연결하는 제1 비아;
    상기 제1 절연층을 관통하도록 형성되어 상기 캐패시터의 제2 전극과 내층회로층을 전기적으로 연결하는 제2 비아; 및
    상기 제2 절연층을 관통하도록 형성되어, 상기 내층회로층과 상기 제2 외층회로층을 전기적으로 연결하는 제3 비아;
    를 더 포함하는 패키지 기판.
  4. 청구항 1에 있어서,
    상기 제1 외층회로층은,
    외부 접속 단자와 전기적으로 연결되고 상기 제1 솔더 레지스트층으로부터 노출되는 외부 접속 패드, 및 반도체 소자와 전기적으로 연결되고 상기 제1 솔더 레지스트층으로부터 노출되는 본딩 패드 중 적어도 하나를 포함하는,
    패키지 기판.
  5. 청구항 2에 있어서,
    상기 제2 절연층의 타면 상에 배치되어 상기 제2 외층회로층을 커버하며, 상기 제2 외층회로층 중에서 외부와 연결되는 영역이 노출되도록 패터닝된 제2 솔더 레지스트층;
    을 더 포함하는 패키지 기판.
  6. 제1 절연층;
    상기 제1 절연층의 일면 상에 배치되고, 일면이 상기 제1 절연층의 일면과 접하는 제2 절연층;
    상기 제1 절연층의 일면 상에 배치되어 상기 제2 절연층의 일면에 매립되며, 제1 전극, 제2 전극 및 상기 제1 전극과 제2 전극 사이에 형성된 유전체층을 포함하는 캐패시터;
    상기 제1 절연층의 타면에 매립되고, 일면이 상기 제1 절연층의 타면으로 노출된 제1 외층회로층; 및
    제1 절연층의 타면에 배치되어 상기 제1 외층회로층을 커버하고, 상기 제1 외층회로층의 적어도 일부를 노출하도록 패터닝된 제1 솔더 레지스트층; 을 포함하며,
    상기 제1 전극의 상면은 상기 제2 절연층의 일면으로부터 노출되도록 형성된 패키지 기판.
  7. 청구항 6에 있어서,
    상기 제1 절연층의 일면 상에 배치되어 상기 제2 절연층의 일면에 매립된 내층회로층; 및
    상기 제2 절연층의 타면 상에 배치된 제2 외층회로층;
    을 더 포함하는 패키지 기판.
  8. 청구항 7에 있어서,
    상기 제1 절연층을 관통하도록 형성되어, 상기 제1 외층회로층과 상기 내층회로층을 전기적으로 연결하는 제1 비아;
    상기 제1 절연층을 관통하도록 형성되어, 상기 제1 외층회로층과 상기 캐패시터의 제1 전극을 전기적으로 연결하는 제2 비아;
    상기 제2 절연층을 관통하도록 형성되어, 상기 내층회로층과 상기 제2 외층회로층을 전기적으로 연결하는 제3 비아; 및
    상기 제2 절연층을 관통하도록 형성되어, 상기 캐패시터의 제2 전극과 상기 제2 외층회로층을 전기적으로 연결하는 제4 비아;
    를 더 포함하는 패키지 기판.
  9. 청구항 6에 있어서,
    상기 제1 외층회로층은,
    외부 접속 단자와 전기적으로 연결되고 상기 제1 솔더 레지스트층으로부터 노출되는 외부 접속 패드, 및 반도체 소자와 전기적으로 연결되고 상기 제1 솔더 레지스트층으로부터 노출되는 본딩 패드 중 적어도 하나를 포함하는,
    패키지 기판.
  10. 청구항 7에 있어서,
    상기 제2 절연층의 타면 상에 배치되어 상기 제2 외층회로층을 커버하며, 상기 제2 외층회로층 중에서 외부와 연결되는 영역이 노출되도록 패터닝된 제2 솔더 레지스트층을 더 포함하는 패키지 기판.
  11. 캐리어 기판에 제1 외층회로층 및 제1 전극을 형성하는 단계;
    상기 제1 전극에 유전체층을 형성하는 단계;
    상기 유전체층에 제2 전극을 형성하여 상기 제1 전극, 유전체층 및 제2 전극을 포함하는 캐패시터를 형성하는 단계;
    상기 캐리어 기판에 형성되어 상기 제1 외층회로층 및 캐패시터를 매립하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층에 제1 비아, 제2 비아 및 내층회로층을 형성하는 단계;
    상기 제1 절연층의 일면에 형성되어 상기 내층회로층을 매립하는 제2 절연층을 형성하는 단계;
    상기 제2 절연층에 제3 비아 및 제2 외층회로층을 형성하는 단계;
    상기 캐리어 기판을 제거하는 단계; 및
    상기 제1 절연층의 일면 및 제1 외층회로층에 형성되며, 상기 제1 외층회로층 중에서 외부와 연결되는 영역이 노출되도록 패터닝된 제1 솔더 레지스트층을 형성하는 단계;
    를 포함하고,
    상기 제1 외층회로층은, 상기 제1 절연층의 타면에 매립되고, 일면이 상기 제1 절연층의 타면으로 노출되는,
    패키지 기판 제조 방법.
  12. 청구항 11에 있어서,
    상기 제1 비아, 제2 비아 및 내층회로층을 형성하는 단계에서,
    상기 제1 비아는 상기 제1 절연층을 관통하여 상기 제1 외층회로층과 상기 내층회로층을 전기적으로 연결하며, 상기 제2 비아는 상기 캐패시터의 제2 전극과 상기 내층회로층을 전기적으로 연결하도록 형성되는 패키지 기판 제조 방법.
  13. 청구항 11에 있어서,
    상기 제3 비아 및 제2 외층회로층을 형성하는 단계에서,
    상기 제3 비아는 상기 제2 절연층을 관통하여, 상기 내층회로층과 상기 제2 외층회로층을 전기적으로 연결하도록 형성되는 패키지 기판 제조 방법.
  14. 청구항 11에 있어서,
    상기 제1 외층회로층 및 제1 전극을 형성하는 단계에서,
    상기 제1 외층회로층은 반도체 소자와 전기적으로 연결되는 본딩 패드 및 외부 접속 단자와 전기적으로 연결되는 외부 접속 패드 중 적어도 하나를 더 포함하는 패키지 기판 제조 방법.
  15. 청구항 11에 있어서,
    상기 제3 비아 및 제2 외층회로층을 형성하는 단계에서,
    상기 제2 외층회로층은 반도체 소자와 전기적으로 연결되는 본딩 패드 및 외부 접속 단자와 전기적으로 연결되는 외부 접속 패드 중 적어도 하나를 더 포함하는 패키지 기판 제조 방법.
  16. 청구항 11에 있어서,
    상기 캐리어 기판을 제거하는 단계 이후에,
    상기 제2 절연층 및 제2 외층회로층에 형성되며, 상기 제2 외층회로층 중에서 외부와 연결되는 영역이 노출되도록 패터닝된 제2 솔더 레지스트층을 형성하는 단계;
    를 더 포함하는 패키지 기판 제조 방법.
  17. 캐리어 기판에 제1 외층회로층을 형성하는 단계;
    상기 캐리어 기판에 형성되어 상기 제1 외층회로층을 매립하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층에 내층회로층, 제1 비아, 제2 비아 및 제1 전극을 형성하는 단계;
    상기 제1 전극에 유전체층을 형성하는 단계;
    상기 유전체층에 제2 전극을 형성하여 상기 제1 전극, 유전체층 및 제2 전극을 포함하는 캐패시터를 형성하는 단계;
    상기 제1 절연층의 일면에 형성되어 상기 내층회로층 및 캐패시터를 매립하는 제2 절연층을 형성하는 단계;
    상기 제2 절연층에 제3 비아, 제4 비아 및 제2 외층회로층을 형성하는 단계;
    상기 캐리어 기판을 제거하는 단계; 및
    상기 제1 절연층의 일면 및 제1 외층회로층에 형성되며, 상기 제1 외층회로층 중에서 외부와 연결되는 영역이 노출되도록 패터닝된 제1 솔더 레지스트층을 형성하는 단계;
    를 포함하고,
    상기 제1 외층회로층은, 상기 제1 절연층의 타면에 매립되고, 일면이 상기 제1 절연층의 타면으로 노출되는 패키지 기판 제조 방법.
  18. 청구항 17에 있어서,
    상기 내층회로층, 제1 비아, 제2 비아 및 제1 전극을 형성하는 단계에서,
    상기 제1 비아는 상기 제1 절연층을 관통하여 상기 제1 외층회로층과 상기 내층회로층을 전기적으로 연결하도록 형성되며, 상기 제2 비아는 상기 제1 절연층을 관통하여 상기 제1 외층회로층과 상기 캐패시터의 제1 전극을 전기적으로 연결하도록 형성되는 패키지 기판 제조 방법.
  19. 청구항 17에 있어서,
    상기 제3 비아, 제4 비아 및 제2 외층회로층을 형성하는 단계에서,
    상기 제3 비아는 상기 제2 절연층을 관통하여, 상기 내층회로층과 상기 제2 외층회로층을 전기적으로 연결하도록 형성되며, 상기 제4 비아는 제2 절연층을 관통하여, 상기 제2 전극과 상기 제2 외층회로층을 전기적으로 연결하도록 형성되는 패키지 기판 제조 방법.
  20. 청구항 17에 있어서,
    상기 제1 외층회로층을 형성하는 단계에서,
    상기 제1 외층회로층은 반도체 소자와 전기적으로 연결되는 본딩 패드 및 외부 접속 단자와 전기적으로 연결되는 외부 접속 패드 중 적어도 하나를 더 포함하는 패키지 기판 제조 방법.
  21. 청구항 17에 있어서,
    상기 제3 비아, 제4 비아 및 제2 외층회로층을 형성하는 단계에서,
    상기 제2 외층회로층은 반도체 소자와 전기적으로 연결되는 본딩 패드 및 외부 접속 단자와 전기적으로 연결되는 외부 접속 패드 중 적어도 하나를 더 포함하는 패키지 기판 제조 방법.
  22. 청구항 17에 있어서,
    상기 캐리어 기판을 제거하는 단계 이후에,
    상기 제2 절연층 및 제2 외층회로층에 형성되며, 상기 제2 외층회로층 중에서 외부와 연결되는 영역이 노출되도록 패터닝된 제2 솔더 레지스트층을 형성하는 단계;
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