KR101255954B1 - 인쇄회로기판 및 인쇄회로기판 제조 방법 - Google Patents
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- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13139—Silver [Ag] as principal constituent
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- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
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- H01L2224/13147—Copper [Cu] as principal constituent
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- H01L2224/13155—Nickel [Ni] as principal constituent
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- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract
본 발명은 인쇄회로기판 및 인쇄회로기판 제조 방법에 관한 것이다.
본 발명의 실시 예에 따르면, 베이스 기판, 베이스 기판에 형성되며, 접속패드를 포함하는 회로층, 베이스 기판 상부에 형성되며, 접속패드를 노출하는 개구부를 갖는 솔더 레지스트층, 노출된 접속패드 및 솔더 레지스트층 상부에 형성되며, 복수개의 직경을 갖도록 형성되는 금속 포스트 및 금속 포스트 계면을 따라 솔더 레지스트층 상부 및 개구부 내벽에 형성된 시드층을 포함하는 인쇄회로기판이 제공된다.
본 발명의 실시 예에 따르면, 베이스 기판, 베이스 기판에 형성되며, 접속패드를 포함하는 회로층, 베이스 기판 상부에 형성되며, 접속패드를 노출하는 개구부를 갖는 솔더 레지스트층, 노출된 접속패드 및 솔더 레지스트층 상부에 형성되며, 복수개의 직경을 갖도록 형성되는 금속 포스트 및 금속 포스트 계면을 따라 솔더 레지스트층 상부 및 개구부 내벽에 형성된 시드층을 포함하는 인쇄회로기판이 제공된다.
Description
본 발명은 인쇄회로기판 및 인쇄회로기판 제조 방법에 관한 것이다.
전자산업의 발달에 따라 전자부품의 고성능화, 고기능화, 소형화가 요구되고 있으며, 이에 따라 SIP(System In Package), 3D 패키지 등 표면 실장 부품용 기판에서도 고집적화, 박형화, 미세회로 패턴화의 요구가 대두되고 있다.
반도체 칩 등과 같은 외부 소자의 표면실장 기술에 있어 반도체 칩과 인쇄회로기판의 전기적 연결을 위해 와이어 본딩 방식 및 플립칩 본딩 방식이 사용되고 있다. 그러나, 와이어 본딩 방식의 경우 와이어를 이용하여 인쇄회로기판과 연결해야 하기 때문에 모듈의 크기가 커지고 추가적인 공정이 필요할 뿐만 아니라. 회로패턴의 미세피치 구현에 한계가 있어 플립칩 본딩 방식이 많이 사용되고 있는 실정이다.
플립칩 본딩 방식은 반도체 칩 또는 반도체 칩이 실장될 인쇄회로기판에 금, 솔더 혹은 기타 금속 등의 소재로 수십 um 크기에서 수백 um 크기의 범프를 형성하여, 인쇄회로기판 상부에 반도체 칩을 실장하는 것이다.(한국 공개특허공보 제 2001-0107767호)
그러나, 인쇄회로기판의 미세화에 따라 범프가 형성되는 패드의 개구부도 축소되고 있다. 이에 따라, 인쇄회로기판과 범프의 접합강도 저하, 실장 안정성 감소 및 언더필 불량 등의 문제점이 발생하고 있다.
본 발명은 외부 소자의 실장 안정성이 향상된 인쇄회로기판 및 인쇄회로기판 제조 방법을 제공하는 데 있다.
본 발명은 접합 강도가 향상된 금속 포스트를 포함하는 인쇄회로기판 및 인쇄회로기판 제조 방법을 제공하는 데 있다.
본 발명은 언더필 공정 시, 보이드가 형성을 방지하는 인쇄회로기판 및 인쇄회로기판 제조 방법을 제공하는 데 있다.
본 발명의 일 측면에 따르면, 베이스 기판, 베이스 기판에 형성되며, 접속패드를 포함하는 회로층, 베이스 기판 상부에 형성되며, 접속패드를 노출하는 개구부를 갖는 솔더 레지스트층, 노출된 접속패드 및 솔더 레지스트층 상부에 형성되며, 복수개의 직경을 갖도록 형성되는 금속 포스트 및 금속 포스트 계면을 따라 솔더 레지스트층 상부 및 개구부 내벽에 형성된 시드층을 포함하는 인쇄회로기판이 제공된다.
금속 포스트는 개구부 내부에 형성된 제1 포스트부, 제1 포스트부 및 솔더 레지스트층 상부에 형성되는 제2 포스트부 및 제2 포스트부의 상부에 형성되는 제3 포스트부를 포함할 수 있다.
금속 포스트는 제3 포스트부의 직경이 제2 포스트부의 직경보다 크게 형성될 수 있다.
금속 포스트는 제3 포스트부의 직경이 제2 포스트부의 직경보다 작게 형성될 수 있다.
시드층은 무전해 도금법으로 형성될 수 있다.
금속 포스트는 전해 도금법으로 형성될 수 있다.
본 발명의 다른 측면에 따르면, 접속패드를 포함하는 회로층이 형성된 베이스 기판을 준비하는 단계, 베이스 기판 상부에 접속패드를 노출하는 제1 개구부가 형성된 솔더 레지스트층을 형성하는 단계, 솔더 레지스트층 상부에 제1 개구부를 노출하며, 제1 개구부보다 직경이 큰 제2 개구부가 형성된 제1 도금 레지스트층을 형성하는 단계, 제1 도금 레지스트층 상부, 제1 개구부 내벽 및 제2 개구부 내벽에 시드층을 형성하는 단계, 시드층 상부에 제1 개구부를 노출하는 제3 개구부가 형성된 제2 도금 레지스트층을 형성하는 단계, 제1 개구부 내지 제3 개구부 내부를 도금하여 금속 포스트를 형성하는 단계, 제2 도금 레지스트층을 제거하는 단계, 제2 도금 레지스트층의 제거에 의해서 노출된 시드층을 제거하는 단계 및 시드층의 제거에 의해서 노출된 제1 도금 레지스트층을 제거하는 단계를 포함하는 인쇄회로기판 제조 방법이 제공된다.
제2 도금 레지스트층을 형성하는 단계에서, 제3 개구부는 제2 개구부보다 직경이 크게 형성될 수 있다.
제2 도금 레지스트층을 형성하는 단계에서, 제3 개구부는 제2 개구부보다 직경이 작게 형성될 수 있다.
시드층을 형성하는 단계에서, 시드층은 무전해 도금법으로 형성될 수 있다.
금속 포스트를 형성하는 단계에서, 금속 포스트는 전해 도금법으로 형성될 수 있다.
제2 도금 레지스트층을 제거하는 단계 이후에, 금속 포스트를 단계를 더 포함할 수 있다.
금속 포스트를 평탄화하는 단계에서, 금속 포스트의 평탄화는 연마 공정을 통해서 수행될 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 다수개의 직경을 갖는 금속 포스트의 상부 직경을 크게 하여, 외부 소자의 실장 안정성을 향상시킬 수 있다.
본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 금속 포스트의 중간부 직경을 크게 하여 금속 포스트와 솔더 레지스트 간의 접합 면적 증가시켜 상호 접합 강도를 향상시킬 수 있다.
본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 다수개의 직경을 갖는 금속 포스트의 중간부 직경을 크게 하여 언더필 공정 시, 보이드가 형성되는 것을 방지할 수 있다.
도1은 본 발명의 실시 에에 따른 인쇄회로기판을 나타낸 예시도이다.
도2 내지 도 11은 본 발명의 실시 예에 따른 인쇄회로기판 제조 방법을 나타낸 예시도이다.
도12는 본 발명의 다른 실시 에에 따른 인쇄회로기판을 나타낸 예시도이다.
도13 내지 도22는 본 발명의 다른 실시 예에 따른 인쇄회로기판 제조 방법을 나타낸 예시도이다.
도2 내지 도 11은 본 발명의 실시 예에 따른 인쇄회로기판 제조 방법을 나타낸 예시도이다.
도12는 본 발명의 다른 실시 에에 따른 인쇄회로기판을 나타낸 예시도이다.
도13 내지 도22는 본 발명의 다른 실시 예에 따른 인쇄회로기판 제조 방법을 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법에 관하여 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 인쇄회로기판을 나타낸 예시도이다.
도1을 참조하면, 인쇄회로기판(100)은 베이스 기판(110), 회로층(120), 솔더 레지스트층(130), 시드층(150) 및 금속 포스트(170)를 포함할 수 있다.
베이스 기판(110)은 예를 들어, 동박 적층판(CCL; Copper Clad Laminate)이 될 수 있다. 동박 적층판은 패키지 기판의 제조 시 사용되는 원판으로 솔더 레지스트층에 얇게 구리를 적층한 적층판이다. 동박 적층판의 종류에는 그 용도에 따라 유리/에폭시 동박적층판, 내열 수지 동박적층판, 종이/페놀 동박적층판, 고주파용 동박 적층판, 플렉시블 동박적층판(폴리이미드 필름) 및 복합 동박적층판 등 여러 가지가 있다. 이중에서, 양면 패키지 기판 및 다층 패키지 기판에서는 주로 유리/에폭시 동박적층판이 주로 사용된다.
회로층(120)은 베이스 기판(110) 상부에 형성된다. 회로층(120)은 전기 신호를 전달하기 위한 구성부로 회로 패턴, 비아, 접속패드를 모두 포함할 수 있다. 회로층(120)은 전기 전도성이 양호한 구리, 금, 은, 니켈 등의 금속으로 형성될 수 있다. 본 발명의 실시 예에 따르면 회로층(120)은 최외층에 형성된 회로층일 수 있다.
본 발명의 실시 예에서는 베이스 기판(110) 상부에 회로층(120)이 단층으로 형성됨이 도시되어 있지만, 이에 한정되지 않는다. 즉, 베이스 기판(110)에 다층의 회로층이 형성될 수 있다. 또한, 베이스 기판(110)의 일면뿐만 아니라 양면에 단층 또는 다층의 회로층이 형성될 수 있다.
회로층(120) 상부에 솔더 레지스트층(130)이 형성될 수 있다. 최외층인 회로층(120) 상부에는 솔더를 이용한 납땜 등에 의해서 회로층(120)이 손상되는 것을 방지하기 위해서 솔더 레지스트층(130)이 형성될 수 있다. 솔더 레지스트층(130)은 회로층(120)의 접속패드(121)가 외부로 노출되도록 개구부가 형성될 수 있다.
금속 포스트(170)는 시드층(150) 상부에 형성될 수 있다. 금속 포스트(170)는 접속패드(121)를 노출하도록 형성된 솔더 레지스트층(130)의 개구부 내부를 전기 전도성 금속으로 충전하여 형성될 수 있다. 예를 들어, 금속 포스트(170)는 전기 전도성이 양호한 구리, 금, 은, 니켈 등의 금속으로 형성될 수 있다. 금속 포스트(170)는 시드층(150) 상부에 형성됨으로써, 하부가 계단 형태로 형성될 수 있다. 즉, 금속 포스트(170)는 다수개의 직경을 갖도록 형성될 수 있다. 금속 포스트(170)는 제1 포스트부(171), 제2 포스트부(172) 및 제3 포스트부(173)를 포함할 수 있다.
제1 포스트부(171)는 솔더 레지스트층(130)에 형성된 개구부 내부에 형성될 수 있다.
제2 포스트부(172)는 제1 포스트부(171) 및 솔더 레지스트층(130) 상부에 형성될 수 있다.
제3 포스트부(173)는 제2 포스트부(172) 상부에 형성될 수 있다.
이와 같이 형성된 금속 포스트(170)는 제1 포스트부(171) 내지 제3 포스트부(173) 중 적어도 하나는 다른 크기의 직경을 갖도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 금속 포스트(170)는 제3 포스트부(173)의 직경이제2 포스트부(172)의 직경보다 크게 형성될 수 있다.
이와 같이 제3 포스트부(173)의 직경이 제2 포스트부(172)보다 크게 형성된 금속 포스트(170)에 의해서, 인쇄회로기판(100) 상부에 실장되는 반도체 소자 등과 같은 외부 장치(미도시)의 실장 안정성을 향상 시킬 수 있다. 또한, 금속 포스트(170)의 제2 포스트부(172)가 솔더 레지스트층(130) 상부에 형성되어, 금속 포스트(170)와 솔더 레지스트층(130) 간의 접합 면적이 증가될 수 있다. 금속 포스트(170)와 솔더 레지스트층(130) 간의 접합 면적이 증가됨에 따라, 금속 포스트(170)와 인쇄회로기판(100) 간의 접합 강도를 향상 시킬 수 있다.
시드층(150)은 솔더 레지스트층(130) 및 접속패드(121) 상부와 금속 포스트(170) 하부 사이에 형성될 수 있다. 시드층(150)은 금속 포스트(170)의 제1 포스트부(171), 제2 포스트부(172) 및 제3 포스트부(173)의 하부면에 형성될 수 있다. 이와 같이, 시드층(150)은 제1 포스트부(171), 제2 포스트부(172) 및 제3 포스트부(173)의 하부면에 형성됨으로써, 계단 형태와 같이 단차를 갖도록 형성될 수 있다.
본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 금속 포스트의 중간부 직경을 크게 하여 금속 포스트와 솔더 레지스트 간의 접합 면적 증가시켜 상호 접합 강도를 향상시킬 수 있다.
도2 내지 도 11은 본 발명의 실시 예에 따른 인쇄회로기판 제조 방법을 나타낸 예시도이다.
도2를 참조하면, 회로층(120)이 형성된 베이스 기판(110)이 제공될 수 있다.
베이스 기판(110)은 예를 들어, 동박 적층판(CCL; Copper Clad Laminate)이 될 수 있다. 동박 적층판은 패키지 기판의 제조 시 사용되는 원판으로 솔더 레지스트층에 얇게 구리를 적층한 적층판이다. 동박 적층판의 종류에는 그 용도에 따라 유리/에폭시 동박적층판, 내열 수지 동박적층판, 종이/페놀 동박적층판, 고주파용 동박 적층판, 플렉시블 동박적층판(폴리이미드 필름) 및 복합 동박적층판 등 여러 가지가 있다. 이중에서, 양면 패키지 기판 및 다층 패키지 기판에서는 주로 유리/에폭시 동박적층판이 주로 사용된다.
회로층(120)은 베이스 기판(110) 상부에 형성된다. 회로층(120)은 전기 신호를 전달하기 위한 구성부로 회로 패턴, 비아, 접속패드를 모두 포함할 수 있다. 회로층(120)은 전기 전도성이 양호한 구리, 금, 은, 니켈 등의 금속으로 형성될 수 있다. 본 발명의 실시 예에 따르면 회로층(120)은 최외층에 형성된 회로층일 수 있다.
본 발명의 실시 예에서는 베이스 기판(110) 상부에 회로층(120)이 단층으로 형성됨이 도시되어 있지만, 이에 한정되지 않는다. 즉, 베이스 기판(110)에 다층의 회로층이 형성될 수 있다. 또한, 베이스 기판(110)의 일면 뿐만 아니라 양면에 단층 또는 다층의 회로층이 형성될 수 있다.
도3을 참조하면, 베이스 기판(110) 상부에 솔더 레지스트층(130)이 형성될 수 있다.
회로층(120)이 최외층인 경우, 회로층(120) 상부에는 솔더를 이용한 납땜 등에 의해서 회로층(120)이 손상되는 것을 방지하기 위해서 솔더 레지스트층(130)이 형성될 수 있다. 솔더 레지스트층(130)은 회로층(120)의 접속패드(121)가 외부로 노출되도록 제1 개구부(131)가 형성될 수 있다.
도4를 참조하면, 솔더 레지스트층(130) 상부에 제1 도금 레지스트층(140)이 형성될 수 있다. 제1 도금 레지스트층(140)은 제1 개구부(131)가 노출되도록 형성된 제2 개구부(141)를 포함할 수 있다. 여기서, 제2 개구부(141)는 제1 개구부(131) 상부에 형성될 수 있다. 또한, 제1 도금 레지스트층(140)의 제2 개구부(141)의 직경은 제1 개구부(131)의 직경보다 크게 형성될 수 있다. 즉, 제1 도금 레지스트층(140)은 제1 개구부(131) 및 솔더 레지스트층(130)의 일부가 노출되도록 솔더 레지스트층(130) 상부에 형성될 수 있다.
도5를 참조하면, 제1 도금 레지스트층(140) 상부에 시드층(150)을 형성할 수 있다. 시드층(150)은 제1 도금 레지스트층(140) 상부뿐만 아니라, 제1 개구부(131) 및 제2 개구부(141) 내벽에도 형성될 수 있다. 시드층(150)은 무전해 도금법에 의해서 형성될 수 있다. 또한, 시드층(150)은 전기 전도성 물질로 형성될 수 있다.
도6을 참조하면, 시드층(150) 상부에 제2 도금 레지스트층(160)이 형성될 수 있다. 제2 도금 레지스트층(160)은 제2 개구부(141)가 노출되도록 형성된 제3 개구부(161)를 포함할 수 있다. 여기서, 제3 개구부(161)는 제2 개구부(141) 상부에 형성될 수 있다. 또한, 제2 도금 레지스트층(160)의 제3 개구부(161)의 직경은 제2 개구부(141)의 직경보다 크게 형성될 수 있다.
도7을 참조하면, 금속 포스트(170)를 형성할 수 있다. 금속 포스트(170)는 접속패드(121) 상부에 형성된 제1 개구부(131) 내지 제3 개구부(161)의 내부를 전기 전도성 금속으로 충전하여 형성할 수 있다. 금속 포스트(170)는 전해 도금법으로 형성될 수 있다. 또한, 금속 포스트(170)는 전기 전도성이 양호한 구리, 금, 은, 니켈 등의 금속으로 형성될 수 있다. 제1 개구부(131) 내지 제3 개구부(161)의 내부를 충전하여 형성된 금속 포스트(170)는 제1 포스트부(171), 제2 포스트부(172) 및 제3 포스트부(173)를 포함할 수 있다.
제1 포스트부(171)는 제1 개구부(131) 내부에 형성될 수 있다. 또한, 제2 포스트부(172)는 제2 개구부(141) 내부에 형성될 수 있다. 또한, 제3 포스트부(173)는 제3 개구부(161) 내부에 형성될 수 있다. 즉, 제3 개구부(161)의 직경이 제2 개구부(141)의 직경보다 크게 형성됨에 따라, 금속 포스트(170)는 제3 포스트부(173)가 제2 포스트부(172)보다 큰 직경을 갖도록 형성될 수 있다.
도8을 참조하면, 제2 도금 레지스트층(160)을 제거할 수 있다.
금속 포스트(170)를 형성한 후, 제3 개구부(161)를 포함하는 제2 도금 레지스트층(160)을 제거할 수 있다. 제2 도금 레지스트층(160)은 통상의 도금 레지스트를 제거하는 방식으로 제거될 수 있다.
도9를 참조하면, 금속 포스트(170)에 평탄화를 수행할 수 있다.
제2 도금 레지스트층(160)을 제거한 후, 노출된 금속 포스트(170)의 상부에 연마 공정을 수행할 수 있다. 연마 공정을 통해서, 금속 포스트(170)의 상부의 일부가 연마 되면서, 일정한 높이를 갖는 금속 포스트(170)를 형성할 수 있다. 본 발명의 실시 예에서는 제2 도금 레지스트층(160)을 제거한 후, 금속 포스트(170)의 평탄화를 실시 하지만, 평탄화가 수행되는 단계는 이에 한정되지 않는다. 즉, 금속 포스트(170)의 평탄화는 당업자에 의해서 추후 수행되는 시드층(150)이 제거되는 단계 또는 제1 도금 레지스트층(140)이 제거되는 단계 중 어느 것 이후에도 수행될 수 있다.
도10을 참조하면, 시드층(150)을 제거할 수 있다.
제2 도금 레지스트층(160)의 제거에 의해서 시드층(150)의 일부가 노출될 수 있다. 이와 같이 노출된 시드층(150)을 제거할 수 있다. 시드층(150)은 통상의 에칭 방법으로 제거할 수 있다. 시드층(150)은 예를 들어, 플래시 에칭 방법으로 제거될 수 있다.
도11을 참조하면, 제1 도금 레지스트층(140)을 제거할 수 있다.
시드층(150)을 제거한 후, 제1 도금 레지스트층(140)을 제거할 수 있다. 제1 도금 레지스트층(140)은 통상의 도금 레지스트를 제거하는 방식으로 제거될 수 있다.
이와 같이 제1 도금 레지스트층(140)을 제거함에 따라 본 발명의 실시 예에 따른 하부가 계단 형태로 형성되며, 다수개의 직경을 갖는 금속 포스트(170)를 포함하는 인쇄회로기판을 형성할 수 있다. 이와 같이 제3 포스트부(173)의 직경이 제2 포스트부(172)보다 크게 형성된 금속 포스트(170)에 의해서, 인쇄회로기판 상부에 실장되는 반도체 소자 등과 같은 외부 장치(미도시)의 실장 안정성을 향상 시킬 수 있다. 또한, 금속 포스트(170)의 제2 포스트부(172)가 솔더 레지스트층(130) 상부에 형성되어, 금속 포스트(170)와 솔더 레지스트층(130) 간의 접합 면적이 증가될 수 있다. 금속 포스트(170)와 솔더 레지스트층(130) 간의 접합 면적이 증가됨에 따라, 금속 포스트(170)와 인쇄회로기판 간의 접합 강도를 향상 시킬 수 있다.
도12는 본 발명의 다른 실시 예에 따른 인쇄회로기판을 나타낸 예시도이다.
도12를 참조하면, 인쇄회로기판(200)은 베이스 기판(210), 회로층(220), 솔더 레지스트층(230), 시드층(250) 및 금속 포스트(270)를 포함할 수 있다.
베이스 기판(210)은 예를 들어, 동박 적층판(CCL; Copper Clad Laminate)이 될 수 있다. 동박 적층판은 패키지 기판의 제조 시 사용되는 원판으로 솔더 레지스트층에 얇게 구리를 적층한 적층판이다. 동박 적층판의 종류에는 그 용도에 따라 유리/에폭시 동박적층판, 내열 수지 동박적층판, 종이/페놀 동박적층판, 고주파용 동박 적층판, 플렉시블 동박적층판(폴리이미드 필름) 및 복합 동박적층판 등 여러 가지가 있다. 이중에서, 양면 패키지 기판 및 다층 패키지 기판에서는 주로 유리/에폭시 동박적층판이 주로 사용된다.
회로층(220)은 베이스 기판(210) 상부에 형성된다. 회로층(220)은 전기 신호를 전달하기 위한 구성부로 회로 패턴, 비아, 접속패드를 모두 포함할 수 있다. 회로층(220)은 전기 전도성이 양호한 구리, 금, 은, 니켈 등의 금속으로 형성될 수 있다. 본 발명의 실시 예에 따르면 회로층(220)은 최외층에 형성된 회로층일 수 있다.
본 발명의 실시 예에서는 베이스 기판(210) 상부에 회로층(220)이 단층으로 형성됨이 도시되어 있지만, 이에 한정되지 않는다. 즉, 베이스 기판(210)에 다층의 회로층이 형성될 수 있다. 또한, 베이스 기판(210)의 일면 뿐만 아니라 양면에 단층 또는 다층의 회로층이 형성될 수 있다.
회로층(220) 상부에 솔더 레지스트층(230)이 형성될 수 있다. 최외층인 회로층(220) 상부에는 솔더를 이용한 납땜 등에 의해서 회로층(220)이 손상되는 것을 방지하기 위해서 솔더 레지스트층(230)이 형성될 수 있다. 솔더 레지스트층(230)은 회로층(220)의 접속패드(221)가 외부로 노출되도록 개구부가 형성될 수 있다.
금속 포스트(270)는 시드층(250) 상부에 형성될 수 있다. 금속 포스트(270)는 접속패드(221)를 노출하도록 형성된 솔더 레지스트층(230)의 개구부 내부를 전기 전도성 금속으로 충전하여 형성될 수 있다. 예를 들어, 금속 포스트(270)는 전기 전도성이 양호한 구리, 금, 은, 니켈 등의 금속으로 형성될 수 있다. 금속 포스트(270)는 시드층(250) 상부에 형성됨으로써, 하부가 계단 형태로 형성될 수 있다. 즉, 금속 포스트(270)는 다수개의 직경을 갖도록 형성될 수 있다. 금속 포스트(270)는 제1 포스트부(271), 제2 포스트부(272) 및 제3 포스트부(273)를 포함할 수 있다.
제1 포스트부(271)는 솔더 레지스트층(230)에 형성된 개구부 내부에 형성될 수 있다.
제2 포스트부(272)는 제1 포스트부(271) 및 솔더 레지스트층(230) 상부에 형성될 수 있다.
제3 포스트부(273)는 제2 포스트부(272) 상부에 형성될 수 있다.
이와 같이 형성된 금속 포스트(270)는 제1 포스트부(271) 내지 제3 포스트부(273) 중 적어도 하나는 다른 크기의 직경을 갖도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 금속 포스트(270)는 제2 포스트부(272)의 직경이제3 포스트부(273)의 직경보다 크게 형성될 수 있다.
이와 같이 형성된 금속 포스트(270)는 제2 포스트부(272)가 솔더 레지스트층(230) 상부에 형성되어, 금속 포스트(270)와 솔더 레지스트층(230) 간의 접합 면적이 증가될 수 있다. 금속 포스트(270)와 솔더 레지스트층(230) 간의 접합 면적이 증가됨에 따라, 금속 포스트(270)와 인쇄회로기판(200) 간의 접합 강도를 향상 시킬 수 있다. 또한, 금속 포스트(270)는 제2 포스트부(272)의 직경이 제3 포스트부(273)보다 크게 형성됨으로써, 인쇄회로기판(200)과 외부 소자(미도시)간의 언더필(underfill) 공정 시, 보이드(void)가 형성되는 것을 방지할 수 있다.
시드층(250)은 솔더 레지스트층(230) 및 접속패드(221) 상부와 금속 포스트(270) 하부 사이에 형성될 수 있다. 시드층(250)은 금속 포스트(270)의 제1 포스트부(271) 및 제2 포스트부(272)의 하부면에 형성될 수 있다. 이와 같이, 시드층(250)은 제1 포스트부(271) 및 제2 포스트부(272)의 하부면에 형성됨으로써, 계단 형태와 같이 단차를 갖도록 형성될 수 있다.
도13 내지 도22는 본 발명의 다른 실시 예에 따른 인쇄회로기판 제조 방법을 나타낸 예시도이다.
도13을 참조하면, 회로층(220)이 형성된 베이스 기판(210)이 제공될 수 있다.
베이스 기판(210)은 예를 들어, 동박 적층판(CCL; Copper Clad Laminate)이 될 수 있다. 동박 적층판은 패키지 기판의 제조 시 사용되는 원판으로 솔더 레지스트층에 얇게 구리를 적층한 적층판이다. 동박 적층판의 종류에는 그 용도에 따라 유리/에폭시 동박적층판, 내열 수지 동박적층판, 종이/페놀 동박적층판, 고주파용 동박 적층판, 플렉시블 동박적층판(폴리이미드 필름) 및 복합 동박적층판 등 여러 가지가 있다. 이중에서, 양면 패키지 기판 및 다층 패키지 기판에서는 주로 유리/에폭시 동박적층판이 주로 사용된다.
회로층(220)은 베이스 기판(210) 상부에 형성된다. 회로층(220)은 전기 신호를 전달하기 위한 구성부로 회로 패턴, 비아, 접속패드를 모두 포함할 수 있다. 회로층(220)은 전기 전도성이 양호한 구리, 금, 은, 니켈 등의 금속으로 형성될 수 있다. 본 발명의 실시 예에 따르면 회로층(220)은 최외층에 형성된 회로층일 수 있다.
본 발명의 실시 예에서는 베이스 기판(210) 상부에 회로층(220)이 단층으로 형성됨이 도시되어 있지만, 이에 한정되지 않는다. 즉, 베이스 기판(210)에 다층의 회로층이 형성될 수 있다. 또한, 베이스 기판(210)의 일면 뿐만 아니라 양면에 단층 또는 다층의 회로층이 형성될 수 있다.
도14를 참조하면, 베이스 기판(210) 상부에 솔더 레지스트층(230)이 형성될 수 있다.
회로층(220)이 최외층인 경우, 회로층(220) 상부에는 솔더를 이용한 납땜 등에 의해서 회로층(220)이 손상되는 것을 방지하기 위해서 솔더 레지스트층(230)이 형성될 수 있다. 솔더 레지스트층(230)은 회로층(220)의 접속패드(221)가 외부로 노출되도록 제1 개구부(231)가 형성될 수 있다.
도15를 참조하면, 솔더 레지스트층(230) 상부에 제1 도금 레지스트층(240)이 형성될 수 있다. 제1 도금 레지스트층(240)은 제1 개구부(231)가 노출되도록 형성된 제2 개구부(241)를 포함할 수 있다. 여기서, 제2 개구부(241)는 제1 개구부(231) 상부에 형성될 수 있다. 또한, 제1 도금 레지스트층(240)의 제2 개구부(241)의 직경은 제1 개구부(231)의 직경보다 크게 형성될 수 있다. 즉, 제1 도금 레지스트층(240)은 제1 개구부(231) 및 솔더 레지스트층(230)의 일부가 노출되도록 솔더 레지스트층(230) 상부에 형성될 수 있다.
도16을 참조하면, 제1 도금 레지스트층(240) 상부에 시드층(250)을 형성할 수 있다. 시드층(250)은 제1 도금 레지스트층(240) 상부뿐만 아니라, 제1 개구부(231) 및 제2 개구부(241) 내벽에도 형성될 수 있다. 시드층(250)은 무전해 도금법에 의해서 형성될 수 있다. 또한, 시드층(250)은 전기 전도성 물질로 형성될 수 있다.
도17을 참조하면, 시드층(250) 상부에 제2 도금 레지스트층(260)이 형성될 수 있다. 제2 도금 레지스트층(260)은 제2 개구부(241)가 노출되도록 형성된 제3 개구부(261)를 포함할 수 있다. 여기서, 제3 개구부(261)는 제2 개구부(241) 상부에 형성될 수 있다. 이때, 제2 도금 레지스트층(260)의 제3 개구부(261)의 직경은 제2 개구부(241)의 직경보다 작게 형성될 수 있다.
도18을 참조하면, 금속 포스트(270)를 형성할 수 있다. 금속 포스트(270)는 접속패드(221) 상부에 형성된 제1 개구부(231) 내지 제3 개구부(261)의 내부를 전기 전도성 금속으로 충전하여 형성할 수 있다. 금속 포스트(270)는 전해 도금법으로 형성될 수 있다. 또한, 금속 포스트(270)는 전기 전도성이 양호한 구리, 금, 은, 니켈 등의 금속으로 형성될 수 있다. 제1 개구부(231) 내지 제3 개구부(261)의 내부를 충전하여 형성된 금속 포스트(270)는 제1 포스트부(271), 제2 포스트부(272) 및 제3 포스트부(273)를 포함할 수 있다.
제1 포스트부(271)는 제1 개구부(231) 내부에 형성될 수 있다. 또한, 제2 포스트부(272)는 제2 개구부(241) 내부에 형성될 수 있다. 또한, 제3 포스트부(273)는 제3 개구부(261) 내부에 형성될 수 있다. 즉, 제2 개구부(241)의 직경이 제3 개구부(261)의 직경보다 크게 형성됨에 따라, 금속 포스트(270)는 제2 포스트부(272)가 제3 포스트부(273)보다 큰 직경을 갖도록 형성될 수 있다.
도19를 참조하면, 제2 도금 레지스트층(260)을 제거할 수 있다.
금속 포스트(270)를 형성한 후, 제3 개구부(261)를 포함하는 제2 도금 레지스트층(260)을 제거할 수 있다. 제2 도금 레지스트층(260)은 통상의 도금 레지스트를 제거하는 방식으로 제거될 수 있다.
도20을 참조하면, 금속 포스트(270)에 평탄화를 수행할 수 있다.
제2 도금 레지스트층(260)을 제거한 후, 노출된 금속 포스트(270)의 상부에 연마 공정을 수행할 수 있다. 연마 공정을 통해서, 금속 포스트(270)의 상부의 일부가 연마 되면서, 일정한 높이를 갖는 금속 포스트(270)를 형성할 수 있다. 본 발명의 실시 예에서는 제2 도금 레지스트층(260)을 제거한 후, 금속 포스트(270)의 평탄화를 실시 하지만, 평탄화가 수행되는 단계는 이에 한정되지 않는다. 즉, 금속 포스트(270)의 평탄화는 당업자에 의해서 추후 수행되는 시드층(250)이 제거되는 단계 또는 제1 도금 레지스트층(240)이 제거되는 단계 중 어느 것 이후에도 수행될 수 있다.
도21을 참조하면, 시드층(250)을 제거할 수 있다.
제2 도금 레지스트층(260)의 제거에 의해서 시드층(250)의 일부가 노출될 수 있다. 이와 같이 노출된 시드층(250)을 제거할 수 있다. 시드층(250)은 통상의 에칭 방법으로 제거할 수 있다. 시드층(250)은 예를 들어, 플래시 에칭 방법으로 제거될 수 있다.
도22를 참조하면, 제1 도금 레지스트층(240)을 제거할 수 있다.
시드층(250)을 제거한 후, 제1 도금 레지스트층(240)을 제거할 수 있다. 제1 도금 레지스트층(240)은 통상의 도금 레지스트를 제거하는 방식으로 제거될 수 있다.
이와 같이 제1 도금 레지스트층(240)을 제거함에 따라 본 발명의 실시 예에 따른 하부가 계단 형태로 형성되며, 다수개의 직경을 갖는 금속 포스트(270)를 포함하는 인쇄회로기판(도12의 200)을 형성할 수 있다. 이와 같이 이와 같이 형성된 금속 포스트(270)는 제2 포스트부(272)가 솔더 레지스트층(230) 상부에 형성되어, 금속 포스트(270)와 솔더 레지스트층(230) 간의 접합 면적이 증가될 수 있다. 금속 포스트(270)와 솔더 레지스트층(230) 간의 접합 면적이 증가됨에 따라, 금속 포스트(270)와 인쇄회로기판(도12의 200) 간의 접합 강도를 향상 시킬 수 있다. 또한, 금속 포스트(270)는 제2 포스트부(272)의 직경이 제3 포스트부(273)보다 크게 형성됨으로써, 인쇄회로기판(도12의 200)과 외부 소자(미도시)간의 언더필(underfill) 공정 시, 보이드(void)가 형성되는 것을 방지할 수 있다.
이상 본 발명을 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법이 이에 한정되지 않으며, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 200: 인쇄회로기판
110, 210: 베이스 기판
120, 220: 회로층
121, 221: 접속패드
130, 230: 솔더 레지스트층
150, 250: 시드층
170, 270: 금속 포스트
171, 271: 제1 포스트부
172, 272: 제2 포스트부
173, 273: 제3 포스트부
131, 231: 제1 개구부
140, 240: 제1 도금 레지스트층
141, 241: 제2 개구부
160, 260: 제2 도금 레지스트층
161, 261: 제3 개구부
110, 210: 베이스 기판
120, 220: 회로층
121, 221: 접속패드
130, 230: 솔더 레지스트층
150, 250: 시드층
170, 270: 금속 포스트
171, 271: 제1 포스트부
172, 272: 제2 포스트부
173, 273: 제3 포스트부
131, 231: 제1 개구부
140, 240: 제1 도금 레지스트층
141, 241: 제2 개구부
160, 260: 제2 도금 레지스트층
161, 261: 제3 개구부
Claims (13)
- 베이스 기판;
상기 베이스 기판에 형성되며, 접속패드를 포함하는 회로층;
상기 베이스 기판 상부에 형성되며, 상기 접속패드를 노출하는 개구부를 갖는 솔더 레지스트층;
상기 노출된 접속패드 및 상기 솔더 레지스트층 상부에 형성되며, 복수개의 직경을 갖도록 형성되는 금속 포스트; 및
상기 금속 포스트 계면을 따라 상기 솔더 레지스트층 상부 및 상기 개구부 내벽에 형성된 시드층을 포함하는 인쇄회로기판.
- 청구항1에 있어서,
상기 금속 포스트는
상기 개구부 내부에 형성된 제1 포스트부;
상기 제1 포스트부 및 상기 솔더 레지스트층 상부에 형성되는 제2 포스트부; 및
상기 제2 포스트부의 상부에 형성되는 제3 포스트부;
를 포함하는 인쇄회로기판.
- 청구항2에 있어서,
상기 금속 포스트는 상기 제3 포스트부의 직경이 상기 제2 포스트부의 직경보다 크게 형성되는 인쇄회로기판.
- 청구항2에 있어서,
상기 금속 포스트는 상기 제3 포스트부의 직경이 상기 제2 포스트부의 직경보다 작게 형성되는 인쇄회로기판.
- 청구항1에 있어서,
상기 시드층은 무전해 도금법으로 형성되는 인쇄회로기판.
- 청구항1에 있어서,
상기 금속 포스트는 전해 도금법으로 형성되는 인쇄회로기판.
- 접속패드를 포함하는 회로층이 형성된 베이스 기판을 준비하는 단계;
상기 베이스 기판 상부에 상기 접속패드를 노출하는 제1 개구부가 형성된 솔더 레지스트층을 형성하는 단계;
상기 솔더 레지스트층 상부에 상기 제1 개구부를 노출하며, 상기 제1 개구부보다 직경이 큰 제2 개구부가 형성된 제1 도금 레지스트층을 형성하는 단계;
상기 제1 도금 레지스트층 상부, 상기 제1 개구부 내벽 및 상기 제2 개구부 내벽에 시드층을 형성하는 단계;
상기 시드층 상부에 상기 제1 개구부를 노출하는 제3 개구부가 형성된 제2 도금 레지스트층을 형성하는 단계;
상기 제1 개구부 내지 제3 개구부 내부를 도금하여 금속 포스트를 형성하는 단계;
상기 제2 도금 레지스트층을 제거하는 단계;
상기 제2 도금 레지스트층의 제거에 의해서 노출된 상기 시드층을 제거하는 단계; 및
상기 시드층의 제거에 의해서 노출된 상기 제1 도금 레지스트층을 제거하는 단계를 포함하는 인쇄회로기판 제조 방법.
- 청구항7에 있어서,
상기 제2 도금 레지스트층을 형성하는 단계에서,
상기 제3 개구부는 상기 제2 개구부보다 직경이 크게 형성되는 인쇄회로기판 제조 방법.
- 청구항7에 있어서,
상기 제2 도금 레지스트층을 형성하는 단계에서,
상기 제3 개구부는 상기 제2 개구부보다 직경이 작게 형성되는 인쇄회로기판 제조 방법.
- 청구항7에 있어서,
상기 시드층을 형성하는 단계에서,
상기 시드층은 무전해 도금법으로 형성되는 인쇄회로기판 제조 방법.
- 청구항7에 있어서,
상기 금속 포스트를 형성하는 단계에서,
상기 금속 포스트는 전해 도금법으로 형성되는 인쇄회로기판 제조 방법.
- 청구항7에 있어서,
상기 제2 도금 레지스트층을 제거하는 단계 이후에,
상기 금속 포스트를 단계를 더 포함하는 인쇄회로기판 제조 방법.
- 청구항12에 있어서,
상기 금속 포스트를 단계에서,
상기 금속 포스트의 평탄화는 연마 공정을 통해서 수행되는 인쇄회로기판 제조 방법.
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010107767A (ko) * | 2000-05-26 | 2001-12-07 | 가네꼬 히사시 | 플립칩형 반도체장치와 그 제조방법 |
US20050167830A1 (en) | 2004-01-30 | 2005-08-04 | Phoenix Precision Technology Corporation | Pre-solder structure on semiconductor package substrate and method for fabricating the same |
KR100905922B1 (ko) | 2008-02-15 | 2009-07-02 | 삼성전기주식회사 | 패키지용 인쇄회로기판 및 그 제조방법 |
KR101036388B1 (ko) | 2008-08-19 | 2011-05-23 | 삼성전기주식회사 | 인쇄회로기판 및 이의 제조 방법 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI245402B (en) * | 2002-01-07 | 2005-12-11 | Megic Corp | Rod soldering structure and manufacturing process thereof |
JP2004235420A (ja) * | 2003-01-30 | 2004-08-19 | Seiko Epson Corp | 電子素子、電子素子の製造方法、回路基板、回路基板の製造方法、電子装置及び電子装置の製造方法 |
TWI351082B (en) * | 2006-05-18 | 2011-10-21 | Megica Corp | Method for fabricating chip package |
TWI341019B (en) * | 2007-08-31 | 2011-04-21 | Unimicron Technology Corp | Chip package carrier and bump pad structure thereof |
TWI400025B (zh) * | 2009-12-29 | 2013-06-21 | Subtron Technology Co Ltd | 線路基板及其製作方法 |
-
2011
- 2011-12-22 KR KR1020110140328A patent/KR101255954B1/ko not_active IP Right Cessation
-
2012
- 2012-02-17 TW TW101105323A patent/TWI505756B/zh not_active IP Right Cessation
- 2012-02-22 US US13/402,638 patent/US8785789B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010107767A (ko) * | 2000-05-26 | 2001-12-07 | 가네꼬 히사시 | 플립칩형 반도체장치와 그 제조방법 |
US20050167830A1 (en) | 2004-01-30 | 2005-08-04 | Phoenix Precision Technology Corporation | Pre-solder structure on semiconductor package substrate and method for fabricating the same |
KR100905922B1 (ko) | 2008-02-15 | 2009-07-02 | 삼성전기주식회사 | 패키지용 인쇄회로기판 및 그 제조방법 |
KR101036388B1 (ko) | 2008-08-19 | 2011-05-23 | 삼성전기주식회사 | 인쇄회로기판 및 이의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
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