CN106356355B - 基板结构及其制作方法 - Google Patents

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Abstract

一种基板结构及其制作方法，该基板结构包含一介电材料层、一第一导线层、一第二导线层、一第一导电柱层以及一第二导电柱层。第一导线层嵌设于介电材料层内。第一导电柱层嵌设于介电材料层内并设置于第一导线层以及第二导线层之间，其具有一第一导电柱。第二导电柱层设置于第二导线层上，其具有一第二导电柱。第一导线层以及第二导线层借助第一导电柱层电性连接。第二导电柱┴型导电柱、┬型导电柱或┼型导电柱。

Description

基板结构及其制作方法
技术领域
本发明是关于一种基板结构及其制作方法。更详细地说，本发明是关于一种半导体基板结构及其制作方法。
背景技术
在新一代的电子产品中，使用者不但追求更轻薄短小，更要求其具有多功能以及高性能。因此，电子产品制造商必须在集成电路（integrated circuit；IC）的有限的区域中，容纳更多电子元件以达成高密度与微型化的要求。据此，电子产品制造商开发了新型封装技术，例如覆晶（Flip-Chip）、晶片尺寸封装（Chip Scale Package；CSP）、晶圆级封装以及立体封装（3D Package）技术等。
然而，在数位、类比、储存器及无线射频等领域的应用中，不同功能的电子电路会产生不同的需求及结果，因此，在单一晶粒上整合不同功能的产品已然不是最佳化的产品解决方案。随着系统单晶片（System on Chip；SOC）、系统级封装（System-in-Package；SiP）、PiP（Package-in-Package）封装、堆叠式封装（Package-on-Package；PoP）以及晶片尺寸构装（Chip Scale Package；CSP）技术的快速发展，近年来最有效能的系统晶片应朝向单一封装结构中，借助充分利用多维空间的架构，整合使用异质性技术及不同电压操作环境的各种不同功能的晶粒。因此，目前的系统晶片的封装已朝向立体封装技术的方向前进，立体封装技术可将晶粒、封装与被动元件整合成一封装体，而可成为系统封装的一种解决方式。
虽然传统的多层堆叠式封装架构可借助使用刚性导体作为层架支撑的方式控制层间高度，但这种方式在制程上的准位控制相当困难。相对地，若使用焊球作为层架支撑，虽然能轻易地解决准位控制的问题，但却有着高度限制的问题存在，尤其是将容易使得上层基板压制于下层元件上。此外，传统的立体架构中，越多层的架构代表运作的系统模块越多，而每个元件运作时所产生的废热将会产生加乘的效应，进而使得传统的多层堆叠式封装架构的散热效果极差。
前段所述的种种因素均会影响立体封装技术的可靠度，并大大地降低封装制程的良率，导致成本大幅提高。因此，如何提供一种具有刚性与散热性且满足高良率的基板结构，乃是业界亟待解决的问题。
发明内容
本发明的一目的在于提供一种基板结构。该基板结构包含一介电材料层、一第一导线层、一第二导线层、一第一导电柱层以及一第二导电柱层。该第一导线层嵌设于该介电材料层内。该第一导电柱层嵌设于该介电材料层内并设置于该第一导线层以及该第二导线层之间，其具有至少一第一导电柱。该第二导电柱层设置于该第二导线层上，其具有至少一第二导电柱。该第一导线层以及该第二导线层系借助该至少一第一导电柱电性连接。该至少一第二导电柱系┴型导电柱、┬型导电柱或┼型导电柱。
本发明的另一目的在于提供一种基板结构的制作方法。该制作方法包括下列步骤：提供具有一表面的一承载板；形成一第一介电材料层于该承载板的表面；形成一第一导线层于该第一介电材料层上；形成一第一导电柱层于该第一导线层上；形成一第二介电材料层，使其包覆该第一导线层以及该第一导电柱层，并露出该第一导电柱层的一端；形成一第二导线层于露出的该第一导电柱层的一端上与该第二介电材料层上；形成具有至少一第二导电柱的一第二导电柱层于该第二导线层上；以及移除该承载板。该制作方法中，该至少一第二导电柱系┴型导电柱。
本发明的又一目的在于提供一种基板结构的制作方法。该制作方法包括下列步骤：提供具有一表面的一承载板；形成一第一介电材料层于该承载板的表面；形成一第一导线层于该第一介电材料层上；形成一第一导电柱层于该第一导线层上；形成一第二介电材料层，使其包覆该第一导线层以及该第一导电柱层，并露出该第一导电柱层的一端；形成一第二导线层于露出的该第一导电柱层的一端上与该第二介电材料层上；形成一第三介电材料层于该第二导线层上，并露出该第二导线层的一端；形成具有至少一第二导电柱的一第二导电柱层于露出的该第二导线层的一端上；以及移除该承载板。该制作方法中，该至少一第二导电柱为┬型导电柱或┼型导电柱。
综上所述，本发明的基板结构及其制作方法利用较简易的制作流程形成不同型态的导电柱，并以这些导电柱作为层架支撑，进而取代传统的多层堆叠式封装架构。据此，本发明的基板结构及其制作方法可缩小多层堆叠式封装架构的厚度，同时增加刚性与散热性，并兼具高良率。如此一来，将可缩短基板结构的加工时间并大幅降低制作成本。
在参阅图式及随后描述的实施方式后，所属技术领域具有通常知识者便可了解本发明的其它目的、优点以及本发明的技术手段及实施态样。
附图说明
图1为本发明的第一实施例的基板结构的示意图。
图2为本发明的第二实施例的基板结构的示意图。
图3为本发明的第三实施例的基板结构的示意图。
图4为本发明的第四实施例的基板结构的示意图。
图5为本发明的第五实施例的基板结构的制作方法的流程图。
图6A至图6G为本发明的第五实施例的基板结构的制作示意图。
图7为本发明的第六实施例的基板结构的制作方法的流程图。
图8A至图8B为本发明的第六实施例的基板结构的制作示意图。
图9为本发明的第七实施例的基板结构的制作方法的流程图。
图10A至第10B图为本发明的第七实施例的基板结构的制作示意图。
图11为本发明的第七实施例的基板结构的另一制作示意图。
图12为形成介电材料层的流程图。
附图标记
1、2、3、4 基板结构
11、21、31、41 介电材料层
11a、21a、31a 第一介电材料层
11b、21b、31b 第二介电材料层
11c、21c、31c、31c’ 第三介电材料层
13 第一导线层
15 第一导电柱层
17 第二导线层
19A、19B、23A、23B 导电柱
61 承载板。
具体实施方式
以下将通过实施例来解释本发明内容，本发明的实施例并非用以限制本发明须在如实施例所述的任何特定的环境、应用或特殊方式方能实施。因此，关于实施例的说明仅为阐释本发明的目的，而非用以限制本发明。须说明者，以下实施例及图式中，与本发明非直接相关的元件已省略而未绘示；且图式中各元件间的尺寸关系仅为求容易了解，非用以限制实际比例。
本发明的第一实施例如图1所示，为一基板结构1的示意图。基板结构1包含一介电材料层11、一第一导线层13、一第二导线层17、一第一导电柱层15以及一第二导电柱层。介电材料层11具有一第一介电材料层11a、一第二介电材料层11b。第一导电柱层15具有数个导电柱；类似地，第二导电柱层具有数个导电柱19A、19B。第一导线层13嵌设于第一介电材料层11a与第二介电材料层11b内。
介电材料层11为一铸模化合物（Molding Compound）层，其具有酚醛基树脂（Novolac-based Resin）、环氧基树脂（Epoxy-based Resin）、硅基树脂（Silicone-basedResin）或其它适当的铸模化合物，但不以此为限。此外，在本实施例中，第一导电柱层15具有五个导电柱；第二导电柱层具有四个导电柱19A以及五个导电柱19B。然而，在其它实施例中，依据基板结构1的不同用途与类型，第一导电柱层15以及第二导电柱层可分别具有任意数目的导电柱，并不以本实施例所述的导电柱的数量为限。
第一导电柱层15嵌设于第二介电材料层11b内，并设置于第一导线层13以及第二导线层17之间；同时，第一导电柱层15电性连接第一导线层13以及第二导线层17。第二导电柱层的导电柱19A、19B设置于第二导线层17上；同时，第二导电柱层的导电柱19A、19B电性连接第二导线层17。在本实施例中，第二导电柱层的导电柱19A系┴型导电柱；第二导电柱层的导电柱19B系口型导电柱。
本发明的第二实施例如图2所示，为一基板结构2的示意图。基板结构2的一结构类似于本发明的第一实施例所述的基板结构1的结构，其差异在于基板结构2中，介电材料层21与基板结构1的介电材料层11不同；且第二导电柱层具有数个导电柱23A、23B。详细地说，介电材料层21具有一第一介电材料层21a、一第二介电材料层21b及一第三介电材料层21c。第二导线层17嵌设于介电材料层21内，第二导电柱层的导电柱23A、23B部份地嵌设于介电材料层21内。在本实施例中，第二导电柱层的导电柱23A为┼型导电柱；第二导电柱层的导电柱23B为┬型导电柱。
本发明的第三实施例如图3所示，为一基板结构3的示意图。基板结构3的一结构类似于本发明的第一实施例所述的基板结构1的结构，其差异在于基板结构3中，介电材料层31与基板结构1的介电材料层11不同。详细地说，介电材料层31具有一第一介电材料层31a、一第二介电材料层31b及一第三介电材料层31c。第二导线层17及第二导电柱层的导电柱19A嵌设于第三介电材料层31c内，且第二导电柱层的导电柱19B部份地嵌设于介电材料层31内。类似于第一实施例的基板结构1，在本实施例中，第二导电柱层的导电柱19A系┴型导电柱；第二导电柱层的导电柱19B口型导电柱。
本发明的第四实施例如图4所示，为一基板结构4的示意图。基板结构4的一结构类似于本发明的第一实施例所述的基板结构1的结构，其差异在于基板结构4中，介电材料层41与基板结构1的介电材料层11不同。详细地说，介电材料层41具有一第一介电材料层31a、一第二介电材料层31b及一第三介电材料层31c’。第二导线层17嵌设于第三介电材料层31c’内，第二导电柱层的导电柱19A部份地嵌设于第三介电材料层31c’内，且第二导电柱层的导电柱19B部份地嵌设于第三介电材料层31c’内。类似于第一实施例的基板结构1，在本实施例中，第二导电柱层的导电柱19A为┴型导电柱；第二导电柱层的导电柱19B为口型导电柱。
本发明的第五实施例如图5所示，其为一种基板结构的制作方法的流程图。本实施例所述的制作方法可用于制作一基板结构，例如：第一实施例所述的基板结构1。以下将通过图5以及图6A至图6G进一步说明本实施例的基板结构的制作方法的步骤。
首先，于步骤501中，提供如图6A绘示的一承载板61。其中，承载板61由铝、铜、不锈钢或其组合制成的一金属板。
接着，于步骤503中，形成如图6B绘示的一第一介电材料层11a于承载板61的一表面。其中，于步骤503中，应用一真空压合制程将介电材料层压合于承载板61的表面，其具有以下的优点：（1）仅需真空压合单层的介电材料层以缩短制作时间；以及（2）适合进行大面积的封装制程以降低成本与生产时间。
于步骤505中，如图6C所示，形成一第一导线层13于前述的第一介电材料层11a上。接着，于步骤507中，如图6D所示，形成一第一导电柱层15于第一导线层13上。于步骤509中，如图6E所示，形成一第二介电材料层11b，使其包覆第一导线层13以及第一导电柱层15，并露出第一导电柱层15的一端。
于步骤511中，如图6F所示，形成一第二导线层17于露出的第一导电柱层15的一端上与第二介电材料层11b上。接着，于步骤513中，如图6G所示，形成一第二导电柱层于第二导线层17上。其中，第二导电柱层具有数个导电柱19A、19B；且第二导电柱层的导电柱19A为┴型导电柱；第二导电柱层的导电柱19B为口型导电柱。最后，于步骤515中，移除承载板61，以形成如图1绘示的基板结构1。
本发明的第六实施例如图7所示，其为一种基板结构的制作方法的流程图。本实施例所述的制作方法可用于制作一基板结构，例如：第二实施例所述的基板结构2。其中，图7所示的第六实施例的步骤701至步骤711与本发明的第五实施例的步骤501至步骤511相同，故在此不再赘述。以下将透过图7以及图8A至图8B进一步说明本实施例的基板结构的制作方法的后续步骤。需说明的是，本实施例的第一介电材料层21a以及第二介电材料层21b与前述实施例的第一介电材料层11a以及第二介电材料层11b相同。
于步骤713中，如图8A所示，形成一第三介电材料层21c于第二导线层17上，并露出第二导线层17的一端。其中，图8A所述的第一介电材料层21a、第二介电材料层21b及第三介电材料层21c即构成基板结构2的介电材料层21。接着，于步骤715中，如图8B所示，形成一第二导电柱层于露出的第二导线层17的一端上。其中，第二导电柱层具有数个导电柱23A、23B；且第二导电柱层的导电柱23A为┼型导电柱；第二导电柱层的导电柱23B为┬型导电柱。最后，于步骤717中，移除承载板61，以形成如图2绘示的基板结构2。
本发明的第七实施例如图9所示，其为一种基板结构的制作方法的流程图。本实施例所述的制作方法可用于制作一基板结构，例如：第三实施例所述的基板结构3或第四实施例所述额基板结构4。其中，图9所示的第七实施例的步骤901至步骤913与本发明的第五实施例的步骤501至步骤513相同，故在此不再赘述。以下将通过图9、图10A至图10B以及图11进一步说明本实施例的基板结构的制作方法的后续步骤。需说明的是，本实施例的第一介电材料层31a以及第二介电材料层31b与前述实施例的第一介电材料层21a以及第二介电材料层21b相同。
于步骤915中，如图10A所示，形成一第三介电材料层31c，使其包覆第二导线层17以及第二导电柱层，并露出第二导电柱层的一端。其中，第二导电柱层具有数个导电柱19A、19B；且第二导电柱层的导电柱19A为┴型导电柱；第二导电柱层的导电柱19B为口型导电柱。
于步骤917中，蚀刻第三介电材料层31c，形成如图10B所绘示的介电材料层31。其中，第二导电柱层的导电柱19A嵌设于第三介电材料层31c内，且第二导电柱层的导电柱19B部份地嵌设于第三介电材料层31c内。需说明的是，于步骤917中，蚀刻第三介电材料层31c’亦可形成如图11所绘示的介电材料层41。其中，第二导电柱层的导电柱19A、19B部份地嵌设于介电材料层41内，且第二导电柱层的导电柱19B部份地嵌设于介电材料层41内。
最后，于步骤919中，移除承载板61，以形成如图3绘示的基板结构3或如图4绘示的基板结构4。
此外，于上述形成第一介电材料层11a、21a、31a、第二介电材料层11b、21b、31b或第三介电材料层11c、21c、31c、31c’的步骤中，更包含如图12绘示的步骤。首先，于步骤1201中，提供一铸模化合物。其中，铸模化合物可为酚醛基树脂、环氧基树脂、硅基树脂或其它适当的铸模化合物。于步骤1203中，加热铸模化合物至一液体状态。接着，于步骤1205中，注入呈现该液体状态的铸模化合物，使呈现该液体状态的铸模化合物包覆第一导线层13、第一导电柱层15、第二导线层17或第二导电柱层。最后，于步骤1207中，固化呈现液体状态的铸模化合物以形成一铸模化合物层。
综上所述，本发明的基板结构及其制作方法是利用较简易的制作流程形成不同型态的导电柱，并以这些导电柱作为层架支撑，进而取代传统的多层堆叠式封装架构。据此，本发明的基板结构及其制作方法可缩小多层堆叠式封装架构的厚度，同时增加刚性与散热性，并兼具高良率。如此一来，将可缩短基板结构的加工时间并大幅降低制作成本。
上述的实施例仅用来例举本发明的实施态样，以及阐释本发明的技术特征，并非用来限制本发明的保护范畴。任何熟悉此技术者可轻易完成的改变或均等性的安排均属于本发明所主张的范围，本发明的权利保护范围应以权利要求的范围为准。

Claims (9)

1.一种多层堆叠式封装基板结构，其特征在于，包含：
一第一介电材料层；
一第二介电材料层，叠设于该第一介电材料层；
一第一导线层，嵌设于该第一介电材料层与该第二介电材料层内；
一第二导线层，设置于该第二介电材料层上；
一第一导电柱层，嵌设于该第二介电材料层内并设置于该第一导线层以及该第二导线层之间，具有至少一第一导电柱；以及
一第二导电柱层，接触于该第二导线层上，具有多个第二导电柱，并且部分的这些第二导电柱的高度是不同的，其中，较高的第二导电柱包括┴型导电柱，较低的第二导电柱包括口型导电柱；
其中，该第一导线层以及该第二导线层借助该至少一第一导电柱电性连接。
2.如权利要求1所述的多层堆叠式封装基板结构，其特征在于，还包括一设置于该第二介电材料层上的第三介电材料层，其中，该第二导线层嵌设于该第三介电材料层内，该第三介电材料层的中央处的上表面向下凹陷，使得高度较低的这些第二导电柱部份地嵌设于该第三介电材料层内且部分地外露于该第三介电材料层，该第三介电材料层的中央处的上表面与高度较低的这些第二导电柱的结合处呈弧形。
3.如权利要求2所述的多层堆叠式封装基板结构，其特征在于，其中，该第三介电材料层的中央处两侧的上表面向上提升，使得高度较高的这些第二导电柱嵌设于该第三介电材料层内。
4.如权利要求1所述的多层堆叠式封装基板结构，其特征在于，其中，该第一介电材料层或该第二介电材料层为一铸模化合物（Molding Compound）层，该铸模化合物层具有酚醛基树脂（Novolac-based Resin）、环氧基树脂（Epoxy-based Resin）以及硅基树脂（Silicone-based Resin）其中之一。
5.一种多层堆叠式封装基板结构的制作方法，其特征在于，包含下列步骤：
提供一承载板，其具有一表面；
形成一第一介电材料层于该承载板的表面；
形成一第一导线层于该第一介电材料层上；
形成一第一导电柱层于该第一导线层上；
形成一第二介电材料层，使其包覆该第一导线层以及该第一导电柱层，并露出该第一导电柱层的一端；
形成一第二导线层于露出的该第一导电柱层的一端上与该第二介电材料层上；
形成一第二导电柱层接触于该第二导线层上，其具有多个第二导电柱，并且部分的这些第二导电柱的高度是不同的；以及
移除该承载板；
其中，这些第二导电柱包含┴型导电柱。
6.如权利要求5所述的多层堆叠式封装基板结构的制作方法，其特征在于，更包含下列步骤：
形成一第三介电材料层，使其包覆该第二导线层以及该第二导电柱层，并露出该第二导电柱层的一端，其中，该第三介电材料层的中央处的上表面向下凹陷，使得高度较低的这些第二导电柱部分地嵌设于该第三介电材料层内且部分地外露于该第三介电材料层，该第三介电材料层的中央处的上表面与高度较低的这些第二导电柱的结合处呈弧形。
7.如权利要求5所述的多层堆叠式封装基板结构的制作方法，其特征在于，其中，形成该第一介电材料层及该第二介电材料层的步骤更包含下列步骤：
提供一铸模化合物；
加热该铸模化合物至一液体状态；
注入呈现该液体状态的铸模化合物，使呈现该液体状态的铸模化合物包覆该第一导线层、该第一导电柱层、该第二导线层以及该第二导电柱层其中之一；以及
固化呈现该液体状态的铸模化合物以形成一铸模化合物层。
8.如权利要求7所述的多层堆叠式封装基板结构的制作方法，其特征在于，其中，该铸模化合物层具有酚醛基树脂、环氧基树脂以及硅基树脂其中之一。
9.如权利要求5所述的多层堆叠式封装基板结构的制作方法，其特征在于，其中，形成该第一介电材料层于该承载板的表面的步骤是应用一真空压合制程将该介电材料层压合于该承载板的表面。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111092023B (zh) * 2018-10-23 2021-10-19 碁鼎科技秦皇岛有限公司 封装基板及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0768712A2 (en) * 1995-10-13 1997-04-16 Meiko Electronics Co., Ltd. Bump-type contact head for a circuit board and semiconductor module using the same
CN101989592A (zh) * 2009-07-30 2011-03-23 全懋精密科技股份有限公司 封装基板与其制法及基材
CN203553151U (zh) * 2013-11-01 2014-04-16 欣兴电子股份有限公司 封装基板
CN104254190A (zh) * 2013-06-26 2014-12-31 宏启胜精密电子(秦皇岛)有限公司 电路板及其制作方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60180197A (ja) * 1984-02-27 1985-09-13 宇部興産株式会社 多層プリント配線板の製造方法
DE69416200T2 (de) * 1993-06-16 1999-06-02 Nitto Denko Corp Sondenkonstruktion
JP3889856B2 (ja) * 1997-06-30 2007-03-07 松下電器産業株式会社 突起電極付きプリント配線基板の製造方法
DE10136743B4 (de) * 2001-07-27 2013-02-14 Epcos Ag Verfahren zur hermetischen Verkapselung eines Bauelementes
TWI312166B (en) * 2001-09-28 2009-07-11 Toppan Printing Co Ltd Multi-layer circuit board, integrated circuit package, and manufacturing method for multi-layer circuit board
KR100975258B1 (ko) * 2002-02-22 2010-08-11 가부시키가이샤후지쿠라 다층 배선 기판, 다층 배선 기판용 기재, 프린트 배선기판 및 그 제조 방법
TWI234210B (en) * 2002-12-03 2005-06-11 Sanyo Electric Co Semiconductor module and manufacturing method thereof as well as wiring member of thin sheet
JP4203435B2 (ja) * 2003-05-16 2009-01-07 日本特殊陶業株式会社 多層樹脂配線基板
JP2005026313A (ja) * 2003-06-30 2005-01-27 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP3897006B2 (ja) * 2003-07-30 2007-03-22 セイコーエプソン株式会社 多層配線の形成方法
CN100524734C (zh) * 2003-09-09 2009-08-05 三洋电机株式会社 含有电路元件和绝缘膜的半导体模块及其制造方法以及其应用
JP4387231B2 (ja) * 2004-03-31 2009-12-16 新光電気工業株式会社 キャパシタ実装配線基板及びその製造方法
JP4361826B2 (ja) * 2004-04-20 2009-11-11 新光電気工業株式会社 半導体装置
JP4541753B2 (ja) * 2004-05-10 2010-09-08 新光電気工業株式会社 電子部品実装構造の製造方法
JP2005327984A (ja) * 2004-05-17 2005-11-24 Shinko Electric Ind Co Ltd 電子部品及び電子部品実装構造の製造方法
JP2005347424A (ja) * 2004-06-01 2005-12-15 Fuji Photo Film Co Ltd 多層配線板及びその製造方法
JP2006049804A (ja) * 2004-07-07 2006-02-16 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP4551730B2 (ja) * 2004-10-15 2010-09-29 イビデン株式会社 多層コア基板及びその製造方法
US7640655B2 (en) * 2005-09-13 2010-01-05 Shinko Electric Industries Co., Ltd. Electronic component embedded board and its manufacturing method
US8072059B2 (en) * 2006-04-19 2011-12-06 Stats Chippac, Ltd. Semiconductor device and method of forming UBM fixed relative to interconnect structure for alignment of semiconductor die
TWI295842B (en) * 2006-04-19 2008-04-11 Phoenix Prec Technology Corp A method for manufacturing a coreless package substrate
TWI407870B (zh) * 2006-04-25 2013-09-01 Ngk Spark Plug Co 配線基板之製造方法
JP4791244B2 (ja) * 2006-05-11 2011-10-12 新光電気工業株式会社 電子部品内蔵基板及びその製造方法
WO2008143099A1 (ja) * 2007-05-17 2008-11-27 Fujikura Ltd. 積層配線基板及びその製造方法
JP5094323B2 (ja) * 2007-10-15 2012-12-12 新光電気工業株式会社 配線基板の製造方法
JP4907500B2 (ja) * 2007-11-20 2012-03-28 新光電気工業株式会社 導電性バンプの形成方法
TWI355061B (en) * 2007-12-06 2011-12-21 Nanya Technology Corp Stacked-type chip package structure and fabricatio
TWI354356B (en) 2008-04-11 2011-12-11 Unimicron Technology Corp Multilayer package substrate and method for fabric
TW200948227A (en) * 2008-05-08 2009-11-16 Subtron Technology Co Ltd Fabricating process for substrate with embedded passive component
TWI389276B (zh) 2009-04-20 2013-03-11 Unimicron Technology Corp 封裝基板結構及其製法
US8161637B2 (en) * 2009-07-24 2012-04-24 Ibiden Co., Ltd. Manufacturing method for printed wiring board
TWI451549B (zh) * 2010-11-12 2014-09-01 Unimicron Technology Corp 嵌埋半導體元件之封裝結構及其製法
JP5855905B2 (ja) * 2010-12-16 2016-02-09 日本特殊陶業株式会社 多層配線基板及びその製造方法
US20120261689A1 (en) * 2011-04-13 2012-10-18 Bernd Karl Appelt Semiconductor device packages and related methods
US9142502B2 (en) * 2011-08-31 2015-09-22 Zhiwei Gong Semiconductor device packaging having pre-encapsulation through via formation using drop-in signal conduits
KR101255954B1 (ko) * 2011-12-22 2013-04-23 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
TWM433634U (en) 2012-03-23 2012-07-11 Unimicron Technology Corp Semiconductor substrate
TWI474417B (zh) 2014-06-16 2015-02-21 Phoenix Pioneer Technology Co Ltd 封裝方法
CN105722299B (zh) * 2014-12-03 2018-08-31 恒劲科技股份有限公司 中介基板及其制法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0768712A2 (en) * 1995-10-13 1997-04-16 Meiko Electronics Co., Ltd. Bump-type contact head for a circuit board and semiconductor module using the same
CN101989592A (zh) * 2009-07-30 2011-03-23 全懋精密科技股份有限公司 封装基板与其制法及基材
CN104254190A (zh) * 2013-06-26 2014-12-31 宏启胜精密电子(秦皇岛)有限公司 电路板及其制作方法
CN203553151U (zh) * 2013-11-01 2014-04-16 欣兴电子股份有限公司 封装基板

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