JP4791244B2 - 電子部品内蔵基板及びその製造方法 - Google Patents

電子部品内蔵基板及びその製造方法 Download PDF

Info

Publication number
JP4791244B2
JP4791244B2 JP2006132497A JP2006132497A JP4791244B2 JP 4791244 B2 JP4791244 B2 JP 4791244B2 JP 2006132497 A JP2006132497 A JP 2006132497A JP 2006132497 A JP2006132497 A JP 2006132497A JP 4791244 B2 JP4791244 B2 JP 4791244B2
Authority
JP
Japan
Prior art keywords
layer
conductive ball
insulating layer
electronic component
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006132497A
Other languages
English (en)
Other versions
JP2007305774A (ja
Inventor
淳 大井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2006132497A priority Critical patent/JP4791244B2/ja
Priority to EP07107196.3A priority patent/EP1868422B1/en
Priority to US11/797,552 priority patent/US7678681B2/en
Publication of JP2007305774A publication Critical patent/JP2007305774A/ja
Application granted granted Critical
Publication of JP4791244B2 publication Critical patent/JP4791244B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4046Through-connections; Vertical interconnect access [VIA] connections using auxiliary conductive elements, e.g. metallic spheres, eyelets, pieces of wire
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203Fillers and particles
    • H05K2201/0206Materials
    • H05K2201/0221Insulating particles having an electrically conductive coating
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/096Vertically aligned vias, holes or stacked vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227Other objects, e.g. metallic pieces
    • H05K2201/10234Metallic balls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は電子部品内蔵基板及びその製造方法に係り、さらに詳しくは、電子部品が絶縁層に埋設された状態で基板上に実装された構造の電子部品内蔵基板及びその製造方法に関する。
従来、電子部品が絶縁層に埋設された状態で基板上に実装された構造の電子部品内蔵基板がある。図1に示すように、従来技術の電子部品内蔵基板では、コア基板100にそれを貫通するスルーホール100xが設けられており、スルーホール100xの内面にスルーホールめっき層110が形成されている。スルーホール100xの孔には樹脂130が充填されている。コア基板100の両面側には第1配線層120がそれぞれ形成されており、両面側の第1配線層120はスルーホールめっき層110を介して相互接続されている。
また、コア基板100の上面側の第1配線層120上に半導体チップ200がその接続電極200aが上側になった状態で実装されている。半導体チップ200の周りには第1絶縁層140及び第2絶縁層160が形成され、半導体チップ200が第1絶縁層140及び第2絶縁層160に埋設された状態となっている。第1、第2絶縁層140,160には第1配線層120に到達する深さの第1ビアホールV1が形成されている。さらに、第2絶縁層160には半導体チップ200の接続電極200aに到達する深さの第2ビアホールV2が形成されている。そして、第1ビアホールV1を介して第1配線層120に接続されると共に、第2ビアホールV2を介して半導体チップ200の接続電極200aに接続される第2配線層180が第2絶縁層160の上に形成されている。
また、コア基板100の下面側の第1配線層120の上には同様に第1、第2絶縁層140,160が形成されており、それらには第1配線層120に到達する深さの第1ビアホールV1が形成されている。さらに、第1ビアホールV1を介して第1配線層120に接続される第2配線層180が第2絶縁層160の上に形成されている。
また、コア基板100の両面側の第2配線層180上には、第3ビアホールV3が設けられた第3絶縁層210がそれぞれ形成されており、第3ビアホールV3を介して第2配線層180に接続される第3配線層220がそれぞれ形成されている。さらに、コア基板100の両面側の第3配線層220の上には、第3配線層220の接続部上に開口部240xが設けられたソルダレジスト膜240がそれぞれ形成されている。
このような電子部品が絶縁層に埋設された状態で基板上に実装された構造の電子部品内蔵基板は、例えば特許文献1に記載されている。
なお、特許文献2には、コア基板のスルーホールに銅球を挿入してビアを形成し、そのようなコア基板を複数接合することによりビア間が導通する複層コア基板を製造することが記載されている。
特開2005−327984号公報 特開2002−314245号公報
上記した従来技術の電子部品内蔵基板では、半導体チップ200を埋め込む第1、第2絶縁層140,160は、半導体チップ200を十分に埋め込む膜厚で形成する必要があるので、半導体チップを埋め込まない通常の層間絶縁層(図1では第3絶縁層210)の膜厚よりもかなり厚く(2倍以上)設定する必要がある。
このため、半導体チップ200が埋設される第1、第2絶縁層140,160に形成される、第1配線層120に到達する第1ビアホールV1は通常の層間絶縁層に形成されるビアホールよりも深くかつその径も大きくなってしまう。
このため、上記した図1において、現実的には、容積(径及び深さ)がかなり大きな第1ビアホールV1に電解めっきで金属を完全に充填することはコスト面からいっても極めて困難であり、そのような第1ビアホールV1では内壁に金属層が形成されるだけで内部には孔が残存してしまうことが多い。
第1ビアホールV1の内部に孔が存在するとその直上にビアホールを配置することは困難である。従って、図1に示すように、第1ビアホールV1内から横方向に延在する第2配線層180の上に第3ビアホールV3をずらして配置する必要があるので、高密度な多層配線を形成するためのスタックビア構造を採用できないという問題がある。
本発明は以上の課題を鑑みて創作されたものであり、電子部品が埋設される厚膜の絶縁層に設けられるビアホールに容易に導電体を埋め込んで層間接続できる構造の電子部品内蔵基板及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明は電子部品内蔵基板に係り、第1配線層を備えた被実装体と、前記被実装体の上に実装された電子部品と、前記電子部品を埋設する絶縁層と、前記絶縁層を貫通して配置され、前記第1配線層に電気的に接続された導電性ボールと、前記絶縁層の上に形成され、前記導電性ボールに電気的に接続された第2配線層とを有し、前記導電性ボールの下部は、はんだを介して前記第1配線層に電気的に接続され、前記導電性ボールの上部は、前記第2配線層に直接電気的に接続されていることを特徴とする。
本発明では、第1配線層を備えた被実装体(配線基板)の上に電子部品が実装され、電子部品が絶縁層の中に埋設されている。そして、第1配線層に接続される導電性ボールが絶縁層を貫通して配置されており、絶縁層の上に導電性ボールに接続される第2配線層が形成されている。このようにして、第1配線層と第2配線層とが絶縁層に配置された導電性ボールを介して層間接続されている。
前述したように、電子部品を埋設する絶縁層は比較的厚膜となるので、それに設けられるビアホールの容積が大きくなり、電解めっきでビアホールに金属を完全に埋め込むことは困難を極める。しかしながら、本発明では、絶縁層のビアホールに導電性ボールを挿入して配置することにより、容積が大きなビアホールであっても極めて容易に導電体を埋め込んで層間接続を行うことができる。
このように、ビアホールが導電性ボールによって埋め込まれて平坦化されるので、ビアホールの直上に上側ビアホールを配置するスタックビア構造を採用することができるようになり、高密度な多層配線を構築することができる。
なお、前述した特許文献2には、コア基板のスルーホールに銅球を挿入することが記載されているものの、電子部品を埋設する厚膜の絶縁層の中に導電性ボールを配置して層間接続することは何ら考慮されておらず、本発明の構成を示唆するものではない。
上記した発明において、導電性ボールの下部は、はんだを介して第1配線層に電気的に接続され、導電性ボールの上部は、第2配線層に直接電気的に接続されている。
また、上記した発明において、導電性ボールは、銅ボールとそれを被覆する被覆部とにより構成され、導電性ボールの上部の前記被覆部が部分的に除去されており、銅ボールに第2配線層が接続されている。
また、上記した発明において、導電性ボールの中心部に樹脂体が充填されていてもよい。この態様の場合は、導電性ボールが弾性をもって柔らかくなるので、外部応力を吸収することができ、層間接続の信頼性を向上させることができる。
以上説明したように、本発明では、電子部品を埋設する絶縁層の中に導電性ボールを配置して層間接続を行うので、容積の大きなビアホールであっても導電性ボールを挿入して容易に埋め込むことができるので、スタックビア構造を容易に形成することができる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
(第1の実施の形態)
図2〜図4は本発明の第1実施形態の電子部品内蔵基板の製造方法を示す断面図、図5は同じく電子部品内蔵基板を示す断面図である。本発明の第1実施形態の電子部品内蔵基板の製造方法は、まず、図2(a)に示すような配線基板からなる被実装体5を用意する。被実装体5では、ガラスエポキシ樹脂などの絶縁性のコア基板10にそれを貫通するスルーホール10xが設けられており、スルーホール10xの内面にはスルーホールめっき層11が形成されている。スルーホール10xの内部の孔には樹脂9が充填されている。さらに、コア基板10の両面側にはスルーホールめっき層11を介して相互接続された第1配線層12がそれぞれ形成されている。
次いで、そのような被実装体5の上面側に電子部品を実装する。図2(b)の例では、電子部品として、第1半導体チップ41、第2半導体チップ42、キャパシタ部品43が実装される。第1半導体チップ41はそのバンプ41aが第1配線層12にフリップチップ接続されて実装される。また、第2半導体チップ42はその接続電極42aが上側になった状態(フェイスアップ)で第1配線層12上に固着されて実装される。また、キャパシタ部品43は、両端に設けられた一対の電極43aが水平方向に配置されるようにして電極43aが第1配線層12に接続されて実装される。
次いで、図2(c)に示すように、第1半導体チップ41の下側の隙間にアンダーフィル樹脂(不図示)を充填した後に、第1、第2半導体チップ41,42及びキャパシタ部品43の上に樹脂フィルムを貼着するなどして埋込絶縁層22を形成する。これにより、第1、第2半導体チップ41,42及びキャパシタ部品43は埋込絶縁層22の中に埋設される。図2(c)の例では、第2半導体チップ42の接続電極42a及びキャパシタ部品43の電極43aの上面が露出するように埋込絶縁層22が形成される。埋込絶縁層22は、電子部品を部分的に埋め込む膜厚であってもよいし、完全に埋め込む膜厚であってもよい。さらに、被実装体5の下面側の第1配線層12の上にも同様な埋込絶縁層22が形成される。なお、被実装体5の下面側にも電子部品を実装し、電子部品を埋込絶縁層22で埋め込んでもよい。
続いて、図2(d)に示すように、被実装体5の両面側の埋込絶縁層22をレーザなどで加工することにより、第1配線層12に到達する深さの第1ビアホールV1をそれぞれ形成する。その後に、第1ビアホールV1がデスミア処理によってそれぞれ洗浄される。
次いで、図3(a)に示すように、被実装体5の両面側において、第1ビアホールV1内の第1配線層12の部分に、電解めっきなどでニッケル(Ni)層13a及びはんだ層13bを順次形成して接続部13を得る。
そして、図3(b)に示すようなボール部30xとその外面を被覆する被覆部30yとにより構成される導電性ボール30を用意する。導電性ボール30には各種の構造のものがあり、図6〜図8には第1〜第6の導電性ボール31〜36が例示されている。図6(a)に示すように、第1の導電性ボール31は、銅ボール30aがニッケル層30b及び金層30cで被覆された構造からなる。また、図6(b)に示すように、第2の導電性ボール32は、図6(a)の第1の導電性ボール31の銅ボール30aの中心部に樹脂体30zが充填されたものである。
また、図7(a)に示すように、第3の導電性ボール33は、銅ボール30aが金層30cで被覆されて構成される。さらに、図7(b)に示すように、第4の導電性ボール34は、図7(a)の第3の導電性ボール33の銅ボール30aの中心部に樹脂体30zが充填されたものである。
また、図8(a)に示すように、第5の導電性ボール35は、銅ボール30aがニッケル層30b及びはんだ層30dによって被覆されて構成される。さらに、図8(b)に示すように、第6の導電性ボール36は、図8(a)の第5の導電性ボール35の銅ボール30aの中心部に樹脂体30zが充填されたものである。
例えば、導電性ボール30の外径は50〜300μmであり、銅ボール30aを被覆するニッケル層30bの厚みは3〜4μm、金層30cの厚みは0.1μm程度、はんだ層30dの厚みは10μm程度である。
図3(b)に戻って説明すると、そのような構造の導電性ボール30を振込器によって被実装体5の上面側の第1ビアホールV1内にそれぞれ挿入して配置する。このとき、導電性ボール30は、第1絶縁層22の上面から突き出る突出部Pをもった状態で第1ビアホールV1内に配置される。さらに、リフロー加熱することにより、はんだを溶融させて導電性ボール30を第1ビアホールV1内の接続部13に接合する。導電性ボール30として、最外面に金層30cが被覆された第1〜第4の導電性ボール31〜34を使用する場合は、接続部13のはんだ層13bがリフローして第1〜第4の導電性ボール31〜34の金層30cに接合されて電気的に接続される。
また、導電性ボール30として、最外面にはんだ層30dが被覆された第5、第6の導電性ボール35,36を使用する場合は、接続部13のはんだ層13bと第5又は第6の導電性ボール35,36のはんだ層30dがリフローして接合されて電気的に接続される。
さらに、被実装体5の下面側の第1ビアホールV1にも同様に導電性ボール30を挿入して配置した後に、リフロー加熱することにより導電性ボール30bを第1ビアホールV1内の接続部13に接合する。
このようにして、被実装体5の両面側の第1ビアホールV1内に導電性ボール30がそれぞれ挿入されて第1配線層12の接続部13に接合される。
次いで、図3(c)に示すように、被実装体5の両面側の導電性ボール30及び埋込絶縁層22の上に、樹脂フィルムを貼着するなどして導電性ボール30の突出部Pを被覆して埋め込む被覆絶縁層24をそれぞれ形成する。これにより、第1ビアホールV1と導電性ボール30との間に隙間がある場合であっても樹脂で隙間なく埋め込まれる共に、第2半導体チップ42及びキャパシタ部品43が埋込絶縁層22と被覆絶縁層24の中に完全に埋設される。
さらに、図4(a)に示すように、被実装体5の両面側の被覆絶縁層24を導電性ボール30の上部が露出するまでバフ研磨などによってそれぞれ研磨する。このとき、導電性ボール30の上部の被覆部30yが研磨によって除去されてボール部30xが露出した状態となる。例えば、前述した第1、第2の導電性ボール31,32を使用する場合は、外面に被覆された金層30c、ニッケル層30bが研磨によって除去されて銅ボール30aが露出した状態となる。また、第3〜第6の導電性ボール33〜36を使用する場合も、同様に、外面に被覆された金層30cやはんだ層30d及びニッケル層30bが除去されて銅ボール30aが露出する。
以上により、埋込絶縁層22及び被覆絶縁層24によって第1、第2半導体チップ41,42及びキャパシタ部品43を埋設する第1層間絶縁層25が構成される。このとき、埋込絶縁層22に設けられた第1ビアホールV1が導電性ボール30の突出部Pに沿って上側に延びることによって第1層間絶縁層25に第1ビアホールV1が形成されたことになり、第1層間絶縁層25の第1ビアホールV1の中に導電性ボール30が配置された状態となる。
このようにして、導電性ボール30が第1層間絶縁層25の第1ビアホールV1にボイドが発生することなく埋め込まれて層間接続が行われる。このような手法を採用することにより、電子部品を埋設する第1層間絶縁層25が厚膜になって第1ビアホールV1の容積(径及び深さ)が大きくなる場合であっても、第1ビアホールV1に導電性ボール30を挿入することによって極めて短手番で容易に層間接続を行うことができる。
なお、電子部品を完全に埋設する膜厚の埋込絶縁層22を形成し、第1ビアホールV1を形成した後に、第1ビアホールV1の容積に対応する導電性ボール30を挿入することにより、被覆絶縁層24を省略することも可能である。
続いて、図4(b)に示すように、被実装体5の上面側の第1層間絶縁層25をレーザなどで加工することにより、第2半導体チップ42の接続電極42aに到達する深さの第2ビアホールV2を形成する。
さらに、図4(c)に示すように、セミアディティブ法などにより、被実装体5の上面側において、導電性ボール30の上部(銅ボール30aの露出部)に接続される第2配線層14を第1層間絶縁層25の上に形成する。このときに同時に、第2ビアホールV2を介して第2半導体チップ42の接続電極42aに接続される第2配線層14が第1層間絶縁層25の上に形成される。第2配線層14は銅単層から形成してもよいし、ニッケル(Ni)層、クロム(Cr)層又はチタン(Ti)層、もしくはそれらの積層膜からなる下地層の上に銅層を形成して構成してもよい。
つまり、第2配線層14が銅単層から形成される場合は、導電性ボール30の上部(銅ボール30aの露出部)と第2配線層14とがはんだを介すことなく銅と銅の接合によって低抵抗で電気的に接続される。また、第2配線層14が上記した下地層の上に銅層が形成されて構成される場合は、導電性ボール30の上部(銅ボール40aの露出部)と第2配線層14とがはんだを介すことなく銅と下地層(Ni、Cr又はTiなど)との接合によって低抵抗で電気的に接続される。
導電性ボール30の上部と第2配線層14とは、比抵抗が比較的高く機械強度が弱いはんだを介さずに接続することが好ましい。本実施形態では、被覆部30yの最外面がはんだ層30dからなる導電性ボール30を使用する場合であっても、導電性ボール30の上部の被覆部30yは被覆絶縁層24の研磨時に除去される。このため、導電性ボール30の上部(銅ボール30aの露出部)とその上に配置される第2配線層14とがはんだを介さずに電気接続されるので、電気接続の信頼性を向上させることができる。このようにして、第1配線層12と第2配線層14とが銅を主材料とする導電性ボール30を介して低抵抗で信頼性よく層間接続される。
なお、好適な導電性ボール30の金属材料及びその接合方法を説明したが、その他にも各種の導電材料からなる導電性ボールを使用できる。
また、導電性ボール30として、銅ボール30aの中心部に樹脂30zが充填されているもの(図6(b)、図7(b)、図8(b))を使用する場合は、弾性を有する樹脂50zによって外部応力を吸収することができる。これにより、外部から応力がかかる場合であっても、導電性ボール30やその周りの第1層間絶縁層25などにクラックが発生することが防止され、層間接続の信頼性を向上させることができる。
また、上記した例では、第1ビアホールV1に一つの導電性ボール30を配置して層間接続を行ったが、第1ビアホールV1の中に複数の導電性ボール30を配置して層間接続を行うようにしてもよい。
次いで、被実装体5の下面側の第1層間絶縁層25の上にも導電性ボール30に接続される第2配線層14が形成される。続いて、図5に示すように、被実装体5上の両面側の第2配線層14の上に第2層間絶縁層27(上側絶縁層)をそれぞれ形成した後に、第2層間絶縁層27をレーザなどで加工することにより、導電性ボール30上の第2配線層14に到達する深さの第3ビアホールV3(上側ビアホール)をそれぞれ形成する。本実施形態では、第1層間絶縁層25の第1ビアホールV1に導電性ボール30が埋め込まれて平坦化されているので、導電性ボール30の直上の第2配線層14の部分に第3ビアホールV3を配置してスタックビア構造を容易に形成することができる。
次いで、同じく図5に示すように、被実装体5上の両面側の第2層間絶縁層27の上に、第3ビアホールV3を介して第2配線層14に接続される第3配線層16をそれぞれ形成する。さらに、被実装体5上の両面側の第3配線層16上に開口部28xが設けられたソルダレジスト膜28をそれぞれ形成する。その後に、ソルダレジスト膜28の開口部28x内の第3配線層16の部分にNi/Auめっきが施されて接続部(不図示)が形成される。
以上により、第1実施形態の電子部品内蔵基板1が得られる。
図5に示すように、本発明の第1実施形態の電子部品内蔵基板1では、コア基板10の両面側に相互接続された第1配線層12がそれぞれ設けられた構造の被実装体5の上面側に、第1、第2半導体チップ41,42とキャパシタ部品43が実装されている。第1半導体チップ41はそのバンプ41aが第1配線層12にフリップチップ実装されている。第2半導体チップ42はその接続電極42aが上側を向いた状態で第1配線層12に固着されている。また、キャパシタ部品43はその両端の電極43aが第1配線層12に接続されて実装されている。
第1、第2半導体チップ41,42及びキャパシタ部品43は、埋込絶縁層22及び被覆絶縁層24から構成される第1層間絶縁層25の中に埋設されている。第1配線層12上の第1層間絶縁層25の部分に第1ビアホールV1が形成されており、第1ビアホールV1内の第1配線層12の部分にはNi層13a及びはんだ層13bからなる接続部13が設けられている。
そして、ボール部30xと被覆部30yから構成される導電性ボール30が第1ビアホールV1内に挿入されて配置されており、導電性ボール30の被覆部30yが接続部13に接合されている。
導電性ボール30として、前述した第1〜第6の導電性ボール31〜36(図6〜図8)が使用され、導電性ボール30の被覆部30yの最外面(金層30c又ははんだ層30d)が接続部13のはんだ層13bに接合されている。
導電性ボール30の上部は、第1層間絶縁層25を構成する被覆絶縁層24を研磨する際にその被覆部30yが同時に除去されてボール部30x(銅ボール)が露出した状態となっている。第1層間絶縁層25の上には導電性ボール30のボール部30xに接続された第2配線層14が形成されており、第2配線層14が導電性ボール30を介して第1配線層12に接続されている。
このようにして、第1配線層12と第2配線層14とは第1層間絶縁層25を貫通して配置された導電性ボール30を介して層間接続されている。
第2配線層14は、銅単層、あるいは、ニッケル(Ni)層、クロム(Cr)層又はチタン(Ti)層、もしくはそれらの積層膜からなる下地層の上に銅層が形成されて構成される。これにより、導電性ボール30の上部と第2配線層14とは、銅と銅の接合、又は銅と下地層との接合によって電気接続される。本実施形態では、導電性ボール30の上部と第2配線層14とは、はんだを介さないで接合されるので、コンタクト抵抗や機械強度を改善することができ、電気接続の信頼性を向上させることができる。
また、第1層間絶縁層25には、第2半導体チップ42の接続電極42aに到達する深さの第2ビアホールV2が形成されており、第2ビアホールV2を介して第2半導体チップ42の接続電極42aに接続される第2配線層14が第1層間絶縁層25の上に形成されている。
また、同様に、被実装体5の下面側においても、第1配線層12と第2配線層14とが第1層間絶縁層25を貫通して配置された導電性ボール30によって層間接続されている。
さらに、被実装体5の両面側の第2配線層14の上には、導電性ボール30の直上の第2配線層14の部分上に第3ビアホールV3が設けられた第2層間絶縁層27がそれぞれ形成されている。そして、第3ビアホールV3を介して第2配線層14に接続される第3配線層16が第2層間配線層27の上にそれぞれ形成されている。
また、被実装体5の両面側の第3配線層16の部分に開口部28xが設けられたソルダレジスト膜28がそれぞれ形成され、その開口部28x内の第3配線層16の部分にニッケル/金めっきからなる接続部(不図示)がそれぞれ設けられている。
本実施形態の電子部品内蔵基板1では、電子部品が埋設される比較的厚膜の第1層間絶縁層25に導電性ボール30を貫通させて配置することにより層間接続を行っている。これにより、第1ビアホールV1の容積が大きくなる場合であっても、電解めっきで金属を充填する方法と違って、極めて簡易な工程で第1ビアホールV1に導電体を充填して平坦化することができる。従って、第1ビアホールV1(導電性ボール30)の直上に第3ビアホールV3を配置するスタックビア構造を容易に形成できるようになる。
また、銅を主材料とする導電性ボール30によって層間接続を行うので、低抵抗のビアを構成することができる。しかも、ビアホールにはんだペーストを充填する方法に比較して、外部応力によるクラックが発生しにくく、層間接続の信頼性を向上させることができる。さらには、中心部に樹脂30zが充填された導電性ボール30を使用することにより、外部応力がかかる場合であっても応力を吸収することができ、層間接続の信頼性をさらに向上させることも可能である。
なお、電子部品が埋設されない層間絶縁層にも導電性ボールを配置して層間接続するようにしてもよい。
(第2の実施の形態)
図9は本発明の第2実施形態の電子部品内蔵基板の製造方法を示す断面図、図10は同じく電子部品内蔵基板を示す断面図である。第2実施形態が第1実施形態と異なる点は、導電性ボールが配置される第1ビアホールの底部の接続部の材料が異なることにあるので、第1実施形態と同一工程については詳しい説明を省略する。
図9(a)に示すように、まず、第1実施形態の図2(d)と同一の第1ビアホールV1が設けられた構造体を用意した後に、被実装体5の両面側の第1ビアホールV1内の第1配線層12の部分にニッケル(Ni)層13a及び金(Au)層13cを順次形成して接続部13を得る。第2実施形態では、第1実施形態の接続部13のはんだ層13bの代わりに金層13cが使用される。
そして、図9(b)に示すように、第1実施形態と同様に被実装体5の両面側の第1ビアホールV1に導電性ボール30を挿入して配置する。第2実施形態では、前述した図6〜図8の第1〜第6の導電性ボール31〜36のうちの最外面がはんだ層30dからなる第5又は第6の導電性ボール35,36が使用される。
さらに、リフロー加熱によって、導電性ボール30のはんだ層30dを溶融させることにより、導電性ボール30と第1ビアホールV1の底部の接続部13の金層13cとを接合する。このようにして、第2実施形態では、導電性ボール30の下部が第1ビアホールV1の接続部13にはんだ接合によって接続される。
次いで、図10に示すように、第1実施形態の図3(c)から図5の工程を遂行することにより、図5と同一構造の電子部品内蔵基板1aを得る。図10において、第1ビアホールV1内の接続部13の材料以外の要素は第1実施形態の図5と同一であるのでその詳しい説明を省略する。
第2実施形態は第1実施形態と同様な効果を奏する。
図1は従来技術の電子部品内蔵基板を示す断面図である。 図2(a)〜(d)は本発明の第1実施形態の電子部品内蔵基板の製造方法を示す断面図(その1)である。 図3(a)〜(c)は本発明の第1実施形態の電子部品内蔵基板の製造方法を示す断面図(その2)である。 図4(a)〜(c)は本発明の第1実施形態の電子部品内蔵基板の製造方法を示す断面図(その3)である。 図5は本発明の第1実施形態の電子部品内蔵基板を示す断面図である。 図6(a)及び(b)は本発明の実施形態の電子部品内蔵基板に使用される第1、第2の導電性ボールを示す断面図である。 図7(a)及び(b)は本発明の実施形態の電子部品内蔵基板に使用される第3、第4の導電性ボールを示す断面図である。 図8(a)及び(b)は本発明の実施形態の電子部品内蔵基板に使用される第5、第6の導電性ボールを示す断面図である。 図9(a)及び(b)は本発明の第2実施形態の電子部品内蔵基板の製造方法を示す断面図である。 図10は本発明の第2実施形態の電子部品内蔵基板を示す断面図である。
符号の説明
1,1a…電子部品内蔵基板、5…被実装体、9…樹脂、10…コア基板、10x…スルーホール、11…スルーホールめっき層、12…第1配線層、13…接続部、13a,30b…ニッケル層、13b,30d…はんだ層、13c,30c…金層、14…第2配線層、16…第3配線層、22…埋込絶縁層、24…被覆絶縁層、25…第1層間絶縁層、27…第2層間絶縁層、28…ソルダレジスト膜、28x…開口部、30…導電性ボール、30a…銅ボール、30x…ボール部、30y…被覆部、30z…樹脂体、31〜36…第1〜第6の導電性ボール、41…第1半導体チップ、41a…バンプ、42…第2半導体チップ、42a…接続電極、43…キャパシタ部品、43a…電極、V1…第1ビアホール、V2…第2ビアホール、V3…第3ビアホール。

Claims (8)

  1. 第1配線層を備えた被実装体と、
    前記被実装体の上に実装された電子部品と、
    前記電子部品を埋設する絶縁層と、
    前記絶縁層を貫通して配置され、前記第1配線層に電気的に接続された導電性ボールと、
    前記絶縁層の上に形成され、前記導電性ボールに電気的に接続された第2配線層とを有し、
    前記導電性ボールの下部は、はんだ層を介して前記第1配線層に電気的に接続され、前記導電性ボールの上部は、前記第2配線層に直接電気的に接続されていることを特徴とする電子部品内蔵基板。
  2. 前記導電性ボールは、銅ボールとそれを被覆する被覆部とにより構成され、前記導電性ボールの上部の前記被覆部が部分的に除去されており、前記銅ボールに前記第2配線層が接続されていることを特徴とする請求項1に記載の電子部品内蔵基板。
  3. 前記導電性ボールの中心部に樹脂体が充填されていることを特徴とする請求項1又は2に記載の電子部品内蔵基板。
  4. 前記絶縁層及び前記第2配線層の上に形成された上側絶縁層と、
    前記上側絶縁層に形成され、前記導電性ボールに対応する前記第2配線層の部分に到達する上側ビアホールと、
    前記上側絶縁層の上に形成され、前記上側ビアホールを介して前記第2配線層に接続された第3配線層とをさらに有することを特徴とする請求項1乃至3のいずれか一項に記載の電子部品内蔵基板。
  5. 第1配線層を備えた被実装体の上に電子部品を実装する工程と、
    前記電子部品を埋設する絶縁層を形成する工程と、
    前記絶縁層に、前記第1配線層に到達するビアホールを形成する工程と、
    導電性ボールの上部側が前記絶縁層の上面から突き出る突出部となる状態で、はんだ層を介して前記第1配線層に接続される前記導電性ボールを前記ビアホールに配置する工程と、
    前記導電性ボールの前記突出部を埋め込む被覆絶縁層を形成する工程と、
    前記導電性ボールの上部が露出するまで前記被覆絶縁層を研磨する工程と
    前記導電性ボールに接続される第2配線層を前記絶縁層の上方に形成する工程とを有することを特徴とする電子部品内蔵基板の製造方法。
  6. 前記導電性ボールは、銅ボールとそれを被覆する、最外面が金層又ははんだ層からなる被覆部とにより構成されており、
    前記被覆絶縁層を研磨する工程において、前記導電性ボールの上部の前記被覆部を同時に研磨して除去することを特徴とする請求項5に記載の電子部品内蔵基板の製造方法。
  7. 前記ビアホールを形成する工程の後に、前記ビアホール内の前記第1配線層の部分に、最上層が前記はんだ層から形成される接続部を形成する工程をさらに有し、
    前記導電性ボールを配置する工程において、前記接続部の前記はんだ層をリフローさせて前記導電性ボールを前記接続部に接合することを特徴とする請求項5又は6に記載の電子部品内蔵基板の製造方法。
  8. 前記ビアホールを形成する工程の後に、前記ビアホール内の前記第1配線層の部分に最上層が金層から形成される接続部を形成する工程をさらに有し、
    前記導電性ボールは、銅ボールとそれを被覆する、最外面が前記はんだ層からなる被覆部とによって構成されており、
    前記導電性ボールを配置する工程において、前記導電性ボールの前記はんだ層をリフローさせて前記接続部に接合することを特徴とする請求項5又は6に記載の電子部品内蔵基板の製造方法。
JP2006132497A 2006-05-11 2006-05-11 電子部品内蔵基板及びその製造方法 Expired - Fee Related JP4791244B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006132497A JP4791244B2 (ja) 2006-05-11 2006-05-11 電子部品内蔵基板及びその製造方法
EP07107196.3A EP1868422B1 (en) 2006-05-11 2007-04-30 Electronic component built-in substrate and method of manufacturing the same
US11/797,552 US7678681B2 (en) 2006-05-11 2007-05-04 Electronic component built-in substrate and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006132497A JP4791244B2 (ja) 2006-05-11 2006-05-11 電子部品内蔵基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2007305774A JP2007305774A (ja) 2007-11-22
JP4791244B2 true JP4791244B2 (ja) 2011-10-12

Family

ID=38646580

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006132497A Expired - Fee Related JP4791244B2 (ja) 2006-05-11 2006-05-11 電子部品内蔵基板及びその製造方法

Country Status (3)

Country Link
US (1) US7678681B2 (ja)
EP (1) EP1868422B1 (ja)
JP (1) JP4791244B2 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4489411B2 (ja) * 2003-01-23 2010-06-23 新光電気工業株式会社 電子部品実装構造の製造方法
JP5212118B2 (ja) 2009-01-05 2013-06-19 日立金属株式会社 半導体装置およびその製造方法
KR101101550B1 (ko) * 2009-09-14 2012-01-02 삼성전기주식회사 솔더 볼 및 반도체 패키지
JP5026565B2 (ja) * 2010-06-29 2012-09-12 京楽産業.株式会社 遊技機、主制御基板、周辺基板、遊技機の認証方法及び認証プログラム
US9159687B2 (en) * 2012-07-31 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Solder bump for ball grid array
KR20150004005A (ko) * 2013-07-02 2015-01-12 에스케이하이닉스 주식회사 스택 패키지 및 이의 제조방법
US9859200B2 (en) 2014-12-29 2018-01-02 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with interposer support structure mechanism and method of manufacture thereof
CN106356355B (zh) * 2015-07-15 2020-06-26 恒劲科技股份有限公司 基板结构及其制作方法
KR102458034B1 (ko) 2015-10-16 2022-10-25 삼성전자주식회사 반도체 패키지, 반도체 패키지의 제조방법, 및 반도체 모듈
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process
US11540396B2 (en) * 2020-08-28 2022-12-27 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5197185A (en) * 1991-11-18 1993-03-30 Ag Communication Systems Corporation Process of forming electrical connections between conductive layers using thermosonic wire bonded bump vias and thick film techniques
JPH0572177U (ja) * 1992-03-05 1993-09-28 ティーディーケイ株式会社 多層基板による回路モジュール
JPH0946045A (ja) * 1995-07-26 1997-02-14 Oki Electric Ind Co Ltd 多層配線基板の製造方法
US5956605A (en) * 1996-09-20 1999-09-21 Micron Technology, Inc. Use of nitrides for flip-chip encapsulation
JP2001077497A (ja) * 1999-09-01 2001-03-23 Denso Corp プリント基板及びその製造方法
JP2001267715A (ja) * 2000-03-16 2001-09-28 Sony Corp 電子回路装置および基板接続用弾性体
JP3666576B2 (ja) * 2000-07-12 2005-06-29 松下電器産業株式会社 多層モジュールおよびその製造方法
JP2002111180A (ja) * 2000-09-28 2002-04-12 Kyocera Corp 配線基板
WO2002058108A2 (en) * 2000-11-14 2002-07-25 Henkel Loctite Corporation Wafer applied fluxing and underfill material, and layered electronic assemblies manufactured therewith
JP2002314245A (ja) 2001-04-11 2002-10-25 Ngk Insulators Ltd コア基板の製造方法及びその製造方法により製造されたコア基板、そのコア基板を用いた複層コア基板の製造方法及び多層積層基板の製造方法
US7309948B2 (en) * 2001-12-05 2007-12-18 Fujifilm Corporation Ultrasonic transducer and method of manufacturing the same
JP2003273317A (ja) * 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法
JP3967989B2 (ja) * 2002-09-24 2007-08-29 京セラ株式会社 半田バンプ付き配線基板の製造方法
US6921975B2 (en) * 2003-04-18 2005-07-26 Freescale Semiconductor, Inc. Circuit device with at least partial packaging, exposed active surface and a voltage reference plane
JP2005005332A (ja) * 2003-06-09 2005-01-06 Yamanashi Matsushita Electric Works Ltd 多層プリント配線板及びその製造方法
JP2005327984A (ja) 2004-05-17 2005-11-24 Shinko Electric Ind Co Ltd 電子部品及び電子部品実装構造の製造方法

Also Published As

Publication number Publication date
US20070262452A1 (en) 2007-11-15
EP1868422A3 (en) 2014-01-08
EP1868422B1 (en) 2016-06-15
EP1868422A2 (en) 2007-12-19
US7678681B2 (en) 2010-03-16
JP2007305774A (ja) 2007-11-22

Similar Documents

Publication Publication Date Title
JP4791244B2 (ja) 電子部品内蔵基板及びその製造方法
JP3709882B2 (ja) 回路モジュールとその製造方法
US9232657B2 (en) Wiring substrate and manufacturing method of wiring substrate
TWI459871B (zh) Built-in parts wiring board, built-in parts wiring board manufacturing methods
JP4361826B2 (ja) 半導体装置
JP4830120B2 (ja) 電子パッケージ及びその製造方法
JP2005209689A (ja) 半導体装置及びその製造方法
JP2008251702A (ja) 配線基板の製造方法及び半導体装置の製造方法及び配線基板
WO2007077735A1 (ja) 半導体搭載用配線基板、その製造方法、及び半導体パッケージ
TW200904278A (en) Circuitized substrate assembly with internal stacked semiconductor chips, method of making same, electrical assembly utilizing same and information handling system utilizing same
JP4201436B2 (ja) 多層配線基板の製造方法
JP2008300507A (ja) 配線基板とその製造方法
JP4489821B2 (ja) 半導体装置及びその製造方法
KR101696705B1 (ko) 칩 내장형 pcb 및 그 제조 방법과, 그 적층 패키지
JP2009252942A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP5128180B2 (ja) チップ内蔵基板
JP6511851B2 (ja) 多層回路基板、半導体装置、多層回路基板の製造方法
JP5108253B2 (ja) 部品実装モジュール
US20040238215A1 (en) Circuit board and fabricating process thereof
JP2002151853A (ja) 多層配線基板とその製造方法
JP2007311766A (ja) 多層基板とその実装方法
TWI420989B (zh) 印刷電路板及其製造方法
JP5733378B2 (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP5511922B2 (ja) 配線基板とその製造方法
JP2007035870A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090219

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110527

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110607

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110624

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110719

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110721

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140729

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4791244

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees