JP4791244B2 - 電子部品内蔵基板及びその製造方法 - Google Patents

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Description

本発明は電子部品内蔵基板及びその製造方法に係り、さらに詳しくは、電子部品が絶縁層に埋設された状態で基板上に実装された構造の電子部品内蔵基板及びその製造方法に関する。
従来、電子部品が絶縁層に埋設された状態で基板上に実装された構造の電子部品内蔵基板がある。図１に示すように、従来技術の電子部品内蔵基板では、コア基板１００にそれを貫通するスルーホール１００ｘが設けられており、スルーホール１００ｘの内面にスルーホールめっき層１１０が形成されている。スルーホール１００ｘの孔には樹脂１３０が充填されている。コア基板１００の両面側には第１配線層１２０がそれぞれ形成されており、両面側の第１配線層１２０はスルーホールめっき層１１０を介して相互接続されている。
また、コア基板１００の上面側の第１配線層１２０上に半導体チップ２００がその接続電極２００ａが上側になった状態で実装されている。半導体チップ２００の周りには第１絶縁層１４０及び第２絶縁層１６０が形成され、半導体チップ２００が第１絶縁層１４０及び第２絶縁層１６０に埋設された状態となっている。第１、第２絶縁層１４０，１６０には第１配線層１２０に到達する深さの第１ビアホールＶ１が形成されている。さらに、第２絶縁層１６０には半導体チップ２００の接続電極２００ａに到達する深さの第２ビアホールＶ２が形成されている。そして、第１ビアホールＶ１を介して第１配線層１２０に接続されると共に、第２ビアホールＶ２を介して半導体チップ２００の接続電極２００ａに接続される第２配線層１８０が第２絶縁層１６０の上に形成されている。
また、コア基板１００の下面側の第１配線層１２０の上には同様に第１、第２絶縁層１４０，１６０が形成されており、それらには第１配線層１２０に到達する深さの第１ビアホールＶ１が形成されている。さらに、第１ビアホールＶ１を介して第１配線層１２０に接続される第２配線層１８０が第２絶縁層１６０の上に形成されている。
また、コア基板１００の両面側の第２配線層１８０上には、第３ビアホールＶ３が設けられた第３絶縁層２１０がそれぞれ形成されており、第３ビアホールＶ３を介して第２配線層１８０に接続される第３配線層２２０がそれぞれ形成されている。さらに、コア基板１００の両面側の第３配線層２２０の上には、第３配線層２２０の接続部上に開口部２４０ｘが設けられたソルダレジスト膜２４０がそれぞれ形成されている。
このような電子部品が絶縁層に埋設された状態で基板上に実装された構造の電子部品内蔵基板は、例えば特許文献１に記載されている。
なお、特許文献２には、コア基板のスルーホールに銅球を挿入してビアを形成し、そのようなコア基板を複数接合することによりビア間が導通する複層コア基板を製造することが記載されている。
特開２００５−３２７９８４号公報 特開２００２−３１４２４５号公報
上記した従来技術の電子部品内蔵基板では、半導体チップ２００を埋め込む第１、第２絶縁層１４０，１６０は、半導体チップ２００を十分に埋め込む膜厚で形成する必要があるので、半導体チップを埋め込まない通常の層間絶縁層（図１では第３絶縁層２１０）の膜厚よりもかなり厚く（２倍以上）設定する必要がある。
このため、半導体チップ２００が埋設される第１、第２絶縁層１４０，１６０に形成される、第１配線層１２０に到達する第１ビアホールＶ１は通常の層間絶縁層に形成されるビアホールよりも深くかつその径も大きくなってしまう。
このため、上記した図１において、現実的には、容積（径及び深さ）がかなり大きな第１ビアホールＶ１に電解めっきで金属を完全に充填することはコスト面からいっても極めて困難であり、そのような第１ビアホールＶ１では内壁に金属層が形成されるだけで内部には孔が残存してしまうことが多い。
第１ビアホールＶ１の内部に孔が存在するとその直上にビアホールを配置することは困難である。従って、図１に示すように、第１ビアホールＶ１内から横方向に延在する第２配線層１８０の上に第３ビアホールＶ３をずらして配置する必要があるので、高密度な多層配線を形成するためのスタックビア構造を採用できないという問題がある。
本発明は以上の課題を鑑みて創作されたものであり、電子部品が埋設される厚膜の絶縁層に設けられるビアホールに容易に導電体を埋め込んで層間接続できる構造の電子部品内蔵基板及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明は電子部品内蔵基板に係り、第１配線層を備えた被実装体と、前記被実装体の上に実装された電子部品と、前記電子部品を埋設する絶縁層と、前記絶縁層を貫通して配置され、前記第１配線層に電気的に接続された導電性ボールと、前記絶縁層の上に形成され、前記導電性ボールに電気的に接続された第２配線層とを有し、前記導電性ボールの下部は、はんだを介して前記第１配線層に電気的に接続され、前記導電性ボールの上部は、前記第２配線層に直接電気的に接続されていることを特徴とする。
本発明では、第１配線層を備えた被実装体（配線基板）の上に電子部品が実装され、電子部品が絶縁層の中に埋設されている。そして、第１配線層に接続される導電性ボールが絶縁層を貫通して配置されており、絶縁層の上に導電性ボールに接続される第２配線層が形成されている。このようにして、第１配線層と第２配線層とが絶縁層に配置された導電性ボールを介して層間接続されている。
前述したように、電子部品を埋設する絶縁層は比較的厚膜となるので、それに設けられるビアホールの容積が大きくなり、電解めっきでビアホールに金属を完全に埋め込むことは困難を極める。しかしながら、本発明では、絶縁層のビアホールに導電性ボールを挿入して配置することにより、容積が大きなビアホールであっても極めて容易に導電体を埋め込んで層間接続を行うことができる。
このように、ビアホールが導電性ボールによって埋め込まれて平坦化されるので、ビアホールの直上に上側ビアホールを配置するスタックビア構造を採用することができるようになり、高密度な多層配線を構築することができる。
なお、前述した特許文献２には、コア基板のスルーホールに銅球を挿入することが記載されているものの、電子部品を埋設する厚膜の絶縁層の中に導電性ボールを配置して層間接続することは何ら考慮されておらず、本発明の構成を示唆するものではない。
上記した発明において、導電性ボールの下部は、はんだを介して第１配線層に電気的に接続され、導電性ボールの上部は、第２配線層に直接電気的に接続されている。
また、上記した発明において、導電性ボールは、銅ボールとそれを被覆する被覆部とにより構成され、導電性ボールの上部の前記被覆部が部分的に除去されており、銅ボールに第２配線層が接続されている。
また、上記した発明において、導電性ボールの中心部に樹脂体が充填されていてもよい。この態様の場合は、導電性ボールが弾性をもって柔らかくなるので、外部応力を吸収することができ、層間接続の信頼性を向上させることができる。
以上説明したように、本発明では、電子部品を埋設する絶縁層の中に導電性ボールを配置して層間接続を行うので、容積の大きなビアホールであっても導電性ボールを挿入して容易に埋め込むことができるので、スタックビア構造を容易に形成することができる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
図２〜図４は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図、図５は同じく電子部品内蔵基板を示す断面図である。本発明の第１実施形態の電子部品内蔵基板の製造方法は、まず、図２（ａ）に示すような配線基板からなる被実装体５を用意する。被実装体５では、ガラスエポキシ樹脂などの絶縁性のコア基板１０にそれを貫通するスルーホール１０ｘが設けられており、スルーホール１０ｘの内面にはスルーホールめっき層１１が形成されている。スルーホール１０ｘの内部の孔には樹脂９が充填されている。さらに、コア基板１０の両面側にはスルーホールめっき層１１を介して相互接続された第１配線層１２がそれぞれ形成されている。
次いで、そのような被実装体５の上面側に電子部品を実装する。図２（ｂ）の例では、電子部品として、第１半導体チップ４１、第２半導体チップ４２、キャパシタ部品４３が実装される。第１半導体チップ４１はそのバンプ４１ａが第１配線層１２にフリップチップ接続されて実装される。また、第２半導体チップ４２はその接続電極４２ａが上側になった状態（フェイスアップ）で第１配線層１２上に固着されて実装される。また、キャパシタ部品４３は、両端に設けられた一対の電極４３ａが水平方向に配置されるようにして電極４３ａが第１配線層１２に接続されて実装される。
次いで、図２（ｃ）に示すように、第１半導体チップ４１の下側の隙間にアンダーフィル樹脂（不図示）を充填した後に、第１、第２半導体チップ４１，４２及びキャパシタ部品４３の上に樹脂フィルムを貼着するなどして埋込絶縁層２２を形成する。これにより、第１、第２半導体チップ４１，４２及びキャパシタ部品４３は埋込絶縁層２２の中に埋設される。図２（ｃ）の例では、第２半導体チップ４２の接続電極４２ａ及びキャパシタ部品４３の電極４３ａの上面が露出するように埋込絶縁層２２が形成される。埋込絶縁層２２は、電子部品を部分的に埋め込む膜厚であってもよいし、完全に埋め込む膜厚であってもよい。さらに、被実装体５の下面側の第１配線層１２の上にも同様な埋込絶縁層２２が形成される。なお、被実装体５の下面側にも電子部品を実装し、電子部品を埋込絶縁層２２で埋め込んでもよい。
続いて、図２（ｄ）に示すように、被実装体５の両面側の埋込絶縁層２２をレーザなどで加工することにより、第１配線層１２に到達する深さの第１ビアホールＶ１をそれぞれ形成する。その後に、第１ビアホールＶ１がデスミア処理によってそれぞれ洗浄される。
次いで、図３（ａ）に示すように、被実装体５の両面側において、第１ビアホールＶ１内の第１配線層１２の部分に、電解めっきなどでニッケル（Ｎｉ）層１３ａ及びはんだ層１３ｂを順次形成して接続部１３を得る。
そして、図３（ｂ）に示すようなボール部３０ｘとその外面を被覆する被覆部３０ｙとにより構成される導電性ボール３０を用意する。導電性ボール３０には各種の構造のものがあり、図６〜図８には第１〜第６の導電性ボール３１〜３６が例示されている。図６（ａ）に示すように、第１の導電性ボール３１は、銅ボール３０ａがニッケル層３０ｂ及び金層３０ｃで被覆された構造からなる。また、図６（ｂ）に示すように、第２の導電性ボール３２は、図６（ａ）の第１の導電性ボール３１の銅ボール３０ａの中心部に樹脂体３０ｚが充填されたものである。
また、図７（ａ）に示すように、第３の導電性ボール３３は、銅ボール３０ａが金層３０ｃで被覆されて構成される。さらに、図７（ｂ）に示すように、第４の導電性ボール３４は、図７（ａ）の第３の導電性ボール３３の銅ボール３０ａの中心部に樹脂体３０ｚが充填されたものである。
また、図８（ａ）に示すように、第５の導電性ボール３５は、銅ボール３０ａがニッケル層３０ｂ及びはんだ層３０ｄによって被覆されて構成される。さらに、図８（ｂ）に示すように、第６の導電性ボール３６は、図８（ａ）の第５の導電性ボール３５の銅ボール３０ａの中心部に樹脂体３０ｚが充填されたものである。
例えば、導電性ボール３０の外径は５０〜３００μｍであり、銅ボール３０ａを被覆するニッケル層３０ｂの厚みは３〜４μｍ、金層３０ｃの厚みは０．１μｍ程度、はんだ層３０ｄの厚みは１０μｍ程度である。
図３（ｂ）に戻って説明すると、そのような構造の導電性ボール３０を振込器によって被実装体５の上面側の第１ビアホールＶ１内にそれぞれ挿入して配置する。このとき、導電性ボール３０は、第１絶縁層２２の上面から突き出る突出部Ｐをもった状態で第１ビアホールＶ１内に配置される。さらに、リフロー加熱することにより、はんだを溶融させて導電性ボール３０を第１ビアホールＶ１内の接続部１３に接合する。導電性ボール３０として、最外面に金層３０ｃが被覆された第１〜第４の導電性ボール３１〜３４を使用する場合は、接続部１３のはんだ層１３ｂがリフローして第１〜第４の導電性ボール３１〜３４の金層３０ｃに接合されて電気的に接続される。
また、導電性ボール３０として、最外面にはんだ層３０ｄが被覆された第５、第６の導電性ボール３５，３６を使用する場合は、接続部１３のはんだ層１３ｂと第５又は第６の導電性ボール３５，３６のはんだ層３０ｄがリフローして接合されて電気的に接続される。
さらに、被実装体５の下面側の第１ビアホールＶ１にも同様に導電性ボール３０を挿入して配置した後に、リフロー加熱することにより導電性ボール３０ｂを第１ビアホールＶ１内の接続部１３に接合する。
このようにして、被実装体５の両面側の第１ビアホールＶ１内に導電性ボール３０がそれぞれ挿入されて第１配線層１２の接続部１３に接合される。
次いで、図３（ｃ）に示すように、被実装体５の両面側の導電性ボール３０及び埋込絶縁層２２の上に、樹脂フィルムを貼着するなどして導電性ボール３０の突出部Ｐを被覆して埋め込む被覆絶縁層２４をそれぞれ形成する。これにより、第１ビアホールＶ１と導電性ボール３０との間に隙間がある場合であっても樹脂で隙間なく埋め込まれる共に、第２半導体チップ４２及びキャパシタ部品４３が埋込絶縁層２２と被覆絶縁層２４の中に完全に埋設される。
さらに、図４（ａ）に示すように、被実装体５の両面側の被覆絶縁層２４を導電性ボール３０の上部が露出するまでバフ研磨などによってそれぞれ研磨する。このとき、導電性ボール３０の上部の被覆部３０ｙが研磨によって除去されてボール部３０ｘが露出した状態となる。例えば、前述した第１、第２の導電性ボール３１，３２を使用する場合は、外面に被覆された金層３０ｃ、ニッケル層３０ｂが研磨によって除去されて銅ボール３０ａが露出した状態となる。また、第３〜第６の導電性ボール３３〜３６を使用する場合も、同様に、外面に被覆された金層３０ｃやはんだ層３０ｄ及びニッケル層３０ｂが除去されて銅ボール３０ａが露出する。
以上により、埋込絶縁層２２及び被覆絶縁層２４によって第１、第２半導体チップ４１，４２及びキャパシタ部品４３を埋設する第１層間絶縁層２５が構成される。このとき、埋込絶縁層２２に設けられた第１ビアホールＶ１が導電性ボール３０の突出部Ｐに沿って上側に延びることによって第１層間絶縁層２５に第１ビアホールＶ１が形成されたことになり、第１層間絶縁層２５の第１ビアホールＶ１の中に導電性ボール３０が配置された状態となる。
このようにして、導電性ボール３０が第１層間絶縁層２５の第１ビアホールＶ１にボイドが発生することなく埋め込まれて層間接続が行われる。このような手法を採用することにより、電子部品を埋設する第１層間絶縁層２５が厚膜になって第１ビアホールＶ１の容積（径及び深さ）が大きくなる場合であっても、第１ビアホールＶ１に導電性ボール３０を挿入することによって極めて短手番で容易に層間接続を行うことができる。
なお、電子部品を完全に埋設する膜厚の埋込絶縁層２２を形成し、第１ビアホールＶ１を形成した後に、第１ビアホールＶ１の容積に対応する導電性ボール３０を挿入することにより、被覆絶縁層２４を省略することも可能である。
続いて、図４（ｂ）に示すように、被実装体５の上面側の第１層間絶縁層２５をレーザなどで加工することにより、第２半導体チップ４２の接続電極４２ａに到達する深さの第２ビアホールＶ２を形成する。
さらに、図４（ｃ）に示すように、セミアディティブ法などにより、被実装体５の上面側において、導電性ボール３０の上部（銅ボール３０ａの露出部）に接続される第２配線層１４を第１層間絶縁層２５の上に形成する。このときに同時に、第２ビアホールＶ２を介して第２半導体チップ４２の接続電極４２ａに接続される第２配線層１４が第１層間絶縁層２５の上に形成される。第２配線層１４は銅単層から形成してもよいし、ニッケル（Ｎｉ）層、クロム（Ｃｒ）層又はチタン（Ｔｉ）層、もしくはそれらの積層膜からなる下地層の上に銅層を形成して構成してもよい。
つまり、第２配線層１４が銅単層から形成される場合は、導電性ボール３０の上部（銅ボール３０ａの露出部）と第２配線層１４とがはんだを介すことなく銅と銅の接合によって低抵抗で電気的に接続される。また、第２配線層１４が上記した下地層の上に銅層が形成されて構成される場合は、導電性ボール３０の上部（銅ボール４０ａの露出部）と第２配線層１４とがはんだを介すことなく銅と下地層（Ｎｉ、Ｃｒ又はＴｉなど）との接合によって低抵抗で電気的に接続される。
導電性ボール３０の上部と第２配線層１４とは、比抵抗が比較的高く機械強度が弱いはんだを介さずに接続することが好ましい。本実施形態では、被覆部３０ｙの最外面がはんだ層３０ｄからなる導電性ボール３０を使用する場合であっても、導電性ボール３０の上部の被覆部３０ｙは被覆絶縁層２４の研磨時に除去される。このため、導電性ボール３０の上部（銅ボール３０ａの露出部）とその上に配置される第２配線層１４とがはんだを介さずに電気接続されるので、電気接続の信頼性を向上させることができる。このようにして、第１配線層１２と第２配線層１４とが銅を主材料とする導電性ボール３０を介して低抵抗で信頼性よく層間接続される。
なお、好適な導電性ボール３０の金属材料及びその接合方法を説明したが、その他にも各種の導電材料からなる導電性ボールを使用できる。
また、導電性ボール３０として、銅ボール３０ａの中心部に樹脂３０ｚが充填されているもの（図６（ｂ）、図７（ｂ）、図８（ｂ））を使用する場合は、弾性を有する樹脂５０ｚによって外部応力を吸収することができる。これにより、外部から応力がかかる場合であっても、導電性ボール３０やその周りの第１層間絶縁層２５などにクラックが発生することが防止され、層間接続の信頼性を向上させることができる。
また、上記した例では、第１ビアホールＶ１に一つの導電性ボール３０を配置して層間接続を行ったが、第１ビアホールＶ１の中に複数の導電性ボール３０を配置して層間接続を行うようにしてもよい。
次いで、被実装体５の下面側の第１層間絶縁層２５の上にも導電性ボール３０に接続される第２配線層１４が形成される。続いて、図５に示すように、被実装体５上の両面側の第２配線層１４の上に第２層間絶縁層２７（上側絶縁層）をそれぞれ形成した後に、第２層間絶縁層２７をレーザなどで加工することにより、導電性ボール３０上の第２配線層１４に到達する深さの第３ビアホールＶ３（上側ビアホール）をそれぞれ形成する。本実施形態では、第１層間絶縁層２５の第１ビアホールＶ１に導電性ボール３０が埋め込まれて平坦化されているので、導電性ボール３０の直上の第２配線層１４の部分に第３ビアホールＶ３を配置してスタックビア構造を容易に形成することができる。
次いで、同じく図５に示すように、被実装体５上の両面側の第２層間絶縁層２７の上に、第３ビアホールＶ３を介して第２配線層１４に接続される第３配線層１６をそれぞれ形成する。さらに、被実装体５上の両面側の第３配線層１６上に開口部２８ｘが設けられたソルダレジスト膜２８をそれぞれ形成する。その後に、ソルダレジスト膜２８の開口部２８ｘ内の第３配線層１６の部分にＮｉ／Ａｕめっきが施されて接続部（不図示）が形成される。
以上により、第１実施形態の電子部品内蔵基板１が得られる。
図５に示すように、本発明の第１実施形態の電子部品内蔵基板１では、コア基板１０の両面側に相互接続された第１配線層１２がそれぞれ設けられた構造の被実装体５の上面側に、第１、第２半導体チップ４１，４２とキャパシタ部品４３が実装されている。第１半導体チップ４１はそのバンプ４１ａが第１配線層１２にフリップチップ実装されている。第２半導体チップ４２はその接続電極４２ａが上側を向いた状態で第１配線層１２に固着されている。また、キャパシタ部品４３はその両端の電極４３ａが第１配線層１２に接続されて実装されている。
第１、第２半導体チップ４１，４２及びキャパシタ部品４３は、埋込絶縁層２２及び被覆絶縁層２４から構成される第１層間絶縁層２５の中に埋設されている。第１配線層１２上の第１層間絶縁層２５の部分に第１ビアホールＶ１が形成されており、第１ビアホールＶ１内の第１配線層１２の部分にはＮｉ層１３ａ及びはんだ層１３ｂからなる接続部１３が設けられている。
そして、ボール部３０ｘと被覆部３０ｙから構成される導電性ボール３０が第１ビアホールＶ１内に挿入されて配置されており、導電性ボール３０の被覆部３０ｙが接続部１３に接合されている。
導電性ボール３０として、前述した第１〜第６の導電性ボール３１〜３６（図６〜図８）が使用され、導電性ボール３０の被覆部３０ｙの最外面（金層３０ｃ又ははんだ層３０ｄ）が接続部１３のはんだ層１３ｂに接合されている。
導電性ボール３０の上部は、第１層間絶縁層２５を構成する被覆絶縁層２４を研磨する際にその被覆部３０ｙが同時に除去されてボール部３０ｘ（銅ボール）が露出した状態となっている。第１層間絶縁層２５の上には導電性ボール３０のボール部３０ｘに接続された第２配線層１４が形成されており、第２配線層１４が導電性ボール３０を介して第１配線層１２に接続されている。
このようにして、第１配線層１２と第２配線層１４とは第１層間絶縁層２５を貫通して配置された導電性ボール３０を介して層間接続されている。
第２配線層１４は、銅単層、あるいは、ニッケル（Ｎｉ）層、クロム（Ｃｒ）層又はチタン（Ｔｉ）層、もしくはそれらの積層膜からなる下地層の上に銅層が形成されて構成される。これにより、導電性ボール３０の上部と第２配線層１４とは、銅と銅の接合、又は銅と下地層との接合によって電気接続される。本実施形態では、導電性ボール３０の上部と第２配線層１４とは、はんだを介さないで接合されるので、コンタクト抵抗や機械強度を改善することができ、電気接続の信頼性を向上させることができる。
また、第１層間絶縁層２５には、第２半導体チップ４２の接続電極４２ａに到達する深さの第２ビアホールＶ２が形成されており、第２ビアホールＶ２を介して第２半導体チップ４２の接続電極４２ａに接続される第２配線層１４が第１層間絶縁層２５の上に形成されている。
また、同様に、被実装体５の下面側においても、第１配線層１２と第２配線層１４とが第１層間絶縁層２５を貫通して配置された導電性ボール３０によって層間接続されている。
さらに、被実装体５の両面側の第２配線層１４の上には、導電性ボール３０の直上の第２配線層１４の部分上に第３ビアホールＶ３が設けられた第２層間絶縁層２７がそれぞれ形成されている。そして、第３ビアホールＶ３を介して第２配線層１４に接続される第３配線層１６が第２層間配線層２７の上にそれぞれ形成されている。
また、被実装体５の両面側の第３配線層１６の部分に開口部２８ｘが設けられたソルダレジスト膜２８がそれぞれ形成され、その開口部２８ｘ内の第３配線層１６の部分にニッケル／金めっきからなる接続部（不図示）がそれぞれ設けられている。
本実施形態の電子部品内蔵基板１では、電子部品が埋設される比較的厚膜の第１層間絶縁層２５に導電性ボール３０を貫通させて配置することにより層間接続を行っている。これにより、第１ビアホールＶ１の容積が大きくなる場合であっても、電解めっきで金属を充填する方法と違って、極めて簡易な工程で第１ビアホールＶ１に導電体を充填して平坦化することができる。従って、第１ビアホールＶ１（導電性ボール３０）の直上に第３ビアホールＶ３を配置するスタックビア構造を容易に形成できるようになる。
また、銅を主材料とする導電性ボール３０によって層間接続を行うので、低抵抗のビアを構成することができる。しかも、ビアホールにはんだペーストを充填する方法に比較して、外部応力によるクラックが発生しにくく、層間接続の信頼性を向上させることができる。さらには、中心部に樹脂３０ｚが充填された導電性ボール３０を使用することにより、外部応力がかかる場合であっても応力を吸収することができ、層間接続の信頼性をさらに向上させることも可能である。
なお、電子部品が埋設されない層間絶縁層にも導電性ボールを配置して層間接続するようにしてもよい。
（第２の実施の形態）
図９は本発明の第２実施形態の電子部品内蔵基板の製造方法を示す断面図、図１０は同じく電子部品内蔵基板を示す断面図である。第２実施形態が第１実施形態と異なる点は、導電性ボールが配置される第１ビアホールの底部の接続部の材料が異なることにあるので、第１実施形態と同一工程については詳しい説明を省略する。
図９（ａ）に示すように、まず、第１実施形態の図２（ｄ）と同一の第１ビアホールＶ１が設けられた構造体を用意した後に、被実装体５の両面側の第１ビアホールＶ１内の第１配線層１２の部分にニッケル（Ｎｉ）層１３ａ及び金（Ａｕ）層１３ｃを順次形成して接続部１３を得る。第２実施形態では、第１実施形態の接続部１３のはんだ層１３ｂの代わりに金層１３ｃが使用される。
そして、図９（ｂ）に示すように、第１実施形態と同様に被実装体５の両面側の第１ビアホールＶ１に導電性ボール３０を挿入して配置する。第２実施形態では、前述した図６〜図８の第１〜第６の導電性ボール３１〜３６のうちの最外面がはんだ層３０ｄからなる第５又は第６の導電性ボール３５，３６が使用される。
さらに、リフロー加熱によって、導電性ボール３０のはんだ層３０ｄを溶融させることにより、導電性ボール３０と第１ビアホールＶ１の底部の接続部１３の金層１３ｃとを接合する。このようにして、第２実施形態では、導電性ボール３０の下部が第１ビアホールＶ１の接続部１３にはんだ接合によって接続される。
次いで、図１０に示すように、第１実施形態の図３（ｃ）から図５の工程を遂行することにより、図５と同一構造の電子部品内蔵基板１ａを得る。図１０において、第１ビアホールＶ１内の接続部１３の材料以外の要素は第１実施形態の図５と同一であるのでその詳しい説明を省略する。
第２実施形態は第１実施形態と同様な効果を奏する。
図１は従来技術の電子部品内蔵基板を示す断面図である。 図２（ａ）〜（ｄ）は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その１）である。 図３（ａ）〜（ｃ）は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その２）である。 図４（ａ）〜（ｃ）は本発明の第１実施形態の電子部品内蔵基板の製造方法を示す断面図（その３）である。 図５は本発明の第１実施形態の電子部品内蔵基板を示す断面図である。 図６（ａ）及び（ｂ）は本発明の実施形態の電子部品内蔵基板に使用される第１、第２の導電性ボールを示す断面図である。 図７（ａ）及び（ｂ）は本発明の実施形態の電子部品内蔵基板に使用される第３、第４の導電性ボールを示す断面図である。 図８（ａ）及び（ｂ）は本発明の実施形態の電子部品内蔵基板に使用される第５、第６の導電性ボールを示す断面図である。 図９（ａ）及び（ｂ）は本発明の第２実施形態の電子部品内蔵基板の製造方法を示す断面図である。 図１０は本発明の第２実施形態の電子部品内蔵基板を示す断面図である。
符号の説明
１，１ａ…電子部品内蔵基板、５…被実装体、９…樹脂、１０…コア基板、１０ｘ…スルーホール、１１…スルーホールめっき層、１２…第１配線層、１３…接続部、１３ａ，３０ｂ…ニッケル層、１３ｂ，３０ｄ…はんだ層、１３ｃ，３０ｃ…金層、１４…第２配線層、１６…第３配線層、２２…埋込絶縁層、２４…被覆絶縁層、２５…第１層間絶縁層、２７…第２層間絶縁層、２８…ソルダレジスト膜、２８ｘ…開口部、３０…導電性ボール、３０ａ…銅ボール、３０ｘ…ボール部、３０ｙ…被覆部、３０ｚ…樹脂体、３１〜３６…第１〜第６の導電性ボール、４１…第１半導体チップ、４１ａ…バンプ、４２…第２半導体チップ、４２ａ…接続電極、４３…キャパシタ部品、４３ａ…電極、Ｖ１…第１ビアホール、Ｖ２…第２ビアホール、Ｖ３…第３ビアホール。

Claims (8)

  1. 第１配線層を備えた被実装体と、
    前記被実装体の上に実装された電子部品と、
    前記電子部品を埋設する絶縁層と、
    前記絶縁層を貫通して配置され、前記第１配線層に電気的に接続された導電性ボールと、
    前記絶縁層の上に形成され、前記導電性ボールに電気的に接続された第２配線層とを有し、
    前記導電性ボールの下部は、はんだ層を介して前記第１配線層に電気的に接続され、前記導電性ボールの上部は、前記第２配線層に直接電気的に接続されていることを特徴とする電子部品内蔵基板。
  2. 前記導電性ボールは、銅ボールとそれを被覆する被覆部とにより構成され、前記導電性ボールの上部の前記被覆部が部分的に除去されており、前記銅ボールに前記第２配線層が接続されていることを特徴とする請求項1に記載の電子部品内蔵基板。
  3. 前記導電性ボールの中心部に樹脂体が充填されていることを特徴とする請求項１又は２に記載の電子部品内蔵基板。
  4. 前記絶縁層及び前記第２配線層の上に形成された上側絶縁層と、
    前記上側絶縁層に形成され、前記導電性ボールに対応する前記第２配線層の部分に到達する上側ビアホールと、
    前記上側絶縁層の上に形成され、前記上側ビアホールを介して前記第２配線層に接続された第３配線層とをさらに有することを特徴とする請求項１乃至３のいずれか一項に記載の電子部品内蔵基板。
  5. 第１配線層を備えた被実装体の上に電子部品を実装する工程と、
    前記電子部品を埋設する絶縁層を形成する工程と、
    前記絶縁層に、前記第１配線層に到達するビアホールを形成する工程と、
    導電性ボールの上部側が前記絶縁層の上面から突き出る突出部となる状態で、はんだ層を介して前記第１配線層に接続される前記導電性ボールを前記ビアホールに配置する工程と、
    前記導電性ボールの前記突出部を埋め込む被覆絶縁層を形成する工程と、
    前記導電性ボールの上部が露出するまで前記被覆絶縁層を研磨する工程と、
    前記導電性ボールに接続される第２配線層を前記絶縁層の上方に形成する工程とを有することを特徴とする電子部品内蔵基板の製造方法。
  6. 前記導電性ボールは、銅ボールとそれを被覆する、最外面が金層又ははんだ層からなる被覆部とにより構成されており、
    前記被覆絶縁層を研磨する工程において、前記導電性ボールの上部の前記被覆部を同時に研磨して除去することを特徴とする請求項５に記載の電子部品内蔵基板の製造方法。
  7. 前記ビアホールを形成する工程の後に、前記ビアホール内の前記第１配線層の部分に、最上層が前記はんだ層から形成される接続部を形成する工程をさらに有し、
    前記導電性ボールを配置する工程において、前記接続部の前記はんだ層をリフローさせて前記導電性ボールを前記接続部に接合することを特徴とする請求項５又は６に記載の電子部品内蔵基板の製造方法。
  8. 前記ビアホールを形成する工程の後に、前記ビアホール内の前記第１配線層の部分に最上層が金層から形成される接続部を形成する工程をさらに有し、
    前記導電性ボールは、銅ボールとそれを被覆する、最外面が前記はんだ層からなる被覆部とによって構成されており、
    前記導電性ボールを配置する工程において、前記導電性ボールの前記はんだ層をリフローさせて前記接続部に接合することを特徴とする請求項５又は６に記載の電子部品内蔵基板の製造方法。
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