KR20150004005A - 스택 패키지 및 이의 제조방법 - Google Patents

스택 패키지 및 이의 제조방법 Download PDF

Info

Publication number
KR20150004005A
KR20150004005A KR1020130076876A KR20130076876A KR20150004005A KR 20150004005 A KR20150004005 A KR 20150004005A KR 1020130076876 A KR1020130076876 A KR 1020130076876A KR 20130076876 A KR20130076876 A KR 20130076876A KR 20150004005 A KR20150004005 A KR 20150004005A
Authority
KR
South Korea
Prior art keywords
package
solder ball
substrate
solder
semiconductor chip
Prior art date
Application number
KR1020130076876A
Other languages
English (en)
Inventor
조철호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020130076876A priority Critical patent/KR20150004005A/ko
Priority to US14/083,687 priority patent/US9165899B2/en
Publication of KR20150004005A publication Critical patent/KR20150004005A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

스택 패키지 및 이의 제조방법이 개시되어 있다. 개시된 스택 패키지는, 상면 가장자리에 볼랜드가 형성된 기판, 상기 기판의 상면 상에 실장된 반도체 칩, 상기 볼랜드 상에 형성되며 상기 기판의 가장자리를 따라서 절단된 측면 및 연마된 상부면을 갖는 제1 솔더볼, 상기 반도체 칩을 포함한 상기 기판의 일면을 몰딩하고 상기 제1 솔더볼의 상기 절단된 측면 및 상기 연마된 상부면을 노출하는 몰드부를 구비하는 하부 패키지지; 및 상기 하부 패키지 상에 스택되며 상기 제1 솔더볼과 접합된 제2 솔더볼을 갖는 상부 패키지를 포함한다.

Description

스택 패키지 및 이의 제조방법{STACKED SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 스택 패키지 및 이의 제조방법에 관한 것이다.
집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택(stack)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술을 이용하면 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
이러한 스택 패키지 중에서 POP(Package On Package) 타입의 스택 패키지는 조립이 완료된 두 개의 반도체 패키지를 적층하는 방식을 채택하고 있다. 따라서, 최종 전기적 검사 단계를 통하여 양품으로 판정된 패키지만을 선택하여 조립 가능한 장점이 있다.
본 발명의 목적은 사이즈를 줄일 수 있고, 동일한 사이즈의 패키지 내에 실장 가능한 칩 사이즈를 극대화시킬 수 있으며, 방열 특성을 향상시킬 수 있는 스택 패키지 및 이의 제조방법을 제공한다.
본 발명의 실시예에 따른 스택 패키지는, 상면 가장자리에 볼랜드가 형성된 기판, 상기 기판의 상면 상에 실장된 반도체 칩, 상기 볼랜드 상에 형성되며 상기 기판의 가장자리를 따라서 절단된 측면 및 연마된 상부면을 갖는 제1 솔더볼, 상기 반도체 칩을 포함한 상기 기판의 일면을 몰딩하고 상기 제1 솔더볼의 상기 절단된 측면 및 상기 연마된 상부면을 노출하는 몰드부를 구비하는 하부 패키지지; 및 상기 하부 패키지 상에 스택되며 상기 제1 솔더볼과 접합된 제2 솔더볼을 갖는 상부 패키지를 포함한다.
본 발명의 실시예에 따른 스택 패키지의 제조방법은, 복수개의 유닛 레벨 기판들 및 상기 유닛 레벨 기판들을 분할하는 쏘잉 라인이 구비된 스트립 레벨 기판의 상면에 상기 각각의 유닛 레벨 기판들의 가장자리 부분 및 이에 인접한 쏘잉 라인에 걸쳐서 볼랜드들을 형성하는 단계; 상기 볼랜드들 상에 제1 솔더볼들을 각각 형성하는 단계; 상기 각각의 유닛 레벨 기판들 상에 반도체 칩을 실장하는 단계; 상기 반도체 칩들 및 상기 제1 솔더볼들을 포함한 상기 스트립 레벨 기판의 상면을 몰딩하는 몰드부를 형성하는 단계; 상기 몰드부 및 상기 제1 솔더볼들을 연마하는 단계; 상기 쏘잉 라인을 따라서 상기 스트립 레벨 기판, 상기 제1 솔더볼들 및 상기 몰드부를 절단하여 하부 패키지를 제작하는 단계;및 상부 패키지의 제2 솔더볼들이 상기 제1 솔더볼들에 각각 접합되도록 상기 하부 패키지 상에 상기 상부 패키지를 스택하는 단계;를 포함한다.
본 발명에 따르면, 솔더볼이 절단 및 연마되어 하부 패키지의 솔더볼 사이즈가 감소되므로 하부 패키지의 사이즈를 줄일 수 있다. 또한, 솔더볼이 하부 패키지의 가장자리에 배치되고 하부 패키지 내에서 솔더볼이 점유하는 공간이 감소되므로 하부 패키지 내에 실장 가능한 최대 칩 사이즈를 증가시킬 수 있다. 그리고, 큰 직경을 갖는 구 형상의 솔더볼을 연마(또는 절단)하여 형성된 넓은 면적의 상부면(또는 측면) 상에 상부 패키지가 접합되므로 상, 하부 패키지들간 접합 신뢰성이 향상된다. 게다가, 외부로 노출된 하부 패키지의 솔더볼을 통해 열을 외부로 빠르게 배출시킬 수 있으므로 방열 특성이 향상된다.
도 1은 본 발명의 제1 실시예에 따른 스택 패키지를 도시한 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 스택 패키지를 도시한 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 스택 패키지를 도시한 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 스택 패키지를 도시한 단면도이다.
도 5 내지 도 13은 본 발명의 실시예에 따른 스택 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 14는 본 발명에 따른 제1 솔더볼을 일반적인 솔더볼과 비교 도시한 도면이다.
도 15는 본 발명의 실시예에 따른 스택 패캐지를 구비한 전자 시스템의 블록도이다.
도 16은 본 발명의 실시예에 따른 스택 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 스택 패키지(10)는 하부 패키지(100) 및 하부 패키지(100) 상에 스택된 상부 패키지(200)를 구비한다.
하부 패키지(100)는 제1 기판(110), 제1 반도체 칩(120), 제1 솔더볼(130)들 및 제1 몰드부(140)를 포함할 수 있다.
제1 기판(110)은 사각 플레이트(plate) 형상을 가질 수 있다. 사각 플레이트 형상을 갖는 제1 기판(110)은 상면(111), 하면(112), 상면(111) 및 하면(112)을 연결하는 4개의 측면(113)들을 갖는다.
제1 기판(110)은 상면(111)에 제1 본딩 핑거(114)들 및 제1 볼랜드(115)들을 구비하고, 하면(112)에 제2 볼랜드(116)들을 구비한다. 제1 본딩 핑거(114)들은 상면(111)의 중심부에 배치되고, 제1 볼랜드(115)들은 상면(111)의 가장자리에 배치되고 측면(113)으로 노출된다.
도시하지 않았지만, 제1 기판(110)은 내부에 복수개의 층들로 이루어진 배선(wiring)들 및 서로 다른 층에 배치된 배선들을 전기적으로 연결하는 비아(via)를 포함할 수 있다. 제1 기판(110)의 상면(111)에 형성된 제1 본딩 핑거들(114) 및 제1 볼랜드(115)들은 제1 기판(110) 내부에 형성된 배선들 및 비아를 통해서 제1 기판(110)의 하면(112)에 형성된 제2 볼랜드(116)들과 전기적으로 연결될 수 있다.
제1 반도체 칩(120)은 일측면(121)에 형성된 복수개의 제1 본딩 패드(122)들 및 각각의 제1 본딩 패드(122)들 상에 형성된 제1 범프(123)들을 구비한다. 제1 반도체 칩(120)은 제1 범프(123)들이 제1 기판(110)의 제1 본딩 핑거(114)들 상에 접합되도록 제1 기판(110)의 상면(111) 상에 플립칩 본딩된다.
제1 솔더볼(130)들은 제1 볼랜드(115)들 상에 각각 형성된다. 각각의 제1 솔더볼(130)들은 제1 기판(110)의 가장자리를 따라서 절단되고 그 상부측이 연마되어, 절단된 측면(131)및 연마된 상부면(132)을 갖는다. 예컨데, 각각의 제1 솔더볼(130)들은 대략 4 분할된 구(sphere) 형상을 가질 수 있다. 제1 솔더볼(130)들의 절단된 측면(131)들은 제1 기판(110)의 측면(113)과 동일면에 배치될 수 있다.
제1 몰드부(140)는 제1 반도체 칩(120) 및 제1 솔더볼(130)들을 포함한 제1 기판(110)의 상면(111)을 몰딩하고 제1 솔더볼(130)들의 절단된 측면(131) 및 연마된 상부면(132)을 노출하도록 형성된다. 제1 몰드부(140)의 상면(141)은 제1 솔더볼(130)들의 연마된 상부면(132)과 동일면 상에 배치될 수 있고, 제1 몰드부(140)는 에폭시 몰드 컴파운드(Epoxy Mold Compound, EMC)를 포함할 수 있다.
상부 패키지(200)는 제2 기판(210), 제2 반도체 칩(220), 제2 몰드부(230) 및 제2 솔더볼(240)들을 포함한다.
제2 기판(210)은 상면(211)에 제2 본딩 핑거(213)들을 구비하고, 하면(212)에 하부 패키지(100)의 제1 솔더볼(130)들에 대응되는 제3 볼랜드(214)들을 구비한다. 제2 반도체 칩(220)은 일측면(221)에 형성된 복수개의 제2 본딩 패드(222)들 및 각각의 제2 본딩 패드(222)들 상에 형성된 제2 범프(223)들을 구비하며, 제2 범프(223)들이 제2 기판(210)의 제2 본딩 핑거(213)들에 접합되도록 제2 기판(210)의 상면(211) 상에 플립칩 본딩된다.
제2 몰드부(230)는 제2 반도체 칩(220)을 포함한 제2 기판(210)의 상면(211)을 몰딩한다. 제2 몰드부(230)는 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다. 제2 솔더볼(240)들은 제2 기판(210)의 제3 볼랜드(214)들 상에 각각 형성된다. 제2 솔더볼(240)은 제1 솔더볼(130)에 비해 낮은 융점을 가질 수 있다.
상부 패키지(200)는 제2 솔더볼(240)들이 제1 솔더볼(130)들의 연마된 상부면(132) 상에 각각 접합되도록 하부 패키지(100) 상에 스택된다. 그리고, 하부 패키지(100)의 제2 볼랜드(116)들 상에는 제3 솔더볼(150)들이 각각 형성되고, 스택 패키지(10)는 제3 솔더볼(150)들을 매개로 외부 장치(미도시), 예컨데 패키지 기판상에 실장될 수 있다.
본 발명은 도 1을 참조로 하여 설명된 전술한 제1 실시예에 한정되지 않고 다양한 형태로 변경 가능하다. 본 발명의 다른 실시예들은 도 2 내지 도 4를 참조로 한 이하의 설명을 통해 명백해질 것이다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 스택 패키지(20)는, 하부 패키지(100)의 제1 반도체 칩(120)이 제1 기판(110) 상에 플립칩 본딩 방식으로 실장된 구조를 갖는 제1 실시예에 따른 스택 패키지(10)와 달리, 하부 패키지(100)의 제1 반도체 칩(120)이 제1 기판(110) 상에 와이어 본딩 방식으로 실장된 구조를 갖는다.
구체적으로, 제1 반도체 칩(120)은 제1 기판(110)과 마주하는 일측면(121) 및 일측면(121)과 대향하는 타측면(124)을 갖는다. 제1 반도체 칩(120)의 일측면(121)은 접착 부재(160)를 매개로 제1 기판(110)의 상면(111) 상에 부착되고, 제1 반도체 칩(120)의 타측면(124)에는 복수개의 제1 본딩 패드(122)들을 형성되어 있다. 그리고, 제1 반도체 칩(120)의 제1 본딩 패드(122)들과 제1 기판(110)의 제1 본딩 핑거(114)들은 와이어(170)를 매개로 전기적으로 연결되어 있다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 스택 패키지(30)는, 상부 패키지(200)의 제2 솔더볼(240)들이 하부 패키지(100)의 제1 솔더볼(130)들의 연마된 상부면(132) 상에 접합된 구조를 갖는 전술한 제1 실시예에 따른 스택 패키지(10)와 달리, 상부 패키지(200)의 제2 솔더볼(240)들이 하부 패키지(100)의 제1 솔더볼(130)들의 절단된 측면(131) 상에 접합된 구조를 갖는다.
구체적으로, 상부 패키지(200)의 제2 기판(210)은 하부 패키지(100)보다 큰 평면적을 갖는다. 제2 기판(210)의 하면(212)은 하부 패키지(100)와 마주하는 중심 영역(Center Region, CR) 및 중심 영역(CR) 바깥쪽의 에지 영역(Edge Region, ER)으로 구획될 수 있으며, 제3 볼랜드(214)들은 에지 영역(ER)에 중심 영역(CR)의 외곽을 따라서 형성된다.
제2 솔더볼(240)들은 제3 볼랜드(214)들 상에 각각 형성된다. 상부 패키지(200)는 제2 솔더볼(240)들이 제1 솔더볼(130)의 절단된 측면(131) 상에 접합되도록 하부 패키지(300) 상에 스택된다.
본 실시예에 따르면, 제2 솔더볼(240)들이 하부 패키지(100)의 측면에서 제1 솔더볼(130)과 접합되어 상부 패키지(200)와 하부 패키지(100) 사이의 갭(gap)이 제로(zero) 또는 제로에 가까운 수준으로 감소되므로 보다 얇은 두께의 스택 패키지를 제공할 수 있다.
도 4를 참조하면, 본 발명의 제4 실시예에 따른 스택 패키지(40)는, 전술한 제1 실시예에 따른 스택 패키지(20)의 구성 외에, 추가 제1 볼랜드(115A)들, 추가 제1 솔더볼(130A)들, 추가 제3 볼랜드(214A)들 및 추가 제2 솔더볼(240A)들이 더 포함된 구조를 갖는다.
구체적으로, 하부 패키지(100)의 제1 기판(110)은 상면(111)에 추가 제1 볼랜드(115A)들을 더 포함하고, 하부 반도체 패키지(100)는 추가 제1 볼랜드(115A)들 상에 각각 형성된 추가 제1 솔더볼(130A)들을 더 포함하다. 각각의 추가 제1 솔더볼(130A)들은 그 상부측이 연마되어 평편한 상부면(131A)을 갖는다. 추가 제1 솔더볼(130A)들의 상부면(131A)은 제1 솔더볼(130)들의 연마된 상부면(132) 및 몰드부(140)의 상면(141)과 동일면 상에 배치될 수 있다.
그리고, 상부 패키지(200)의 제2 기판(210)은 하면(212)에 추가 제1 솔더볼(130A)들에 대응되는 추가 제3 볼랜드(214A)들을 더 포함하고, 상부 반도체 패키지(200)는 추가 제3 볼랜드(214A)들 상에 형성되고 추가 제1 솔더볼(130A)의 상부면(131A)과 접합된 추가 제2 솔더볼(240A)들을 더 포함한다.
이하에서는 전술한 실시예들에 따른 스택 패키지의 제조방법을 도 5 내지 도 13을 참조로 설명할 것이다.
도 5 및 도 6을 참조하면, 복수개의 유닛 레벨 기판(unit lelvel substrate, 110)들 및 유닛 레벨 기판(110)들을 분할하는 쏘잉 라인(sawing line, SL)이 구비된 스트립 레벨 기판(strip level substrate, 1)의 상면(1A)에 제1 볼랜드(115)들을 형성한다. 여기서, 도 5는 스트립 레벨 기판(1)을 도시한 평면도이고, 도 6은 도 5의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
각각의 유닛 레벨 기판(110)들은 상면(1A)에 제1 본딩 핑거(114)들을 구비하고, 상면(1A)과 대향하는 하면(1B)에 제2 볼랜드(116)들을 구비한다.
각각의 제1 볼랜드(115)들은 유닛 레벨 기판(110)의 가장자리 부분 및 이에 인접한 쏘잉 라인(SL)에 걸쳐 형성된다. 본 실시예에서, 각각의 제1 볼랜드(115)들은 이웃하는 유닛 레벨 기판(110)들의 가장자리 부분과 이 유닛 레벨 기판(110)들 사이의 쏘잉 라인(SL)에 걸쳐서 연속적으로 형성된다. 즉, 각각의 제1 볼랜드(115)들은 이웃하는 유닛 레벨 기판(110)들에 의해 공유된다.
이어, 각각의 제1 볼랜드(115)들 상에 제1 솔더볼(130)들을 형성한다. 제1 볼랜드(115)와 마찬가지로, 제1 솔더볼(130)은 이웃하는 유닛 레벨 기판(110)들의 가장자리 부분들과 이 유닛 레벨 기판(110)들 사이의 쏘잉 라인(SL)에 걸쳐 형성되며, 이웃하는 유닛 레벨 기판(110)들에 의해 공유된다.
도 5 및 도 6을 참조로 한 설명에서는 제1 볼랜드(115) 및 제1 솔더볼(130)이 이웃하는 유닛 레벨 기판(110)들에 의해 공유되는 경우를 나타내었으나, 이는 쏘잉 라인(SL)의 폭이 제1 솔더볼(130)의 직경에 비해 매우 작은 경우에만 적용 가능하다. 쏘잉 라인(SL)의 폭이 비교적 넓은 경우에는, 도 7 및 도 8에 도시된 바와 같이, 각각의 제1 볼랜드(115)들을 하나의 유닛 레벨 기판(110)의 가장자리 부분과 이에 인접한 쏘잉 라인(SL)의 일부분 상에 걸쳐 형성하고 각각의 제1 볼랜드(115)들 상에 제1 솔더볼(130)을 형성하여, 제1 볼랜드(115) 및 제1 솔더볼(130)이 하나의 유닛 레벨 기판(110)에 의해 사용되도록 한다.
도 9를 참조하면, 각각의 유닛 레벨 기판(110)들의 상면(1A) 상에 제1 반도체 칩(120)을 실장한다. 본 실시예에서, 제1 반도체 칩(120)은 일측면(121)에 형성된 다수의 제1 본딩 패드(122)들 및 각각의 제1 본딩 패드(122)들 상에 형성된 제1 범프(123)들을 구비하며, 제1 범프(123)들이 유닛 레벨 기판(110)의 제1 본딩 핑거(114)들 상에 접합되도록 유닛 레벨 기판(110)의 상면(1A) 상에 플립칩 본딩 방식으로 실장된다. 제1 반도체 칩(120)은 제1 솔더볼(130) 직경보다 작은 두께, 바람직하게 제1 솔더볼(130) 직경의 1/2보다 작은 두께를 갖는다.
도 10을 참조하면, 제1 반도체 칩(120)들 및 제1 솔더볼(130)들을 포함한 스트립 레벨 기판(1)의 상면(1A)을 몰딩하는 제1 몰드부(140)를 형성한다. 제1 몰드부(140)는 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
도 11을 참조하면, 제1 몰드부(140) 및 제1 솔더볼(130)들을 연마한다. 상기 연마 공정에 의하여 제1 솔더볼(130)들의 상부면(132)은 편평한 형태를 갖게 되며 제1 몰드부(140)의 상면(141)으로 노출되게 된다. 연마 공정 완료 후 제1 솔더볼(130)들의 상부면(132)들이 제1 몰드부(140)의 상면(141)과 실질적으로 동일면 상에 배치되도록, 연마 공정시 제1 솔더볼(130) 및 제1 몰드부(140)에 대하여 동일한 연마비를 갖는 슬리러(slurry)를 사용할 수 있다.
제1 몰드부(140)의 상면(141)으로 노출되는 제1 솔더볼(130)의 상부면(132)의 면적은 제1 솔더볼(130)의 크기가 초기 구 형태의 솔더볼 크기의 1/2이 될 때 가장 넓으므로, 상기 연마 공정은 제1 솔더볼(130)의 크기가 초기 구 형태의 솔더볼 크기의 1/2이 될 때까지 수행하는 것이 바람직하다. 이는 제1 솔더볼(130)의 상부면(132)을 통해 상부 패키지와 전기적으로 접촉시 접촉 면적을 최대한 확보하기 위함이다.
도 12를 참조하면, 스트립 레벨 기판(1) 하면(1B)의 제2 볼랜드(116)들 상에 제3 솔더볼(150)들을 각각 형성한다.
그런 다음, 레이저 빔 또는 블레이드를 사용하여 쏘잉 라인(SL)을 따라서 스트립 기판(1), 제1 몰드부(140) 및 제1 솔더볼(130)들을 절단하여 도 13에 하부 반도체 패키지(100)를 제작한다. 상기 절단 공정시 유닛 레벨 기판(110)의 가장자리 및 이에 인접한 쏘잉 라인(SL)에 걸쳐서 배치되었던 제1 솔더볼(130)들이 절단됨에 따라서 제1 솔더볼(130)들은 대략 4 분할된 구 형상을 갖게 된다.
이후, 상부 패키지(200)의 제2 솔더볼(240)들이 제1 솔더볼(130)들의 연마된 상부면(132) 상에 각각 접합되도록 하부 패키지(100) 상에 상부 패키지(200)를 스택하여 도 1에 도시된 스택 패키지(10)를 제작한다.
비록, 도 5 내지 도 13을 참조로 하여 설명된 실시예에서는 도 1에 도시된 스택 패키지(10)를 제작하는 경우만을 나타내었으나, 다양한 형태로 변경 가능하다.
예컨데, 도 9를 참조로 하여 설명된 제1 반도체 칩(120) 실장 공정에서 제1 반도체 칩(120)을 플립칩 본딩 방식으로 실장하지 않고 와이어 본딩 방식으로 실장하여 도 2에 도시된 스택 패키지(20)를 제작할 수 있다. 그리고, 하부 패키지(100) 상에 상부 패키지(200)를 스택할 때, 상부 패키지(200)의 제2 볼랜드(214)들을 제1 솔더볼(130)들의 연마된 상부면(132) 상에 접합시키지 않고 제1 솔더볼(130)들의 절단된 측면(131) 상에 접합시키어 도 3에 도시된 스택 패키지(30)를 제작할 수도 있다.
한편, 도 5 및 도 6을 참조로 하여 설명된 제1 볼랜드(115) 형성 공정에서 각각의 유닛 레벨 기판(110)들의 상면(1A)에 추가 제1 볼랜드(115A)들을 더 형성하고, 제1 솔더볼(130) 형성 공정에서 추가 제1 볼랜드(115A)들 상에 추가 제1 솔더볼(130A)들을 더 형성하고, 제1 솔더볼(130)들에 대응되는 제2 솔더볼(240)들 및 추가 제1 솔더볼(130A)들에 대응되는 추가 제2 솔더볼(240A)들을 갖는 상부 패키지(200)를 제2 솔더볼(240)들 및 추가 제2 솔더볼(240A)들이 제1 솔더볼(130) 및 추가 제1 솔더볼(130A) 상에 각각 접합되도록 하부 패키지(100) 상에 스택하여 도 4에 도시된 스택 패키지(40)를 제작할 수도 있다.
전술한 실시예들에 의하면, 제1 솔더볼이 절단 및 연마되어 제1 솔더볼의 사이즈가 감소되므로 하부 패키지의 사이즈를 줄일 수 있다. 또한, 제1 솔더볼이 하부 패키지의 가장자리에 배치되고 하부 패키지 내에서 제1 솔더볼이 점유하는 공간이 작으므로 하부 패키지 내에 실장 가능한 최대 칩 사이즈를 증가시킬 수 있다. 그리고, 큰 직경을 갖는 구 형상의 솔더볼을 연마(또는 절단)하여 형성된 넓은 면적의 상부면(또는 측면) 상에 상부 패키지가 접합되므로 상, 하부 패키지들간 접합 신뢰성이 향상된다. 게다가, 외부로 노출된 하부 패키지의 솔더볼을 통해 열을 외부로 빠르게 배출시킬 수 있으므로 방열 특성을 향상시킬 수 있다.
도 14를 참조하면, 하부 패키지의 몰드부 높이가 H로 일정한 조건 하에서 큰 직경을 갖는 구 형상의 솔더볼(A)의 경우 솔더볼의 높이가 H보다 크므로 상부 패키지와의 접합 면적을 충분히 확보할 수 있어 접합 신뢰성 측면에서는 우수하지만, 하부 패키지 내에서 차지하는 공간이 크므로 하부 패키지의 사이즈 증가 요인이 된다. 반면, 작은 직경을 갖는 구 형상의 솔더볼(B)의 경우 하부 패키지 내에서 차지하는 공간이 작아 하부 패키지의 사이즈 축소에는 유리하지만, 솔더볼의 높이가 H)보다 작으므로 상부 패키지와의 접합이 불가능하다. 하부 패키지의 몰드부 높이(H)와 비슷해지도록 솔더볼의 직경을 늘리면(C의 경우) 상부 패키지와의 접합이 가능하지만, 상부 패키지와의 접합되는 접합면의 크기가 작아 접합 신뢰성 확보하기 어렵다. 본 발명에 따른 솔더볼(D)은 큰 직경을 갖는 구 형상의 솔더볼을 그 상부측을 연마하고 측면을 절단하여 형성한 것으로, 초기 구 형상의 솔더볼의 비해 대략 1/4 정도의 사이즈를 가지므로 패키지 내에서 차지하는 공간이 작고, 상부 패키지와의 접합 면적이 충분히 넓으므로 우수한 접합 신뢰성을 제공할 수 있다.
전술한 스택 패키지는 다양한 반도체 장치들 및 패키지 모듈들에 적용될 수 있다.
도 15를 참조하면, 본 발명의 실시예에 따른 스택 패키지는 전자 시스템(710)에 적용될 수 있다. 전자 시스템(710)은 컨트롤러(711), 입출력부(712) 및 메모리(713)를 포함할 수 있다. 컨트롤러(711), 입출력부(712) 및 메모리(713)는 데이터 이동하는 경로를 제공하는 버스(718)를 통해서 상호 커플링될 수 있다.
예컨데, 컨트롤러(711)는 적어도 하나의 마이크로 프로세서, 적어도 하나의 디지털 시그날 프로세서, 적어도 하나의 마이크로 컨트롤러 및 이러한 컴포넌트들과 동일한 기능을 수행할 수 있는 로직 회로 중 적어도 하나 이상을 포함할 수 있다. 컨트롤러(711)와 메모리(713)는 본 발명의 실시예에 따른 스택 패키지 중 적어도 하나 이상을 포함할 수 있다. 입출력부(712)는 키패드, 키보드, 디스플레이 장치, 터치 스크린 등으로부터 선택된 적어도 하나 이상을 포함할 수 있다. 메모리(713)는 데이터 저장을 위한 장치로, 데이터 또는/및 컨트롤러(711) 등에 의해 실행된 커멘드(command)를 저장할 수 있다.
메모리(713)는 DRAM과 같은 휘발성 메모리 장치 또는/및 플래시 메모리와 같은 비휘발성 메모리 장치를 포함할 수 있다. 예컨데, 플래시 메모리는 이동 단말기 또는 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 장착될 수 있다. 플레시 메모리는 SSD(Solid State Disk)로 구성될 수 있다. 이 경우, 전자 시스템(710)은 플래시 메모리 시스템에 많은 양의 데이터를 안정적으로 저장할 수 있다.
전자 시스템(710)은 통신망과 데이터를 송수신할 수 있도록 설정된 인터페이스(714)를 더 포함할 수 있다. 인터페이스(714)는 유선 또는 무선 형태를 가질 수 있다. 예컨데, 인터페이스(714)는 인테나, 유선 트랜시버(transceiver) 또는 무선 트랜시버를 포함할 수 있다.
전자 시스템(710)은 모바일 시스템, 퍼스널 컴퓨터, 산업용 컴퓨터 또는 다양한 기능들을 수행하는 로직 시스템으로 이해될 수 있다. 예컨데, 모바일 시스템은 PDA(Personal Digital Assistant), 포터블 컴퓨터(portable computer), 테블릿 컴퓨터(tablet computer), 모바일 폰(mobile phone), 스마트 폰(smart phone), 무선 전화, 랩탑 컴퓨터(laptop computer), 메모리 카드(memory card), 디지털 음악 시스템, 정보 송수신 시스템 중 어느 하나일 수 있다.
전자 시스템(710)이 무선 통신을 수행할 수 있는 장치인 경우, 전자 시스템(710)은 CDMA(Code Division Multiple access), GSM(global system for mobile communications), NADC(north American digital cellular), E-TDMA(enhanced-time division multiple access), WCDAM(wideband code division multiple access), CDMA2000, LTE(long term evolution) and Wibro(wireless broadband Internet)와 같은 통신 시스템에 사용될 수 있다.
도 16을 참조하면, 본 발명의 실시예들에 따른 스택 패키지는 메모리 카드(800)의 형태로 제공될 수 있다. 예컨데, 메모리 카드(800)는 비휘발성 메모리 장치와 같은 메모리(810) 및 메모리 컨트롤러(820)를 포함할 수 있다. 메모리(810) 및 메모리 컨트롤러(820)은 데이터를 저장하거나 저장된 데이터를 독출할 수 있다.
메모리(810)는 본 발명의 실시예들에 따른 패키징 기술이 적용된 비휘발성 메모리 장치들 중 어느 하나 이상을 포함할 수 있고, 메모리 컨트롤러(820)는 호스트(830)로부터의 기입/독출 요청에 응답하여 저장된 데이터를 독출해내거나 데이터를 저장하도록 메모리(810)를 컨트롤한다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 하부 패키지
200 : 상부 패키지
130 : 제1 솔더볼

Claims (28)

  1. 상면 가장자리에 볼랜드가 형성된 기판, 상기 기판의 상면 상에 실장된 반도체 칩, 상기 볼랜드 상에 형성되며 상기 기판의 가장자리를 따라서 절단된 측면 및 연마된 상부면을 갖는 제1 솔더볼, 상기 반도체 칩을 포함한 상기 기판의 일면을 몰딩하고 상기 제1 솔더볼의 상기 절단된 측면 및 상기 연마된 상부면을 노출하는 몰드부를 구비하는 하부 패키지;및
    상기 하부 패키지 상에 스택되며 상기 제1 솔더볼과 접합된 제2 솔더볼을 갖는 상부 패키지;
    를 포함하는 스택 패키지.
  2. 제1 항에 있어서, 상기 제1 솔더볼의 상기 절단된 측면은 상기 기판의 측면과 동일면 상에 배치되는 것을 특징으로 하는 스택 패키지.
  3. 제1 항에 있어서, 상기 제1 솔더볼의 상기 연마된 상부면은 상기 몰드부의 상면과 동일면 상에 배치되는 것을 특징으로 하는 스택 패키지.
  4. 제1 항에 있어서, 상기 제1 솔더볼은 4 분할된 구 형상을 갖는 것을 특징으로 하는 스택 패키지.
  5. 제1 항에 있어서, 상기 제2 솔더볼은 상기 제1 솔더볼보다 낮은 융점을 갖는 것을 특징으로 하는 스택 패키지.
  6. 제1 항에 있어서, 상기 제2 솔더볼은 상기 제1 솔더볼의 상기 연마된 상부면 상에 콘택된 것을 특징으로 하는 스택 패키지.
  7. 제1 항에 있어서, 상기 제2 솔더볼은 상기 제1 솔더볼의 상기 절단된 측면 상에 콘택된 것을 특징으로 하는 스택 패키지,
  8. 제1 항에 있어서, 상기 기판은 상기 상면에 추가 제1 볼랜드를 더 구비하고,
    상기 하부 반도체 패키지는 상기 추가 제1 볼랜드 상에 형성된 추가 제1 솔더볼을 더 포함하는 것을 특징으로 하는 스택 패키지.
  9. 제8 항에 있어서, 상기 추가 제1 솔더볼은 그 상부측이 연마되어 편평한 형태의 상부면을 갖는 것을 특징으로 하는 스택 패키지.
  10. 제9 항에 있어서, 상기 추가 제1 솔더볼의 상기 상부면은 상기 제1 솔더볼의 상기 연마된 상부면 및 상기 몰드부의 상면과 동일면 상에 배치되는 것을 특징으로 하는 스택 패키지.
  11. 제8 항에 있어서, 상기 상부 패키지는 상기 추가 제1 솔더볼에 접합된 추가 제2 솔더볼를 더 포함하는 것을 특징으로 하는 스택 패키지.
  12. 제11 항에 있어서, 상기 추가 제2 솔더볼은 상기 제1 솔더볼 및 상기 추가 제1 솔더볼보다 낮은 융점을 갖는 것을 특징으로 하는 스택 패키지.
  13. 제1 항에 있어서, 상기 반도체 칩은 상기 기판과 마주하는 일측면에 형성된 본딩 패드들; 및
    상기 본딩 패드들 상에 형성되며 상기 기판의 본딩 핑거와들과 접합된 범프들;
    을 더 포함하는 것을 특징으로 하는 스택 패키지.
  14. 제1 항에 있어서, 상기 반도체 칩은 상기 기판과 마주하는 일측면과 대향하는 타측면에 형성되고 상기 기판의 본딩 핑거들과 전기적으로 연결된 본딩 패드들을 더 포함하는 것을 특징으로 하는 스택 패키지.
  15. 제14 항에 있어서, 상기 하부 반도체 패키지는 상기 반도체 칩의 상기 본딩 패드들과 상기 기판의 상기 본딩 핑거들을 전기적으로 연결하는 와이어들을 더 포함하는 것을 특징으로 하는 스택 패키지
  16. 복수개의 유닛 레벨 기판들 및 상기 유닛 레벨 기판들을 분할하는 쏘잉 라인이 구비된 스트립 레벨 기판의 상면에 상기 각각의 유닛 레벨 기판들의 가장자리 부분 및 이에 인접한 쏘잉 라인에 걸쳐서 볼랜드들을 형성하는 단계;
    상기 볼랜드들 상에 제1 솔더볼들을 각각 형성하는 단계;
    상기 각각의 유닛 레벨 기판들의 상면 상에 반도체 칩을 실장하는 단계;
    상기 반도체 칩들 및 상기 제1 솔더볼들을 포함한 상기 스트립 레벨 기판의 상면을 몰딩하는 몰드부를 형성하는 단계;
    상기 몰드부 및 상기 제1 솔더볼들을 연마하는 단계;
    상기 쏘잉 라인을 따라서 상기 스트립 레벨 기판, 상기 제1 솔더볼들 및 상기 몰드부를 절단하여 하부 패키지를 제작하는 단계;및
    상부 패키지의 제2 솔더볼들이 상기 제1 솔더볼들에 각각 접합되도록 상기 하부 패키지 상에 상기 상부 패키지를 스택하는 단계;
    를 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  17. 제16 항에 있어서, 상기 볼랜드들을 형성하는 단계는 상기 각각의 볼랜드들이 이웃하는 유닛 레벨 기판들의 가장자리 부분들과 이 유닛 레벨 기판들 사이의 쏘잉 라인에 걸쳐 연속적으로 형성되도록 수행하는 것을 특징으로 하는 스택 패키지의 제조방법.
  18. 제16 항에 있어서, 상기 볼랜드들을 형성하는 단계는 상기 각각의 볼랜드들이 하나의 유닛 레벨 기판의 가장자리 부분과 이에 인접한 쏘잉 라인 상에 걸쳐 형성되도록 수행하는 것을 특징으로 하는 스택 패키지의 제조방법.
  19. 제16 항에 있어서, 상기 반도체 칩을 실장하는 단계는 상기 반도체 칩의 일측면에 형성된 범프들이 상기 유닛 레벨 기판의 상기 상면에 형성된 본딩 핑거들에 각각 접합되도록 상기 반도체 칩을 상기 유닛 레벨 기판의 상기 상면에 배치하는 방식으로 수행되는 것을 특징으로 하는 스택 패키지의 제조방법.
  20. 제16 항에 있어서, 상기 반도체 칩을 실장하는 단계는, 상기 반도체 칩의 일측면을 상기 유닛 레벨 기판의 상기 상면 상에 부착하는 단계;및
    상기 일측면과 대향하는 상기 반도체 칩의 타측면에 형성된 본딩 패드와 상기 유닛 레벨 기판의 상기 상면에 형성된 본딩 핑거들을 전기적으로 연결하는 와이어를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 스택 패키지의 제조방법.
  21. 제16 항에 있어서, 상기 몰드부 및 상기 제1 솔더볼들을 연마하는 단계는 상기 제1 솔더볼이 연마 이전 제1 솔더볼 사이즈의 1/2이 되도록 수행하는 것을 특징으로 하는 스택 패키지의 제조방법.
  22. 제16 항에 있어서, 상기 하부 패키지 상에 상부 패키지를 스택하는 단계는, 상기 제2 솔더볼이 상기 제1 솔더볼의 상기 연마된 상부면 상에 콘택되도록 수행하는 것을 특징으로 하는 스택 패키지의 제조방법.
  23. 제16 항에 있어서, 상기 하부 패키지 상에 상부 패키지를 스택하는 단계는, 상기 제2 솔더볼이 상기 제1 솔더볼의 상기 절단된 측면 상에 콘택되도록 수행하는 것을 특징으로 하는 스택 패키지의 제조방법.
  24. 제16 항에 있어서, 상기 제2 솔더볼은 상기 제1 솔더볼보다 낮은 융점을 갖는 것을 특징으로 하는 스택 패키지의 제조방법.
  25. 제16 항에 있어서, 상기 볼랜드를 형성하는 단계에서, 상기 각각의 유닛 레벨 기판들의 상면에 추가 볼랜드를 더 형성하고, 상기 제1 솔더볼을 형성하는 단계에서 상기 추가 볼랜드 상에 상기 추가 제1 솔더볼을 더 형성하는 것을 특징으로 하는 스택 패키지.
  26. 제25 항에 있어서, 상기 상부 패키지는 추가 제2 솔더볼를 더 포함하고,
    상기 하부 패키지 상에 상부 패키지를 스택하는 단계는 상기 제2 솔더볼들 및 추가 제2 솔더볼들이 상기 제1 솔더볼들 및 상기 추가 제1 솔더볼들에 각각 접합되도록 수행하는 것을 특징으로 하는 스택 패키지의 제조방법.
  27. 버스에 의해 결합된 제어기, 인터페이스, 입출력장치 및 기억장치를 포함하고,
    상이 제어기 및 기억장치는 스택 패키지를 포함하며,
    상기 스택 패키지는, 상면 가장자리에 볼랜드가 형성된 기판, 상기 기판의 상면 상에 실장된 반도체 칩, 상기 볼랜드 상에 형성되며 상기 기판의 가장자리를 따라서 절단된 측면 및 연마된 상부면을 갖는 제1 솔더볼, 상기 반도체 칩을 포함한 상기 기판의 일면을 몰딩하고 상기 제1 솔더볼의 상기 절단된 측면 및 상기 연마된 상부면을 노출하는 몰드부를 구비하는 하부 패키지;및
    상기 하부 패키지 상에 스택되며 상기 제1 솔더볼과 접합된 제2 솔더볼을 갖는 상부 패키지;를 포함하는 전자 시스템.
  28. 스택 패키지를 구비한 메모리 및 상기 메모리를 제어하는 메모리 제어기를 포함하며,
    상기 스택 패키지는, 상면 가장자리에 볼랜드가 형성된 기판, 상기 기판의 상면 상에 실장된 반도체 칩, 상기 볼랜드 상에 형성되며 상기 기판의 가장자리를 따라서 절단된 측면 및 연마된 상부면을 갖는 제1 솔더볼, 상기 반도체 칩을 포함한 상기 기판의 일면을 몰딩하고 상기 제1 솔더볼의 상기 절단된 측면 및 상기 연마된 상부면을 노출하는 몰드부를 구비하는 하부 패키지;및
    상기 하부 패키지 상에 스택되며 상기 제1 솔더볼과 접합된 제2 솔더볼을 갖는 상부 패키지;를 포함하는 메모리 카드.
KR1020130076876A 2013-07-02 2013-07-02 스택 패키지 및 이의 제조방법 KR20150004005A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130076876A KR20150004005A (ko) 2013-07-02 2013-07-02 스택 패키지 및 이의 제조방법
US14/083,687 US9165899B2 (en) 2013-07-02 2013-11-19 Stacked package and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130076876A KR20150004005A (ko) 2013-07-02 2013-07-02 스택 패키지 및 이의 제조방법

Publications (1)

Publication Number Publication Date
KR20150004005A true KR20150004005A (ko) 2015-01-12

Family

ID=52132241

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130076876A KR20150004005A (ko) 2013-07-02 2013-07-02 스택 패키지 및 이의 제조방법

Country Status (2)

Country Link
US (1) US9165899B2 (ko)
KR (1) KR20150004005A (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343431B2 (en) * 2013-07-10 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dam structure for enhancing joint yield in bonding processes
US9368458B2 (en) 2013-07-10 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Die-on-interposer assembly with dam structure and method of manufacturing the same
KR102424402B1 (ko) 2015-08-13 2022-07-25 삼성전자주식회사 반도체 패키지 및 그 제조방법
US11239199B2 (en) 2015-12-26 2022-02-01 Intel Corporation Package stacking using chip to wafer bonding
US9824979B2 (en) * 2015-12-29 2017-11-21 Stmicroelectronics, Inc. Electronic package having electromagnetic interference shielding and associated method
DE112016006656T5 (de) 2016-03-25 2018-12-06 Intel Corporation Substratfreies system in der gehäuseausgestaltung
KR102608887B1 (ko) * 2016-08-10 2023-12-04 에스케이하이닉스 주식회사 반도체 장치
WO2018111263A1 (en) * 2016-12-14 2018-06-21 Intel IP Corporation Package devices having a ball grid array with side wall contact pads
KR20190087893A (ko) * 2018-01-17 2019-07-25 삼성전자주식회사 클럭을 공유하는 반도체 패키지 및 전자 시스템
CN109003948A (zh) * 2018-07-23 2018-12-14 华进半导体封装先导技术研发中心有限公司 一种双面三维堆叠封装结构及封装方法
US11276641B1 (en) 2020-01-06 2022-03-15 Rockwell Collins, Inc. Conformal multi-plane material deposition
CN117711957A (zh) * 2022-09-05 2024-03-15 长鑫存储技术有限公司 半导体结构及其形成方法、存储器

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6471115B1 (en) * 1990-02-19 2002-10-29 Hitachi, Ltd. Process for manufacturing electronic circuit devices
JPH06103707B2 (ja) * 1991-12-26 1994-12-14 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体チップの交換方法
US5765744A (en) * 1995-07-11 1998-06-16 Nippon Steel Corporation Production of small metal bumps
JPH1013007A (ja) * 1996-03-29 1998-01-16 Ngk Spark Plug Co Ltd 半田バンプを有する配線基板及びその製造方法及び平坦化治具
JP2000311921A (ja) * 1999-04-27 2000-11-07 Sony Corp 半導体装置およびその製造方法
US6656750B1 (en) * 1999-04-29 2003-12-02 International Business Machines Corporation Method for testing chips on flat solder bumps
US6181569B1 (en) * 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
US6267650B1 (en) * 1999-08-09 2001-07-31 Micron Technology, Inc. Apparatus and methods for substantial planarization of solder bumps
US6717245B1 (en) * 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
JP3405456B2 (ja) * 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
US7414319B2 (en) * 2000-10-13 2008-08-19 Bridge Semiconductor Corporation Semiconductor chip assembly with metal containment wall and solder terminal
US6929971B2 (en) * 2001-04-04 2005-08-16 Texas Instruments Incorporated Semiconductor device and its manufacturing method
US20020151164A1 (en) * 2001-04-12 2002-10-17 Jiang Hunt Hang Structure and method for depositing solder bumps on a wafer
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US6791168B1 (en) * 2002-07-10 2004-09-14 Micron Technology, Inc. Semiconductor package with circuit side polymer layer and wafer level fabrication method
US6856009B2 (en) * 2003-03-11 2005-02-15 Micron Technology, Inc. Techniques for packaging multiple device components
KR100493063B1 (ko) 2003-07-18 2005-06-02 삼성전자주식회사 스택 반도체 칩 비지에이 패키지 및 그 제조방법
US7122906B2 (en) * 2004-01-29 2006-10-17 Micron Technology, Inc. Die-wafer package and method of fabricating same
JP4353845B2 (ja) * 2004-03-31 2009-10-28 富士通株式会社 半導体装置の製造方法
JP4130668B2 (ja) * 2004-08-05 2008-08-06 富士通株式会社 基体の加工方法
US7273768B2 (en) * 2005-08-30 2007-09-25 Mutual-Pak Technology Co. Ltd. Wafer-level package and IC module assembly method for the wafer-level package
JP4791244B2 (ja) * 2006-05-11 2011-10-12 新光電気工業株式会社 電子部品内蔵基板及びその製造方法
US7626269B2 (en) * 2006-07-06 2009-12-01 Micron Technology, Inc. Semiconductor constructions and assemblies, and electronic systems
US8581380B2 (en) * 2006-07-10 2013-11-12 Stats Chippac Ltd. Integrated circuit packaging system with ultra-thin die
JP2008258383A (ja) * 2007-04-04 2008-10-23 Spansion Llc 半導体装置及びその製造方法
US8129845B2 (en) * 2007-09-25 2012-03-06 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure in non-active area of wafer
US7741156B2 (en) 2008-05-27 2010-06-22 Stats Chippac, Ltd. Semiconductor device and method of forming through vias with reflowed conductive material
JP5425584B2 (ja) * 2009-10-15 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
TWI419283B (zh) * 2010-02-10 2013-12-11 Advanced Semiconductor Eng 封裝結構
KR101096045B1 (ko) 2010-05-06 2011-12-19 주식회사 하이닉스반도체 적층 반도체 패키지 및 그 제조방법
US8987878B2 (en) * 2010-10-29 2015-03-24 Alpha And Omega Semiconductor Incorporated Substrateless power device packages
US8563361B2 (en) * 2012-02-14 2013-10-22 Alpha & Omega Semiconductor, Inc. Packaging method of molded wafer level chip scale package (WLCSP)
US8916481B2 (en) * 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
US8563417B2 (en) * 2011-11-22 2013-10-22 Alpha & Omega Semiconductor, Inc. Method for packaging ultra-thin chip with solder ball thermo-compression in wafer level packaging process
US8637352B2 (en) * 2011-11-22 2014-01-28 Stmicroelectronics Pte Ltd. Ball grid array to pin grid array conversion
US10049964B2 (en) * 2012-03-23 2018-08-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units
US9287203B2 (en) * 2013-03-15 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure and method of forming same

Also Published As

Publication number Publication date
US9165899B2 (en) 2015-10-20
US20150008580A1 (en) 2015-01-08

Similar Documents

Publication Publication Date Title
KR20150004005A (ko) 스택 패키지 및 이의 제조방법
US10090252B2 (en) Package-on-package type semiconductor device including fan-out memory package
US9570370B2 (en) Multi chip package and method for manufacturing the same
US11257801B2 (en) Stacked semiconductor package having mold vias and method for manufacturing the same
US9406584B2 (en) Semiconductor package and method for manufacturing the same
US9153557B2 (en) Chip stack embedded packages
US9324657B2 (en) Semiconductor package and method of fabricating the same
KR102341755B1 (ko) 반도체 패키지 및 그 제조방법
US10903131B2 (en) Semiconductor packages including bridge die spaced apart from semiconductor die
US8399994B2 (en) Semiconductor chip and semiconductor package having the same
KR20140130920A (ko) 패키지 온 패키지 장치 및 이의 제조 방법
KR20100034564A (ko) 반도체 패키지 및 그 제조방법
KR20160008053A (ko) 반도체 패키지 및 그 제조방법
US11569145B2 (en) Semiconductor package with thermal interface material for improving package reliability
US9620492B2 (en) Package-on-package type stack package and method for manufacturing the same
KR101739742B1 (ko) 반도체 패키지 및 이를 포함하는 반도체 시스템
US20190043833A1 (en) Semiconductor packages including a plurality of stacked dies
US9209161B2 (en) Stacked package and method for manufacturing the same
US10998294B2 (en) Semiconductor packages having stacked chip structure
US20160013161A1 (en) Semiconductor package
KR20160047841A (ko) 반도체 패키지
US20170287734A1 (en) Semiconductor packages including interposer and methods of manufacturing the same
US20200328189A1 (en) Semiconductor packages including a thermal conduction network structure
US8816360B2 (en) Multi-chip package cross-reference to related applications
TW201739004A (zh) 半導體模組以及製造其的方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid