KR20160008053A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 그 제조방법을 제공한다. 반도체 패키지 제조방법은 그루브를 형성하여, 제1 반도체칩들을 분리시키는 것을 포함할 수 있다. 그루브를 형성하는 것은 상기 반도체 기판의 하면으로부터 상기 반도체 기판 및 상기 몰드막의 일부를 상기 하면에 경사진 방향으로 자르는 제1 쏘잉 공정; 및 상기 몰드막을 상기 반도체 기판의 상기 하면에 수직한 방향으로 자르는 제2 쏘잉 공정을 포함하고, 상기 반도체 기판 내에 형성된 상기 그루브의 최소 너비는 상기 몰드막 내에 형성된 상기 그루브의 최대 너비보다 넓을 수 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package an And Method Of Fabricating The Same}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 쓰루 비아를 갖는 멀티칩(Multichip) 반도체 패키지에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 패키지의 성능 향상을 위한 다양한 연구가 요구되고 있다. 특히, 종래 와이어 본딩으로 구현하던 반도체 패키지에서 고성능이 요구됨에 따라 쓰루 비아(TSV) 기술이 제안되었다.
본 발명이 해결하고자 하는 과제는 복수개의 반도체칩들이 적층된 반도체 기판을 쏘잉하여, 신뢰성 있는 반도체 패키지를 제조하는 데 에 있다.
본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다. 본 발명의 개념에 따른 반도체 패키지 제조방법은 그 상면 상에 칩 스택들이 실장된 반도체 기판을 제공하되, 상기 칩 스택들 각각은 복수개의 적층된 반도체칩들을 포함하는 것; 상기 반도체 기판의 상면 상에 상기 칩 스택을 덮는 몰드막을 형성하는 것; 및 상기 반도체 기판의 하면 상에 쏘잉 공정을 수행하여, 상기 반도체 기판 및 상기 몰드막을 관통하는 그루브를 형성하되, 상기 그루브는: 상기 반도체 기판의 상기 상면에 인접하며, 상기 반도체 기판의 상기 하면에 경사진 방향으로 연장되는 제1 측벽들; 상기 제1 측벽들과 연결되며 상기 반도체 기판의 상기 하면에 수직한 방향으로 연장되는 방향으로 제2 측벽들; 및 상기 제1 측벽들 및 상기 제2 측벽들이 만나는 엣지들을 가지되, 상기 엣지들은 상기 몰드막 내에 형성될 수 있다.
실시예에 따르면, 상기 반도체 기판 내에 형성된 상기 그루브의 최대 너비는 상기 몰드막 내에 형성된 상기 그루브의 최대 너비보다 넓을 수 있다.
실시예에 따르면, 상기 그루브를 형성하는 것은: 상기 반도체 기판을 상기 하면으로부터 상기 몰드막을 향하여 쏘잉하여, 상기 제1 측벽들을 갖는 제1 그루브를 형성하되, 상기 제1 그루브의 상기 제1 측벽들은 상기 몰드막을 노출시키는 것; 및 상기 제1 그루브에 의해 노출된 상기 몰드막을 쏘잉하여, 상기 제2 측벽들을 갖는 제2 그루브를 형성하는 것을 포함할 수 있다.
실시예에 따르면, 상기 제1 측벽들은 상기 반도체 기판의 상기 하면과 둔각을 이룰 수 있다.
실시예에 따르면, 상기 반도체 기판은 그 내부를 관통하는 쓰루 비아를 가지는 베이스 반도체칩들을 포함하고, 상기 칩 스택들은 상기 베이스 반도체칩들과 전기적으로 연결될 수 있다.
실시예에 따르면, 상기 그루브에 의해 상기 반도체 기판이 상기 베이스 반도체 칩들로 분리되며, 상기 몰드막은 유닛 몰드막들로 분리되고, 인접한 상기 베이스 반도체칩들 사이의 최소 간격은 상기 인접한 제1 반도체칩들 상에 배치된 유닛 몰드막들 사이의 최소 간격보다 클 수 있다.
실시예에 따르면, 상기 반도체칩들 각각은 그 활성면이 상기 반도체 기판을 향할 수 있다.
실시예에 따르면, 상기 그루브는 상기 칩 스택들 사이의 상기 몰드막 내에 형성되는 것을 포함할 수 있다.
실시예에 따르면, 상기 반도체 기판은: 상기 하면을 덮는 실리콘 질화막; 및 상기 하면 상에 형성되는 외부 솔더볼들을 포함하되, 상기 외부 솔더볼은 상기 실리콘 질화막을 노출시킬 수 있다.
본 발명의 반도체 패키지 제조방법은 제1 반도체칩들을 포함하는 반도체 기판의 상면 상에 제2 반도체칩들을 실장하는 것; 상기 반도체 기판의 상기 상면 상에 상기 제2 반도체 칩들을 덮는 몰드막을 형성하는 것; 및 상기 반도체 기판 및 상기 몰드막을 관통하는 그루브를 형성하여, 상기 제1 반도체칩들을 분리시키는 것을 포함하되, 상기 그루브를 형성하는 것은 상기 반도체 기판의 하면으로부터 상기 반도체 기판 및 상기 몰드막의 일부를 상기 하면에 경사진 방향으로 자르는 제1 쏘잉 공정; 및 상기 몰드막을 상기 반도체 기판의 상기 하면에 수직한 방향으로 자르는 제2 쏘잉 공정을 포함하고, 상기 반도체 기판 내에 형성된 상기 그루브의 최소 너비는 상기 몰드막 내에 형성된 상기 그루브의 최대 너비보다 넓을 수 있다.
실시예에 따르면, 상기 제2 쏘잉 공정은 상기 반도체 기판과 이격되어 진행될 수 있다.
실시예에 따르면, 상기 제1 쏘잉 공정에 의하여 형성된 상기 그루브는 경사진 측벽들을 갖고, 상기 경사진 측벽들은 상기 반도체 기판 및 상기 몰드막을 노출시킬 수 있다.
실시예에 따르면, 상기 제1 반도체칩은: 상기 하면 상에 제공된 제1 집적회로층; 상기 제1 집적회로층을 덮는 실리콘 질화막; 그 내부를 관통하며, 제1 집적회로층과 연결되는 제1 쓰루 비아; 및 상기 제1 집적회로층과 전기적으로 연결되며, 상기 실리콘 질화막을 노출시키는 외부 솔더볼을 포함할 수 있다.
실시예에 따르면, 상기 제2 반도체칩들 상에 제3 반도체칩들을 실장하는 것을 더 포함하되, 상기 제2 반도체칩들 각각은 그 내부를 관통하는 제2 쓰루 비아를 가질 수 있다.
실시예에 따르면, 상기 제1 쏘잉 공정은 상기 반도체 기판을 제1 반도체칩들로 분리시키는 것을 포함하고, 상기 제2 쏘잉 공정은 상기 몰드막을 유닛 몰드막들로 분리시키는 것을 포함하되, 서로 인접한 상기 제1 반도체칩들 사이의 최소 간격은 그 상면들 상에 각각 제공된 상기 유닛 몰드막들 사이의 최대 간격보다 넓을 수 있다.
본 발명의 반도체 패키지는 하면, 상기 하면과 대향하는 상면, 그리고 상기 상면 및 상기 하면을 잇는 측면을 갖는 제1 반도체칩; 상기 제1 반도체칩의 상면 상에 실장되는 제2 반도체칩; 및 상기 제1 반도체칩의 상면 상에 제공되며, 상기 제2 반도체칩을 덮는 몰드막을 포함하되, 상기 제1 반도체칩은 그 내부를 관통하는 제1 쓰루 비아를 가지고, 상기 제1 반도체칩의 상기 측면은 상기 하면과 둔각을 이루며, 상기 몰드막은: 상기 제1 반도체칩의 상기 측면과 공면을 이루는 경사진 측벽; 상기 경사진 측벽 상에 제공되며, 상기 제1 반도체칩의 상기 하면에 수직한 방향으로 연장되는 수직 측벽; 및 상기 경사진 측벽 및 상기 수직 측벽이 만나는 엣지를 가질 수 있다.
실시예에 따르면, 상기 몰드막의 최대 너비는 상기 제1 반도체칩의 최대 너비보다 클 수 있다.
실시예에 따르면, 상기 제1 반도체칩의 상기 하면은 활성면이고, 상기 제2 반도체칩의 활성면은 상기 제1 반도체칩을 향할 수 있다.
실시예에 따르면, 상기 제1 반도체칩의 너비는 상기 하면에서 상기 상면으로 갈수록 점진적으로 증가할 수 있다.
실시예에 따르면, 상기 제2 반도체칩 상에 실장된 제3 반도체칩을 더 포함하되, 상기 제2 반도체칩은 그 내부를 관통하는 쓰루 비아를 가질 수 있다.
실시예에 따르면, 상기 제3 반도체칩은 상기 제2 반도체칩과 다른 두께를 가질 수 있다.
실시예에 따르면, 상기 제1 반도체칩은 상기 하면 상에 제공되는 실리콘 질화막; 및 상기 하면 상에서 상기 쓰루 비아와 전기적으로 연결되는 외부 솔더볼들을 포함하되, 상기 외부 솔더볼들은 상기 실리콘 질화막을 노출시킬 수 있다.
실시예에 따르면, 상기 제1 반도체칩의 상기 하면은 폴리머층에 의해 덮히지 않고, 상기 제1 반도체칩의 상기 경사진 측벽 및 상기 수직 측벽은 상기 몰드막에 의해 덮히지 않을 수 있다.
실시예에 따르면, 상기 기판 및 상기 제1 반도체칩 사이에 제공된 범프를 포함하되, 상기 제2 반도체칩은 범프들을 통하여 상기 제1 반도체칩과 전기적으로 연결될 수 있다.
본 발명에 따르면, 그루브는 쏘잉 공정에서 형성되며, 둔각을 이루는 엣지를 가질 수 있다. 그루브에 의해 제1 반도체칩들 및 유닛 몰드막들이 분리될 수 있다. 유닛 몰드막들이 분리되면, 접착 필름이 변형될 수 있다. 이 경우, 패키지 유닛들은 서로 접촉할 수 있다. 그루브의 엣지가 둔각을 가짐에 따라, 서로 이웃한 패키지 유닛들에서, 제1 반도체칩들 사이의 간격은 제1 반도체들 상에 각각 배치된 유닛 몰드막들 사이의 간격과 동일하거나 더 넓을 수 있다. 제1 반도체칩들이 서로 접촉할 확률이 감소하고, 쏘잉 공정에서 제1 반도체칩의 손상이 방지될 수 있다.
제1 반도체칩의 하면 및 측면은 둔각을 이룰 수 있다. 본 발명의 제1 반도체 칩은 외부 충격에 의한 손상이 방지될 수 있다. 이에 따라, 반도체 패키지의 신뢰성이 향상될 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1a 내지 1f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 1g는 쏘잉 공정 후, 패키지 유닛들을 확대하여 도시한 단면도이다.
도 1h는 본 발명에 따라 제조된 어느 하나의 패키지 유닛을 도시한 단면도이다.
도 1i는 도 1h의 제1 반도체칩 및 몰드막을 확대 도시하였다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 2c는 쏘잉 공정 후, 패키지 유닛들의 일 예를 도시한 단면도이다.
도 2d는 본 발명에 따라 제조된 어느 하나의 패키지 유닛을 도시한 단면도이다.
도 2e는 도 2d의 제1 반도체칩 및 몰드막을 확대 도시하였다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 쏘잉 공정을 도시한 단면도들이다.
도 3c는 쏘잉 공정 후, 패키지 유닛들의 일 예를 도시한 단면도이다.
도 3d는 본 발명에 따라 제조된 어느 하나의 패키지 유닛을 도시한 단면도이다.
도 3e는 도 3d의 제1 반도체칩 및 몰드막을 확대 도시하였다.
도 4는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 5는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
도 6은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드의 예를 보여주는 블럭도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 본 발명의 개념에 따른 반도체 패키지의 제조방법을 설명한다.
도 1a 내지 1f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 1a를 참조하면, 캐리어 기판(105) 상에 제1 반도체칩(110)이 배치될 수 있다. 예를 들어, 하나 또는 그 이상의 제1 반도체칩(110)을 포함하는 반도체 기판(100)이 캐리어 접착층(106)에 의해 캐리어 기판(105) 상에 부착될 수 있다. 반도체 기판(100)은 실리콘과 같은 반도체로 만들어진 웨이퍼 레벨의 반도체 기판(100)일 수 있다. 제1 반도체칩(110)은 제1 집적회로층(111) 및 제1 쓰루 비아(115)를 포함할 수 있다. 제1 집적회로층(111)은 제1 반도체칩(110)의 하면(110a)에 인접하여 제공될 있다. 제1 집적회로층(111)은 메모리 회로, 로직 회로, 혹은 이들의 조합을 포함할 수 있다. 제1 쓰루 비아(115)는 제1 반도체칩(110)의 내부를 관통하며, 제1 집적회로층(111)과 전기적으로 연결될 수 있다. 실리콘 질화막(113)은 제1 집적회로층(111)을 덮을 수 있다. 외부 솔더볼들(114)이 제1 반도체칩(110)의 하면(110a) 상에 제공되며, 패드(112)을 통해 제1 집적회로층(111)과 전기적으로 연결될 수 있다. 제1 반도체칩(110)의 하면(110a)은 활성면의 역할을 할 수 있다. 외부 솔더볼들(114)은 실리콘 질화막(113)을 노출시킬 수 있다. 본 발명에 따르면, 실리콘 질화막(113) 상에 감광성 폴리이미드층와 같은 폴리머층(미도시)이 형성되지 않아, 실리콘 질화막(113)이 제1 반도체칩(110)의 하면(100a) 상으로 노출될 수 있다.
도 1b를 참조하면, 칩 스택들(S)이 반도체 기판(100)의 제1 반도체칩(110) 상에 실장될 수 있다. 칩 스택들(S) 각각은 적층된 복수의 반도체칩들(120, 130)을 포함할 수 있다. 제2 반도체칩(120)이 반도체 기판(100)의 제1 반도체칩(110) 상에 실장되어 칩-온-웨이퍼(COW) 구조를 구현할 수 있다. 제2 반도체칩(120)은 제2 집적회로층(121) 및 제2 쓰루 비아(125)를 포함할 수 있다. 제2 집적회로층(121)은 메모리 회로를 포함할 수 있다. 제2 쓰루 비아(125)가 제2 반도체칩(120)의 내부를 관통하며, 제2 집적회로층(121)과 전기적으로 연결될 수 있다. 제2 반도체칩(120)의 하면(120a)은 활성면의 역할을 할 수 있다. 제1 범프들(109)이 제2 반도체칩(120)의 하면(120a) 상에 형성되어, 제2 반도체칩(120)을 제1 반도체칩(110)과 전기적으로 연결시킬 수 있다. 예를 들어, 제1 범프들(109)은 제1 및 제2 반도체칩들(110, 120) 사이에 형성될 수 있다. 제2 반도체칩(120)은 제1 반도체칩(110) 상에 복수개가 적층되는 것으로 도시하였으나, 이와 달리, 하나의 제2 반도체칩(120)이 제1 반도체칩(110) 상에 배치될 수 있다. 제2 반도체칩(120)이 복수개로 제공되는 경우, 제2 범프들(119)은 제2 반도체칩들(119) 사이에 더 형성될 수 있다.
제3 반도체칩(130)이 제2 반도체칩(120) 상에 실장될 수 있다. 제3 반도체칩(130)의 하면(130a)은 활성면의 역할을 할 수 있다. 제3 집적회로층(131)은 메모리 회로를 포함할 수 있다. 제3 반도체칩(130)은 쓰루 비아를 가지지 않을 수 있다. 제3 반도체칩(130)은 제2 반도체칩(120)과 다른 두께를 가질 수 있다. 제3 반도체칩(130)의 두께를 조절하여, 제조되는 반도체 패키지의 두께가 제어될 수 있다. 제2 반도체칩(120) 및 제3 반도체칩(130) 사이에 제3 범프들(129)이 형성될 수 있다. 제3 반도체칩(130)은 제3 범프들(129)에 의하여 제2 반도체칩(120)과 전기적으로 연결될 수 있다. 다른 예로, 제3 반도체칩(130)의 실장은 생략될 수 있다.
폴리머 접착층(140)이 반도체칩들(110, 120, 130) 사이에 제공될 수 있다. 예를 들어, 폴리머 접착층(140)은 절연성 물질을 포함하는 폴리머 테이프일 수 있다. 폴리머 접착층(140)은 범프들(109, 119, 129) 사이에 개재되어, 범프들(109, 119, 129) 간에 전기적 쇼트의 발생을 방지할 수 있다. 제2 반도체칩(120)의 하면(120a) 상에 솔더볼(미도시) 및 폴리머 접착층(140)이 부착되고, 제2 반도체칩(120)의 하면(120a)이 반도체 기판(100)의 상면(100b)을 향하도록 페이스 다운될 수 있다. 제1 및 제2 범프들(119, 129)이 형성되어, 제2 반도체칩(120)이 제1 반도체칩(110) 상에 실장될 수 있다. 폴리머 접착층(140)은 제2 및 제3 반도체칩들(120, 130) 사이에 더 제공되어, 제3 범프들(129) 사이의 전기적 쇼트의 발생을 방지할 수 있다.
다른 예로, 언더필막(미도시)이 반도체칩들(110, 120, 130) 사이에 형성될 수 있다. 이 경우, 언더필막(미도시)은 제2 반도체칩(120)의 측벽을 덮으며, 제1 내지 제3 범프들(109, 119, 129) 사이를 채울 수 있다. 언더필막(미도시)의 형성 공정은 제2 반도체칩(120)의 실장공정 및 제3 반도체칩(130)의 실장 공정마다 진행되거나, 제2 및 제3 반도체칩들(120, 130)의 실장이 완료된 후 진행될 수 있다.
도 1c를 참조하면, 반도체 기판(100)의 상면(100b) 상에 몰드막(200)이 형성되어, 제2 및 제3 반도체 칩들(120, 130)을 덮을 수 있다. 몰드막(200)은 절연성 폴리머 물질(예를 들어, 에폭시 몰딩 컴파운드)을 포함할 수 있다. 몰드막(200)의 상면 상에 그라인딩 공정이 수행될 수 있다. 점선으로 도시한 바와 같이, 몰드막(200)의 일부가 제거되어, 몰드막(200)이 제3 반도체칩(130)의 상면을 노출시킬 수 있다. 이 때, 제3 반도체칩(130)도 함께 그라인딩되어, 제3 반도체칩(130)의 두께가 조절될 수 있다. 이와 달리, 제3 반도체칩(130)은 그라인딩되지 않을 수 있다.
도 1d를 참조하면, 몰드막(200)이 접착 필름(300)에 부착되어, 반도체 기판(100)이 접착 필름(300) 상에 제공될 수 있다. 이 때, 반도체 기판(100)이 뒤집어져, 그 상면이 접착 필름(300)을 향할 수 있다. 이하, 아래의 쏘잉 공정의 설명들에서 상면 및 하면의 용어는 그 상하 방향에 무관하게, 도 1a 내지 도 1c와 통일적으로 사용한다.
도 1e를 참조하면, 캐리어 기판(도 1d에서 105) 및 캐리어 접착층(도 1d에서 106)은 제거될 수 있다. 제1 쏘잉 공정이 반도체 기판(100)의 하면(100a) 상에서 몰드막(200)을 향하여 진행되어, 제1 그루브(G1)가 형성될 수 있다. 제1 쏘잉 공정은 제1 블레이드(410)를 사용하여, 반도체 기판(100)의 하면(100a)과 경사진 방향으로 진행될 수 있다. 제1 블레이드(410)는 경사면을 갖는 베벨(bevel) 블레이드로, 그 단면이 V자 형상을 가질 수 있다. 이에 따라, 제1 그루브(G1)는 반도체 기판(100)의 하면(100a)과 경사진 제1 측벽들(Gc) 가질 수 있다. 1 측벽들(Gc) 및 반도체 기판(100)의 하면(100a)이 이루는 각도(θ1)는 둔각일 수 있다. 제1 측벽들(Gc)은 반도체 기판(100) 및 몰드막(200)을 노출시킬 수 있다. 제1 그루브(G1)에 의해, 반도체 기판(100)이 하나 이상의 제1 반도체칩(110)으로 분리될 수 있다. 반도체 기판(100)의 하면(100a)에서의 제1 그루브(G1)의 너비(W1)는 반도체 기판(100)의 상면(110b)에서의 제1 그루브(G1)의 너비(W2)보다 넓을 수 있다.
도 1f를 참조하면, 제2 쏘잉 공정이 제1 그루브(G1)에 의해 노출된 몰드막(200)에 수행되어, 제2 그루브(G2)가 형성될 수 있다. 제2 쏘잉 공정은 그 단면이 직사각형 모양인 제2 블레이드(420)를 사용하여 진행될 수 있다. 제2 쏘잉 공정이 반도체 기판(100)의 하면(100a)과 수직한 방향으로 진행되어, 제2 그루브(G2)는 반도체 기판(100)의 하면(100a)에 수직한 방향과 나란한 제2 측벽들(Gd)을 가질 수 있다. 제2 쏘잉 공정은 반도체 기판(100) 상에 수행되지 않아, 제2 측벽들(Gd)이 반도체 기판(100)과 이격될 수 있다. 제2 그루브(G2)는 몰드막(200) 내에 형성되어, 제1 그루브(G1)와 연결될 수 있다. 제2 그루브(G2)는 접착 필름(300)의 일부 내로 더 연장될 수 있다. 제2 측벽들(Gd)은 제1 측벽들(Gc)로부터 연장될 수 있다. 제1 측벽들(Gc) 및 제2 측벽들(Gd)이 이루는 각도(θ2)는 둔각일 수 있다. 일 예로, 제1 측벽들(Gc) 및 제2 측벽들(Gd)이 이루는 각도(θ2)는 135? 내지 150?일 수 있으나, 이에 제한되지 않는 범위의 둔각일 수 있다. 제1 측벽들(Gc) 및 제2 측벽들(Gd)이 만나는 엣지들(Ge)은 몰드막(200)에 형성될 수 있다. 몰드막(200)에 형성된 그루브들(G1, G2)의 최대 너비는 반도체 기판(100) 내에 형성된 그루브들(G1, G2)의 최소 너비보다 좁을 수 있다. 예를 들어, 몰드막(200) 내에 형성된 그루브들(G1, G2)의 너비(W3)는 반도체 기판(100)의 상면(110b)에서의 제1 그루브(G1)의 너비(W2)보다 좁을 수 있다
제2 그루브(G2)는 칩 스택들(S) 사이의 몰드막(200) 내에 형성될 수 있다. 제2 그루브(G2)에 의해, 몰드막(200)이 하나 이상의 유닛 몰드막들(210)로 분리될 수 있다. 분리된 제1 반도체칩(110)은 복수개로 제공되며, 유닛 몰드막들(210)은 제1 반도체칩들(110) 상에 각각 제공될 수 있다. 서로 이웃한 패키지 유닛들(1)에서, 제1 반도체칩들(110) 사이의 최소 간격은 상기 제1 반도체칩들(110) 상에 각각 배치된 유닛 몰드막들(210) 사이에 최대 간격보다 넓을 수 있다. 이후, 접착 필름(300)은 제거되어, 패키지 유닛들(1)의 제조가 완성될 수 있다.
도 1g는 쏘잉 공정 후, 패키지 유닛들을 확대하여 도시한 단면도이다. 이하, 실시예의 쏘잉 공정을 보다 상세하게 설명한다. 이하, 복수의 제1 반도체칩들에 대하여 설명한다.
도 1g를 도 1f와 함께 참조하면, 그루브들(G1, G2)에 의해 패키지 유닛들(1)이 분리되면, 접착 필름(300)이 수축될 수 있다. 접착 필름(300)은 그 형상이 변형되어, 패키지 유닛들(1)이 서로 물리적으로 접촉할 수 있다. 이 때, 제1 반도체칩들(110)이 서로 접촉하는 경우, 제1 반도체칩들(110)이 손상될 수 있다. 본 발명에 따르면, 엣지들(Ge)이 몰드막(200) 내에 형성되어, 제1 반도체칩들(110)이 서로 접촉하지 않을 수 있다. 예를 들어, 도 1f에 도시된 바와 같이, 반도체 기판(100) 내에 형성된 그루브들(G1, G2)의 최대 너비(W1)는 몰드막(200) 내에 형성된 그루브들(G1, G2)의 최소 너비(W3)보다 넓을 수 있다. 이에 따라, 도 1g에 도시된 바와 같이, 접착 필름(300)의 변형에 의해, 유닛 몰드막들(210)이 서로 접촉할 수 있다.
제1 반도체칩들(110)은 몰드막(200)/유닛 몰드막(201)보다 물리적 충격에 약할 수 있다. 예를 들어, 제1 반도체칩들(110)의 실리콘 함유 물질들은 폴리머(예를 들어, EMC)보다 기계적, 물리적 강도가 약할 수 있다. 제1 반도체칩들(110)의 하면(110a) 상에 별도의 폴리머층이 형성되지 않아, 실리콘 질화막(113)이 노출될 수 있다. 분리된 제1 반도체칩들(110)의 측면들(110c)은 몰드막(200)에 의해 덮이지 않을 수 있다. 또한, 제1 반도체칩들(110)의 손상은 몰드막(200)의 손상보다 반도체 패키지의 신뢰성 저하에 직접적으로 영향을 미칠 수 있다. 본 발명에 따르면, 접착 필름(300)의 변형되는 경우, 유닛 몰드막들(210)이 서로 접촉할 수 있다. 패키지 유닛들(1)이 접촉하더라도, 제1 반도체칩들(210)은 접촉하지 않아, 손상이 방지될 수 있다. 이에 따라, 반도체 패키지의 신뢰성이 향상될 수 있다. 제2 쏘잉 공정은 제1 반도체칩들(110)과 이격되어 진행되어, 제2 블레이드(420)에 의해 제1 반도체칩들(110)에 크랙이 형성되지 않을 수 있다. 또한, 제1 반도체칩들(110)이 쏘잉 공정에 노출되는 시간이 감소하여, 제1 반도체칩들(110)의 손상이 더욱 방지될 수 있다.
이하, 실시예에 따라 제조된 패키지 유닛에 대하여 설명한다.
도 1h는 본 발명에 따라 제조된 어느 하나의 패키지 유닛을 도시한 단면도이고, 도 1i는 도 1h의 제1 반도체칩 및 몰드막을 확대 도시하였다. 이하, 단수의 패키지 유닛에 대하여 설명하며, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1h 및 도 1i를 참조하면, 패키지 유닛(1)은 차례로 적층된 제1 반도체칩(110), 제2 반도체칩(120), 및 제3 반도체칩(130)을 포함할 수 있다. 제1 내지 제3 반도체칩(130)은 앞서 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 제2 반도체칩(120)은 복수개가 제공될 수 있으며, 제3 반도체칩(130)은 생략될 수 있다. 제1 반도체칩(110)은 하면(110a) 및 상면(110b)을 잇는 측면들(110c)을 가질 수 있다. 측면들(110c)은 유닛 몰드막(210)에 의해 노출되며, 경사질 수 있다. 예를 들어, 하면(110a) 및 측면들(110c)이 이루는 각도(θ1)는 둔각일 수 있다. 본 발명의 제1 반도체칩(110)은 측면들(110c)이 하면(110a)과 수직한 경우보다, 외부 충격에 의해 손상되지 않을 수 있다. 제1 반도체칩(110)은 그 하면(110a)에서부터 상면(110b)까지 너비가 점진적으로 증가할 수 있다. 제1 반도체칩(110)의 하면(110a)에서의 너비(W4)는 상면(110b)에서의 너비(W5)보다 좁을 수 있다.
유닛 몰드막(210)은 경사진 측벽들(210c) 및 수직 측벽들(210d)을 가질 수 있다. 경사진 측벽들(210c)은 제1 반도체칩(110)의 측면들(110c)과 공면을 이루며, 제1 반도체칩(110)의 하면(110a)에 경사진 방향과 나란할 수 있다. 상기 경사진 방향은 하면(110a)과 이루는 각이 둔각인 방향일 수 있다. 경사진 측벽들(210c)은 제1 반도체칩(110)의 하면(110a) 및 상기 수직 측벽들(210d) 사이에 제공될 수 있다. 수직 측벽들(210d)은 제1 반도체칩(110)의 하면(100a)에 수직한 방향과 나란할 수 있다. 수직 측벽들(210d)은 제1 및 제2 반도체칩들(110, 120)로부터 이격될 수 있다. 경사진 측벽들(210c) 및 수직 측벽들(210d)의 각도(θ2)는 둔각일 수 있다. 경사진 측벽들(210c) 및 수직 측벽들(210d)이 만나는 엣지가 유닛 몰드막(210)에 제공될 수 있다. 유닛 몰드막(210)의 너비(W6)는 제1 반도체칩(110)의 최대 너비, 예를 들어, 제1 반도체칩(110)의 상면(110b)에서의 너비(W5)보다 넓을 수 있다. 앞서 도 1f에서 설명한 그루브들(G1, G2)의 제1 측벽들(Gc)은 제1 반도체칩(110)의 측면들(110c) 및 유닛 몰드막(210)의 경사진 측벽들(210c)에 대응되고, 도 1g에서 설명한 그루브들(G1, G2)의 제2 측벽들(Gd)은 유닛 몰드막(210)의 수직 측벽들(210d)과 대응될 수 있다. 유닛 몰드막(210)은 제3 반도체칩(130)의 상면을 노출시킬 수 있다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 2c는 쏘잉 공정 후, 패키지 유닛들의 일 예를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 참조하면, 제1 쏘잉 공정이 반도체 기판(100)의 하면(100a) 상에 수행될 수 있다. 예를 들어, 앞서 도 1a 내지 도 1c에서 설명한 같이 제2 반도체칩(120), 제3 반도체칩(130), 및 몰드막(200)이 반도체 기판(100)의 상면(100b) 상에 형성될 수 있다. 반도체 기판(100)은 도 1d에서 설명한 바와 같이 접착 필름(300) 상에 제공되어, 그 상면(100b)이 접착 필름(300)을 향할 수 있다.
제1 쏘잉 공정이 반도체 기판(100)의 하면(100a) 상에서 몰드막(200)을 향하여 진행되어, 제1 그루브(G1)가 형성될 수 있다. 제1 그루브(G1)는 반도체 기판(100)의 하면(100a)과 경사진 제1 측벽들(Gc) 가질 수 있다. 제1 측벽들(Gc) 및 반도체 기판(100)의 하면(100a)이 이루는 각도(θ1)는 둔각일 수 있다. 제1 측벽들(Gc)은 반도체 기판(100) 및 몰드막(200)을 노출시킬 수 있다. 반도체 기판(100)의 하면(100a)에서의 제1 그루브(G1)의 너비(W1)는 상면(100b)에서의 제1 그루브(G1)의 너비(W2)보다 클 수 있다. 제1 그루브(G1)에 의해, 반도체 기판(100)이 제1 반도체칩(110)으로 분리될 수 있다. 제1 반도체칩(110)은 복수개로 분리될 수 있다.
도 2b를 참조하면, 제2 쏘잉 공정이 제1 그루브(G1)에 의해 노출된 몰드막(200)에 수행되어, 제2 그루브(G2)가 형성될 수 있다. 제2 쏘잉 공정은 반도체 기판(100)의 하면(100a)에 수직한 방향으로 진행되어, 제2 그루브(G2)가 반도체 기판(100)의 하면(100a)에 수직한 방향과 나란한 제2 측벽들(Gd)을 가질 수 있다. 제2 쏘잉 공정은 반도체 기판(100)과 인접하여 진행될 수 있다. 제2 쏘잉 공정이 반도체 기판(100) 상에 수행되지 않아, 제1 반도체칩들(110)이 쏘잉 공정에 노출되는 시간이 감소할 수 있다. 더불어, 제2 블레이드(420)에 의해 제1 반도체칩들(110)이 물리적으로 손상(예를 들어, 크랙의 형성)되지 않을 수 있다.
제2 그루브(G2)는 제1 그루브(G1) 내에 형성되어, 제1 그루브(G1)의 제1 측벽들(Gc)의 일부가 제거될 수 있다. 제2 그루브(G2)가 형성된 후, 제1 측벽들(Gc)은 제1 반도체칩들(110)을 노출시키되, 몰드막(200)을 노출시키지 않을 수 있다. 제2 그루브(G2)는 몰드막(200)을 노출시키며, 제1 그루브(G1)와 연결될 수 있다. 제2 측벽들(Gd)은 제1 측벽들(Gc)로부터 연장될 수 있다. 제1 측벽들(Gc) 및 제2 측벽들(Gd)이 이루는 각도(θ2)는 둔각일 수 있다. 실시예에 따르면, 엣지들(Ge)은 제1 반도체칩들(110) 및 몰드막(200)의 경계면에 형성될 수 있다.
몰드막(200)에 형성된 그루브들(G1, G2)의 너비(W3)는 반도체 기판(100)의 하면(100a)에서의 그루브들(G1, G2)의 너비(W1)보다 작되, 반도체 기판(100)의 상면(100b)에서의 그루브들(G1, G2)의 너비(W2)와 동일할 수 있다.
제2 그루브(G2)는 칩 스택들(S) 사이의 몰드막(200) 내에 형성될 수 있다. 제2 그루브(G2)에 의해, 몰드막(200)이 하나 이상의 유닛 몰드막들(210)로 분리될 수 있다. 유닛 몰드막들(210)은 제1 반도체칩들(110) 상에 각각 제공될 수 있다. 서로 이웃한 패키지 유닛들(2)에서, 제1 반도체칩들(110) 사이의 간격은 상기 제1 반도체칩들(110) 상에 각각 배치된 유닛 몰드막들(210) 사이의 간격과 동일하거나 더 넓을 수 있다.
도 2c를 도 2b와 함께 참조하면, 그루브들(G1, G2)에 의해 패키지 유닛들(2)이 분리되면, 접착 필름(300)이 수축될 수 있다. 도 2b에 도시된 바와 같이 몰드막(200)에 형성된 그루브들(G1, G2)의 최대 너비(W3)는 반도체 기판(100)에 형성된 그루브들(G1, G2)의 최소 너비, 예를 들어, 반도체 기판(100)의 상면(100b)에서의 너비(W1)와 동일할 수 있다. 접착 필름(300)이 변형되더라도, 서로 이웃한 패키지 유닛들(1)에서, 유닛 몰드막들(210)이 서로 접촉할 수 있다. 다른 예로, 서로 이웃한 패키지 유닛들(2) 중 어느 하나에 포함된 유닛 몰드막(210)이 다른 하나에 포함된 제1 반도체칩(110)과 접촉할 수 있다. 본 실시예에 따르면, 제1 반도체칩들(110)이 서로 접촉할 확률이 매우 낮을 수 있다. 이에 따라, 반도체 패키지의 신뢰성이 향상될 수 있다.
이하, 실시예에 따라 제조된 어느 하나의 패키지 유닛에 대하여 설명한다.
도 2d는 본 발명에 따라 제조된 패키지 유닛들 중 어느 하나를 도시한 단면도이고, 도 2e는 도 2d의 제1 반도체칩 및 몰드막을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2d 및 도 2e를 참조하면, 패키지 유닛(2)은 차례로 적층된 제1 반도체칩(110), 제2 반도체칩(120), 및 제3 반도체칩(130)을 포함할 수 있다. 제1 내지 제3 반도체칩(110, 120, 130)은 앞서 설명한 바와 동일 또는 유사할 수 있다. 제1 반도체칩(110)의 측면들(110c)은 하면(110a) 및 상면(110b)을 잇고, 경사질 수 있다. 하면(110a) 및 측면들(110c)이 이루는 각도(θ1)는 둔각일 수 있다. 제1 반도체칩(110)의 너비는 그 하면(110a)에서부터 상면(110b)까지 점진적으로 증가할 수 있다. 예를 들어, 제1 반도체칩(110)의 하면(110a)에서의 너비(W4)는 상면(110b)에서의 너비(W5)보다 클 수 있다. 하면(110a) 및 측면들(110c)이 이루는 각도(θ1)가 직각인 경우보다, 실시예의 제1 반도체칩(110)은 외부 충격에 의해 손상되지 않을 수 있다.
유닛 몰드막(210)은 수직 측벽들(210d)을 가질 수 있다. 수직 측벽들(210d)은 제1 반도체칩(110)의 하면(110a)에 수직한 방향과 나란할 수 있다. 수직 측벽들(210d) 및 제1 반도체칩(110)의 측면들(110c)이 이루는 각도(θ2)는 둔각일 수 있다. 이에 따라, 제1 반도체칩(110) 및 유닛 몰드막(210)의 경계면에 엣지들이 형성될 수 있다. 유닛 몰드막(210)의 너비(W6)는 제1 반도체칩(110)의 상면(110b)에서의 너비(W5)와 동일하되, 제1 반도체칩(110)의 하면(100a)에서의 너비(W4)보다 넓을 수 있다. 제1 반도체칩(110)의 측면들(110c)은 앞서 도 2a 및 2b에서 설명한 제1 측벽들(Gc)에 대응되고, 유닛 몰드막(210)의 수직 측벽들(210d)은 도 2b에서 설명한 제2 측벽들(Gd)과 대응될 수 있다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 쏘잉 공정을 도시한 단면도들이다. 도 3c는 쏘잉 공정 후, 패키지 유닛들의 일 예를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a를 참조하면, 제1 쏘잉 공정이 반도체 기판(100)의 하면(100a) 상에 수행될 수 있다. 예를 들어, 앞서 도 1a 내지 도 1c에서 설명한 같이 제2 반도체칩(120), 제3 반도체칩(130), 및 몰드막(200)이 반도체 기판(100)의 상면(100b) 상에 제공될 수 있다. 반도체 기판(100)은 도 1d에서 설명한 바와 같이 접착 필름(300) 상에 제공되어, 그 상면(100b)이 접착 필름(300)을 향할 수 있다.
제1 쏘잉 공정이 반도체 기판(100)의 하면(100a) 상에서 몰드막(200)을 향하여 진행되어, 제1 그루브(G1)가 형성될 수 있다. 제1 그루브(G1)는 반도체 기판(100)의 하면(100a)과 경사진 제1 측벽들(Gc) 가질 수 있다. 제1 측벽들(Gc) 및 반도체 기판(100)의 하면(100a)의 각도(θ1)는 둔각일 있다. 제1 측벽들(Gc)은 반도체 기판(100) 및 몰드막(200)의 일부을 노출시킬 수 있다. 다른 예로, 제1 측벽들(Gc)은 반도체 기판(100)을 노출시키되, 몰드막(200)을 노출시키지 않을 수 있다.
도 3b를 참조하면, 제2 쏘잉 공정이 제1 그루브(G1) 내에 수행되어, 제2 그루브(G2)가 형성될 수 있다. 제2 쏘잉 공정은 반도체 기판(100)의 하면(100a)과 수직한 방향으로 진행되어, 제2 그루브(G2)은 상기 하면(100a)과 수직한 방향으로 연장되는 제2 측벽들(Gd)을 가질 수 있다. 제2 블레이드(420)는 제1 그루브(G1)에 의해 노출된 반도체 기판(100) 및 몰드막(200)을 자를 수 있다. 제2 그루브(G2)의 형성과정에서 제1 측벽들(Gc)의 일부가 제거될 수 있다, 제2 그루브(G2)의 형성 이후, 제1 측벽들(Gc)은 제1 반도체칩(110)들을 노출시키되, 몰드막(200)을 노출시키지 않을 수 있다. 제2 그루브(G2)는 제1 그루브(G1)와 연결되며, 제2 측벽들(Gd)은 제1 측벽들(Gc)로부터 연장될 수 있다. 제2 측벽들(Gd)은 반도체 기판(100) 및 몰드막(200)을 노출시킬 수 있다. 제1 측벽들(Gc) 및 제2 측벽들(Gd)이 이루는 각도(θ2)는 둔각일 수 있다. 실시예에 따르면, 제1 측벽들(Gc) 및 제2 측벽들(Gd)이 만나는 엣지들(Ge)은 제1 반도체칩(110)에 형성될 수 있다. 몰드막(200)에서의 그루브들(G1, G2)의 너비(W6)는 반도체 기판(100)의 하면(100a)에서 그루브들(G1, G2)의 너비(W4)보다 좁되, 반도체 기판(100)의 상면(100b)에서의 그루브들(G1, G2)의 너비(W5)와 실질적으로 동일할 수 있다.
제1 및 제2 그루브(G2)들에 의해, 반도체 기판(100)이 하나 이상의 제1 반도체칩(110)으로 분리되고, 몰드막(200)이 하나 이상의 유닛 몰드막들(210)로 분리될 수 있다. 제1 반도체칩들(110)은 복수개로 제공될 수 있다. 이에 따라, 패키지 유닛들(3)이 제조될 수 있다. 서로 이웃한 패키지 유닛들(3)에서, 제1 반도체칩들(110) 사이의 간격은 상기 제1 반도체칩들(110) 상에 각각 배치된 유닛 몰드막들(210) 사이의 간격과 동일하거나 더 넓을 수 있다.
이하, 실시예의 쏘잉 공정을 보다 상세하게 설명한다.
도 3c를 도 3b와 함께 참조하면, 접착 필름(300)은 그 형상이 변형되어, 패키지 유닛들(3)이 서로 물리적으로 접촉할 수 있다. 본 실시예에 따르면, 둔각을 갖는 엣지들(Ge)이 그루브들(G1, G2) 내에 형성될 수 있다. 그루브들(G1, G2) 내에 엣지들(Ge)이 생략되거나 엣지들(Ge)이 직각을 이루는 경우보다, 제1 반도체칩(110)들이 물리적 충격에 강할 수 또한, 그루브들(G1, G2) 내에 엣지들(Ge)이 생략되거나 엣지들(Ge)이 직각을 이루는 경우보다, 제1 반도체칩(110)들이 서로 접촉할 확률이 낮을 수 있다. 예를 들어, 서로 이웃한 패키지 유닛들(3) 중 어느 하나에 포함된 유닛 몰드막(210)이 다른 하나에 포함된 제1 반도체칩(110)이 서로 접촉할 수 있다. 이에 따라, 반도체 패키지의 신뢰성이 향상될 수 있다.
이하, 실시예에 따라 제조된 어느 하나의 패키지 유닛에 대하여 설명한다.
도 3d는 본 발명에 따라 제조된 어느 하나의 패키지 유닛을 도시한 단면도이고, 도 3e는 도 3d의 제1 반도체칩 및 몰드막을 확대 도시하였다. 이하, 단수의 패키지 유닛에 대하여 설명하되, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3d 및 도 3e를 참조하면, 패키지 유닛(3)은 차례로 적층된 제1 반도체칩(110), 제2 반도체칩(120), 및 제3 반도체칩(130)을 포함할 수 있다. 제1 내지 제3 반도체칩(130)은 앞서 설명한 바와 동일 또는 유사할 수 있다. 제1 반도체칩(110)은 하면(110a) 및 상면(110b) 사이에 제공된 제1 측면들(110c) 및 제2 측면들(110d)을 가질 있다. 제1 측면들(110c)은 하면(110a)과 인접할 수 있다. 하면(110a) 및 제1 측면들(110c)이 이루는 각도(θ1)는 둔각일 수 있다. 하면(110a) 및 제1 측면들(110c)이 이루는 각도(θ1)가 직각인 경우보다, 실시예의 제1 반도체칩(110)은 외부 충격에 강할 수 있다. 제2 측면들(110d)은 하면(100a)과 수직한 방향과 나란할 수 있다. 제2 측면들(110d)은 상면(100b)과 인접하며, 제1 측면들(110c) 및 상면(100b)을 연결할 수 있다. 제1 측면들(110c) 및 제2 측면들(110d)의 각도(θ2)는 둔각일 수 있다. 제1 측면들(110c) 및 제2 측면들(110d)이 만나는 엣지들(Ge)이 제1 반도체칩(110) 내에 제공될 수 있다. 제1 반도체칩(110)의 너비는 하면(120a)에서 엣지들(Ge)까지 점진적으로 증가하고, 엣지들(Ge)에서 상면(110b)까지 일정할 수 있다. 제1 반도체칩(110)의 하면(100a)에서의 너비(W4)는 상면(100b)에서의 너비(W5)보다 작을 수 있다. 제1 측면들(110c) 및 제2 측면들(110d)은 몰드막(200)에 의해 노출될 수 있다.
몰드막(200)은 수직 측벽들(210d)을 가질 수 있다. 수직 측벽들(210d)은 제1 반도체칩(110)의 하면(110a)에 수직한 방향과 나란할 수 있다. 수직 측벽들(210d)은 제1 반도체칩(110)의 제2 측면들(110d)로부터 연장되며, 제2 측면들(110d)과 공면(coplanar)을 이룰 수 있다. 몰드막(200)의 너비(W6)는 제1 반도체칩(110)의 상면(100b)에서의 너비(W5)와 동일하되, 제1 반도체칩(110)의 하면(110a)에서의 너비(W4)보다 넓을 수 있다. 제1 반도체칩(110)의 제1 측면들(110c)은 앞서 도 3b에서 설명한 제1 측벽들(Gc)에 대응되고, 제1 반도체칩(110)의 제2 측면들(110d) 및 몰드막(200)의 수직 측벽들(210d)은 도 3b에서 설명한 제2 측벽들(Gd)에 대응될 수 있다.
<응용예>
도 4는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 5는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다. 도 6은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드의 예를 보여주는 블럭도이다.
도 4를 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 반도체 소자들(1220, 1230)은 본 발명의 실시예들에 따른 반도체 패키지들(1 내지 3) 중 적어도 어느 하나를 포함할 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
도 5를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명의 실시예들에 따른 반도체 패키지들(1 내지 3) 중 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Xpplication Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 6을 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명의 실시예들에 따른 반도체 패키지들(1 내지 3) 중 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 그 상면 상에 칩 스택들이 실장된 반도체 기판을 제공하되, 상기 칩 스택들 각각은 복수개의 적층된 반도체칩들을 포함하는 것;
    상기 반도체 기판의 상면 상에 상기 칩 스택들을 덮는 몰드막을 형성하는 것; 및
    상기 반도체 기판의 하면에 쏘잉 공정을 수행하여, 상기 반도체 기판 및 상기 몰드막을 관통하는 그루브를 형성하되,
    상기 그루브는:
    상기 반도체 기판의 상기 상면에 인접하며, 상기 반도체 기판의 상기 하면에 경사진 방향으로 연장되는 제1 측벽들;
    상기 제1 측벽들과 연결되며 상기 반도체 기판의 상기 하면에 수직한 방향으로 연장되는 방향으로 제2 측벽들; 및
    상기 제1 측벽들 및 상기 제2 측벽들이 만나는 엣지들을 가지되, 상기 엣지들은 상기 몰드막 내에 형성되는 반도체 패키지 제조방법.
  2. 제1 항에 있어서,
    상기 반도체 기판 내에 형성된 상기 그루브의 최대 너비는 상기 몰드막 내에 형성된 상기 그루브의 최대 너비보다 넓은 반도체 패키지 제조방법.
  3. 제1 항에 있어서,
    상기 그루브를 형성하는 것은:
    상기 반도체 기판을 상기 하면으로부터 상기 몰드막을 향하여 쏘잉하여, 상기 제1 측벽들을 갖는 제1 그루브를 형성하되, 상기 제1 그루브의 상기 제1 측벽들은 상기 몰드막을 노출시키는 것; 및
    상기 제1 그루브에 의해 노출된 상기 몰드막을 쏘잉하여, 상기 제2 측벽들을 갖는 제2 그루브를 형성하는 것을 포함하는 반도체 패키지 제조방법.
  4. 제1 반도체칩들을 포함하는 반도체 기판의 상면 상에 제2 반도체칩들을 실장하는 것;
    상기 반도체 기판의 상기 상면 상에 상기 제2 반도체 칩들을 덮는 몰드막을 형성하는 것; 및
    상기 반도체 기판 및 상기 몰드막을 관통하는 그루브를 형성하여, 상기 제1 반도체칩들을 분리시키는 것을 포함하되,
    상기 그루브를 형성하는 것은:
    상기 반도체 기판의 하면으로부터 상기 반도체 기판 및 상기 몰드막의 일부를 상기 하면에 경사진 방향으로 자르는 제1 쏘잉 공정; 및
    상기 몰드막을 상기 반도체 기판의 상기 하면에 수직한 방향으로 자르는 제2 쏘잉 공정을 포함하고,
    상기 반도체 기판 내에 형성된 상기 그루브의 최소 너비는 상기 몰드막 내에 형성된 상기 그루브의 최대 너비보다 넓은 반도체 패키지 제조방법.
  5. 제4 항에 있어서,
    상기 제2 쏘잉 공정은 상기 반도체 기판과 이격되어 진행되는 반도체 패키지 제조방법.
  6. 제4 항에 있어서,
    상기 제1 쏘잉 공정에 의하여 형성된 상기 그루브는 경사진 측벽들을 갖고, 상기 경사진 측벽들은 상기 반도체 기판 및 상기 몰드막을 노출시키는 반도체 패키지 제조방법,
  7. 제4 항에 있어서,
    상기 제1 쏘잉 공정은 상기 반도체 기판을 제1 반도체칩들로 분리시키는 것을 포함하고,
    상기 제2 쏘잉 공정은 상기 몰드막을 유닛 몰드막들로 분리시키는 것을 포함하되,
    서로 인접한 상기 제1 반도체칩들 사이의 최소 간격은 그 상면들 상에 각각 제공된 상기 유닛 몰드막들 사이의 최대 간격보다 넓은 반도체 패키지 제조방법.
  8. 하면, 상기 하면과 대향하는 상면, 그리고 상기 상면 및 상기 하면을 잇는 측면을 갖는 제1 반도체칩;
    상기 제1 반도체칩의 상면 상에 실장되는 제2 반도체칩; 및
    상기 제1 반도체칩의 상면 상에 제공되며, 상기 제2 반도체칩을 덮는 몰드막을 포함하되,
    상기 제1 반도체칩의 상기 측면은 상기 하면과 둔각을 이루며,
    상기 몰드막은:
    상기 제1 반도체칩의 상기 측면과 공면을 이루는 경사진 측벽;
    상기 경사진 측벽 상에 제공되며, 상기 제1 반도체칩의 상기 하면에 수직한 방향으로 연장되는 수직 측벽; 및
    상기 경사진 측벽 및 상기 수직 측벽이 만나는 엣지를 갖는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 몰드막의 최대 너비는 상기 제1 반도체칩의 최대 너비보다 큰 반도체 패키지.
  10. 제8 항에 있어서,
    상기 제1 반도체칩은 그 내부를 관통하는 제1 쓰루 비아를 가지고,
    상기 제1 반도체칩의 상기 하면은 활성면이고,
    상기 제2 반도체칩의 활성면은 상기 제1 반도체칩을 향하는 반도체 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102325392B1 (ko) 2021-03-25 2021-11-11 주식회사 우성 더블유 효과적인 살균 시스템이 가미된 출입 게이트

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012126377A1 (en) * 2011-03-22 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging methods and structures
US10262855B2 (en) * 2014-12-22 2019-04-16 Globalwafers Co., Ltd. Manufacture of Group IIIA-nitride layers on semiconductor on insulator structures
KR102495911B1 (ko) 2016-06-14 2023-02-03 삼성전자 주식회사 반도체 패키지
KR102521881B1 (ko) * 2016-06-15 2023-04-18 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102649471B1 (ko) * 2016-09-05 2024-03-21 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
JP6649308B2 (ja) * 2017-03-22 2020-02-19 キオクシア株式会社 半導体装置およびその製造方法
KR102530763B1 (ko) * 2018-09-21 2023-05-11 삼성전자주식회사 반도체 패키지의 제조방법
KR20200126686A (ko) * 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
KR20210148743A (ko) * 2020-06-01 2021-12-08 삼성전자주식회사 반도체 패키지

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007107901A2 (en) * 2006-03-20 2007-09-27 Koninklijke Philips Electronics N.V. A system-in-package platform for electronic-microfluidic devices
US20120077314A1 (en) * 2010-09-28 2012-03-29 Samsung Electronics Co., Ltd. Method of fabricating semiconductor stack package
KR20120134922A (ko) * 2011-06-03 2012-12-12 에스티에스반도체통신 주식회사 전자파 차단형 반도체 패키지 장치 및 이의 제조방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5408739A (en) 1993-05-04 1995-04-25 Xerox Corporation Two-step dieing process to form an ink jet face
US6271102B1 (en) 1998-02-27 2001-08-07 International Business Machines Corporation Method and system for dicing wafers, and semiconductor structures incorporating the products thereof
JP3497722B2 (ja) 1998-02-27 2004-02-16 富士通株式会社 半導体装置及びその製造方法及びその搬送トレイ
TW406319B (en) 1998-12-22 2000-09-21 Gen Semiconductor Of Taiwan Lt Method of manufacturing inactivated semiconductor devices
JP4809957B2 (ja) 1999-02-24 2011-11-09 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
JP2003077946A (ja) * 2001-08-31 2003-03-14 Hitachi Ltd 半導体装置の製造方法
US7105103B2 (en) 2002-03-11 2006-09-12 Becton, Dickinson And Company System and method for the manufacture of surgical blades
JP2004079716A (ja) 2002-08-14 2004-03-11 Nec Electronics Corp 半導体用ｃｓｐ型パッケージ及びその製造方法
US7244664B2 (en) 2003-10-30 2007-07-17 Texas Instruments Incorporated Method for dicing and singulating substrates
KR100629498B1 (ko) * 2005-07-15 2006-09-28 삼성전자주식회사 마이크로 패키지, 멀티―스택 마이크로 패키지 및 이들의제조방법
KR100753528B1 (ko) 2006-01-04 2007-08-30 삼성전자주식회사 웨이퍼 레벨 패키지 및 이의 제조 방법
JP4390775B2 (ja) 2006-02-08 2009-12-24 Ｏｋｉセミコンダクタ株式会社 半導体パッケージの製造方法
US8198639B2 (en) * 2007-09-03 2012-06-12 Rohm Co., Ltd. Method of manufacturing light emitting device with a pair of ridge protection electrodes
US7795073B2 (en) 2008-02-01 2010-09-14 Hynix Semiconductor Inc. Method for manufacturing stack package using through-electrodes
JP5395446B2 (ja) 2009-01-22 2014-01-22 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP5579402B2 (ja) * 2009-04-13 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法並びに電子装置
US8212340B2 (en) * 2009-07-13 2012-07-03 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
JP5275192B2 (ja) 2009-09-28 2013-08-28 ローム株式会社 半導体装置の製造方法、半導体装置およびウエハ積層構造物
KR101692955B1 (ko) * 2010-10-06 2017-01-05 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
JP2012146853A (ja) 2011-01-13 2012-08-02 Elpida Memory Inc 半導体装置の製造方法
KR101799326B1 (ko) 2011-02-10 2017-11-20 삼성전자 주식회사 ＣｏＣ 구조의 반도체 패키지 및 그 패키지 제조방법
JP2012209449A (ja) 2011-03-30 2012-10-25 Elpida Memory Inc 半導体装置の製造方法
KR101887448B1 (ko) 2011-10-13 2018-08-13 삼성전자주식회사 세라믹 기판을 채용한 발광소자 패키지의 절단 방법 및 다층구조의 가공 대상물의 절단방법
US8759961B2 (en) * 2012-07-16 2014-06-24 International Business Machines Corporation Underfill material dispensing for stacked semiconductor chips

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007107901A2 (en) * 2006-03-20 2007-09-27 Koninklijke Philips Electronics N.V. A system-in-package platform for electronic-microfluidic devices
US20120077314A1 (en) * 2010-09-28 2012-03-29 Samsung Electronics Co., Ltd. Method of fabricating semiconductor stack package
KR20120134922A (ko) * 2011-06-03 2012-12-12 에스티에스반도체통신 주식회사 전자파 차단형 반도체 패키지 장치 및 이의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102325392B1 (ko) 2021-03-25 2021-11-11 주식회사 우성 더블유 효과적인 살균 시스템이 가미된 출입 게이트

Also Published As

Publication number Publication date
KR102171286B1 (ko) 2020-10-29
US20160013174A1 (en) 2016-01-14
CN105261570B (zh) 2019-04-02
CN105261570A (zh) 2016-01-20
US9905550B2 (en) 2018-02-27

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