KR100629498B1 - 마이크로 패키지, 멀티―스택 마이크로 패키지 및 이들의제조방법 - Google Patents

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package
substrate
micro
bonding
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권종오
송인상
김운배
함석진
임지혁
정병길
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Abstract

마이크로 패키지, 멀티-스택 마이크로 패키지 및 이들의 제조방법이 개시된다. 본 발명에 따른 마이크로 패키지는 회로모듈인 디바이스를 실장하기 위한 디바이스 기판, 디바이스를 보호하기 위한 보호 캡, 디바이스 기판 상부의 소정 영역에 패터닝되어 형성되며, 디바이스 기판과 보호 캡을 접합하기 위한 복수의 접합 물질, 디바이스 기판과 복수의 접합물질 외측 및 보호 캡의 외측 및 상부 소정 영역에 형성되는 복수의 금속층, 보호 캡 상부의 소정 영역에 각각 형성되는 솔더 마스크 및 복수의 금속 기저층, 금속 기저층의 하부에 위치하는 보호 캡을 소정 형태로 식각하여 형성되는 복수의 제1, 제2 비아(Via) 및 복수의 금속 기저층 상부에 각각 형성되는 외부신호 접속단자인 복수의 솔더 범퍼(solder bumper)를 포함한다. 본 발명에 의하면, 패키지의 측벽에 형성되는 금속층이 외부로부터 수분 및 불필요한 가스(gas)가 흡수되는 것을 방지하므로 기밀성이 보장되는 동시에 접합 물질로 폴리머 물질을 이용하므로 웨이퍼 접합(wafer bonding)시 공정온도가 150℃ 이하로 내려가 패키지 내부의 소자가 손상될 확률이 낮아지는 장점이 있다.
웨이퍼, 마이크로 패키지, 폴리머, 솔더 마스크, UBM, 솔더 범퍼

Description

마이크로 패키지, 멀티―스택 마이크로 패키지 및 이들의 제조방법{The micro package, multi-stack micro package and the method of manufacturing thereof}
도 1은 미국특허공보 US 6,376,280에 개시된 칩 스케일 패키지의 단면도,
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 마이크로 패키지의 각 제조 공정들을 도시한 단면도,
도 3은 본 발명의 다른 일 실시예에 따른 마이크로 패키지의 단면도, 그리고
도 4a 내지 도 4n은 본 발명의 또 다른 일 실시예에 따른 멀티-스택 마이크로 패키지의 각 제조공정을 도시한 단면도이다.
* 도면의 주요 부분에 대한 간단한 설명 *
101a, 101b: 제1, 제2 기판 102a, 102b: 제1, 제2 패드
103a, 103b: 제1, 제2 디바이스
110a: 디바이스 기판 110b: 보호 캡
120a, 120b: 제1, 제2 이방성 도전성 필름
120c: 패키지 접합용 이방성 도전성 필름
130a, 130b: 제1, 제2 금속층 140a, 140b: 제1, 제2 비아
142a, 142b: 접속용 비아 145a, 145b: 제3, 제4 비아
150a, 150b: 제1, 제2 금속 기저층 155a, 155b: 접속용 패드
160: 솔더 마스크 170a, 170b: 솔더 범퍼
본 발명은 마이크로 패키지, 멀티-스택(multi-stack) 마이크로 패키지 및 이들의 제조방법에 관한 것으로, 보다 상세하게는, 패키지의 기밀성을 보장하고, 패키지 내부 소자의 손상을 방지하기 위한 마이크로 패키지, 멀티-스택 마이크로 패키지 및 이들의 제조방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다. 칩 스케일 패키지(또는 칩 사이즈 패키지)는 근간에 개발되어 제안되고 있는 새로운 패키지 유형으로서, 전형적인 플라스틱 패키지에 비하여 많은 장점들을 가지고 있다. 칩 스케일 패키지의 가장 큰 장점은 바로 패키지의 크기이다. JEDEC(Joint Electron Device Engineering Council), EIAJ(Electronic Industry Association of Japan)와 같은 국제 반도체 협회의 정의에 따르면, 칩 스케일 패키지는 칩 크기의 1.2배 이내의 패키지 크기를 가진다.
칩 스케일 패키지는 디지털 캠코더, 휴대 전화기, 노트북 컴퓨터, 메모리 카드 등과 같이 소형화, 이동성이 요구되는 제품들에 주로 사용되며, DSP(digital signal processor), ASIC(application specific integrated circuit), 마이크로 컨트롤러(micro controller) 등과 같은 반도체 소자들이 칩 스케일 패키지 안에 실장된다. 또한, DRAM(dynamic random access memory), 플래쉬 메모리(flash memory) 등과 같은 메모리 소자를 실장한 칩 스케일 패키지의 사용도 점점 확산 일로에 있다. 현재는 전 세계적으로 약 50개 이상의 각종 칩 스케일 패키지들이 개발되거나 생산되고 있는 실정이다.
도 1은 미국특허공보 US 6,376,280에 개시된 마이크로캡 웨이퍼 레벨 패키지의 단면도이다. 도 1을 참조하면, 마이크로캡 웨이퍼 레벨 패키지(10)는 집적회로와 같은 능동소자 또는 센서와 같은 수동소자인 마이크로 디바이스(14)가 결합된 베이스 웨이퍼(base wafer)(12)를 구비한다. 또한, 도전성 납(미도시)들에 의해 마이크로 디바이스(14)와 전기적으로 접속되어 있는 본딩 패드들(16, 18)은 베이스 웨이퍼(12)와 결합된다. 베이스 웨이퍼(12)의 주변에는 본딩 패드들(16, 18)과 동시에 증착될 수 있는 주변 패드(20)가 존재한다.
주변 패드의 봉인, 즉 개스켓(22)은 베이스 웨이퍼(12) 상부의 캡 웨이퍼(24) 및 주변 패드(20) 사이에서 뻗어있으며, 마이크로 디바이스(14) 주위에 용접 밀폐 공간(25)을 제공하기 위해 냉간 용접되어 주변 패드(20)와 접합된다. 캡 웨이퍼(24)는 비도전성 물질이나 단일 수정 실리콘과 같은 고저항 반도체 물질로 이루어질 수 있다. 그러나, 베이스 웨이퍼(12) 및 캡 웨이퍼(24)는 열적 팽창으로 인해 부정합되는 문제점들을 피하기 위해 동일한 반도체 물질로 이루어진다.
캡 웨이퍼(24)는 본딩 패드들(16, 18)에 접근할 수 있도록 쓰루 홀(26, 28) 들을 각각 구비한다. 본딩 와이어(30, 32)와 같은 도체들은 마이크로 디바이스(14)와 전기적인 접속을 제공하기 위해 본딩 패드(16, 18)에 각각 와이어 접합될 수 있다. 개스켓(34, 36)은 용접 밀폐 공간(25)을 형성하기 위해 주변 패드(20)와 접속된다. 용접 밀폐 공간(25)은 마이크로 디바이스(14)와 본딩 패드 개스켓(34, 36)을 둘러싼다.
그러나, 상술한 미국특허공보 US 6,376,280에 개시된 마이크로캡 웨이퍼 레벨 패키지는 와이어 접합으로 인해 기생 커패시턴스 및 삽입 손실이 증가하는 문제점이 있다. 또한, 패드부의 형성으로 인해 칩 사이즈를 줄이는데 한계가 있으며, 웨이퍼 접합(wafer bonding)시 공정온도가 350℃ 이상으로 증가하여 패키지 내부의 소자가 손상되는 문제점이 있다. 또한, 와이어 본딩으로 인해 생산성이 저하되고, 비용이 증가하는 문제점이 있다.
따라서, 본 발명의 목적은 패키지의 기밀성을 높일 수 있는 동시에 웨이퍼 접합시 공정온도가 낮은 프로세스를 이용하여 패키지 내부 소자의 손상을 방지할 수 있는 마이크로 패키지, 멀티-스택 마이크로 패키지 및 이들의 제조방법을 제공하기 위함이다.
상기 목적을 달성하기 위한 본 발명에 따른 마이크로 패키지는 회로모듈인 디바이스를 실장하기 위한 디바이스 기판; 상기 디바이스를 보호하기 위한 보호 캡; 상기 디바이스 기판 상부의 소정 영역에 패터닝되어 형성되며, 상기 디바이스 기 판과 상기 보호 캡을 접합하기 위한 복수의 접합 물질; 상기 디바이스 기판과 상기 복수의 접합물질 외측 및 상기 보호 캡의 외측 및 상부 소정 영역에 형성되는 복수의 금속층; 상기 보호 캡 상부의 소정 영역에 각각 형성되는 솔더 마스크 및 복수의 금속 기저층; 상기 금속 기저층의 하부에 위치하는 상기 보호 캡을 소정 형태로 식각하여 형성되는 복수의 제1, 제2 비아(Via); 및 상기 복수의 금속 기저층 상부에 각각 형성되는 외부신호 접속단자인 복수의 솔더 범퍼(solder bumper);를 포함하는 것이 바람직하다.
여기서, 상기 디바이스 기판은, 반도체 웨이퍼로 이루어진 제1 기판; 상기 제1 기판 상부에 실장되는 회로 모듈인 제1 디바이스; 및 상기 제1 디바이스에 전기적 접속을 제공하는 제1 패드;를 포함하는 것이 바람직하다.
여기서, 상기 보호 캡은, 실리콘, 고저항 실리콘 및 글래스(glass) 중 어느 하나로 이루어진 제2 기판;을 포함하는 것이 바람직하다.
여기서, 상기 보호 캡은, 상기 제2 기판 하부에 실장되는 회로 모듈인 제2 디바이스; 및 상기 제2 디바이스에 전기적 접속을 제공하는 제2 패드;를 더 포함하는 것이 바람직하다.
여기서, 상기 접합 물질은, 이방성 도전성 필름(anisotropic conductive film)인 것이 바람직하다.
여기서, 상기 금속층은, 상기 마이크로 패키지 내부의 소자를 보호하고, 외부로부터 수분이 흡수되는 것을 방지하는 것이 바람직하다.
여기서, 상기 금속층은, 금(Au), 주석(Sn), 인듐(In), 납(Pb), 은(Ag), 비스 무스(Bi), 아연(Zn), 구리(Cu), 알루미늄(Al) 및 이들의 합금 중 어느 하나인 것이 바람직하다.
여기서, 상기 금속층 및 상기 비아는, 전기 및 무전해 도금, 스퍼터링 방법, 전자빔 중 어느 하나의 방법에 의해 증착되는 것이 바람직하다.
여기서, 상기 소정 형태는, 'v' 형태인 것이 바람직하다.
또한, 본 발명의 다른 실시예에 따른 마이크로 패키지는 회로모듈인 디바이스를 실장하기 위한 디바이스 기판; 상기 디바이스를 보호하기 위한 보호 캡; 상기 디바이스 기판 상부의 소정 영역에 패터닝되어 형성되며, 상기 디바이스 기판과 상기 보호 캡을 접합하기 위한 복수의 접합 물질; 상기 디바이스 기판과 상기 복수의 접합 물질 외측 및 상기 보호 캡의 외측 및 상부 소정 영역에 형성되는 복수의 금속층; 상기 보호 캡 상부의 소정 영역에 각각 형성되는 솔더 마스크 및 복수의 금속 기저층; 상기 금속 기저층의 하부에 위치하는 상기 보호 캡 및 상기 접합 물질을 소정 형태로 식각하여 형성되는 복수의 제3, 제4 비아(Via); 및 상기 복수의 금속 기저층 상부에 각각 형성되는 외부신호 접속단자인 복수의 솔더 범퍼(solder bumper);를 포함하는 것이 바람직하다.
여기서, 상기 접합 물질은, BCB(benzocyclobutene), DFR(dry film resist), 에폭시(epoxy), 실리콘(silicon), 우레탄(urethane) 중 어느 하나인 것이 바람직하다.
본 발명의 다른 실시예에 따른 멀티-스택 마이크로 패키지는 제1항의 마이크로 패키지가 수직방향으로 다수 개 적층된 구조를 갖는 것이 바람직하다.
본 발명의 또 다른 실시예에 따른 멀티-스택 마이크로 패키지는 제10항의 마이크로 패키지가 수직방향으로 다수 개 적층된 구조를 갖는 것이 바람직하다.
본 발명의 일 실시예에 따른 마이크로 패키지의 제조방법은 (a) 디바이스 기판 상부의 소정 영역에 복수의 접합 물질이 패터닝되어 형성되는 단계; (b) 상기 복수의 접합 물질을 통해 상기 디바이스 기판과 보호 캡이 접합되는 웨이퍼 접합 단계; (c) 복수의 금속층 및 복수의 비아를 형성하기 위해 디바이스 기판, 상기 복수의 접합 물질 및 상기 보호 캡의 소정 영역을 식각하는 단계; (d) 식각된 영역에 복수의 금속층 및 복수의 비아를 증착하는 단계; (e) 상기 복수의 비아 및 상기 보호 캡의 상부 소정 영역에 걸쳐 복수의 금속 기저층이 형성되는 단계; (f) 상기 보호 캡 상부의 소정 영역에 솔더 마스크(solder mask)가 형성되는 단계; (g) 상기 복수의 금속 기저층 상면에 외부신호 접속단자인 복수의 솔더 범프(solder bump)가 형성되는 단계; 및 (h) 상기 금속층을 절단하여 웨이퍼를 각각의 반도체 칩으로 분리하는 단계;를 포함하는 것이 바람직하다.
여기서, 상기 디바이스 기판은, 반도체 웨이퍼로 이루어진 제1 기판; 상기 제1 기판 상부에 실장되는 회로 모듈인 제1 디바이스; 및 상기 제1 디바이스에 전기적 접속을 제공하는 제1 패드;를 포함하는 것이 바람직하다.
여기서, 상기 보호 캡은, 실리콘, 고저항 실리콘, 글래스, 리튬 탄탈옥사이드 및 세라믹 물질 중 어느 하나로 이루어진 제2 기판;을 포함하는 것이 바람직하다.
여기서, 상기 보호 캡은, 상기 제2 기판 하부에 실장되는 회로 모듈인 제2 디바이스; 및 상기 제2 디바이스에 전기적 접속을 제공하는 제2 패드;를 더 포함하는 것이 바람직하다.
여기서, 상기 접합 물질은, 이방성 도전성 필름(anisotropic conductive film)인 것이 바람직하다.
여기서, 상기 금속층은, 상기 마이크로 패키지 내부의 소자를 보호하고, 외부로부터 수분이 흡수되는 것을 방지하는 것이 바람직하다.
여기서, 상기 금속층은, 금(Au), 주석(Sn), 인듐(In), 납(Pb), 은(Ag), 비스무스(Bi), 아연(Zn), 구리(Cu), 알루미늄(Al) 및 이들의 합금 중 어느 하나인 것이 바람직하다.
여기서, 상기 금속층 및 상기 비아는, 전기 및 무전해 도금, 스퍼터링 방법, 전자빔 중 어느 하나의 방법에 의해 증착되는 것이 바람직하다.
여기서, 상기 소정 형태는,'v' 형태인 것이 바람직하다.
본 발명의 다른 일 실시예에 따른 멀티-스택 마이크로패키지의 제조방법은 제14항의 (a) 내지 (f) 단계; (g) 접속용 비아를 형성하기 위해 상기 디바이스 기판의 소정 영역이 소정 형태로 식각된 후, 식각된 영역에 복수의 접속용 비아가 증착되는 단계; (h) 상기 복수의 접속용 비아 하부에 복수의 접속 패드가 형성되는 단계; (i) 복수의 접합 물질을 통해 상기 (h) 단계에서 제작된 패키지들이 적어도 2개 이상 수직으로 적층되는 단계; 및 (j) 적층된 패키지들 중 가장 위에 위치하는 패키지에서, 복수의 금속 기저층 상부에 외부신호 접속단자인 복수의 솔더 범퍼(solder bumper)가 각각 형성되는 단계;를 포함하는 것이 바람직하다.
여기서, 상기 접속용 비아를 형성하기 위해 식각되는 소정 영역의 형태는, '∧'인 것이 바람직하다.
이하에서는 첨부된 예시도면을 참조하여 본 발명에 대해 설명한다. 한편, 본 명세서 전반에 걸쳐 중복되는 구성요소는 동일한 도면 부호를 사용하여 설명한다.
잘 알려진 바와 같이, 통상적인 웨이퍼 제조공정을 통하여 반도체 웨이퍼가 제조되면 웨이퍼로부터 개별 칩을 분리하여 패키지 조립 공정을 거치게 된다. 패키지 조립 공정은 웨이퍼 제조 공정과는 다른 설비와 원부자재를 필요로 하는 전혀 별개의 공정이다. 그러나, 본 발명은 웨이퍼 수준에서, 즉 웨이퍼로부터 개별 칩을 분리하지 않은 상태에서, 완전한 제품으로서의 패키지를 제조 및 평가할 수 있다. 그리고 패키지를 제조하는데 사용되는 제조 설비나 제조 공정에서 기존 웨이퍼 제조 설비, 공정들을 이용할 수도 있다. 이는 패키지를 제조하기 위하여 추가로 소요되는 원부자재를 최소화할 수 있음을 의미하기도 한다. 이와 같은 이유들 때문에, 본 발명에 의해 제공되는 패키지 제조 방법은 제조 단가의 절감을 실현할 수도 있는 것이다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 마이크로 패키지의 각 제조 공정들을 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 디바이스 기판(110a)과 보호 캡(110b)이 마련된다. 디바이스 기판(110a)은 반도체 웨이퍼로 이루어진 제1 기판(101a), 제1 기판(101a) 상면 중앙부에 형성되는 회로모듈인 제1 디바이스(103a) 및 제1 디바이스(103a)에 전기적인 접속을 제공해주는 제1 패드(102a)를 포함한다.
보호 캡(110b)은 반도체 웨이퍼로 이루어진 제2 기판(101b), 제2 기판(101b) 하면 중앙부에 형성된 회로모듈인 제2 디바이스(103b) 및 제2 디바이스(102b)에 전기적인 접속을 제공해주는 제2 패드(102b)를 포함한다. 제2 기판(101b)을 이루는 물질은 실리콘, 고저항 실리콘, 글래스(glass), 리튬 탄탈옥사이드, 기타 세라믹 물질 중 어느 하나인 것이 바람직하다.
여기서, 회로모듈인 제1, 제2 디바이스(103a, 103b)는 소정의 기능을 구비하는 회로이면 가능하고, 일반적인 필터기능을 갖는 RF 회로모듈이 될 수 있다. 도 2a에서 회로모듈인 제1 디바이스(103a)는 제1 기판(101a)의 상부에 제작되었으나, 제1 기판(101a)이 PCB(Printed Circuit Board) 기판인 경우 제1 기판(101a)에 임베디드(embeded)될 수도 있다.
이어서, 도 2b에 도시된 바와 같이, 복수의 접합 물질(120a, 120b)이 제1 기판(101a) 상부의 좌측 및 우측 소정 영역에 패터닝되어 형성된다. 접합 물질(120a, 120b)로는 이방성 도전성 필름(anisotropic conductive film: ACF)이 사용된다. 본 실시예에서 접합 물질로 사용되는 이방성 도전성 필름은 디바이스 기판(110a)과 보호 캡(110b) 간의 전기적인 접속을 제공한다. 한편, 도 2b에 도시된 것과 달리, 복수의 접합 물질(120a, 120b)은 보호 캡(110b) 하부의 소정 영역에 패터닝되어 형성될 수도 있다.
이어서, 도 2c에 도시된 바와 같이, 복수의 접합 물질(120a, 120b)을 통해 디바이스 기판(110a)과 보호 캡(110b)이 접합되는 웨이퍼 접합(wafer bonding)이 수행된다.
그 후, 도 2d에 도시된 바와 같이, 금속층 및 비아를 형성하기 위한 에칭 공정이 수행된다. 즉, 금속층을 형성하기 위해 접합물질(120a, 120b) 및 접합물질(120a, 120b) 상하부의 제1, 제2 기판(101a, 101b)의 소정 영역이 'V'자 형태로 식각된다. 또한, 비아를 형성하기 위해 접합물질(120a, 120b)과 제1, 제2 디바이스(103a, 103b) 사이에 존재하는 제2 기판(101b)의 소정 영역이 'v'자 형태로 식각된다. 이와 같은 에칭 공정은 실리콘 K 에칭(Si deep etching) 장비에 의해 수행될 수 있다.
이어서, 도 2e에 도시된 바와 같이, 에칭 공정에서 식각된 소정 영역에 복수의 제1, 제2 비아(140a, 140b) 및 복수의 제1, 제2 금속층(130a, 130b)이 증착된다. 비아(140a, 140b) 및 금속층(130a, 130b)은 전기 및 무전해 도금, 스퍼터링 방법, 전자빔 등을 이용하여 증착될 수 있다.
금속층(130a, 130b)은 금(Au), 주석(Sn), 인듐(In), 납(Pb), 은(Ag), 비스무스(Bi), 아연(Zn), 구리(Cu), 알루미늄(Al) 또는 이들을 합금을 사용할 수 있다. 금속층(130a, 130b)은 패키지를 보호하고, 외부로부터 수분 또는 불필요한 가스(gas)가 흡수되는 것을 방지하여, 회로모듈인 제1, 제2 디바이스(103a, 103b)가 손상되는 것을 방지한다. 비아(140a, 140b)는 외부신호 접속단자와 회로모듈인 제1, 제2 디바이스(103a, 103b)를 인터커넥션(interconnection)한다.
비아(140a, 140b) 및 금속층(130a, 130b)을 증착하는 단계가 완료되면, 도 2f에 도시된 바와 같이, 제1, 제2 비아(140a, 140b) 상면 및 제2 기판(101b) 상면의 소정 영역에 걸쳐 복수의 제1, 제2 금속 기저층(Under Barrier Metal:UBM)(150a, 150b)이 형성된다. 제1, 제2 금속 기저층(160)은 각각 제1, 제2 금속층(130a, 130b)과 이격되어 형성되며, 일반적으로 티타늄/구리(Ti/Cu), 티타늄/티타늄-구리/구리(Ti/Ti-Cu/Cu), 크롬/크롬-구리/구리(Cr/Cr-Cu/ Cu), 티타늄 텅스텐/구리(TiW/Cu), 알루미늄/니켈/구리(Al/Ni/Cu), 알루미늄/니켈바나듐/구리(Al/ NiV/Cu) 등으로 이루어진다.
이어서, 도 2g에 도시된 바와 같이, 제2 기판(101b) 상부에 솔더 마스크(160 :solder mask)가 형성된다. 솔더 마스크(160)는 제1 금속층(130a)과 제1 금속 기저층(150a) 사이의 영역, 복수의 제1, 제2 금속 기저층(150a, 150b) 사이의 영역 및 제2 금속층(130b)과 제2 금속 기저층(150b) 사이의 영역에 형성된다. 솔더 마스크(160)는 복수의 제1, 제2 금속 기저층(130a, 130b) 상부에 형성될 솔더 범퍼(170a, 170b, 도 2h 참조)가 제1, 제2 금속 기저층(130a, 130b)을 제외한 다른 금속 성분과 접속되는 것을 방지하는 절연체의 역할을 수행한다.
이어서, 도 2h에 도시된 바와 같이, 제1, 제2 금속 기저층(150a, 150b) 상면에 외부신호 접속단자인 복수의 제1, 제2 솔더 범프(170a, 170b:solder bump)가 각각 형성된다.
제1 솔더 범프(170a)는 외부에서 인가된 전기적 신호를 제1 금속 기저층(150a)과 제1 비아(140a) 및 제2 패드(102b)를 통해 회로모듈인 제2 디바이스(103b)에 제공한다. 또한, 제1 솔더 범프(170a)는 외부에서 인가된 전기적 신호를 제1 금속 기저층(150a), 제1 비아(140a), 제2 패드(102b), 제1 이방성 도전성 필름(120a) 및 제1 패드(102a)를 통해 회로모듈인 제1 디바이스(103a)에 제공한다.
이와 마찬가지로, 제2 솔더 범프(170b)는 외부에서 인가된 전기적 신호를 제2 금속 기저층(150b)과 제2 비아(140b) 및 제2 패드(102b)를 통해 회로모듈인 제2 디바이스(103b)에 제공한다. 또한, 제2 솔더 범프(170b)는 외부에서 인가된 전기적 신호를 제2 금속 기저층(150b), 제2 비아(140b), 제2 패드(102b), 제2 이방성 도전성 필름(120b) 및 제1 패드(102a)를 통해 회로모듈인 제1 디바이스(103a)에 제공한다.
솔더 범프(170a, 170b)는 금속 기저층(150a, 150b)과 비아(140a, 140b), 제2 패드(102b), 이방성 도전성 필름(120a, 120b) 및 제1 패드(102a)를 통하여 회로모듈인 제1 디바이스(103a)와 전기적으로 연결된다.
그 후, 도 2i에 도시된 바와 같이, 'V'자 형태인 금속층(130a, 130b)의 홈 부분을 절단(sawing)하여, 웨이퍼를 개개의 반도체 칩으로 분리하는 단계가 수행된다. 이에 따라 도 2j에 도시된 단일한 마이크로 패키지(1000)가 최종적으로 만들어지게 된다.
도 3은 본 발명의 다른 일 실시예에 따른 마이크로 패키지의 단면도이다. 도 3을 참조하면, 도 2j와 달리, 접합 물질(125a, 125b)로 이방성 도전성 필름(ACF) 대신 일반적인 폴리머 물질이 사용될 수 있다. 접합 물질(125a, 125b)로 사용되는 폴리머 물질로는 BCB(benzocyclobutene), DFR(dry film resist), 에폭시(epoxy), 실리콘(silicon), 우레탄(urethane) 등이 있다.
이 때, 폴리머 물질은 이방성 도전성 필름(ACF: 120a, 120b)와 달리 전류가 흐르지 못하므로, 도 2j에 도시된 제1, 제2 비아(140a, 140b)의 구조와 달리 도 3 에 도시된 제3, 제4 비아(145a, 145b)는 폴리머 물질을 관통하여 형성된다. 이와 같이, 폴리머 물질을 관통하는 복수의 제3, 제4 비아(145a, 145b)에 의해 외부회로 접속단자인 솔더 범퍼(170a, 170b)와 제1, 제2 디바이스(103a, 103b) 간에 전기적 접속이 제공된다.
이와 같이, 이방성 도전성 필름 대신에 폴리머 물질을 사용하는 이유의 폴리머 물질의 비용이 도전성 필름보다 작아, 패키지의 제조 단가를 낮출 수 있는 장점이 있기 때문이다. 대신에, 이방성 도전성 필름을 사용하는 경우보다 제조공정이 복잡해지는 단점을 갖는다. 또한, 접합 물질로 이방성 도전성 필름이나 폴리머 물질을 사용하는 경우, 접합물질로 금속을 사용하는 경우보다 웨이퍼 접합시의 공정온도가 낮아져 패키지 내부의 소자가 손상될 확률이 낮아지게 된다.
한편, 도 2j와 달리, 도 3에는 제2 패드(102b) 및 제2 디바이스(103b)가 도시되지 않았으나, 도 2j에서와 동일한 방식으로 제2 패드(102b) 및 제2 디바이스(103b)가 형성될 수도 있다.
도 4a 내지 도 4n은 본 발명의 또 다른 일 실시예에 따른 멀티-스택 마이크로 패키지의 제조공정을 도시한 단면도이다. 이 중 도 4a 내지 도 4g는 도 1a 내지 도 1g와 동일하므로, 중복되는 설명은 생략한다.
즉, 도 4g에 도시된 솔더 마스크(160) 형성단계가 완료되면, 도 4h에 도시된 바와 같이 접속용 비아를 형성하기 위해 제1 기판(101a)의 소정 영역이 식각된다. 이 때, 식각되는 제1 기판(101a)의 소정 영역은 접합물질(120a, 120b)과 제1 디바이스(103a) 사이에 위치하는 제1 패드(102a)의 하부에 위치한다.
이어서, 도 4i에 도시된 바와 같이, 식각된 소정 영역에 복수의 제1, 제2 접속용 비아(142a, 142b)를 형성하여, 제1 기판(101a) 상면에 형성된 제1 패드(102a)와 제1, 제2 접속용 비아(142a, 142b)가 전기적으로 접속되도록 한다. 이 때, 제1 기판(101a)에 형성되는 제1, 제2 접속용 비아(142a, 142b)는 '∧'형태를 갖는다.
이어서, 도 4j에 도시된 복수의 접속 패드(155a, 155b)가 복수의 제1, 제2 접속용 비아(142a, 142b) 하부 및 그 주변에 걸쳐 형성된다. 이어서, 도 4k에 도시된 바와 같이 접합 물질(120c)을 통해 복수의 패키지를 수직으로 접합하는 접합 공정이 수행된다.
이하에서는 설명의 편의를 위하여 가장 위에 적층되는 패키지를 제1 패키지라 정의하고, 제1 패키지 아래에 접합된 패키지를 제2 패키지라 정의한다. 도 4에는 두 개의 패키지가 수직 접합된 것으로 도시되었으나, 이에 한정되는 것은 아니며, 다수 개의 패키지가 수직 접합될 수 있음은 자명하다.
제1 패키지와 제2 패키지의 접합 공정이 완료되면, 도 4l에 도시된 바와 같이, 제1 패키지의 제1, 제2 금속 기저층(150a, 150b) 상부에 각각 제1, 제2 솔더 범퍼(170a, 170b)가 형성된다. 이어서, 도 4m에 도시된 바와 같이 수직으로 적층된 제1, 제2 패키지에 각각 형성된 제1, 제2 금속층(130a, 130b)의 홈 부분을 절단하는 공정이 수행된다.
이에 따라, 도 4n은 최종적으로 제작된 본 발명의 일 실시예에 따른 멀티-스택 마이크로 패키지의 단면도이다. 도 4n을 참조하면, 본 발명의 일 실시예에 따른 멀티-스택 마이크로 패키지(100)는 도 2j에 도시된 마이크로 패키지(200)가 접합물 질(120c), 제1, 제2 접속용 패드(155a, 155b), 제1, 제2 접속용 비아(142a, 142b)에 의해 수직으로 적층된 구조이나, 이에 한정되는 것은 아니며, 도 3에 도시된 마이크로 패키지(300)가 수직으로 적층되어도 무방하다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 패키지의 측벽에 형성되는 금속층이 외부로부터 수분 및 기타 불필요한 가스(gas)가 흡수되는 것을 방지하므로 기밀성이 보장되는 동시에 접합 물질로 폴리머 물질을 이용하므로 웨이퍼 접합(wafer bonding)시 공정온도가 150℃ 이하로 내려가 패키지 내부의 소자가 손상될 확률이 낮아지는 장점이 있다.
이상에서는 본 발명의 바람직한 실시예에 대해서 도시하고 설명하였으나, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위에 있게 된다.

Claims (24)

  1. 회로모듈인 디바이스를 실장하기 위한 디바이스 기판;
    상기 디바이스를 보호하기 위한 보호 캡;
    상기 디바이스 기판 상부의 소정 영역에 패터닝되어 형성되며, 상기 디바이스 기판과 상기 보호 캡을 접합하기 위한 복수의 접합 물질;
    상기 디바이스 기판과 상기 복수의 접합물질 외측 및 상기 보호 캡의 외측 및 상부 소정 영역에 형성되는 복수의 금속층;
    상기 보호 캡 상부의 소정 영역에 각각 형성되는 솔더 마스크 및 복수의 금속 기저층;
    상기 금속 기저층의 하부에 위치하는 상기 보호 캡을 소정 형태로 식각하여 형성되는 복수의 제1, 제2 비아(Via); 및
    상기 복수의 금속 기저층 상부에 각각 형성되는 외부신호 접속단자인 복수의 솔더 범퍼(solder bumper);를 포함하는 것을 특징으로 하는 마이크로 패키지.
  2. 제1항에 있어서, 상기 디바이스 기판은,
    반도체 웨이퍼로 이루어진 제1 기판;
    상기 제1 기판 상부에 실장되는 회로 모듈인 제1 디바이스; 및
    상기 제1 디바이스에 전기적 접속을 제공하는 제1 패드;를 포함하는 것을 특징으로 하는 마이크로 패키지.
  3. 제1항에 있어서, 상기 보호 캡은,
    실리콘, 고저항 실리콘, 글래스(glass), 리튬 탄탈옥사이드 및 세라믹 물질 중 어느 하나로 이루어진 제2 기판;을 포함하는 것을 특징으로 하는 마이크로 패키지.
  4. 제3항에 있어서, 상기 보호 캡은,
    상기 제2 기판 하부에 실장되는 회로 모듈인 제2 디바이스; 및
    상기 제2 디바이스에 전기적 접속을 제공하는 제2 패드;를 더 포함하는 것을 특징으로 하는 마이크로 패키지.
  5. 제1항에 있어서, 상기 접합 물질은,
    이방성 도전성 필름(anisotropic conductive film)인 것을 특징으로 하는 마이크로 패키지.
  6. 제1항에 있어서, 상기 금속층은,
    상기 마이크로 패키지 내부의 소자를 보호하고, 외부로부터 수분이나 불필요한 가스(gas)가 흡수되는 것을 방지하는 것을 특징으로 하는 마이크로 패키지.
  7. 제6항에 있어서, 상기 금속층은,
    금(Au), 주석(Sn), 인듐(In), 납(Pb), 은(Ag), 비스무스(Bi), 아연(Zn), 구리(Cu), 알루미늄(Al) 및 이들의 합금 중 어느 하나인 것을 특징으로 하는 마이크로 패키지.
  8. 제1항에 있어서, 상기 금속층 및 상기 비아는,
    전기 및 무전해 도금, 스퍼터링 방법, 전자빔 중 어느 하나의 방법에 의해 증착되는 것을 특징으로 하는 마이크로 패키지.
  9. 제1항에 있어서, 상기 소정 형태는,
    'v' 형태인 것을 특징으로 하는 마이크로 패키지.
  10. 회로모듈인 디바이스를 실장하기 위한 디바이스 기판;
    상기 디바이스를 보호하기 위한 보호 캡;
    상기 디바이스 기판 상부의 소정 영역에 패터닝되어 형성되며, 상기 디바이스 기판과 상기 보호 캡을 접합하기 위한 복수의 접합 물질;
    상기 디바이스 기판과 상기 복수의 접합 물질 외측 및 상기 보호 캡의 외측 및 상부 소정 영역에 형성되는 복수의 금속층;
    상기 보호 캡 상부의 소정 영역에 각각 형성되는 솔더 마스크 및 복수의 금속 기저층;
    상기 금속 기저층의 하부에 위치하는 상기 보호 캡 및 상기 접합 물질을 소정 형태로 식각하여 형성되는 복수의 제3, 제4 비아(Via); 및
    상기 복수의 금속 기저층 상부에 각각 형성되는 외부신호 접속단자인 복수의 솔더 범퍼(solder bumper);를 포함하는 것을 특징으로 하는 마이크로 패키지.
  11. 제10항에 있어서, 상기 접합 물질은,
    BCB(benzocyclobutene), DFR(dry film resist), 에폭시(epoxy), 실리콘(silicon), 우레탄(urethane) 중 어느 하나인 것을 특징으로 하는 마이크로 패키지.
  12. 제1항의 마이크로 패키지가 수직방향으로 다수 개 적층된 구조를 갖는 것을 특징으로 하는 멀티-스택 마이크로 패키지.
  13. 제10항의 마이크로 패키지가 수직방향으로 다수 개 적층된 구조를 갖는 것을 특징으로 하는 멀티-스택 마이크로 패키지.
  14. (a) 디바이스 기판 상부의 소정 영역에 복수의 접합 물질이 패터닝되어 형성되는 단계;
    (b) 상기 복수의 접합 물질을 통해 상기 디바이스 기판과 보호 캡이 접합되는 웨이퍼 접합 단계;
    (c) 복수의 금속층 및 복수의 비아를 형성하기 위해 디바이스 기판, 상기 복수의 접합 물질 및 상기 보호 캡의 소정 영역을 식각하는 단계;
    (d) 식각된 영역에 복수의 금속층 및 복수의 비아를 증착하는 단계;
    (e) 상기 복수의 비아 및 상기 보호 캡의 상부 소정 영역에 걸쳐 복수의 금속 기저층이 형성되는 단계;
    (f) 상기 보호 캡 상부의 소정 영역에 솔더 마스크(solder mask)가 형성되는 단계;
    (g) 상기 복수의 금속 기저층 상면에 외부신호 접속단자인 복수의 솔더 범프(solder bump)가 형성되는 단계; 및
    (h) 상기 금속층을 절단하여 웨이퍼를 각각의 반도체 칩으로 분리하는 단계;를 포함하는 것을 특징으로 하는 마이크로 패키지의 제조방법.
  15. 제14항에 있어서, 상기 디바이스 기판은,
    반도체 웨이퍼로 이루어진 제1 기판;
    상기 제1 기판 상부에 실장되는 회로 모듈인 제1 디바이스; 및
    상기 제1 디바이스에 전기적 접속을 제공하는 제1 패드;를 포함하는 것을 특징으로 하는 마이크로 패키지의 제조방법.
  16. 제14항에 있어서, 상기 보호 캡은,
    실리콘, 고저항 실리콘, 글래스, 리튬 탄탈옥사이드 및 세라믹 물질 중 어느 하나로 이루어진 제2 기판;을 포함하는 것을 특징으로 하는 마이크로 패키지의 제조방법.
  17. 제16항에 있어서, 상기 보호 캡은,
    상기 제2 기판 하부에 실장되는 회로 모듈인 제2 디바이스; 및
    상기 제2 디바이스에 전기적 접속을 제공하는 제2 패드;를 더 포함하는 것을 특징으로 하는 마이크로 패키지의 제조방법.
  18. 제14항에 있어서, 상기 접합 물질은,
    이방성 도전성 필름(anisotropic conductive film)인 것을 특징으로 하는 마이크로 패키지의 제조방법.
  19. 제14항에 있어서, 상기 금속층은,
    상기 마이크로 패키지 내부의 소자를 보호하고, 외부로부터 수분이나 불필요한 가스(gas)가 흡수되는 것을 방지하는 것을 특징으로 하는 마이크로 패키지의 제조방법.
  20. 제19항에 있어서, 상기 금속층은,
    금(Au), 주석(Sn), 인듐(In), 납(Pb), 은(Ag), 비스무스(Bi), 아연(Zn), 구리(Cu), 알루미늄(Al) 및 이들의 합금 중 어느 하나인 것을 특징으로 하는 마이크로 패키지의 제조방법.
  21. 제14항에 있어서, 상기 금속층 및 상기 비아는,
    전기 및 무전해 도금, 스퍼터링 방법, 전자빔 중 어느 하나의 방법에 의해 증착되는 것을 특징으로 하는 마이크로 패키지의 제조방법.
  22. 제14항에 있어서, 상기 소정 형태는,
    'v' 형태인 것을 특징으로 하는 마이크로 패키지.
  23. 제14항의 (a) 내지 (f) 단계;
    (g) 접속용 비아를 형성하기 위해 상기 디바이스 기판의 소정 영역이 소정 형태로 식각된 후, 식각된 영역에 복수의 접속용 비아가 증착되는 단계;
    (h) 상기 복수의 접속용 비아 하부에 복수의 접속 패드가 형성되는 단계;
    (i) 복수의 접합 물질을 통해 상기 (h) 단계에서 제작된 패키지들이 적어도 2개 이상 수직으로 적층되는 단계; 및
    (j) 적층된 패키지들 중 가장 위에 위치하는 패키지에서, 복수의 금속 기저층 상부에 외부신호 접속단자인 복수의 솔더 범퍼(solder bumper)가 각각 형성되는 단계;를 포함하는 것을 특징으로 하는 멀티-스택 마이크로 패키지의 제조방법.
  24. 제23항에 있어서,
    상기 접속용 비아를 형성하기 위해 식각되는 소정 영역의 형태는,
    '∧'인 것을 특징으로 하는 멀티-스택 마이크로 패키지의 제조방법.
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