JP2020141001A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2020141001A
JP2020141001A JP2019033978A JP2019033978A JP2020141001A JP 2020141001 A JP2020141001 A JP 2020141001A JP 2019033978 A JP2019033978 A JP 2019033978A JP 2019033978 A JP2019033978 A JP 2019033978A JP 2020141001 A JP2020141001 A JP 2020141001A
Authority
JP
Japan
Prior art keywords
substrate
semiconductor device
electrode
flat portion
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019033978A
Other languages
English (en)
Inventor
仁彦 村野
Hitohiko Murano
仁彦 村野
史人 庄子
Fumito Shoji
史人 庄子
達夫 右田
Tatsuo Uda
達夫 右田
一平 久米
Ippei Kume
一平 久米
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2019033978A priority Critical patent/JP2020141001A/ja
Priority to TW108129090A priority patent/TWI773915B/zh
Priority to US16/558,236 priority patent/US10971400B2/en
Priority to CN201910827815.XA priority patent/CN111627862A/zh
Publication of JP2020141001A publication Critical patent/JP2020141001A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
    • C25D17/001—Apparatus specially adapted for electrolytic coating of wafers, e.g. semiconductors or solar cells
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
    • C25D17/004—Sealing devices
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68721—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge clamping, e.g. clamping ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H01L2221/68386—Separation by peeling

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Electrochemistry (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Development (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)

Abstract

【課題】めっき処理時に、半導体装置の被処理面の周縁部に電極が押し付けられても、半導体装置でのクラック発生を抑制することができる半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、構造体と、段差構造と、シード層と、を備える。前記構造体は、第１面に半導体素子及び配線層を含むデバイス層を有し、前記第１面の反対側の面である第２面から前記デバイス層に到達する貫通孔が形成された第１基板と、前記第１面に対向する第２基板と、前記第１基板と前記第２基板との間に設けられ前記第１基板と前記第２基板とを貼り合わせる接着層と、を含む。前記段差構造は、前記構造体の外周に沿う周縁部で前記第１基板が除去され、平坦部を有する。前記シード層は、前記第１基板が配置される側の前記構造体を覆うように設けられる。【選択図】図１

Description

本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
ウェハの被処理面の周縁部をマスク部材で覆い、マスク部材の内側で電極をウェハの被処理面に押し付け、ウェハの被処理面を下方に向けた状態で、めっき処理を行うフェイスダウン方式の噴流めっき装置が知られている。
しかしながら、従来技術では、ウェハの厚さが薄くなると、被処理面の周縁部での電極の押し付けによって、ウェハにクラックが発生する虞がある。
特開２００２−２４９８９９号公報
本発明の一つの実施形態は、めっき処理時に、半導体装置の被処理面の周縁部に電極が押し付けられても、半導体装置でのクラック発生を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
本発明の一つの実施形態によれば、半導体装置は、構造体と、段差構造と、シード層と、を備える。前記構造体は、第１面に半導体素子及び配線層を含むデバイス層を有し、前記第１面の反対側の面である第２面から前記デバイス層に到達する貫通孔が形成された第１基板と、前記第１面に対向する第２基板と、前記第１基板と前記第２基板との間に設けられ前記第１基板と前記第２基板とを貼り合わせる接着層と、を含む。前記段差構造は、前記構造体の外周に沿う周縁部で前記第１基板が除去され、平坦部を有する。前記シード層は、前記第１基板が配置される側の前記構造体を覆うように設けられる。
図１は、第１の実施形態による半導体装置の周縁部分の構成の一例を模式的に示す一部断面図である。 図２は、めっき装置の構成の一例を模式的に示す図である。 図３−１は、第１の実施形態による半導体装置の製造方法の手順の一例を示す一部断面図である。 図３−２は、第１の実施形態による半導体装置の製造方法の手順の一例を示す一部断面図である。 図３−３は、第１の実施形態による半導体装置の製造方法の手順の一例を示す一部断面図である。 図３−４は、第１の実施形態による半導体装置の製造方法の手順の一例を示す一部断面図である。これらの図では、半導体装置の周縁部分のみを図示している。 図４は、半導体基板がさらに薄くなった場合のめっき処理の様子を模式的に示す一部断面図である。 図５は、第２の実施形態による半導体装置の構成の一例を模式的に示す一部断面図である。 図６は、第３の実施形態による半導体装置の構成の一例を模式的に示す一部断面図である。
以下に添付図面を参照して、実施形態にかかる半導体装置および半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態による半導体装置の周縁部分の構成の一例を模式的に示す一部断面図である。半導体装置１は、第１基板である処理対象の半導体基板１０と、第２基板である支持基板２０と、が貼り合わされた構成を有する。半導体基板１０の第１面１０ａには、電界効果型トランジスタ、抵抗素子、記憶素子等の様々な半導体素子、および複数の配線層を含むデバイス層１２が配置されている。半導体基板１０は、第１面１０ａの反対側の面である第２面１０ｂからデバイス層１２に到達する貫通孔１１が形成されている。例えば、貫通孔１１の孔底には配線層（図示しない）が露出している。半導体基板１０は、デバイス層１２が形成される前に比して、研削されて厚さが薄くなっている。半導体基板１０の厚さは、３０μｍ〜１００μｍである。支持基板２０は、めっき処理時に半導体基板１０が割れないように強度を高めるために、半導体基板１０を支持する。半導体基板１０および支持基板２０は、例えばシリコン基板である。
半導体基板１０と支持基板２０とは、半導体基板１０の周縁部で接着層３１を介して貼り合わされる。なお、接着層３１は、半導体基板１０の周縁部に設けられ、周縁部以外の図示しない領域には剥離層が設けられている。接着層３１は、支持基板２０の外周から所定の範囲内、例えば数ｍｍの範囲内に設けられる。接着層３１は、例えば紫外光を照射したときに半導体基板１０および支持基板２０から剥がれる樹脂材料を含む。接着層３１には、例えばウレタン系樹脂またはエポキシ樹脂などが用いられる。剥離層は、接着機能を有さない樹脂材料を含む。接着層３１および剥離層は、例えば数十μｍの厚さとされる。
構造体１００は、半導体基板１０及び支持基板２０が接着層３１によって貼り合わされた構造である。すなわち、構造体１００は、半導体基板１０、支持基板２０、及び、接着層３１を含む。半導体基板１０と支持基板２０とは接着層３１により接着されている。構造体１００の周縁部には、半導体基板１０および接着層３１と、支持基板２０の一部と、が除去された段差構造５０が設けられている。段差構造５０は、支持基板２０の表面に垂直な方向に沿って形成された面である段差部５０ａと、支持基板２０の表面に沿って形成された面である平坦部５０ｂとを有する。段差構造５０の平坦部５０ｂは、支持基板２０に含まれる。この平坦部５０ｂが電極接触領域５１となる。電極接触領域５１は、フェイスダウン方式の噴流めっき処理の際に電極が押し当てられる部分である。なお、段差構造５０は、接着層３１が設けられる範囲に配置される。
周縁部に段差構造５０を有する構造体１００の上面には、めっき処理時の電極層となるシード層３５が設けられる。シード層３５は、導電性材料を含む。シード層３５は、例えば、Ｃｕ膜である。また、Ｃｕ膜の半導体基板１０中への拡散を抑制するために、シード層３５は、Ｔｉ膜などのバリアメタル膜を有していてもよい。シード層３５は、支持基板２０の段差構造５０の平坦部５０ｂ、段差部５０ａ、半導体基板１０の上面および半導体基板１０に設けられる貫通孔１１の内面および孔底を覆うように設けられる。
シード層３５は構造体１００の全面を覆っていてもよい。あるいは構造体１００の一部にシード層３５に覆われていない部分があってもよい。
シード層３５が設けられた半導体基板１０の上面の所定の位置には、レジストパターン４２が設けられる。レジストパターン４２は、半導体基板１０の貫通孔１１の位置に対応した開口部４２ａを有する。開口部４２ａは、バンプの形成位置に対応している。開口部４２ａの開口径は、貫通孔１１の開口径よりも大きくなっている。
ここで、電極接触領域５１に隣接する半導体基板１０の上面の周縁部が、めっき処理時のシール部材２２２が接触されるシール接触領域５２となる。
このように、第１の実施形態による半導体装置１では、めっき処理時に電極が押し当てられる電極接触領域５１を半導体基板１０ではなく、支持基板２０に設けたので、めっき処理時に電極が半導体基板１０に押し当てられることがない。
ここで、半導体装置１のめっき処理に使用されるフェイスダウン方式の噴流めっき装置の構成について説明する。図２は、めっき装置の構成の一例を模式的に示す図である。めっき装置２００は、めっき液２１０を貯留し、めっき処理が実行されるめっき槽２０１と、めっき槽２０１の上部に実施形態による半導体装置１を保持する基板保持部２０２と、を有する。基板保持部２０２は、半導体装置１の被処理面（めっき面）を下向きにして半導体装置１を保持する。図１の例では、シード層３５が形成されている面を下向きにして半導体装置１が保持される。
めっき装置２００は、めっき液２１０を貯留するめっき液貯留槽２０３と、めっき液貯留槽２０３内のめっき液２１０をめっき槽２０１の下部へと供給するポンプ２０４と、ポンプ２０４で供給されるめっき液２１０中の異物を除去するフィルタ２０５と、めっき液貯留槽２０３、ポンプ２０４、フィルタ２０５およびめっき槽２０１とを接続する配管２０６と、を有する。
めっき装置２００は、めっき槽２０１の外側に配置され、めっき槽２０１からオーバフローしためっき液２１０を回収する回収槽２０７を備える。回収槽２０７の底部には、排出口２０７ａが設けられる。排出口２０７ａは、めっき液貯留槽２０３と配管２０６によって接続される。
基板保持部２０２は、電極２２１と、シール部材２２２と、を有する。電極２２１は、半導体装置１の周縁部に沿って複数設けられる。シール部材２２２は、電極２２１が接触される半導体装置１の周縁部を覆うように設けられる。つまり、基板保持部２０２に半導体装置１を保持させると、図１のシール接触領域５２と電極接触領域５１とが覆われ、その他の領域が露出した状態となる。また、電極２２１は、シール部材２２２で覆われているため、めっき液２１０と接触することがない。電極２２１は半導体装置１の周縁部と複数点で接触する。
めっき装置２００は、めっき槽２０１の内の底部に設けられるＣｕからなる電極２３１と、電源２３２と、を有する。電源２３２は、配線によって、めっき槽２０１の底部に設けられる電極２３１と、基板保持部２０２に設けられる電極２２１と、に接続される。電極２３１は、電源２３２の正極と接続され、基板保持部２０２の電極２２１は、電源２３２の負極と接続される。つまり、電極２３１はアノードとなり、電極２２１は、カソードとなる。
めっき槽２０１内には、アノードメンブレン２１１が設けられる。アノードメンブレン２１１は、めっき槽２０１内で、カソード側のめっき液２１０ａと、アノード側のめっき液２１０ｂと、を仕切るイオン交換可能なフィルタである。また、めっき槽２０１のカソード側のめっき液２０１ａが存在する側には、めっき液２１０の整流および清浄化を行うめっき液拡散フィルタ２１２が設けられる。
このようなめっき装置２００では、基板保持部２０２に半導体装置１を保持させ、半導体装置１がめっき槽２０１のめっき液２１０に接触するように配置した状態で、ポンプ２０４によってめっき液貯留槽２０３内のめっき液２１０を、フィルタ２０５を介してめっき槽２０１の底部から噴出させる。このとき、電源２３２から電極２３１と電極２２１（半導体装置１のシード層３５）との間に所定の電圧を印加することによって、電極２３１と半導体装置１のシード層３５との間にめっき電流が流れ、めっき液２１０と接触しているシード層３５上にめっき膜が形成される。
つぎに、半導体装置１の製造方法について説明する。図３−１〜図３−４は、第１の実施形態による半導体装置の製造方法の手順の一例を示す一部断面図である。これらの図では、半導体装置の周縁部分のみを図示している。
まず、図３−１（ａ）に示されるように、半導体基板１０の第１面１０ａと、支持基板２０と、を、接着層３１を介して貼り合わせた構造体１００を形成する。半導体基板１０の第１面１０ａには、図示しないが素子および配線層を含むデバイス層１２が配置されている。なお、接着層３１は、半導体基板１０および支持基板２０の周縁部に設けられ、その他の部分には図示しない剥離層が設けられる。半導体基板１０は、まだ研削処理がなされておらず、１００μｍよりも厚い厚さを有する。支持基板２０は、めっき処理中の電極の押し当てによってクラックが入らない厚さを有すればよく、例えば７００μｍである。接着層３１は、例えば数十μｍの厚さを有する。支持基板２０として、シリコン基板などを用いることができる。
ついで、図３−１（ｂ）に示されるように、半導体基板１０の厚さが３０〜１００μｍとなるように、第１面１０ａに対向する第２面１０ｂ側から研磨装置などによって半導体基板１０が研磨される。
その後、図３−２（ｃ）に示されるように、構造体１００の周縁部を、機械研磨などの方法によって、半導体基板１０の第２面１０ｂ側から研削し、段差構造５０を形成する。ここでは、周縁部において、半導体基板１０と接着層３１とを完全に除去し、支持基板２０の上部が一部除去される。これによって、構造体１００の周縁部では、支持基板２０が露出し、周縁部よりも内側では半導体基板１０が露出する。段差構造５０の平坦部５０ｂは、電極接触領域５１となり、電極接触領域５１に隣接する半導体基板１０上の領域がシール接触領域５２となる。
ついで、構造体１００の半導体基板１０が配置される側の上面にレジストを塗布し、露光処理および現像処理を行って、貫通孔１１の形成位置が開口したレジストパターン４１を形成する。その後、図３−２（ｄ）に示されるように、レジストパターン４１をマスクとして、ＲＩＥ（Reactive Ion Etching）法などの異方性エッチングによって、基板１０の第１面１０ａに配置されたデバイス層１２に到達するまで半導体基板１０をエッチングする。これによって、レジストパターンの開口の位置に対応して、半導体基板１０に貫通孔１１が形成される。貫通孔１１の孔底には配線層（図示しない）が露出している。
レジストパターン４１を除去した後、図３−３（ｅ）に示されるように、構造体１００の半導体基板１０が配置される側の上面に、シード層３５を形成する。シード層３５は、段差構造５０の段差部５０ａ、および貫通孔１１内の側面を覆うことができるスパッタ法などの成膜法によって形成される。例えば、数百ｎｍの厚さのＴｉからなるバリアメタル膜と、６００ｎｍの厚さのＣｕ膜と、を積層させることによって、シード層３５が形成される。
その後、図３−３（ｆ）に示されるように、構造体１００の半導体基板１０が配置される側の上面に、レジストを塗布し、露光処理および現像処理を行って、バンプの形成位置が開口したレジストパターン４２を形成する。バンプの形成位置は、貫通孔１１の形成位置と重なる。レジストパターン４２の開口部４２ａの径は、貫通孔１１の開口径に比して大きくされる。また、レジストパターン４２は段差構造５０の平坦部５０ｂ上には形成されない。これによって、半導体基板１０の電極膜を形成したい位置と、段差構造５０の部分と、で、シード層３５が露出する。
ついで、図３−４（ｇ）に示されるように、めっき装置２００の基板保持部２０２に構造体１００を保持させる。これによって、基板保持部２０２の電極２２１は、電極接触領域５１でシード層３５と接触し、シール部材２２２は、シール接触領域５２でレジストパターン４２と接触し、電極２２１を覆う。図から明らかなように、電極接触領域５１には、半導体基板１０は存在しないので、電極２２１による押さえつけで半導体基板１０にクラックが入ることはない。また、半導体基板１０の厚さは、３０μｍ以上であるので、レジストパターン４２を介してシール部材２２２と接触する部分でも、半導体基板１０にクラックが入る可能性は極めて小さい。
半導体基板１０を図２のめっき槽２１０内のめっき液２１０に接触させた状態で、めっき装置２００によってめっき処理を行う。図２で、電源２３２によって基板保持部２０２の電極２２１およびめっき槽２０１の底部に設けられる電極２３１との間に電圧が印加されると、めっき液２１０内でシード層３５が露出した領域で電極膜が形成される。すなわち、電極膜は、貫通孔１１内および開口部４２ａ内を埋めるように形成される。
図３−４（ｈ）に示すように、めっき処理が終了した後、溶解、アッシング等によりレジストを削除する。これによって、半導体基板１０の貫通孔１１内には、貫通配線４３１が形成され、半導体基板１０の第２面側には、貫通配線４３１と一体的に形成されたパッド４３２が形成される。そして、レジストパターン４２を除去することによって、第１の実施形態による半導体装置１が得られる。
第１の実施形態では、３０〜１００μｍの厚さの半導体基板１０を支持基板２０と接着層３１を介して貼り合せた構造体１００の周縁部で、半導体基板１０および接着層３１と、支持基板２０の一部と、を除去した段差構造５０を設け、段差構造５０の平坦部５０ｂを電極接触領域５１とした。めっき処理時に、電極接触領域５１に電極２２１を押し当て、電極接触領域５１よりも内側の半導体基板１０上に設けられたレジストパターン４２にシール部材２２２を接触させた。これによって、基板保持部２０２の電極２２１が半導体基板１０と接触しないので、めっき処理時に、半導体基板１０にクラックが入ることを防ぐことができる。これによって、薄くされた半導体基板１０の破損が防止される。
（第２の実施形態）
図４は、半導体基板がさらに薄くなった場合のめっき処理の様子を模式的に示す一部断面図である。なお、第１の実施形態で説明したものと同一の構成要素には同一の符号を付してその説明を省略する。図４は、半導体装置をめっき装置２００の基板保持部２０２に保持させて、めっき処理を行っている状態を模式的に示している。なお、ここでは、半導体基板１０の厚さが、第１の実施形態の場合よりもさらに薄く、３０μｍ未満である場合を示している。半導体基板１０の厚さが３０μｍを下回ると、シール部材２２２との接触位置に対応する半導体基板１０の位置にクラック６０が発生してしまう可能性が高くなる。そこで、第２の実施形態では、シール接触領域５２での半導体基板１０へのクラック６０の発生を抑制する半導体装置１について説明する。
図５は、第２の実施形態による半導体装置の構成の一例を模式的に示す一部断面図である。ここでは、半導体装置１をめっき装置２００の基板保持部２０２に保持させた状態を示している。図５に示されるように、段差構造５０の平坦部５０ｂの径方向の長さが第１の実施形態の場合よりも長い。そして、この平坦部５０ｂで、基板保持部２０２の電極２２１およびシール部材２２２が接触する構造となる。つまり、平坦部５０ｂに、電極接触領域５１とシール接触領域５２とが設けられる。
平坦部５０ｂにシール接触領域５２を設けるようにしたので、半導体基板１０上から、平坦部５０ｂのシール接触領域５２までの領域がレジストパターン４２で覆われることになる。平坦部５０ｂ内のレジストパターン４２で覆われた領域がシール接触領域５２となる。
半導体基板１０の厚さは、上記したように第１の実施形態の場合よりも薄く、０μｍよりも厚く、３０μｍ未満となる。なお、第１の実施形態と同一の構成要素には、同一の符号を付して、その説明を省略する。また、このような半導体装置１の製造方法も、第１の実施形態で説明したものと同様であるので、その説明を省略する。
メッキ処理の際には、電極２２１は、平坦部５０ｂの電極接触領域５１上に配置され、シール部材２２２は、平坦部５０ｂのシール接触領域５２上に配置される。つまり、電極２２１およびシール部材２２２は、半導体基板１０上には配置されないので、電極２２１およびシール部材２２２が半導体装置１を押し付けても、半導体基板１０にクラックが発生してしまうことを抑制することができる。
第２の実施形態では、３０μｍ未満の厚さの半導体基板１０を支持基板２０と接着層３１を介して貼り合せた構造体１００の周縁部で、半導体基板１０および接着層３１と、支持基板２０の一部と、を除去した段差構造５０を設けた。めっき処理時に、平坦部に電極およびシール部材２２２を押し当てた。これによって、基板保持部２０２の電極２２１およびシール部材２２２が半導体基板１０と接触しないので、めっき処理時に、半導体基板１０にクラックが入ることを防ぐことができる。その結果、薄くされた半導体基板１０の破損が防止される。
（第３の実施形態）
図６は、第３の実施形態による半導体装置の構成の一例を模式的に示す一部断面図である。ここでは、半導体装置１をめっき装置２００の基板保持部２０２に保持した状態を示している。第３の実施形態では、半導体装置１の周縁部で、半導体基板１０を除去し、接着層３１の一部を除去して段差構造５０を構成している。つまり、平坦部５０ｂは、接着層３１に含まれる。このような構成によっても、めっき装置２００の基板保持部２０２の電極２２１およびシール部材２２２が半導体基板１０に接触することがないので、電極２２１およびシール部材２２２の押し付けによって、半導体基板１０にクラックが発生することがない。なお、第１および第２の実施形態で説明したものと同一の構成要素には、同一の符号を付してその説明を省略する。また、第３の実施形態を第１の実施形態に適用してもよい。
第３の実施形態では、段差構造５０の段差部５０ａの高さを、第２の実施形態に比して小さくした。これによって、シード層３５の段差およびレジストパターン４２の段差が小さくなり、シード層３５またはレジストパターン４２の段差部５０ａでの段切れの発生を第２の実施形態の場合に比して抑制することができる。つまり、段差構造５０でシード層３５およびレジストパターン４２のカバレッジ性に優れた構造を提供することができるという効果を第２の実施形態の効果に加えて得ることができる。
また、第１および第２の実施形態による半導体装置１では、貫通配線およびパッドを形成した後、例えば接着層３１に紫外線を当てて半導体基板１０が支持基板２０から剥される。第１および第２の実施形態では、段差構造５０の形成によって周縁部が研削されているので、支持基板２０は廃棄される。一方、第３の実施形態による半導体装置１では、支持基板２０は段差構造５０の形成の際に研削されていないので、支持基板２０を使い回すことができ、半導体装置１の製造コストを低減させることもできる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体装置、１０ 半導体基板、１０ａ 第１面、１０ｂ 第２面、１１ 貫通孔、２０ 支持基板、３１ 接着層、３５ シード層、４１，４２ レジストパターン、４２ａ 開口部、５０ 段差構造、５０ａ 段差部、５０ｂ 平坦部、５１ 電極接触領域、５２ シール接触領域、１００ 構造体、２２１ 電極、２２２ シール部材、４３１ 貫通配線、４３２ パッド。

Claims (9)

  1. 第１面に半導体素子及び配線層を含むデバイス層を有し、前記第１面の反対側の面である第２面から前記デバイス層に到達する貫通孔が形成された第１基板と、前記第１面に対向する第２基板と、前記第１基板と前記第２基板との間に設けられ前記第１基板と前記第２基板とを貼り合わせる接着層と、を含む構造体と、
    前記構造体の外周に沿う周縁部で前記第１基板が除去され、平坦部を有する段差構造と、
    前記第１基板が配置される側の前記構造体を覆うように設けられる導電性のシード層と、
    を備える半導体装置。
  2. 前記平坦部は前記第２基板に形成されている請求項１に記載の半導体装置。
  3. 前記平坦部は前記接着層に形成されている請求項１に記載の半導体装置。
  4. 前記第１基板の前記第２面に形成されたレジストパターンをさらに備え、
    前記レジストパターンは、周縁部に電極と、前記電極を覆うシール部材と、を有するめっき装置の基板保持部の前記シール部材の接触部となり、
    前記平坦部は、前記電極の接触部となる
    請求項２に記載の半導体装置。
  5. 前記平坦部は、周縁部に電極と、前記電極を覆うシール部材と、を有するめっき装置の基板保持部の前記電極および前記シール部材の接触部となる請求項２または３に記載の半導体装置。
  6. 前記第２面と、前記平坦部と、に形成されたレジストパターンをさらに備え、
    前記平坦部上の前記シード層は、前記電極と接触する電極接触領域となり、
    前記平坦部上の前記レジストパターンは、前記シール部材と接触するシール接触領域となる請求項５に記載の半導体装置。
  7. 前記第１基板の厚さは、３０μｍ未満である請求項５または６に記載の半導体装置。
  8. 第１基板の第１面に半導体素子及び配線層を含むデバイス層を形成し、
    前記第１面側に第２基板が設けられるように接着層を介して貼り合わせて構造体を形成し、
    前記第１基板が所定の厚さとなるまで、前記第１面に対向する第２面側から前記第１基板を研磨し
    前記第２面側から前記デバイス層に到達する貫通孔を形成し、
    前記構造体の外周に沿う周縁部の前記第１基板を除去して平坦部を含む段差構造を形成し、
    前記構造体の前記第１基板が配置される面上に、導電性のシード層を形成し、
    第２面にレジストパターンを形成し、
    めっき装置の基板保持部の周縁部に配置される電極を前記平坦部に接触させ、前記電極を覆うシール部材を前記レジストパターン上に接触させて、めっき処理を実行する半導体装置の製造方法。
  9. 第１基板の第１面に半導体素子及び配線層を含むデバイス層を形成し、
    前記第１面側に第２基板が設けられるように接着層を介して貼り合わせて構造体を形成し、
    前記第１基板が所定の厚さとなるまで、前記第１面に対向する第２面側から前記第１基板を研磨し
    前記第２面側から前記デバイス層に到達する貫通孔を形成し、
    前記構造体の外周に沿う周縁部の前記第１基板を除去して平坦部を含む段差構造を形成し、
    前記構造体の前記第１基板が配置される面上に、導電性のシード層を形成し、
    前記第２面と、前記平坦部と、にレジストパターンを形成し、
    めっき装置の基板保持部の周縁部に配置される電極と、前記電極を覆うシール部材と、を前記平坦部に接触させて、めっき処理を実行する半導体装置の製造方法。
JP2019033978A 2019-02-27 2019-02-27 半導体装置および半導体装置の製造方法 Pending JP2020141001A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019033978A JP2020141001A (ja) 2019-02-27 2019-02-27 半導体装置および半導体装置の製造方法
TW108129090A TWI773915B (zh) 2019-02-27 2019-08-15 半導體裝置
US16/558,236 US10971400B2 (en) 2019-02-27 2019-09-02 Semiconductor device, substrate for semiconductor device and method of manufacturing the semiconductor device
CN201910827815.XA CN111627862A (zh) 2019-02-27 2019-09-03 半导体装置、用于半导体装置的衬底和制造半导体装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019033978A JP2020141001A (ja) 2019-02-27 2019-02-27 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2020141001A true JP2020141001A (ja) 2020-09-03

Family

ID=72140347

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019033978A Pending JP2020141001A (ja) 2019-02-27 2019-02-27 半導体装置および半導体装置の製造方法

Country Status (4)

Country Link
US (1) US10971400B2 (ja)
JP (1) JP2020141001A (ja)
CN (1) CN111627862A (ja)
TW (1) TWI773915B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527674B2 (en) 2020-05-20 2022-12-13 Nichia Corporation Method of manufacturing light-emitting device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002249899A (ja) 2001-02-21 2002-09-06 Dainippon Screen Mfg Co Ltd 基板メッキ装置
US20050274604A1 (en) 2004-02-06 2005-12-15 Koji Saito Plating apparatus
KR100629498B1 (ko) * 2005-07-15 2006-09-28 삼성전자주식회사 마이크로 패키지, 멀티―스택 마이크로 패키지 및 이들의제조방법
JP2008042106A (ja) 2006-08-10 2008-02-21 Mitsubishi Electric Corp 半導体装置の製造方法
KR101623224B1 (ko) * 2008-09-12 2016-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR101608868B1 (ko) * 2009-10-22 2016-04-04 삼성전자주식회사 조리개를 포함하는 발광다이오드 어레이, 이를 이용한 라인 프린터 헤드 및 발광다이오드 어레이의 제조방법
WO2013062593A1 (en) * 2011-10-28 2013-05-02 Intel Corporation 3d interconnect structure comprising fine pitch single damascene backside metal redistribution lines combined with through-silicon vias
US20160268488A1 (en) * 2013-10-29 2016-09-15 Osram Opto Semiconductors Gmbh Wavelength conversion element, method of making, and light-emitting semiconductor component having same
JP6508935B2 (ja) * 2014-02-28 2019-05-08 株式会社荏原製作所 基板ホルダ、めっき装置及びめっき方法
TWI570942B (zh) * 2014-06-25 2017-02-11 明銳光電股份有限公司 壓力感測器以及其製造方法
US10113245B2 (en) * 2016-03-24 2018-10-30 Applied Materials, Inc. Electroplating contact ring with radially offset contact fingers
FR3061608B1 (fr) * 2016-12-29 2019-05-31 Aledia Dispositif optoelectronique a diodes electroluminescentes

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527674B2 (en) 2020-05-20 2022-12-13 Nichia Corporation Method of manufacturing light-emitting device

Also Published As

Publication number Publication date
TWI773915B (zh) 2022-08-11
US10971400B2 (en) 2021-04-06
US20200273749A1 (en) 2020-08-27
CN111627862A (zh) 2020-09-04
TW202032744A (zh) 2020-09-01

Similar Documents

Publication Publication Date Title
JP3929966B2 (ja) 半導体装置及びその製造方法
US8053337B2 (en) Method of manufacturing semiconductor device
US8796076B2 (en) Stacked semiconductor devices and fabrication method/equipment for the same
JP2011171614A (ja) 半導体装置及び半導体装置の製造方法
JP5090789B2 (ja) 貼り合わせ装置、接着剤の溶解を防ぐ方法、及び貼り合わせ方法
JP2008028325A (ja) 半導体装置の製造方法
US8642390B2 (en) Tape residue-free bump area after wafer back grinding
JP5902114B2 (ja) 半導体装置及びその製造方法
WO2006008795A1 (ja) 半導体装置の製造方法
TW201935576A (zh) 半導體裝置之製造方法
US7141487B2 (en) Method for ultra thinning bumped wafers for flip chip
JP2008021937A (ja) ウエハを薄くする方法及びサポートプレート
US20130280904A1 (en) Method for chip packaging
JP5101157B2 (ja) 半導体装置の製造方法
JP2005303214A (ja) 半導体ウェーハの研削方法
JP7208847B2 (ja) チップ転写板ならびに半導体チップ積層方法および半導体装置の製造方法
JP2020141001A (ja) 半導体装置および半導体装置の製造方法
JP2011009341A (ja) 半導体装置の製造方法
TW201628054A (zh) 半導體裝置之製造方法
JP3727939B2 (ja) 半導体装置の製造方法
JP7347440B2 (ja) 半導体パッケージ用配線基板の製造方法
KR100700395B1 (ko) 반도체 장치의 제조 방법
JP2019169686A (ja) 素子チップの製造方法
JP2007095894A (ja) 半導体装置及びその製造方法
JP2006253437A (ja) 半導体装置の製造方法