JP3929966B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP3929966B2
JP3929966B2 JP2003393695A JP2003393695A JP3929966B2 JP 3929966 B2 JP3929966 B2 JP 3929966B2 JP 2003393695 A JP2003393695 A JP 2003393695A JP 2003393695 A JP2003393695 A JP 2003393695A JP 3929966 B2 JP3929966 B2 JP 3929966B2
Authority
JP
Japan
Prior art keywords
layer
wafer
metal
forming
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003393695A
Other languages
English (en)
Other versions
JP2005158929A (ja
Inventor
孝治 山野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2003393695A priority Critical patent/JP3929966B2/ja
Priority to TW093135090A priority patent/TWI371061B/zh
Priority to US10/988,508 priority patent/US7417311B2/en
Priority to KR1020040096894A priority patent/KR101043313B1/ko
Priority to CNB2004100960178A priority patent/CN100375232C/zh
Publication of JP2005158929A publication Critical patent/JP2005158929A/ja
Priority to US11/546,285 priority patent/US7468292B2/en
Application granted granted Critical
Publication of JP3929966B2 publication Critical patent/JP3929966B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0231Manufacturing methods of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164Palladium [Pd] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171Chromium [Cr] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05569Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13023Disposition the whole bump connector protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13024Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01011Sodium [Na]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01042Molybdenum [Mo]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Description

本発明は、半導体装置及びその製造方法に関し、特に、複数のデバイスが作り込まれたウエハレベルパッケージにおいてウエハの薄型化を図るための裏面研削処理を含む半導体装置及びその製造方法に関する。
なお、以下の記述において「半導体装置」とは、特に定義していない限り、ウエハから切断分割された後の個々の半導体チップ(デバイス)を指すのはもちろんのこと、ウエハに作り込まれていて未だ切断分割される前の状態にある個々の半導体素子(デバイス)をも指すものとする。
近年、電子機器や装置の小型化の要求に伴い、それに用いられる半導体装置の小型化及び高密度化が図られている。このため、半導体装置の形状を個々の半導体素子(半導体チップ)の形状に極力近づけることで小型化を図ったチップサイズパッケージ(CSP)構造の半導体装置が開発され、製造されている。
典型的なCSP構造の半導体装置では、半導体ウエハのデバイスが作り込まれている側の表面に保護膜としてのパッシベーション膜(絶縁膜)が形成され、この絶縁膜上に、該絶縁膜の所要の箇所に形成されたビアホールを介して各デバイスの配線層(電極パッド)をパッケージ外部に連絡するための再配線層(再配線パターン)が形成されており、更にこの再配線層の端子形成部分にメタルポストが設けられ、このメタルポストが形成されている側の面全体が(但し、メタルポストの頂上部は露出するように)封止樹脂によって封止されており、更にメタルポストの頂上部に外部接続端子としての金属バンプが接合されている。
かかるCSP構造の半導体装置の用途とされるフラッシュメモリやDRAM等の各種デバイスについては、今後の動向として、個々の半導体チップに分割される前の段階にあるウエハレベルパッケージに対する薄型化の要求が一層高まりつつある。そして、この薄型化を図るためにウエハの裏面を研削する処理が一般に行われている。
従来のウエハレベルパッケージの製造工程においては、ウエハの裏面を研削する処理は最初の段階で行われていた。すなわち、半導体ウエハに複数のデバイスを作り込んだ後の段階(ウエハ表面にパッシベーション膜(絶縁膜)を形成する前の段階)で、一般的な手法であるウエハ裏面研削装置を用いた裏面研削(バックグラインディング(BG))処理によりウエハを薄くしてから、その後の工程を流動させていた。
上記のようにウエハの薄型化を図るためのBG処理に関連する技術としては、例えば、樹脂封止後にウエハ裏面の研削を行うようにしたものがある(例えば、特許文献1、特許文献2参照)。
特開2002−270720号公報 特開2002−231854号公報
上述したように従来のウエハレベルパッケージの製造工程では、最初の段階でウエハ裏面研削処理を行っており、その後の全工程をウエハが薄い状態(薄ウエハ状態)で流動させる必要があったため、製造工程の途中でいわゆる「ウエハ割れ」という致命的な欠陥が発生する可能性が高かった。
また、ウエハを薄型化すると、製造工程の途中でウエハ全体が反ってしまうといった問題もあった。例えば、モールド樹脂の封止及び熱硬化(キュア)を行ったときに、そのモールド樹脂の熱収縮の影響を受けて極薄のウエハが樹脂層側に引っ張られ、ウエハ全体が反ってしまう。このため、樹脂封止工程以降のプロセス(はんだボール搭載、リフロー、ダイシング等)は、ウエハが反った状態で流動させなければならない。このように従来の技術では、ウエハレベルパッケージの薄型化を図る上でウエハ全体が反ってしまうといった不都合があった。
かかる不都合に対処するための方法として、例えば、ウエハ裏面に反り矯正用のフィルム層(例えば、エポキシ樹脂、シリコーン樹脂又はポリイミド樹脂等からなるビルドアップ用層間絶縁樹脂フィルム)を真空ラミネート法により形成することが考えられる。この場合、エポキシ系、シリコーン系又はポリイミド系のフィルム層は、形成した後(熱硬化処理を行った後)に剥離することは実質上不可能なため、そのまま永久膜として残す必要性がある。このため、この永久膜(反り矯正用のフィルム層)の付いたウエハに対して、ウエハとの密着信頼性試験など各種信頼性試験を行う必要がある。
しかしこの場合、最終的にウエハをダイシングして個々の半導体チップ(デバイス)に分割したときに、ダイシング時の機械的衝撃により個々のチップにチッピングやクラック等が生じ、このチッピング等に起因して当該永久膜(フィルム層)とデバイス界面(チップ裏面)との間で剥離が生じるといった問題がある。つまり、各種信頼性試験を行った後に当該フィルム層とチップ裏面との間で剥離が発生するため、一度行った当該信頼性試験が無駄になる。
また、ウエハの反り矯正用として上記のようなフィルム状エポキシ樹脂材を形成する方法では、その工程数が比較的多いといった不利がある。すなわち、かかるフィルム状エポキシ樹脂材は、典型的にはポリエステル系の樹脂からなる基材(PETフィルム)にエポキシ樹脂が塗布された2層構造からなり、これをウエハ裏面に形成するにあたり、フィルム状エポキシ樹脂材をウエハ裏面にラミネートする工程、当該エポキシ樹脂材の外周の不要部分を除去する工程、エポキシ樹脂を保護している基材(PETフィルム)を剥離する工程、エポキシ樹脂を熱硬化(キュア)する工程の4つの工程を必要とする。
また、ウエハ裏面に形成されたフィルム層(エポキシ樹脂等の絶縁樹脂層)は、ダイシング後(各チップに分割された後)もそのまま永久膜として残存するため、各チップ(パッケージ)の裏面はその絶縁樹脂層で被覆されることになり、パッケージ全体の放熱性に影響を及ぼすことが懸念される。
本発明は、上述した従来技術における課題に鑑み創作されたもので、ウエハレベルパッケージの薄型化を実現するにあたり、ウエハ割れを防止し、かつウエハの反りを矯正すると共に、一度行った各種信頼性試験が無駄になるのを防止し、さらに製造工程の簡略化と放熱性の向上に寄与することができる半導体装置及びその製造方法を提供することを目的とする。
上記の従来技術の課題を解決するため、本発明の一形態によれば、シリコンからなる半導体ウエハの複数のデバイスが作り込まれている側の表面に、各デバイスの電極パッドが露出する開口部を有するように絶縁膜を形成する工程と、次いで、該絶縁膜上に、前記電極パッドが露出する開口部を覆うように所要の形状にパターニングされた導体層を形成する工程と、次いで、該導体層上に、該導体層の端子形成部分が露出する開口部を有するようにレジスト層を形成する工程と、次いで、該レジスト層をマスクにして前記導体層の端子形成部分にメタルポストを形成する工程と、次いで、前記半導体ウエハの前記メタルポストが形成されている側と反対側の面を研削して、所定の厚さになるまで薄化する工程と、次いで、前記レジスト層を除去した後、前記半導体ウエハの薄化された面に、直接、当該半導体ウエハの線膨張係数に近い線膨張係数を有するモリブデンからなるメタル層を形成する工程と、次いで、前記メタルポストの頂上部を露出させて封止樹脂でウエハ表面を封止する工程と、次いで、前記メタルポストの頂上部に金属バンプを接合する工程と、次いで、該金属バンプが接合された半導体ウエハを前記各デバイス単位に分割する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
この形態に係る半導体装置の製造方法によれば、メタルポストを形成する工程までは半導体ウエハが比較的厚い状態(厚ウエハ状態)で処理を行うことができ、また、メタルポストが形成されている側と反対側の面(ウエハ裏面)を研削して薄化した後も、その直後にウエハ裏面に形成されたメタル層の存在により、厚ウエハ状態で工程を流動させることができる。つまり、このメタル層は半導体ウエハを補強する役割を果たし、ほぼ全工程を厚ウエハ状態で流動させることができるので、ウエハレベルパッケージの薄型化を実現するにあたり、ウエハ割れの発生を防止することができる。
また、シリコンからなる半導体ウエハの裏面に形成されたメタル層は、当該半導体ウエハの線膨張係数に近い線膨張係数を有するモリブデンからなっているので、その後の段階で熱処理を伴う樹脂封止を行ったときに半導体ウエハの反りを矯正する役割も果たす。つまり、樹脂封止の工程以降、このメタル(モリブデン)層は半導体(シリコン)ウエハを平坦に保持する機能を有している。
このメタル層は、従来と同様に最終的には永久膜として残存することになるが、このメタル層の線膨張係数と半導体ウエハの線膨張係数の差は比較的小さいため、最終的にウエハをダイシングして各チップ(デバイス)単位に分割する際に、ダイシング時の機械的衝撃に対してチッピングやクラック等が発生し難くなる。その結果、永久膜(メタル層)とデバイス界面(チップ裏面)との間で剥離が生じることも殆ど皆無となり、従来のように剥離の発生により、ダイシング前に行った各種信頼性試験(ウエハとの密着信頼性試験など)が無駄になるといった不都合も生じない。
また、メタル層を1回の工程で形成しているので、従来のようにエポキシ樹脂等の絶縁樹脂層を比較的多い工程数(エポキシ樹脂材のラミネート→外周の不要部分の除去→保護用基材の剥離→熱硬化の4つの工程)をもって形成する場合と比べると、製造工程の簡略化を図ることができる。
さらに、各デバイス(パッケージ)の裏面はメタル層が露出した構造となるため、従来のようにパッケージの裏面がエポキシ樹脂等の絶縁樹脂層で被覆された構造と比べると、放熱効果が期待できる。つまり、このメタル層はヒートスプレッダとして機能し得る。
また、本発明の他の形態によれば、上記の形態に係る半導体装置の製造方法により製造された半導体装置が提供される。
この形態に係る半導体装置の構成によれば、半導体ウエハの他方の面(ウエハ裏面)はメタル層が露出した構造となっているので、放熱効果という点で有利である。
図1は本発明の一実施形態に係るCSP構造の半導体装置の断面構造を模式的に示したものである。
図1において、10は本実施形態に係る半導体装置(CSP)、11はデバイスが作り込まれたシリコン(Si)基板を示し、このシリコン基板11は、後述する半導体(シリコン)ウエハを切断(分割)した一部分である。また、12はデバイス上に形成された配線パターンの一部分の領域によって画定される電極パッド、13はシリコン基板11の表面(図示の例では上側の面)に形成された保護膜としてのパッシベーション膜、14はパッシベーション膜13上に形成された絶縁膜(ポリイミド樹脂層)、15は電極パッド12が露出する開口部を覆うように絶縁膜14上に所要の形状にパターニング形成された金属薄膜(給電層/めっきベース膜)、16は金属薄膜15上に形成された再配線層、17は再配線層16の端子形成部分に形成されたメタルポスト、18はメタルポスト17の頂上部に形成されたバリヤメタル層、19はシリコン基板11の裏面(図示の例では下側の面)に形成されたメタル層、20はシリコン基板11のメタルポスト17が形成されている側の面全体を覆うように(但し、メタルポスト17(バリヤメタル層18)の頂上部を露出させて)形成された封止樹脂層、21は露出したメタルポスト17(バリヤメタル層18)の頂上部に接合された外部接続端子としての金属バンプ(本実施形態では、はんだバンプ)を示す。
シリコン基板11の裏面に形成されたメタル層19は、後述するようにウエハ割れを防止するための補強用としての機能に加え、封止樹脂の熱硬化等の熱処理を行ったときにウエハの反りが発生しないようにする矯正する機能(反り矯正機能)も有している。このメタル層19を含めて各部材の材料や厚さなどについては、ここでは省略し、後述する製造方法の中で適宜説明する。
以下、本実施形態に係るCSP構造の半導体装置10について、その製造工程を順に示す図2〜図5を参照しながら説明する。なお、各図(図5(d)を除く)に示す断面構造は、図1に示した断面構造の一部分(左側の一部分)を拡大して示したものである。
先ず最初の工程では(図2(a)参照)、周知の方法により、複数のデバイスが作り込まれたウエハ30を作製する。すなわち、所定の厚さ(例えば、直径が8インチのウエハの場合には725μm程度の厚さ)を有するウエハに対し所要のデバイスプロセスを行った後、ウエハの一方の面(図示の例では上側の面)に窒化シリコン(SiN)やリンガラス(PSG)等からなる保護膜としてのパッシベーション膜13を形成し、各デバイス上に所要のパターンで形成されたアルミニウム(Al)の配線層の一部分の領域によって画定される電極パッド12に対応する部分のパッシベーション膜13を除去する(つまり、パッシベーション膜13の当該部分を開口する)。パッシベーション膜13の開口は、例えば、YAGレーザやエキシマレーザ等のレーザ加工によって行われる。これによって、図示のように表面がパッシベーション膜13で覆われ、かつ電極パッド12が露出したウエハ30が作製される。
次の工程では(図2(b)参照)、ウエハ30のパッシベーション膜13上に絶縁膜14を形成する。例えば、フォトリソグラフィにより、ウエハ30の表面に感光性のポリイミド樹脂を塗布し、ポリイミド樹脂のソフトベーク(プリベーク)処理を行った後、マスク(図示せず)を用いて露光及び現像(ポリイミド樹脂層のパターニング)を行い、更にハードベーク(ポストベーク)処理を行い、図示のように所定の箇所に開口部VHを有する絶縁膜(ポリイミド樹脂層)14を形成する。この際、ポリイミド樹脂層のパターニングは、電極パッド12の形状に従うように行う。従って、露光及び現像を行うと、図示のように電極パッド12に対応する部分のポリイミド樹脂層14が除去されて、電極パッド12に到達するビアホール(開口部VH)が形成される。
次の工程では(図2(c)参照)、絶縁膜(ポリイミド樹脂層)14が形成されている側の全面に、スパッタリングにより金属薄膜15を形成する。この金属薄膜15は、密着金属層を構成するクロム(Cr)層又はチタン(Ti)層と、この密着金属層の上に積層される銅(Cu)層の2層構造を有している。金属薄膜15は、全面にCr又はTiをスパッタリングにより堆積させ(密着金属層:Cr層又はTi層)、更にその上にCuをスパッタリングにより堆積させることにより(Cu層)、形成され得る。このようにして形成された金属薄膜15は、後の再配線形成工程、メタルポスト形成工程で必要な電解めっき処理の際にそのめっきベース膜(給電層)として機能する。
次の工程では(図2(d)参照)、金属薄膜15の表面(Cu層表面)の脱水ベークを行い、液状のフォトレジストを塗布して乾燥させた後、マスク(図示せず)を用いて露光及び現像(フォトレジストのパターニング)を行い、レジスト層R1を形成する。このフォトレジストのパターニングは、次の工程で形成される再配線パターンの形状に従うように行う。
次の工程では(図3(a)参照)、金属薄膜15を給電層としてその表面に電解Cuめっきを施し、パターニングされたレジスト層R1をマスクにしてCuの再配線層(再配線パターン)16を形成する。
次の工程では(図3(b)参照)、例えば、有機溶剤を含む剥離液を用いてフォトレジスト(レジスト層R1)を剥離し、除去する。
次の工程では(図3(c)参照)、金属薄膜15の表面(Cu層表面)及び再配線層16の表面を清浄にした後、感光性のドライフィルム(厚さ100μm程度)を貼り付け、さらにマスク(図示せず)を用いて露光及び現像(ドライフィルムのパターニング)を行い、レジスト層R2を形成する。このドライフィルムのパターニングは、次の工程で形成されるメタルポストの形状に従うように行う。
次の工程では(図4(a)参照)、同様に金属薄膜15を給電層として再配線層16の表面に電解Cuめっきを施し、パターニングされたレジスト層R2をマスクにして再配線層16の端子形成部分にCuのポスト(メタルポスト)17を形成する。このCuポスト17は、ドライフィルム(レジスト層R2)の厚さと同じ100μm程度の高さを有している。
更にCuポスト17の頂上部に、電解めっきによりバリヤメタル層18を形成する。このバリヤメタル層18は、例えば、Cuポスト17を給電層としてその表面に密着性向上のためのニッケル(Ni)めっきを施し、更にこのNi層上に導電性向上のためのパラジウム(Pd)めっきを施した後、このPd層上に金(Au)めっきを施すことにより形成され得る(Ni/Pd/Au)。この場合、Pd層を設けずにNi層上に直接Au層を形成してもよい(Ni/Au)。この時点で、再配線パターンが形成されている側の面(図示の例では上側の面)は、Cuポスト17(バリヤメタル層18)の表面とドライフィルム(レジスト層R2)の表面によってほぼ平坦な状態となっている。
次の工程では(図4(b)参照)、周知の研削装置を用いてウエハ裏面(図示の例では下側の面)を研削し、ウエハ30の厚さを所定の厚さ(例えば、250μm〜300μm程度)に薄くする。この際、前の工程で作製された構造体のパターン面(上側の面)はほぼ平坦であるので、研削に先立って当該構造体を保持する際にそのパターン面側をチャックするのが容易となる。よって、このようにチャックした状態でウエハ30の裏面を、図中矢印で示すように所定の厚さになるまで研削することができる。
次の工程では(図4(c)参照)、例えば、水酸化ナトリウム(NaOH)やモノエタノールアミン系などのアルカリ性の薬液を用いてドライフィルム(レジスト層R2)を剥離し、除去する。
次の工程では(図4(d)参照)、ウエットエッチングにより、露出しているめっきベース膜(金属薄膜15)を除去する。すなわち、Cuを溶かすエッチング液で金属薄膜15の上層部分のCu層を除去し、次にCr又はTiを溶かすエッチング液で下層部分の密着金属層(Cr層又はTi層)を除去する。これによって、図示のように絶縁膜(ポリイミド樹脂層)14が露出する。この後、所定の表面洗浄等を行う。
なお、Cuを溶かすエッチング液を用いた時、再配線層16を構成するCuも除去されて再配線パターンが断線するように見えるが、実際にはかかる不都合は生じない。その理由は、上述したように金属薄膜15の上層部分はCuのスパッタリングにより形成されるためその膜厚はミクロンオーダー以下(0.5μm程度)であるのに対し、再配線層16は電解Cuめっきにより形成されるためその膜厚は少なくとも10μm程度であるので、金属薄膜15のCuは完全に除去されても、再配線層16(Cu)についてはその表層部分のみが除去される程度であり、再配線パターンが断線することはないからである。
次の工程では(図5(a)参照)、ウエハ割れとウエハの反りに対処するために、ウエハ30の裏面に応力の高いメタル層19を形成する。このメタル層19は、スパッタリング法又は蒸着法を用いて形成することができる。
このメタル層19に要求される条件は、ウエハ30の線膨張係数に比較的近い線膨張係数を有していること、高い弾性率を有していること、高い熱伝導率を有していることである。例えば、図6に示す各種金属の物性一覧表を参照すると、ウエハ30の材料であるシリコン(Si)の線膨張係数:α≒2.6〔K-1〕に対し、この値に比較的近い線膨張係数を有している金属、例えば、α≒4.5〔K-1〕のタングステン(W)、α=3.7〜5.3〔K-1〕のモリブデン(Mo)などが好適に用いられる。タングステン(W)やモリブデン(Mo)の場合、代表的な他の金属と比べて線膨張係数が非常に低いため、ウエハ(Si)裏面との密着性が良好であると期待される。また、タングステン(W)やモリブデン(Mo)の場合、代表的な他の金属と比べて1桁上の高い弾性率(E)を有しており、また、銅(Cu)や金(Au)には及ばないものの、アルミニウム(Al)並みの比較的高い熱伝導率を有している。
次の工程では(図5(b)参照)、ウエハ30のCuポスト17が形成されている側の面全体を覆うように(但し、Cuポスト17(バリヤメタル層18)の頂上部を露出させて)封止樹脂で封止する(封止樹脂層20の形成)。これは、例えば以下のようにして行うことができる。
先ず、上型と下型に分かれた封止金型を用意し、これを所定温度(175℃程度)に加熱する。次に、上型に樹脂フィルムを吸着させ、下型の凹部内にウエハ30を装着し、更にこの上に封止樹脂として密着力の高いタブレット状の熱硬化性樹脂(例えば、エポキシ樹脂)を載せる。そして、封止金型の熱とプレスによる圧力で熱硬化性樹脂を溶融してウエハ全面に広げ(3分程度)、金型内で保持しながら熱硬化性樹脂を硬化させる処理(キュア)を行う(4時間程度)。この後、金型からウエハ30を取り外す。この時、ウエハ30は樹脂フィルムと一体になっているので、この樹脂フィルムをウエハ30から引き剥がす。これによって、図示のように表面が封止樹脂層20で覆われ、かつ、Cuポスト17(バリヤメタル層18)の頂上部が露出したウエハ30が作製される。
次の工程では(図5(c)参照)、露出したCuポスト17(バリヤメタル層18)の頂上部に、表面処理剤としてのフラックスを塗布した後、外部接続端子として用いられるはんだボールを搭載し、240℃〜260℃程度の温度でリフローして固定する(はんだバンプ21の接合)。その後、表面を洗浄してフラックスを除去する。
最後の工程では(図5(d)参照)、前の工程ではんだバンプ21が接合されたウエハ30(絶縁膜14、メタル層19、封止樹脂層20を含む)を、ダイサー等(図示の例ではダイサーのブレードBL)により切断して個々のチップ(デバイス)に分割する。特に図示はしないが、はんだバンプ21が接合されたウエハ30を、ダイシング用フレームに支持されたダイシング用テープ上に、ウエハ30のメタル層19が形成されている側の面を接着させて搭載し、ダイサーのブレードBLにより、各デバイスの領域を画定する線に沿ってウエハ30を切断した後、切断分割された各チップ(デバイス)をピックアップする。これによって、本実施形態に係るCSP構造の半導体装置10(図1)が作製されたことになる。
以上説明したように、本実施形態に係るCSP構造の半導体装置10(図1)及びその製造方法(図2〜図5)によれば、Cuポスト17及びバリヤメタル層18を形成する工程(図4(a))まではウエハ30が厚い状態(この場合、725μm程度の厚ウエハ状態)で処理を行うことができ、また、ウエハ30の裏面研削を行い薄化した後(レジスト層R2を剥離し、露出している金属薄膜15を除去した後)も、その直後にウエハ裏面に形成されたメタル層19の存在により(図5(a))、厚ウエハ状態で工程を流動させることができる。つまり、このメタル層19はウエハ30を補強する役割を果たし、ほぼ全工程を厚ウエハ状態で流動させることができるので、ウエハレベルパッケージの薄型化を実現するにあたり、従来技術に見られたような「ウエハ割れ」の発生を防止することができる。
また、ウエハ30の裏面に形成されたメタル層19は、当該ウエハ30の線膨張係数に比較的近い線膨張係数を有する金属(例えば、タングステン(W)、モリブデン(Mo)など)からなっているので、その後の工程(図5(b))でモールド樹脂の封止及び熱硬化(キュア)を行ったときに、そのモールド樹脂の熱収縮の影響を受けて当該ウエハ30が樹脂層20側に引っ張られるのを抑制するよう機能する。つまり、このメタル層19はウエハ30の反りを矯正し、樹脂封止の工程以降、ウエハ30を平坦に保持する役割を果たす。
これに関連して、従来の技術においてこのメタル層19(反り矯正層)に対応するものは、エポキシ樹脂等の樹脂を熱硬化させて形成された樹脂フィルム層であり、この樹脂フィルム層(反り矯正層)はウエハ(シリコン)との線膨張係数の差が比較的大きいため、ダイシング時の機械的衝撃によりチッピング等が発生し易く、これによって当該樹脂フィルム層とデバイス界面(チップ裏面)との間で剥離が生じるといった問題があった。
これに対し本実施形態では、ウエハ裏面に形成するメタル層19は、従来と同様に永久膜として残存することになるが、このメタル層19(反り矯正層)とウエハ30(シリコン)の線膨張係数の差は比較的小さいため(図6参照)、ダイシング時の機械的衝撃に対してチッピング等が発生し難くなり、その結果、メタル層19とデバイス界面(チップ裏面)との間で剥離が生じることも殆ど皆無となる。よって、従来のように剥離の発生により、ダイシング前に行った各種信頼性試験(ウエハとの密着信頼性試験など)が無駄になるといった不都合も生じない。
また、スパッタリング法又は蒸着法による1回の工程でメタル層19を形成しているので、従来のようにエポキシ樹脂等の絶縁樹脂層を比較的多い工程数(エポキシ樹脂材のラミネート→外周の不要部分の除去→保護用基材の剥離→熱硬化の4つの工程)をもって形成する場合と比べると、製造工程を簡略化することができる。
さらに、各デバイス(図1に示すCSP構造の半導体装置10)の裏面はメタル層19が露出した構造となるため、従来のようにパッケージの裏面がエポキシ樹脂等の絶縁樹脂層で被覆された構造と比べると、放熱効果という点で有利である。つまり、このメタル層19はヒートスプレッダとして機能することができる。
上述した実施形態では、Cuポスト17及びバリヤメタル層18を形成した直後にウエハ30の裏面研削を行うようにしているが(図4(b)参照)、ウエハ裏面研削を行うタイミングはこの時点に限定されないことはもちろんである。要は、ウエハ裏面研削を行う直前にウエハ表面がほぼ平坦な状態となっている段階であって、ウエハレベルパッケージの製造工程において出来るだけ後の段階であれば十分であり、例えば、再配線層16を形成した直後の段階(図3(a)参照)でウエハ裏面研削を行うようにしてもよい。
また、上述した実施形態では、図2(a)の工程においてウエハの一方の面に保護膜としてのパッシベーション膜13を設けているが、場合によってはこのパッシベーション膜13を設けずに、その後の工程(図2(b)の工程)で形成される絶縁膜(ポリイミド樹脂層)14にパッシベーション膜の機能を兼用させてもよい。あるいはその逆に、絶縁膜14を設けずに、パッシベーション膜13のみでもよい。さらに、図2(b)の工程においてウエハ30の表面に形成する絶縁膜14として感光性のポリイミド樹脂を用いているが、かかる絶縁膜の材料は感光性樹脂に限定されないことはもちろんであり、例えば非感光性のポリイミド樹脂やエポキシ樹脂等の樹脂を使用してもよい。
本発明の一実施形態に係るCSP構造の半導体装置の構成を模式的に示す断面図である。 図1の半導体装置の製造工程(その1)を示す断面図である。 図2の製造工程に続く製造工程(その2)を示す断面図である。 図3の製造工程に続く製造工程(その3)を示す断面図である。 図4の製造工程に続く製造工程(その4)を示す断面図(一部は斜視図)である。 図1の半導体装置におけるメタル層を構成する各種金属の物性を他の金属のものと対比させて示した図である。
符号の説明
10…半導体装置(CSP/チップ、デバイス)、
11…半導体基板(シリコン基板)、
12…電極パッド(各デバイスの配線層の一部分)、
13…パッシベーション膜(SiN層又はPSG層)、
14…絶縁膜(ポリイミド樹脂層)、
15…金属薄膜(給電層/めっきベース膜)、
16…導体層(再配線層/再配線パターン)、
17…メタルポスト(Cuポスト)、
18…バリヤメタル層、
19…メタル層(W層、Mo層など)、
20…封止樹脂層、
21…外部接続端子(はんだバンプ)、
30…半導体ウエハ(シリコンウエハ)、
BL…ダイサーのブレード、
R1,R2…レジスト層(めっきレジスト)、
VH…開口部(ビアホール)。

Claims (4)

  1. シリコンからなる半導体ウエハの複数のデバイスが作り込まれている側の表面に、各デバイスの電極パッドが露出する開口部を有するように絶縁膜を形成する工程と、
    次いで、該絶縁膜上に、前記電極パッドが露出する開口部を覆うように所要の形状にパターニングされた導体層を形成する工程と、
    次いで、該導体層上に、該導体層の端子形成部分が露出する開口部を有するようにレジスト層を形成する工程と、
    次いで、該レジスト層をマスクにして前記導体層の端子形成部分にメタルポストを形成する工程と、
    次いで、前記半導体ウエハの前記メタルポストが形成されている側と反対側の面を研削して、所定の厚さになるまで薄化する工程と、
    次いで、前記レジスト層を除去した後、前記半導体ウエハの薄化された面に、直接、当該半導体ウエハの線膨張係数に近い線膨張係数を有するモリブデンからなるメタル層を形成する工程と、
    次いで、前記メタルポストの頂上部を露出させて封止樹脂でウエハ表面を封止する工程と、
    次いで、前記メタルポストの頂上部に金属バンプを接合する工程と、
    次いで、該金属バンプが接合された半導体ウエハを前記各デバイス単位に分割する工程とを含むことを特徴とする半導体装置の製造方法。
  2. 前記メタル層をスパッタリング又は蒸着により形成することを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記メタルポストを形成する工程において、該メタルポストを形成した後、更に該メタルポストの頂上部にバリヤメタル層を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
  4. 請求項1に記載された半導体装置の製造方法により製造された半導体装置。
JP2003393695A 2003-11-25 2003-11-25 半導体装置及びその製造方法 Expired - Fee Related JP3929966B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2003393695A JP3929966B2 (ja) 2003-11-25 2003-11-25 半導体装置及びその製造方法
TW093135090A TWI371061B (en) 2003-11-25 2004-11-16 Semiconductor device and method of fabricating the same
US10/988,508 US7417311B2 (en) 2003-11-25 2004-11-16 Semiconductor device and method of fabricating the same
KR1020040096894A KR101043313B1 (ko) 2003-11-25 2004-11-24 반도체 장치 및 그 제조 방법
CNB2004100960178A CN100375232C (zh) 2003-11-25 2004-11-25 半导体器件及其制造方法
US11/546,285 US7468292B2 (en) 2003-11-25 2006-10-12 Method of making wafer level package structure by grinding the backside thereof and then forming metal layer on the ground side

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003393695A JP3929966B2 (ja) 2003-11-25 2003-11-25 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2005158929A JP2005158929A (ja) 2005-06-16
JP3929966B2 true JP3929966B2 (ja) 2007-06-13

Family

ID=34587559

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003393695A Expired - Fee Related JP3929966B2 (ja) 2003-11-25 2003-11-25 半導体装置及びその製造方法

Country Status (5)

Country Link
US (2) US7417311B2 (ja)
JP (1) JP3929966B2 (ja)
KR (1) KR101043313B1 (ja)
CN (1) CN100375232C (ja)
TW (1) TWI371061B (ja)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006008795A1 (ja) * 2004-07-16 2006-01-26 Shinko Electric Industries Co., Ltd. 半導体装置の製造方法
US20060160346A1 (en) * 2005-01-19 2006-07-20 Intel Corporation Substrate bump formation
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
US7582556B2 (en) * 2005-06-24 2009-09-01 Megica Corporation Circuitry component and method for forming the same
US7358616B2 (en) * 2005-09-14 2008-04-15 Freescale Semiconductor, Inc. Semiconductor stacked die/wafer configuration and packaging and method thereof
JP2007123578A (ja) * 2005-10-28 2007-05-17 Fujikura Ltd 半導体装置及びその製造方法
KR100703012B1 (ko) * 2006-01-24 2007-04-09 삼성전자주식회사 반도체 패키지, 반도체 스택 패키지, 패키지들을 제조하는방법
JP2007250849A (ja) * 2006-03-16 2007-09-27 Casio Comput Co Ltd 半導体装置の製造方法
JP2007311540A (ja) * 2006-05-18 2007-11-29 Renesas Technology Corp 半導体装置の製造方法
US20080003780A1 (en) * 2006-06-30 2008-01-03 Haixiao Sun Detachable stiffener for ultra-thin die
JP4219951B2 (ja) * 2006-10-25 2009-02-04 新光電気工業株式会社 はんだボール搭載方法及びはんだボール搭載基板の製造方法
JP4121542B1 (ja) * 2007-06-18 2008-07-23 新光電気工業株式会社 電子装置の製造方法
JP4121543B1 (ja) 2007-06-18 2008-07-23 新光電気工業株式会社 電子装置
KR100854221B1 (ko) 2007-08-27 2008-08-25 주식회사 동부하이텍 반도체 디바이스의 제조 방법
US8492263B2 (en) 2007-11-16 2013-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Protected solder ball joints in wafer level chip-scale packaging
KR100959604B1 (ko) * 2008-03-10 2010-05-27 주식회사 하이닉스반도체 웨이퍼 레벨 반도체 패키지 및 이의 제조 방법
JP2010056266A (ja) * 2008-08-28 2010-03-11 Casio Comput Co Ltd 半導体装置の製造方法
TW201011830A (en) * 2008-09-03 2010-03-16 United Test Ct Inc Self-adhesive semiconductor wafer
KR101026427B1 (ko) * 2009-01-12 2011-04-07 삼성전기주식회사 웨이퍼 레벨 패키지 및 그 제조방법
US8309396B2 (en) 2009-01-26 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for 3D integrated circuit stacking
KR20100104377A (ko) * 2009-03-17 2010-09-29 삼성전자주식회사 내부 스트레스를 줄일 수 있는 반도체 패키지
US8592995B2 (en) * 2009-07-02 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for adhesion of intermetallic compound (IMC) on Cu pillar bump
US8803319B2 (en) 2010-02-11 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar structure having a non-planar surface for semiconductor devices
US8318596B2 (en) * 2010-02-11 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Pillar structure having a non-planar surface for semiconductor devices
JP2011171567A (ja) 2010-02-19 2011-09-01 Elpida Memory Inc 基板構造物の製造方法及び半導体装置の製造方法
US8264089B2 (en) * 2010-03-17 2012-09-11 Maxim Integrated Products, Inc. Enhanced WLP for superior temp cycling, drop test and high current applications
TWI419284B (zh) * 2010-05-26 2013-12-11 Chipmos Technologies Inc 晶片之凸塊結構及凸塊結構之製造方法
WO2011156228A2 (en) 2010-06-08 2011-12-15 Henkel Corporation Coating adhesives onto dicing before grinding and micro-fabricated wafers
TWI456012B (zh) 2010-06-08 2014-10-11 Henkel IP & Holding GmbH 使用脈衝式uv光源之晶圓背面塗覆方法
JP2012069747A (ja) * 2010-09-24 2012-04-05 Teramikros Inc 半導体装置およびその製造方法
EP2671249A4 (en) 2011-02-01 2015-10-07 Henkel IP & Holding GmbH FILLING FILM APPLIED TO A PRE-CUTTING WAFER
EP2671248A4 (en) 2011-02-01 2015-10-07 Henkel Corp ON A PRECUTED WAFER APPLIED FILM ON A DICING TAPE
JP2012256679A (ja) 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置及びその製造方法
CN102244021B (zh) * 2011-07-18 2013-05-01 江阴长电先进封装有限公司 Low-k芯片封装方法
TWI509678B (zh) * 2011-07-27 2015-11-21 Inpaq Technology Co Ltd 平面式半導體元件及其製作方法
CN102280433B (zh) * 2011-08-19 2013-04-17 苏州晶方半导体科技股份有限公司 晶圆级芯片尺寸封装结构及其封装方法
US9230932B2 (en) 2012-02-09 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect crack arrestor structure and methods
JP5128712B1 (ja) * 2012-04-13 2013-01-23 ラピスセミコンダクタ株式会社 半導体装置
US9515036B2 (en) 2012-04-20 2016-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for solder connections
CN102818516B (zh) * 2012-08-30 2015-03-11 无锡永阳电子科技有限公司 耐高温硅应变计传感器芯片及其制作方法
WO2014071815A1 (zh) 2012-11-08 2014-05-15 南通富士通微电子股份有限公司 半导体器件及其形成方法
US9761549B2 (en) 2012-11-08 2017-09-12 Tongfu Microelectronics Co., Ltd. Semiconductor device and fabrication method
CN102915982B (zh) * 2012-11-08 2015-03-11 南通富士通微电子股份有限公司 半导体器件
CN102969344B (zh) * 2012-11-08 2016-09-28 南通富士通微电子股份有限公司 半导体器件
WO2014071813A1 (zh) 2012-11-08 2014-05-15 南通富士通微电子股份有限公司 半导体器件的封装件和封装方法
CN102915986B (zh) 2012-11-08 2015-04-01 南通富士通微电子股份有限公司 芯片封装结构
US9000587B1 (en) * 2013-03-12 2015-04-07 Maxim Integrated Products, Inc. Wafer-level thin chip integration
US9704769B2 (en) 2014-02-27 2017-07-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming encapsulated wafer level chip scale package (EWLCSP)
JP6509602B2 (ja) * 2014-04-09 2019-05-08 ローム株式会社 半導体装置
CN104952743A (zh) * 2015-05-19 2015-09-30 南通富士通微电子股份有限公司 晶圆级芯片封装方法
CN107492528A (zh) * 2016-06-13 2017-12-19 恩智浦美国有限公司 具有石墨烯条带的柔性半导体装置
JP6885701B2 (ja) * 2016-10-17 2021-06-16 ローム株式会社 半導体装置
JP2018170333A (ja) 2017-03-29 2018-11-01 株式会社東芝 半導体装置及びその製造方法
US10510634B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method
US10991660B2 (en) * 2017-12-20 2021-04-27 Alpha Anc Omega Semiconductor (Cayman) Ltd. Semiconductor package having high mechanical strength
CN112447532B (zh) * 2019-08-29 2022-08-19 珠海格力电器股份有限公司 一种封装方法
CN112951755B (zh) * 2021-01-25 2023-06-13 北京航天微电科技有限公司 用于声表面波滤波器中磁控溅射的剥离方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5990545A (en) * 1996-12-02 1999-11-23 3M Innovative Properties Company Chip scale ball grid array for integrated circuit package
JPH10177974A (ja) 1996-12-18 1998-06-30 Nippon Steel Corp ヘテロエピタキシャルウェハ上のデバイスチップ製造方法
US6479900B1 (en) * 1998-12-22 2002-11-12 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
JP3439144B2 (ja) 1998-12-22 2003-08-25 三洋電機株式会社 半導体装置およびその製造方法
US6329288B1 (en) * 1999-01-25 2001-12-11 Sanyo Eelctric Co., Ltd. Semiconductor device and manufacturing method thereof
JP2000228412A (ja) 1999-02-05 2000-08-15 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001053041A (ja) * 1999-08-11 2001-02-23 Nippon Sheet Glass Co Ltd 半導体ウェハ裏面加工時の表面保護方法および半導体ウェハの保持方法
JP3770007B2 (ja) 1999-11-01 2006-04-26 凸版印刷株式会社 半導体装置の製造方法
JP4376388B2 (ja) 1999-12-13 2009-12-02 パナソニック株式会社 半導体装置
JP2001210761A (ja) * 2000-01-24 2001-08-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US6392290B1 (en) * 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
JP3459234B2 (ja) 2001-02-01 2003-10-20 カシオ計算機株式会社 半導体装置およびその製造方法
JP2002270720A (ja) 2001-03-09 2002-09-20 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
TWI249828B (en) * 2001-08-07 2006-02-21 Advanced Semiconductor Eng Packaging structure for semiconductor chip and the manufacturing method thereof
US6794273B2 (en) * 2002-05-24 2004-09-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
US7358618B2 (en) * 2002-07-15 2008-04-15 Rohm Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
TWI371061B (en) 2012-08-21
US20070032066A1 (en) 2007-02-08
CN100375232C (zh) 2008-03-12
CN1630029A (zh) 2005-06-22
KR101043313B1 (ko) 2011-06-22
US7417311B2 (en) 2008-08-26
US20050112800A1 (en) 2005-05-26
KR20050050570A (ko) 2005-05-31
TW200524025A (en) 2005-07-16
JP2005158929A (ja) 2005-06-16
US7468292B2 (en) 2008-12-23

Similar Documents

Publication Publication Date Title
JP3929966B2 (ja) 半導体装置及びその製造方法
US7811857B2 (en) Method of manufacturing semiconductor device
US7459343B2 (en) Method of manufacturing semiconductor device and support structure for semiconductor substrate
EP2006908B1 (en) Electronic device and method of manufacturing the same
JP2019535135A (ja) ウェーハレベルパッケージおよび方法
JP2007180395A (ja) 半導体装置の製造方法
US8153479B2 (en) Method of manufacturing semiconductor package
JP2011204765A (ja) 半導体装置の製造方法及び半導体装置
JP2001127095A (ja) 半導体装置及びその製造方法
JP3727939B2 (ja) 半導体装置の製造方法
US7906833B2 (en) Semiconductor device and manufacturing method thereof
JP4619308B2 (ja) 半導体装置の製造方法及び支持テープ
JP4722690B2 (ja) 半導体装置およびその製造方法
KR100700395B1 (ko) 반도체 장치의 제조 방법
JP2007258629A (ja) チップサイズパッケージの製造方法
JP2013065582A (ja) 半導体ウエハ及び半導体装置並びに半導体装置の製造方法
JP2003282614A (ja) 半導体装置及びその製造方法
US11502057B2 (en) Semiconductor device and manufacturing method thereof
JP5370217B2 (ja) 半導体装置及び半導体装置の製造方法
JP2000315752A (ja) 半導体装置及びその製造方法
JP2007103717A (ja) 半導体装置及びその製造方法
JP2013135011A (ja) 半導体装置
JP2013012580A (ja) 半導体装置の製造方法
JP2008060100A (ja) 半導体装置およびその製造方法
JP2000183087A (ja) チップサイズパッケージの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050715

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061114

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070306

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070307

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100316

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110316

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120316

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130316

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130316

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140316

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees