WO2006008795A1 - 半導体装置の製造方法 - Google Patents

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semiconductor wafer
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Takaharu Yamano
Yoichi Harayama
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Shinko Electric Industries Co., Ltd.
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    • H01L2924/181—Encapsulation

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a back surface grinding process for thinning a wafer in a wafer level package in which a plurality of devices are built.
  • semiconductor device refers to an individual semiconductor chip (device) after being cut and divided from a wafer unless otherwise defined. It also refers to individual semiconductor elements (devices) that have been built in and have not yet been cut and divided.
  • CSP chip size package
  • a passivation film (insulating film) as a protective film is formed on the surface of a semiconductor wafer on which a device is built, and the insulating film is formed on the insulating film.
  • a rewiring layer (rewiring pattern) is formed to connect the wiring layer (electrode pad) of each device to the outside of the package through a via hole formed in a required portion of the device.
  • a metal post is provided in the formation portion, and the entire surface on which the methanol post is formed is sealed with a sealing resin (but the top of the metal post is exposed), and the metal post Metal bumps as external connection terminals are joined to the top.
  • a tape for protecting the pattern surface (hereinafter referred to as “BG tape” for the sake of convenience) is applied during back grinding.
  • BG tape a tape for protecting the pattern surface
  • a special laminator for attaching the BG tape and a dedicated remover for removing the BG tape after wafer back grinding are required.
  • Tape was also needed.
  • the BG tape used for backside grinding also has a function for keeping the surface on which the pattern is formed flat. For this reason, the BG tape is generally of a thick film type that can absorb surface irregularities.
  • Patent Document 1 As described above, as a technique related to the back surface grinding process for reducing the thickness of the wafer, for example, there is a technique in which the back surface of the wafer is ground after resin sealing (for example, Patent Document 1,
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-270720
  • Patent Document 2 JP-A-2002-231854
  • the conventional wafer level package manufacturing process requires a thick film type BG tape in the process related to the wafer back surface grinding process. Since this thick film type BG tape is very expensive, a dedicated laminator and a dedicated remover (including a stripping tape) are also indispensable. This was a major obstacle in terms of cost (increased manufacturing costs).
  • the wafer back surface grinding process is performed at the first stage in the manufacturing process of the wafer level package, and it is necessary to process all subsequent processes in a thin wafer state (thin wafer state). Therefore, there was a high possibility that a fatal defect called “wafer cracking” would occur. [0010] In order to cope with this, for example, a force that can be considered to make it possible to handle the thin wafer so that the wafer is not cracked by devising the holding and transport mechanism of the apparatus transport system. In this case, there was a problem when the cost related to the equipment transport system increased.
  • Another method for avoiding wafer cracking due to processing in a thin wafer state is to use the wafer backside grinding process as late as possible in the wafer level package manufacturing process (ideally, It is conceivable to do this at the final stage. For example, if the wafer back surface grinding process is performed after the resin sealing is performed in the final assembly process, at least the wafer crack caused by the process in the thin wafer state can be avoided.
  • the wafer back surface grinding process is performed after resin sealing, there is a possibility that the wafer cracks due to another cause. That is, when resin sealing is performed, for example, as shown in FIG. 10 (a), the mold resin (19) diffuses to the outer peripheral portion of the wafer (30), and the diffused mold resin protrudes to the wafer edge portion and the back surface of the wafer. (In other words, the mold resin protrudes from the back surface of the wafer.) If the wafer back surface grinding process is performed in this state, the resin enters the grinding wheel that should originally polish only the wafer material (silicon). This can cause clogging, which prevents smooth polishing and can break the wafer in some cases. Therefore, unless some measures are taken, it is not appropriate to perform wafer backside grinding after resin sealing.
  • a film layer for warping correction for example, an insulating resin film made of epoxy resin, silicone resin, polyimide resin, etc.
  • a film layer for warping correction for example, an insulating resin film made of epoxy resin, silicone resin, polyimide resin, etc.
  • An object of the present invention is to provide a method of manufacturing a semiconductor device that can prevent wafer breakage and contribute to a reduction in manufacturing cost in realizing a thin wafer level package.
  • the object of the present invention is to correct wafer warpage and reduce the warpage correction layer on the back surface as a non-permanent film and realize various reliability tests. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can eliminate the need for a semiconductor device.
  • the electrode pad of each device is exposed on the surface of the semiconductor wafer on which a plurality of devices are formed.
  • the wafer back surface grinding is performed at a relatively later stage (stage immediately after forming the metal post) in the wafer level package manufacturing process. Since the semiconductor wafer can be processed in a thick state (thick wafer state) until the stage of forming the metal post, the conventional technology is used to reduce the thickness of the wafer level package. It is possible to prevent the occurrence of “wafer break”, which is a fatal defect as described above.
  • the wafer surface (the surface on which the pattern is formed) is almost flat due to the surface of the metal post and the surface of the resist layer immediately before performing the wafer back surface grinding process.
  • the electrode pads of the devices are exposed on the surface of the semiconductor wafer on the side where a plurality of devices are formed.
  • a step of forming a Jung resist layer, a step of forming a rewiring layer on the metal thin film using the resist layer as a mask, and a side opposite to the side where the rewiring layer of the semiconductor wafer is formed Grinding the side surface to reduce the thickness to a predetermined thickness, removing the resist layer, and then forming a metal post in the terminal formation portion of the rewiring layer; and Removing the exposed metal thin film, exposing the top of the metal post and sealing the wafer surface with a sealing resin; and on the top of the metal post.
  • the wafer back surface grinding process is performed at a relatively later stage (stage immediately after the formation of the rewiring layer) in the manufacturing process of the wafer level package. Since processing can be performed in a thick wafer state until the stage of forming the rewiring layer, wafer cracking can be prevented. Also, just before the wafer backside grinding process is performed, the wafer surface is almost flat due to the surface of the rewiring layer and the surface of the resist layer. This eliminates the need for a special laminator and special limono (including peeling tape), which contributes to reducing manufacturing costs.
  • the insulating film is formed on the surface of the semiconductor wafer on the side where a plurality of devices are formed so that the electrode pads of each device are exposed.
  • a step of thinning to a predetermined thickness, a step of forming a heat-resistant film layer on the thinned surface of the semiconductor wafer, and a top portion of the metal post after removing the resist layer Exposing the surface of the wafer with a sealing resin, bonding a metal bump to the top of the metal post, and bonding the semiconductor wafer to the metal bump into the semiconductor wafer.
  • the step of cutting the semiconductor wafer along a line defining the area of each device is bonded and mounted on the support member, the step of cutting the semiconductor wafer along a line defining the area of each device; and And a step of picking up each of the devices while being adhered onto a support member.
  • the method of manufacturing a semiconductor device according to the second embodiment, the method according to the first embodiment described above.
  • the wafer back surface grinding is performed at a relatively later stage (stage immediately after forming the metal post) in the wafer level package manufacturing process. Since the film layer having heat resistance is formed on the back surface of the semiconductor wafer after the wafer back surface grinding and before the resist layer is removed, the film layer is a reinforcing layer against wafer cracking after this step. Function as. In other words, almost all processes can be made to flow in a thick wafer state, so that the risk of wafer cracking can be further reduced compared to the case of the first embodiment described above.
  • the film layer formed on the back surface of the semiconductor wafer plays a role of holding the semiconductor wafer flat so as not to cause warpage of the semiconductor wafer when resin sealing with heat treatment is performed at a later stage. Further, this film layer is peeled off from the interface of each device while being adhered on the support member at the stage of the final pick-up process. In other words, since the film layer formed on the back side of the wafer for warping correction can be finally removed, there is no need to leave it as a permanent film as in the past, and as a result, various reliability tests (adhesion with wafers) No need to perform reliability tests.
  • the insulating film is formed on the surface of the semiconductor wafer on the side where a plurality of devices are formed so as to have an opening through which the electrode pad of each device is exposed. Forming a conductor layer patterned in a desired shape so as to cover the opening from which the electrode pad is exposed, and forming a terminal of the conductor layer on the conductor layer.
  • a method for manufacturing a semiconductor device is provided.
  • the electrode pads of the devices are exposed on the surface of the semiconductor wafer on which the plurality of devices are formed.
  • the resin that diffuses to the outer periphery of the semiconductor wafer when resin sealing is performed can be dropped into a groove formed in a ring shape along the wafer edge. Therefore, the protrusion of the resin to the back surface of the wafer can be suppressed.
  • the resin sealing process after the resin sealing process that could not be achieved until now without causing the wafer cracking caused by the protrusion of the resin as seen in the prior art. Wafer backside grinding can be realized, and almost all processes can be made to flow in a thick wafer state. This further reduces the risk of wafer cracking. That power S.
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a semiconductor device having a CSP structure according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a manufacturing process (No. 1) of the semiconductor device of FIG.
  • FIG. 3 is a cross-sectional view showing a manufacturing process (2) subsequent to the manufacturing process of FIG. 2.
  • FIG. 4 is a cross-sectional view showing a manufacturing step (No. 3) subsequent to the manufacturing step of FIG. 3.
  • FIG. 4 is a cross-sectional view showing a manufacturing step (No. 3) subsequent to the manufacturing step of FIG. 3.
  • FIG. 5 is a cross-sectional view (partially a perspective view) showing a manufacturing process (No. 4) subsequent to the manufacturing process of FIG.
  • FIG. 6 is a cross-sectional view schematically showing a configuration of a semiconductor device having a CSP structure according to a second embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing a manufacturing process (No. 1) of the semiconductor device of FIG. 6.
  • FIG. 7 is a cross-sectional view showing a manufacturing process (No. 1) of the semiconductor device of FIG. 6.
  • FIG. 8 is a cross-sectional view showing a manufacturing process (2) subsequent to the manufacturing process of FIG. 7.
  • FIG. 9 is a cross-sectional view showing a manufacturing step (part 3) subsequent to the manufacturing step of FIG. 8.
  • FIG. 9 is a cross-sectional view showing a manufacturing step (part 3) subsequent to the manufacturing step of FIG. 8.
  • FIG. 10 is a cross-sectional view showing a part of the manufacturing process of the semiconductor device according to the third embodiment of the present invention.
  • FIG. 11 is a diagram for explaining the processing of the wafer edge portion performed in step (b) of FIG.
  • FIG. 12 is a cross-sectional view showing a part of the manufacturing process according to a modification of the embodiment of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 schematically shows a cross-sectional structure of a semiconductor device having a CSP structure according to a first embodiment of the present invention.
  • reference numeral 10 denotes a semiconductor device (CSP) according to the present embodiment
  • 11 denotes a silicon (Si) substrate on which a device is formed
  • this silicon substrate 11 is a semiconductor (silicon) wafer described later. This is a part of the cut (divided) c.
  • 12 is an electrode pad defined by a partial region of the wiring pattern formed on the device
  • 13 is a protective film formed on one surface (upper surface in the illustrated example) of the silicon substrate 11.
  • the barrier metal layer 19 is a sealing formed so as to cover the entire surface of the silicon substrate 11 on which the metal post 17 is formed (however, the top of the metal post 17 (barrier metal layer 18) is exposed).
  • Resin layer, 20 is a solder bump as an external connection terminal joined to the top of the exposed metal post 17 (barrier metal layer 18), 21 is the other side of the silicon substrate 11 (the lower side in the example shown) Wafer crack prevention formed on Shows the insulating resin layer for reinforcing for.
  • the material and thickness of each member will be omitted here, and will be described as appropriate in the manufacturing method described later.
  • FIG. 5 (d) is an enlarged view of a part of the cross-sectional structure shown in FIG. 1 (a part on the left side).
  • a wafer 30 in which a plurality of devices are built is manufactured by a known method. That is, after performing a required device process on a wafer having a predetermined thickness (for example, a thickness of about 725 ⁇ m in the case of an 8-inch wafer), one side of the wafer (illustrated In this example, a passivation film 13 as a protective film made of silicon nitride (SiN), phosphorous glass (PSG), etc.
  • a passivation film 13 as a protective film made of silicon nitride (SiN), phosphorous glass (PSG), etc.
  • the portion of the passivation film 13 corresponding to the electrode pad 12 defined by the partial region of the layer is removed (that is, the portion of the passivation film 13 is opened).
  • the opening of the passivation film 13 is performed by laser processing such as YAG laser or excimer laser. As a result, the surface is covered with the passivation film 13 and the electrode pad 12 is exposed as shown.
  • the insulating film 14 is formed on the passivation film 13 of the wafer 30.
  • a photosensitive polyimide resin is applied to the surface of the wafer 30 by photolithography, and a soft beta (pre-beta) treatment of the polyimide resin is performed, followed by exposure and development using a mask (not shown) (polyimide). Resin layer patterning) and hard beta (post-beta) treatment are performed to form an insulating film (polyimide resin layer) 14 having an opening VH at a predetermined location as shown.
  • patterning of the polyimide resin layer is performed in accordance with the shape of the electrode pad 12. Therefore, when exposure and development are performed, a portion of the polyimide resin layer 14 corresponding to the electrode pad 12 is removed as shown in the figure, and a via hole (opening VH) reaching the electrode pad 12 is formed.
  • a metal thin film 15 is formed by sputtering on the entire surface on the side where the insulating film (polyimide resin layer) 14 is formed.
  • the metal thin film 15 has a two-layer structure of a chromium (Cr) layer or a titanium (Ti) layer constituting an adhesion metal layer and a copper (Cu) layer laminated on the adhesion metal layer.
  • the metal thin film 15 can be formed by depositing Cr or Ti on the entire surface by sputtering (adhesive metal layer: Cr layer or Ti layer) and further depositing Cu on the entire surface by sputtering (Cu layer). .
  • the metal thin film 15 formed in this way functions as a base film (feeding layer) for the electrolytic plating process required in the subsequent rewiring forming process and the metal post forming process.
  • dehydration beta is applied to the surface of the metal thin film 15 (Cu layer surface), liquid photoresist is applied and dried, and then the mask (Fig.
  • the resist layer R1 is formed by performing exposure and development (photoresist patterning) using a resist layer (not shown). The patterning of the photoresist is performed in accordance with the shape of the rewiring pattern formed in the next step.
  • the surface of the metal thin film 15 is used as a power feeding layer, and electrolytic Cu plating is applied to the surface, and the patterned resist layer R1 is used as a mask to redistribute Cu. (Rewiring pattern) 16 is formed.
  • the photoresist (resist layer R1) is stripped and removed using a stripping solution containing an organic solvent.
  • a photosensitive dry film (thickness of about 100 zm)
  • exposure and development patterning of a dry film
  • This dry film patterning is performed in accordance with the shape of the metal post formed in the next step.
  • the surface of the rewiring layer 16 is subjected to electrolytic Cu plating using the metal thin film 15 as a feeding layer, and the patterned resist layer R2 is used as a mask.
  • a Cu post (metal post) 17 is formed on the terminal forming portion of the rewiring layer 16.
  • the Cu post 17 has a height of about 100 ⁇ m, which is the same as the thickness of the dry film (resist layer R2).
  • a barrier metal layer 18 is formed on the top of the Cu post 17 by electrolytic plating.
  • the barrier metal layer 18 is provided with nickel (Ni) plating for improving adhesion on the surface using the Cu post 17 as a power feeding layer, and further, palladium (Pd) plating for improving conductivity on the Ni layer.
  • Ni nickel
  • Pd palladium
  • Au gold
  • the Au layer may be formed directly on the Ni layer without providing the Pd layer (Ni / Au).
  • the surface on which the rewiring pattern is formed is almost flat.
  • the wafer back surface (the lower surface in the illustrated example) is ground using a known grinding apparatus, and the thickness of the wafer 30 is set to a predetermined thickness. (For example, about 250 ⁇ m-300 ⁇ m)
  • the pattern surface (upper surface) of the structure manufactured in the previous step is substantially flat, it is easy to chuck the pattern surface side when holding the structure prior to grinding. Become. Therefore, the back surface of the wafer 30 can be ground until it has a predetermined thickness as indicated by an arrow in the drawing in such a chucked state.
  • a tape for protecting the surface of the pattern (BG tape) is used in the conventional process when grinding the back surface. ) Is no longer required.
  • the surface of the Cu post 17 (barrier metal layer 18) and the surface force S of the dry film (resist layer R2) serve as the conventional BG tape.
  • the dry film (resist layer R2) is removed using an alkaline chemical such as sodium hydroxide (NaOH) or monoethanolamine, and then removed. To do.
  • an alkaline chemical such as sodium hydroxide (NaOH) or monoethanolamine
  • the exposed base is exposed by wet etching.
  • the insulating film (polyimide resin layer) 14 is exposed as shown. Thereafter, predetermined surface cleaning or the like is performed.
  • an insulating resin layer is provided on the back surface of the wafer 30 for reinforcing and correcting wafer warpage after the resin sealing step. 21 is formed.
  • the material of the insulating resin layer 21 for example, thermosetting epoxy resin, polyimide resin, novolac resin, solder resist, or the like is used.
  • the insulating resin layer 21 is formed by coating and curing these resins. Alternatively, instead of using these resins, etc., a film-like insulating sheet member can be attached.
  • the entire surface of the wafer 30 on which the Cu post 17 is formed is covered (however, the top of the Cu post 17 (barrier metal layer 18)). And is sealed with a sealing resin (formation of the sealing resin layer 19).
  • a sealing resin formation of the sealing resin layer 19.
  • thermosetting resin for example, epoxy resin
  • thermosetting (Cure) to cure the functional resin (within a range of 1 hour to 12 hours). Since the wafer 30 is integrated with the resin film, the resin film is peeled off by the force of the wafer 30. As a result, a wafer 30 whose surface is covered with the sealing resin layer 19 as shown in the drawing and the top of the Cu post 17 (barrier metal layer 18) is exposed is manufactured.
  • flux as a surface treatment agent is applied to the top of the exposed Cu post 17 (barrier metal layer 18), and then used as an external connection terminal.
  • This is formed by a printing method or ball mounting method and fixed by reflowing at a temperature of about 240 ° C and 260 ° C (solder bump 20 bonding). Then clean the surface to remove the flux.
  • the semiconductor device 10 (including the insulating film 14, the sealing resin layer 19, and the insulating resin layer 21) is mounted on a support member (not shown) for dicing, and then a dicer or the like (in the example shown, the blade BL of the dicer 1). ) And cut into individual semiconductor chips (devices). As a result, the semiconductor device 10 (FIG. 1) having the CSP structure according to the present embodiment is manufactured.
  • a relatively later stage (Cu post 17 and barrier metal layer 18 are formed in the wafer level package manufacturing process.
  • the back surface of the wafer 30 is ground immediately after (see Fig. 4 (b)), and the process up to the formation of the Cu post 17 and the barrier metal layer 18 (Fig. 2 (a)-Fig. 4 (a)).
  • the wafer 30 can be processed in a thick state (in this case, a thick wafer state of about 725 ⁇ m), it can be seen in the prior art when thinning the wafer level package. Such occurrence of “wafer cracking” can be prevented.
  • the wafer surface (surface on which the pattern is formed) is Cu post 17 (barrier metal layer 18). Since the surface of the substrate and the surface of the dry film (resist layer R2) are almost flat, a thick film type expensive BG tape used in the conventional process is pasted when grinding the backside of the wafer. There is no need. As a result, a dedicated laminator and a dedicated remover (including a peeling tape) are not required at all. This makes it possible to reduce manufacturing costs.
  • the back surface of the wafer 30 is ground after the formation of the Cu post 17 and the barrier metal layer 18 by electrolytic plating (before the dry film R2 is peeled off) (FIG. 4 (
  • the timing for back grinding is not limited to this point.
  • the point is that the surface is almost flat immediately before the back surface grinding of the wafer 30 and can be performed in the manufacturing process of the wafer level package. Only later stages are sufficient.
  • the back surface of the wafer 30 may be ground after the formation of the rewiring layer 16 (before the removal of the photoresist R1) (see FIG. 3A).
  • the passivation film 13 is not provided, and thereafter
  • the insulating film (polyimide resin layer) 14 formed in this step (step in FIG. 2 (b)) may also function as a passivation film. Or conversely, only the passivation film 13 may be provided without providing the insulating film 14.
  • a photosensitive polyimide resin is used as the insulating film 14 formed on the surface of the wafer 30 in the step of FIG. 2B .
  • a resin such as a non-photosensitive polyimide resin or an epoxy resin may be used.
  • an insulating resin layer 21 for reinforcing and correcting the warpage of the wafer is formed on the back surface of the wafer.
  • the insulating resin layer 21 is not necessarily formed, and this step may be omitted depending on the case.
  • FIG. 6 schematically shows a cross-sectional structure of a semiconductor device having a CSP structure according to the second embodiment of the present invention.
  • the semiconductor device 10a according to the second embodiment is exposed on the back surface of the silicon substrate 11a as compared to the semiconductor device 10 according to the first embodiment described above (FIG. 1). It is different.
  • a reinforcing insulation tree formed on the back surface of the wafer in order to cope with a wafer crack in the course of the wafer level package manufacturing process.
  • the oil layer 21 is left as it is (see FIG. 5), and the semiconductor device 10 is formed.
  • the second embodiment as a countermeasure against wafer cracking during the manufacturing process, as in the first embodiment.
  • the film layer formed on the back surface of the wafer in the course of the manufacturing process has a wafer function when heat treatment such as thermosetting of the sealing resin is performed in addition to a function for reinforcement for preventing wafer cracking. It also has a function to prevent the warpage of the wafer (a function to correct the warpage of the wafer).
  • the material, thickness, and form of the film layer will be described as appropriate in the manufacturing method described later.
  • a wafer 30a whose surface is covered with the passivation film 13 and the electrode pad 12 is exposed is manufactured.
  • An insulating film (polyimide resin layer) 14 is formed on the passivation film 13
  • a metal thin film 15 is formed on the electrode pad 12 and the insulating film 14, and Cu is redistributed on the surface of the metal thin film 15 as a power feeding layer.
  • a layer 16 is formed, and a Cu post (metal post) 17 and a barrier metal layer 18 are formed on the terminal formation portion of the rewiring layer 16 using the patterned dry film (resist layer R2) as a mask.
  • the back surface of the wafer is ground by a grinding device in the same manner as the processing performed in the step of FIG. 4 (b), and the thickness of the wafer 30a is set to a predetermined value. Reduce the thickness (for example, about 200 zm).
  • the back surface of the thinned wafer 30a is marked with a CO laser. In other words, information such as the serial number and customer company name is written for each device.
  • a predetermined thickness eg, about 70-290 ⁇ m
  • the film layer 22 is formed.
  • a tape having heat resistance (about 240 ° C. at the maximum) and chemical resistance hereinafter referred to as “heat-resistant tape” for convenience) is used as the film layer 22.
  • the heat-resistant tape 22 has a multilayer structure in which an adhesive or the like is applied on a base material such as a PET film, and is attached to the back surface of the wafer 30a via the adhesive layer.
  • the heat-resistant tape 22 is a tape having a property of hardening in response to ultraviolet (UV) irradiation (that is, a type that is peeled off by UV irradiation).
  • UV ultraviolet
  • the reason why this heat-resistant tape 22 requires “chemical resistance” is that it is necessary to use an alkaline chemical for stripping the dry film (resist layer R2) in the subsequent process, and it is exposed. This is because it is necessary to use an acidic or alkaline etching solution to remove the metal base film (metal thin film 15), and it is necessary to withstand these chemical solutions.
  • the dry film (resist layer R2) is stripped and exposed in the same manner as the processing performed in the steps of FIGS. 4 (c) and (d). Remove the stubborn base film (metal thin film 15).
  • the heat-resistant tape 22 attached to the back surface of the wafer 30a is irradiated with ultraviolet rays (UV).
  • UV ultraviolet rays
  • This UV irradiation amount is set to an irradiation amount that is sufficient to cure the adhesive layer constituting the heat-resistant tape 22 to some extent and is not so great. The reason for UV irradiation at this stage will be explained later.
  • the entire surface of the wafer 3 Oa on the side where the Cu post 17 is formed is covered in the same manner as the processing performed in the step of FIG. 5B. (However, the top of the Cu post 17 (barrier metal layer 18) is exposed) and sealed with a sealing resin.
  • the semiconductor wafer 30a to which the solder bumps 20 are bonded is placed on the dicing tape 41 supported by the dicing frame 40. Adhere the surface on which the heat-resistant tape 22 of a is affixed. Further, the semiconductor wafer 30a is cut along a line defining a region of each device by a dicer or the like (in the illustrated example, a blade BL of a dicer). At this time, as shown by the broken line in the figure, the cut is made to the middle of the heat-resistant tape 22. As a result, the semiconductor wafer 30a is divided into individual semiconductor chips (devices) with the heat-resistant tape 22 attached.
  • each semiconductor chip (device) 10a cut and divided in the previous step is picked up.
  • the heat-resistant tape 22 adhered to the back surface of the semiconductor wafer 30a is completely peeled off from the back surface of the wafer while being adhered onto the dicing tape 41. This is because the heat resistant tape 22 is preliminarily irradiated with UV (FIG. 8 (b)).
  • the heat-resistant tape 22 has a multilayer structure in which an adhesive or the like is applied on a base material (PET film) as described above, and this adhesion is finally performed when a pickup process is performed. There is no problem if the agent layer is peeled off from the backside of the wafer with the adhesive layer completely attached to the substrate, but UV irradiation is not necessary.
  • the adhesive layer will be altered, so that part of the adhesive layer will stick to the back of the wafer during pick-up.
  • the heat-resistant tape 22 cannot be removed cleanly. Therefore, UV irradiation is performed at the stage before heat treatment as in the present embodiment, and the adhesive layer is allowed to be cured to some extent, so that the adhesive is finally taken up when the pickup process is performed.
  • the heat-resistant tape 22 can be peeled cleanly from the backside of the wafer with the layer completely attached to the substrate.
  • the amount of UV irradiation becomes excessive, the heat-resistant tape 22 may be peeled off at that stage due to the impact of any force or the like during the pickup process. The amount needs to be set to an appropriate amount.
  • the wafer 30a is ground at a relatively later stage (the stage immediately after the formation of the Cu post 17 and the barrier metal layer 18) (see FIG. 7 (a)).
  • a heat resistant tape having a predetermined thickness on the backside of the wafer 30a 22 Since this is pasted (see Fig. 7 (c)), the heat-resistant tape 22 functions as a reinforcing film layer against wafer cracking after this step.
  • the heat-resistant tape 22 attached to the back surface of the wafer 30a does not warp the wafer 30a when heat treatment such as resin sealing and thermosetting (curing) is performed at a later stage.
  • the wafer can be completely peeled off from the backside of the wafer at the stage of the final pick-up process.
  • the heat-resistant tape 22 attached to the back surface of the wafer for warping correction can be finally removed, there is no need to leave it as a permanent film as in the prior art.
  • it is not necessary to perform various reliability tests such as adhesion reliability tests with the wafer), and there is no problem of peeling between the permanent film (film layer) and the back surface of the chip.
  • the heat-resistant tape 22 is formed by using a type that peels off after being applied with UV (a so-called “UV peeling type”).
  • UV peeling type a type that peels off after being applied with UV
  • the force S explained to us, and the form of heat-resistant tape used is not limited to this.
  • it is possible to use a type that heats and peels off without applying UV so-called “thermal peeling type”. This is a meritka S, which is cheaper than the UV peeling type.
  • the heat-peeling type tape can be peeled by applying a peeling force by reducing its adhesive strength by applying heat of, for example, about 50-60 ° C.
  • the point to be noted here is the point that cannot be peeled off simply by applying heat.
  • perform curing Fig. 8 (c)
  • the force that will cause reflow Fig. 8 (d)
  • Fig. 9 (b) the final pick-up process
  • the tape can be peeled from the backside of the wafer by applying a force to peel each device from the tape. For this reason, a heating mechanism for heating to the predetermined temperature is required at the stage of the pickup process.
  • FIG. 10 shows a part of the manufacturing process of the semiconductor device according to the third embodiment of the present invention
  • FIG. 11 explains the processing of the wafer edge portion performed in the process of FIG. 10 (b). It is a figure to do.
  • the resin (19) diffuses to the outer peripheral portion of the wafer 30, and the diffused resin protrudes to the wafer edge portion and goes around the wafer back surface. If the wafer backside grinding process is performed in this state, there is a risk of wafer cracking as described above.
  • the back surface of the wafer is ground by a grinding device in the same manner as the process performed in the step of FIG. 4 (b), and the wafer 30 is thinned to a predetermined thickness.
  • solder bumps 20 are bonded to the tops of exposed Cu posts 17 (barrier metal layer 18), and wafer 30 (including insulating film 14 and sealing resin layer 19) is diced. Into individual semiconductor chips (devices).
  • the wafer edge portion does not protrude. Since the wafer backside grinding process is performed after the resin layer 19 has been removed, it has not been possible to achieve this until now without causing the wafer cracking due to the protrusion of the resin as seen in the prior art. Wafer backside grinding after the resin sealing process can be realized. As a result, almost all processes can be made to flow in a thick wafer state, so that there is less risk of wafer cracking than in the case of making a thick wafer state flow until the middle of the manufacturing process as in the first embodiment. It becomes possible to further reduce
  • the unnecessary protrusion of the resin is unnecessary.
  • the method for cutting (removing) the resin layer 19 has been described as an example, the method for solving the problem of the resin protrusion at the wafer edge portion is not limited to this.
  • a method may be adopted in which the resin diffused on the outer peripheral portion of the wafer during resin sealing stays at the wafer edge portion and does not go around the wafer back surface.
  • Figure 12 illustrates the method in that case.
  • a U-shaped groove G is formed in a ring shape along the wafer edge portion on the surface of the wafer 30 on which the Cu post 17 (barrier metal layer 18) is formed.
  • This U-shaped groove G uses a circular dicing method as illustrated in FIG. 11 in combination with a profile force that vibrates the shape of the blade BL of the dicer. And can be formed. In the example shown in the figure, it is a U-shaped groove G.
  • the cross-sectional shape of the groove to be formed is not limited to the “U-shaped”, for example, a V-shaped, rectangular, or other shape. May be.
  • the wafer is processed in the same manner as the processing performed in the step of FIG. 5 (b).
  • 30 Cu posts 17 are formed and sealed with a sealing resin 19 so as to cover the entire surface on the opposite side (however, the top of the Cu posts 17 (barrier metal layer 18) is exposed).
  • the resin 19 diffused in the outer peripheral portion of the wafer 30 is dropped into the U-shaped groove G formed in the wafer edge portion.
  • the back surface of the wafer is ground by a grinding device to thin the wafer 30 to a predetermined thickness, and a solder bump is formed on the top of the exposed Cu post 17 (barrier metal layer 18).
  • the wafer 30 (including the insulating film 14 and the sealing resin layer 19) is diced and divided into individual semiconductor chips (devices).

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Abstract

　半導体ウエハ(30)の複数のデバイスが作り込まれている側の表面に絶縁膜(13,14) を形成した後、各デバイスの電極パッド(12)が露出する開口部を覆うように導体層(15,16) を形成し、更にこの導体層の端子形成部分が露出する開口部を有するようにレジスト層(R2)を形成し、このレジスト層(R2)をマスクにして導体層(16)の端子形成部分にメタルポスト(17)を形成した後、半導体ウエハ(30)の裏面を研削して所定の厚さになるまで薄化する。この後、レジスト層(R2)を除去し、更に導体層の不要な一部分(15)を除去し、メタルポスト(17)の頂上部を露出させて封止樹脂により封止し、メタルポスト(17)の頂上部に金属バンプを接合し、半導体ウエハを各デバイス単位に分割する。

Description

明 細 書
半導体装置の製造方法
技術分野
[0001] 本発明は、半導体装置の製造方法に関し、特に、複数のデバイスが作り込まれたゥ ェハレベルパッケージにおいてウェハの薄型化を図るための裏面研削処理を含む 半導体装置の製造方法に関する。
[0002] なお、以下の記述において「半導体装置」とは、特に定義していない限り、ウェハか ら切断分割された後の個々の半導体チップ（デバイス）を指すのはもちろんのこと、ゥ ェハに作り込まれていて未だ切断分割される前の状態にある個々の半導体素子（デ バイス）をも指すものとする。
背景技術
[0003] 近年、電子機器や装置の小型化の要求に伴い、それに用いられる半導体装置の 小型化及び高密度化が図られている。このため、半導体装置の形状を個々の半導 体素子（半導体チップ）の形状に極力近づけることで小型化を図ったチップサイズパ ッケージ (CSP)構造の半導体装置が開発され、製造されてレ、る。
[0004] 典型的な CSP構造の半導体装置では、半導体ウェハのデバイスが作り込まれてい る側の表面に保護膜としてのパッシベーシヨン膜 (絶縁膜)が形成され、この絶縁膜 上に、該絶縁膜の所要の箇所に形成されたビアホールを介して各デバイスの配線層 (電極パッド）をパッケージ外部に連絡するための再配線層（再配線パターン）が形成 されており、更にこの再配線層の端子形成部分にメタルポストが設けられ、このメタノレ ポストが形成されている側の面全体が（但し、メタルポストの頂上部は露出するように） 封止樹脂によって封止されており、更にメタルポストの頂上部に外部接続端子として の金属バンプが接合されてレ、る。
[0005] 力かる CSP構造の半導体装置の用途とされるフラッシュメモリや DRAM等の各種 デバイスについては、今後の動向として、個々の半導体チップに分割される前の段 階にあるウェハレベルパッケージに対する薄型化の要求が一層高まりつつある。そし て、この薄型化を図るためにウェハの裏面を研削する処理が一般に行われている。 [0006] 従来のウェハレベルパッケージの製造工程においては、ウェハの裏面を研削する 処理は最初の段階で行われていた。すなわち、半導体ウェハに複数のデバイスを作 り込んだ後の段階 (ウェハ表面にパッシベーシヨン膜 (絶縁膜)を形成する前の段階） で、一般的な手法であるウェハ裏面研削装置を用いた裏面研削 (バックグラインディ ング (BG) )処理によりウェハを薄くしてから、その後の工程を流動させていた。
[0007] ウェハ裏面研削処理に係るプロセスでは、裏面研削に際し、パターン表面を保護 するためのテープ（以下、便宜上「BG用テープ」という。）を貼り付けていた。この際、 その BG用テープを貼り付けるための専用のラミネータと、ウェハ裏面研削後にその B G用テープを剥離するための専用のリムーバとを必要とし、 BG用テープを剥離する 際には更に剥離用テープも必要であった。裏面研削の際に用いる BG用テープは、 パターン表面を保護する機能の他に、パターンが形成されている側の面を平坦な状 態にしておくための機能も有している。このため、 BG用テープには、表面の凹凸分を 吸収できる厚膜タイプのものが一般に用いられている。
[0008] 上記のようにウェハの薄型化を図るための裏面研削処理に関連する技術としては、 例えば、樹脂封止後にウェハ裏面の研削を行うようにしたものがある（例えば、特許 文献 1、
特許文献 2参照)。
特許文献 1：特開 2002 - 270720号公報
特許文献 2 :特開 2002— 231854号公報 上述したように従来のウェハレベルパッケ ージの製造工程では、ウェハ裏面研削処理に係るプロセスにおレ、て厚膜タイプの B G用テープを必要とし、この厚膜タイプの BG用テープは非常に高価であることにカロ え、専用のラミネータ及び専用のリムーバ（剥離用テープを含む)も必要不可欠であ つたため、ウェハレベルパッケージの薄型化を実現するにあたりコスト面で大きな障 害 (製造コストの増大）となってレ、た。
[0009] また、ウェハレベルパッケージの製造工程において最初の段階でウェハ裏面研削 処理を行っており、その後の全工程をウェハが薄い状態（薄ウェハ状態）で処理する 必要があつたため、工程の途中でいわゆる「ウェハ割れ」という致命的な欠陥が発生 する可能性が高かった。 [0010] これに対処するためには、例えば、装置搬送系の保持'搬送機構に工夫を凝らして 薄ウェハをウェハ割れが生じなレ、ように扱えるようにすることが考えられる力 s、この場 合、装置搬送系に係るコストが増大するといつた問題があった。また、薄ウェハ状態 での処理に起因するウェハ割れを回避するための別の方法としては、ウェハレベル パッケージの製造工程におレ、てウェハ裏面研削処理を出来るだけ後の段階 (理想的 には最終段階)で行うようにすることが考えられる。例えば、最終段階のアセンブリェ 程において樹脂封止を行った後にウェハ裏面研削処理を行えば、少なくとも、薄ゥェ ハ状態での処理に起因するウェハ割れは回避することができる。
[0011] し力、しながら、樹脂封止後にウェハ裏面研削処理を行うと、別の原因によるウェハ 割れが発生する可能性がある。すなわち、樹脂封止を行うと、例えば図 10 (a)に示す ように、モールド樹脂（19)がウェハ（30)の外周部に拡散し、この拡散したモールド 樹脂がウェハエッジ部にはみ出してウェハ裏面に廻り込む（つまり、ウェハ裏面への モールド樹脂のはみ出しが生じる）ため、この状態でウェハ裏面研削処理を行うと、 本来はウェハ材料 (シリコン）のみを研磨すべき研磨用砥石に樹脂が入り込んで目詰 まりをひき起こし、そのためにスムーズな研磨が行えず、場合によってはウェハが割 れてしまうおそれがある。よって、何らかの工夫を施さない限り、樹脂封止後にウェハ 裏面研削処理を行うことは適当ではなレ、。
[0012] また、更に後の段階としては、はんだボールを搭載し、リフロー後（はんだバンプの 接合後）にウェハ裏面研削処理を行うことが考えられるが、この段階でもウェハ裏面 へはみ出したモールド樹脂が残ったままであり、また、高価な BG用テープや専用の ラミネータ及び専用のリムーバ（剥離用テープを含む）を必要とすることに変わりはな ぐ製造コストが増大するという課題は残されたままである。
[0013] また、ウェハを薄型化すると、製造工程の途中でウェハ全体が反ってしまうといった 問題もあった。例えば、モールド樹脂の封止及び熱硬化（キュア）を行ったときに、そ の封止樹脂の熱収縮の影響を受けて極薄のウェハが樹脂層側に引っ張られ、ゥェ ハ全体が反ってしまう。このため、樹脂封止工程以降のプロセス（はんだボール搭載 、リフロー、ダイシング等）は、ウェハが反った状態で流動させなければならなレ、。この ように従来の技術では、ウェハレベルパッケージの薄型化を行う上でウェハ全体が反 つてしまうといった不都合があった。
[0014] 力かる不都合に対処するための方法として、例えば、ウェハ裏面に反り矯正用のフ イルム層（例えば、エポキシ樹脂、シリコーン樹脂、ポリイミド樹脂等からなる絶縁樹脂 フィルム）を真空ラミネート法により形成することが考えられる。この場合、エポキシ系、 シ
リコーン系、ポリイミド系のフィルム層は、形成した後（熱硬化処理を行った後）に剥離 することは実質上不可能なため、そのまま永久膜として残す必要性がある。このため 、この永久膜 (反り矯正用のフィルム層）の付いたウェハに対して、各種信頼性試験（ ウェハとの密着信頼性試験など）を行う必要がある。
[0015] し力、しこの場合、最終的にウェハをダイシングして個々の半導体チップ（デバイス） に分割したときに、ダイシング時の機械的衝撃により個々のチップにチッビングやクラ ック等が生じ、このチッビング等に起因して当該フィルム層とチップ裏面との間で剥離 が生じるといった問題がある。つまり、各種信頼性試験を行った後に永久膜 (フィルム 層）のチップ裏面からの剥離が発生するため、信頼性試験を行った意味が無くなる。 発明の開示
[0016] 本発明の目的は、ウェハレベルパッケージの薄型化を実現するにあたり、ウェハ割 れを防止し、製造コストの削減に寄与することができる半導体装置の製造方法を提供 することにある。
[0017] 更に本発明の目的は、ウェハレベルパッケージの薄型化を実現するにあたり、ゥェ ハの反りを矯正すると共に、裏面の反り矯正層は非永久膜扱いとなり、かつ、各種信 頼性試験を不要とすることができる半導体装置の製造方法を提供することにある。
[0018] 上記の目的を達成するために、本発明の第 1の形態によれば、半導体ウェハの複 数のデバイスが作り込まれている側の表面に、各デバイスの電極パッドが露出する開 口部を有するように絶縁膜を形成する工程と、該絶縁膜上に、前記電極パッドが露 出する開口部を覆うように所要の形状にパターニングされた導体層を形成する工程と
、該導体層上に、該導体層の端子形成部分が露出する開口部を有するようにレジス ト層を形成する工程と、該レジスト層をマスクにして前記導体層の端子形成部分にメ タルポストを形成する工程と、前記半導体ウェハの前記メタルポストが形成されてレ、る 側と反対側の面を研削して、所定の厚さになるまで薄化する工程と、前記レジスト層 を除去した後、前記メタルポストの頂上部を露出させて封止樹脂でウェハ表面を封止 する工程と、前記メタルポストの頂上部に金属バンプを接合する工程と、該金属バン プが接合された半導体ウェハを前記各デバイス単位に分割する工程とを含むことを 特徴とする半導体装置の製造方法が提供される。
[0019] この第 1の形態に係る半導体装置の製造方法によれば、ウェハレベルパッケージ の製造工程におレ、て比較的後の段階 (メタルポストを形成した直後の段階)でウェハ 裏面研削を行うようにしており、メタルポストを形成する段階までは半導体ウェハが厚 い状態（厚ウェハ状態）で処理を行うことができるので、ウェハレベルパッケージの薄 型化を実現するにあたり、従来技術に見られたような致命的な欠陥である「ウェハ割 れ」の発生を防止することができる。
[0020] また、ウェハ裏面研削処理を行う直前の時点で、ウェハ表面（パターンが形成され ている側の面）は、メタルポストの表面とレジスト層の表面によってほぼ平坦な状態と なっているので、裏面研削に際し、従来のプロセスにおいて用いられていたような厚 膜タイプの高価な BG用テープを貼り付ける必要が無くなり、そのため、専用のラミネ ータ及び専用のリムーバ（剥離用テープを含む)も一切不要となる。これは、製造コス トの削減に大いに寄与する。
[0021] また、第 1の形態に係る半導体装置の製造方法の変形形態によれば、半導体ゥェ ハの複数のデバイスが作り込まれている側の表面に、各デバイスの電極パッドが露出 する開口部を有するように絶縁膜を形成する工程と、該絶縁膜上に、前記電極パッド が露出する開口部を覆うように全面に金属薄膜を形成する工程と、該金属薄膜上に 、所要の形状にパター
ユングされたレジスト層を形成する工程と、該レジスト層をマスクにして前記金属薄膜 上に再配線層を形成する工程と、前記半導体ウェハの前記再配線層が形成されて レ、る側と反対側の面を研削して、所定の厚さになるまで薄化する工程と、前記レジス ト層を除去した後、前記再配線層の端子形成部分にメタルポストを形成する工程と、 ウェハ表面に露出している金属薄膜を除去する工程と、前記メタルポストの頂上部を 露出させて封止樹脂でウェハ表面を封止する工程と、前記メタルポストの頂上部に 金属バンプを接合する工程と、該金属バンプが接合された半導体ウェハを前記各デ バイス単位に分割する工程とを含むことを特徴とする半導体装置の製造方法が提供 される。
[0022] この変形形態に係る製造方法においても、ウェハレベルパッケージの製造工程に ぉレ、て比較的後の段階 (再配線層を形成した直後の段階)でウェハ裏面研削処理を 行レ、、再配線層を形成する段階までは厚ウェハ状態で処理を行うことができるので、 ウェハ割れを防止することができる。また、ウェハ裏面研削処理を行う直前の時点で 、ウェハ表面は、再配線層の表面とレジスト層の表面によってほぼ平坦な状態となつ ているので、裏面研削に際し、高価な BG用テープを貼り付ける必要が無くなり、専用 のラミネータ及び専用のリムーノ （剥離用テープを含む)も不要となって、製造コスト の削減に寄与する。
[0023] また、本発明の第 2の形態によれば、半導体ウェハの複数のデバイスが作り込まれ ている側の表面に、各デバイスの電極パッドが露出する開口部を有するように絶縁膜 を形成する工程と、該絶縁膜上に、前記電極パッドが露出する開口部を覆うように所 要の形状にパターニングされた導体層を形成する工程と、該導体層上に、該導体層 の端子形成部分が露出する開口部を有するようにレジスト層を形成する工程と、該レ ジスト層をマスクにして前記導体層の端子形成部分にメタルポストを形成する工程と 、前記半導体ウェハの前記メタルポストが形成されている側と反対側の面を研削して
、所定の厚さになるまで薄化する工程と、前記半導体ウェハの薄化された表面に耐 熱性を有するフィルム層を形成する工程と、前記レジスト層を除去した後、前記メタル ポストの頂上部を露出させて封止樹脂でウェハ表面を封止する工程と、前記メタルポ ストの頂上部に金属バンプを接合する工程と、該金属バンプが接合された半導体ゥ ェハを、該半導体ウェハの前記フィルム層が形成されている側の面を支持部材上に 接着させて搭載した後、前記各デバイスの領域を画定する線に沿って当該半導体ゥ ェハを切断する工程と、前記フィルム層を前記支持部材上に接着させたまま前記各 デバイスをピックアップする工程とを含むことを特徴とする半導体装置の製造方法が 提供される。
[0024] この第 2の形態に係る半導体装置の製造方法によれば、上述した第 1の形態に係 る半導体装置の製造方法の場合と同様にウェハレベルパッケージの製造工程にお レ、て比較的後の段階 (メタルポストを形成した直後の段階)でウェハ裏面研削を行う ようにしており、さらに、ウェハ裏面研削を行った後、レジスト層の除去を行う前に、半 導体ウェハの裏面に耐熱性を有するフィルム層を形成しているので、この工程以降、 このフィルム層は、ウェハ割れに対する補強層として機能する。つまり、ほぼ全工程を 厚ウェハ状態で流動させることができるので、上述した第 1の形態の場合と比べると、 ウェハ割れの危険性をより一層低減することができる。
[0025] さらに、半導体ウェハの裏面に形成されたフィルム層は、その後の段階で熱処理を 伴う樹脂封止を行ったときに半導体ウェハの反りが発生しないように平坦に保持する 役目を果たす。また、このフィルム層は、最後のピックアップ処理を行う段階で、支持 部材上に接着されたまま各デバイスの界面から剥離されるようになっている。つまり、 反り矯正用としてウェハ裏面に形成されたフィルム層は最終的に除去され得るため、 従来のように永久膜として残す必要性が無くなり、その結果、各種信頼性試験 (ゥェ ハとの密着信頼性試験など）を行う必要も無くなる。
[0026] また、本発明の第 3の形態によれば、半導体ウェハの複数のデバイスが作り込まれ ている側の表面に、各デバイスの電極パッドが露出する開口部を有するように絶縁膜 を形成する工程と、該絶縁膜上に、前記電極パッドが露出する開口部を覆うように所 要の形状にパターニングされた導体層を形成する工程と、該導体層上に、該導体層 の端子形成部分が露出する開口部を有するようにレジスト層を形成する工程と、該レ ジスト層をマスクにして前記導体層の端子形成部分にメタルポストを形成する工程と 、前記レジスト層を除去した後、前記メタルポストの頂上部を露出させて封止樹脂で ウェハ表面を封止する工程と、該封止樹脂でウェハ表面を封止したときにウェハエツ ジ部にはみ出した不要な封止樹脂を除去する工程と、前記半導体ウェハの前記メタ ルポストが形成されている側と反対側の面を研削して、所定の厚さになるまで薄化す る工程と、前記メタルポストの頂上部に金属バンプを接合する工程と、該金属バンプ が接合された半導体ウェハを前記各デバイス単位に分割する工程とを含むことを特 徴とする半導体装置の製造方法が提供される。
[0027] この第 3の形態に係る半導体装置の製造方法によれば、樹脂封止を行ったときに、 ウェハエッジ部にはみ出した不要な樹脂を除去した後でウェハ裏面研削を行うように しているので、従来技術に見られたような樹脂のはみ出しに起因するウェハ割れをひ き起こすことなぐこれまで達成できなかった樹脂封止工程以降のウェハ裏面研削を 実現すること力 Sできる。その結果、ほぼ全工程を厚ウェハ状態で流動させることがで きるので、上述した第 1の形態のように製造工程の途中の段階まで厚ウェハ状態で 流動させる場合と比べると、ウェハ割れの危険性をより一層低減することが可能となる
[0028] さらに、第 3の形態に係る半導体装置の製造方法の変形形態によれば、半導体ゥ ェハの複数のデバイスが作り込まれている側の表面に、各デバイスの電極パッドが露 出する開口部を有するように絶縁膜を形成する工程と、該絶縁膜上に、前記電極パ ッドが露出する開口部を覆うように所要の形状にパターニングされた導体層を形成す る工程と、該導体層上に、該導体層の端子形成部分が露出する開口部を有するよう にレジスト層を形成する工程と、該レジスト層をマスクにして前記導体層の端子形成 部分にメタルポストを形成する工程と、前記レジスト層を除去した後、前記半導体ゥェ ハの前記メタルポストが形成されている側の面に、ウェハエッジ部に沿ってリング状に 溝を形成する工程と、前記メタルポストの頂上部を露出させて封止樹脂でウェハ表面 を封止する工程と、前記半導体ウェハの前記メタルポストが形成されてレ、る側と反対 側の面を研削して、所定の厚さになるまで薄化する工程と、前記メタルポストの頂上 部に金属バンプを接合する工程と、該金属バンプが接合された半導体ウェハを前記 各デバイス単位に分割する工程とを含むことを特徴とする半導体装置の製造方法が 提供される。
[0029] この変形形態に係る製造方法によれば、樹脂封止を行ったときに半導体ウェハの 外周部に拡散する樹脂を、ウェハエッジ部に沿ってリング状に形成された溝に落とし 込むことができるので、ウェハ裏面への樹脂のはみ出しを抑制することができる。その 結果、上述した第 3の形態の場合と同様に、従来技術に見られたような樹脂のはみ 出しに起因するウェハ割れをひき起こすことなぐこれまで達成できなかった樹脂封 止工程以降のウェハ裏面研削を実現することができ、ほぼ全工程を厚ウェハ状態で 流動させることが可能となる。これによつて、ウェハ割れの危険性をより一層低減する こと力 Sできる。
図面の簡単な説明
[0030] [図 1]本発明の第 1の実施形態に係る CSP構造の半導体装置の構成を模式的に示 す断面図である。
[図 2]図 1の半導体装置の製造工程 (その 1)を示す断面図である。
[図 3]図 2の製造工程に続く製造工程 (その 2)を示す断面図である。
[図 4]図 3の製造工程に続く製造工程 (その 3)を示す断面図である。
[図 5]図 4の製造工程に続く製造工程 (その 4)を示す断面図（一部は斜視図）である。
[図 6]本発明の第 2の実施形態に係る CSP構造の半導体装置の構成を模式的に示 す断面図である。
[図 7]図 6の半導体装置の製造工程 (その 1)を示す断面図である。
[図 8]図 7の製造工程に続く製造工程 (その 2)を示す断面図である。
[図 9]図 8の製造工程に続く製造工程 (その 3)を示す断面図である。
[図 10]本発明の第 3の実施形態に係る半導体装置の製造工程の一部を示す断面図 である。
[図 11]図 10の工程（b)で行うウェハエッジ部の加工処理を説明するための図である
[図 12]図 10の実施形態の変形例に係る製造工程の一部を示す断面図である。 発明を実施するための最良の形態
[0031] 以下、添付の図面を参照しながら本発明の実施の形態について説明する。
[0032] (第 1の実施形態）
図 1は本発明の第 1の実施形態に係る CSP構造の半導体装置の断面構造を模式 的に示したものである。
[0033] 図 1において、 10は本実施形態に係る半導体装置（CSP)、 11はデバイスが作り込 まれたシリコン（Si)基板を示し、このシリコン基板 11は、後述する半導体 (シリコン)ゥ ェハを切断 (分割）した一部分である。また、 12はデバイス上に形成された配線パタ ーンの一部分の領域によって画定される電極パッド、 13はシリコン基板 11の一方の 面（図示の例では上側の面）に形成された保護膜としてのパッシベーシヨン膜、 14は パッシベーシヨン膜 13上に形成された絶縁膜 (ポリイミド樹脂層）、 15は電極パッド 1 2が露出する開口部を覆うように絶縁膜 14上に所要の形状にパターユング形成され た金属薄膜 (給電層/めっきベース膜）、 16は金属薄膜 15上に形成された再配線 層、 17は再配線層 16の端子形成部分に形成されたメタルポスト、 18はメタルポスト 1 7の頂上部に形成されたバリヤメタル層、 19はシリコン基板 11のメタルポスト 17が形 成されている側の面全体を覆うように（但し、メタルポスト 17 (バリヤメタル層 18)の頂 上部を露出させて)形成された封止樹脂層、 20は露出したメタルポスト 17 (バリヤメタ ル層 18)の頂上部に接合された外部接続端子としてのはんだバンプ、 21はシリコン 基板 11の他方の面（図示の例では下側の面）に形成されたウェハ割れ防止のため の補強用の絶縁樹脂層を示す。各部材の材料や厚さなどについては、ここでは省略 し、後述する製造方法の中で適宜説明する。
[0034] 以下、本実施形態に係る CSP構造の半導体装置 10について、その製造工程を順 に示す図 2—図 5を参照しながら説明する。なお、各図（図 5 (d)を除く）に示す断面 構造は、図 1に示した断面構造の一部分 (左側の一部分）を拡大して示したものであ る。
[0035] 先ず最初の工程では（図 2 (a)参照）、周知の方法により、複数のデバイスが作り込 まれたウェハ 30を作製する。すなわち、所定の厚さ（例えば、直径が 8インチのゥェ ハの場合には 725 μ m程度の厚さ）を有するウェハに対し所要のデバイスプロセスを 行った後、ウェハの一方の面（図示の例では上側の面）に窒化シリコン（SiN)やリン ガラス (PSG)等からなる保護膜としてのパッシベーシヨン膜 13を形成し、各デバイス 上に所要のパターンで形成されたアルミニウム (A1)の配線層の一部分の領域によつ て画定される電極パッド 12に対応する部分のパッシベーシヨン膜 13を除去する（つ まり、ノ ッシベーシヨン膜 13の当該部分を開口する）。パッシベーシヨン膜 13の開口 は、例えば、 YAGレーザやエキシマレーザ等のレーザ加工によって行われる。これ によって、図示のように表面がパッシベーシヨン膜 13で覆われ、かつ電極パッド 12が 露出したゥ
ェハ 30が作製される。
[0036] 次の工程では（図 2 (b)参照）、ウェハ 30のパッシベーシヨン膜 13上に絶縁膜 14を 形成する。例えば、フォトリソグラフィにより、ウェハ 30の表面に感光性のポリイミド榭 脂を塗布し、ポリイミド榭脂のソフトベータ（プリベータ）処理を行った後、マスク（図示 せず）を用いて露光及び現像 (ポリイミド樹脂層のパターニング）を行い、更にハード ベータ（ポストベータ）処理を行い、図示のように所定の箇所に開口部 VHを有する絶 縁膜 (ポリイミド樹脂層） 14を形成する。この際、ポリイミド樹脂層のパターユングは、 電極パッド 12の形状に従うように行う。従って、露光及び現像を行うと、図示のように 電極パッド 12に対応する部分のポリイミド樹脂層 14が除去されて、電極パッド 12に 到達するビアホール（開口部 VH)が形成される。
[0037] 次の工程では（図 2 (c)参照）、絶縁膜 (ポリイミド樹脂層） 14が形成されている側の 全面に、スパッタリングにより金属薄膜 15を形成する。この金属薄膜 15は、密着金属 層を構成するクロム（Cr)層又はチタン (Ti)層と、この密着金属層の上に積層される 銅（Cu)層の 2層構造を有している。金属薄膜 15は、全面に Cr又は Tiをスパッタリン グにより堆積させ (密着金属層： Cr層又は Ti層）、更にその上に Cuをスパッタリングに より堆積させることにより（Cu層）、形成され得る。このようにして形成された金属薄膜 15は、後の再配線形成工程、メタルポスト形成工程で必要な電解めつき処理の際に そのめつきベース膜 (給電層）として機能する。
[0038] 次の工程では（図 2 (d)参照）、金属薄膜 15の表面（Cu層表面）の脱水ベータを行 レ、、液状のフォトレジストを塗布して乾燥させた後、マスク（図示せず）を用いて露光 及び現像（フォトレジストのパターニング）を行レ、、レジスト層 R1を形成する。このフォ トレジストのパターニングは、次の工程で形成される再配線パターンの形状に従うよう に行う。
[0039] 次の工程では（図 3 (a)参照）、金属薄膜 15を給電層としてその表面に電解 Cuめつ きを施し、パターユングされたレジスト層 R1をマスクにして Cuの再配線層（再配線パ ターン） 16を形成する。
[0040] 次の工程では（図 3 (b)参照）、例えば、有機溶剤を含む剥離液を用いてフォトレジ スト（レジスト層 R1)を剥離し、除去する。
[0041] 次の工程では（図 3 (c)参照）、金属薄膜 15の表面（Cu層表面)及び再配線層 16 の表面を清浄にした後、感光性のドライフィルム (厚さ 100 z m程度）を貼り付け、さら にマスク（図示せず）を用いて露光及び現像（ドライフィルムのパターニング）を行い、 レジスト層 R2を形成する。このドライフィルムのパターニングは、次の工程で形成され るメタルポストの形状に従うように行う。
[0042] 次の工程では（図 4 (a)参照）、同様に金属薄膜 15を給電層として再配線層 16の表 面に電解 Cuめっきを施し、パターユングされたレジスト層 R2をマスクにして再配線層 16の端子形成部分に Cuのポスト（メタルポスト） 17を形成する。この Cuポスト 17は、 ドライフィルム（レジスト層 R2)の厚さと同じ 100 μ m程度の高さを有している。
[0043] 更に Cuポスト 17の頂上部に、電解めつきによりバリヤメタル層 18を形成する。この バリヤメタル層 18は、例えば、 Cuポスト 17を給電層としてその表面に密着性向上の ためのニッケル（Ni)めっきを施し、更にこの Ni層上に導電性向上のためのパラジゥ ム（Pd)めっきを施した後、この Pd層上に金 (Au)めっきを施すことにより形成 され得る（NiZPdZAu)。この場合、 Pd層を設けずに Ni層上に直接 Au層を形成し てもよレ、（Ni/Au)。この時点で、再配線パターンが形成されている側の面（図示の 例では上側の面）はほぼ平坦な状態となってレ、る。
[0044] 次の工程では（図 4 (b)参照）、周知の研削装置を用いてウェハ裏面（図示の例で は下側の面）を研削し、ウェハ 30の厚さを所定の厚さ（例えば、 250 μ m— 300 μ m 程度）に薄くする。この際、前の工程で作製された構造体のパターン面（上側の面）は ほぼ平坦であるので、研削に先立って当該構造体を保持する際にそのパターン面側 をチャックするのが容易となる。よって、このようにチャックした状態でウェハ 30の裏面 を、図中矢印で示すように所定の厚さになるまで研削することができる。
[0045] このようにパターン面がほぼ平坦な状態となっているため、裏面研削に際し、従来 のプロセスにおレ、て用いられてレ、たようなパターン表面保護用のテープ (BG用テー プ）を貼り付ける必要が無くなる。つまり、 Cuポスト 17 (バリヤメタル層 18)の表面とド ライフイルム（レジスト層 R2)の表面力 S、従来の BG用テープの役割を果たしている。
[0046] 次の工程では（図 4 (c)参照）、例えば、水酸化ナトリウム（NaOH)やモノエタノール アミン系などのアルカリ性の薬液を用いてドライフィルム（レジスト層 R2)を剥離し、除 去する。
[0047] 次の工程では（図 4 (d)参照）、ウエットエッチングにより、露出しているめつきベース 膜 (金属薄膜 15)を除去する。すなわち、 Cuを溶かすエッチング液で金属薄膜 15の 上層部分の Cu層を除去し、次に Cr又は Tiを溶かすエッチング液で下層部分の密着 金属層（Cr層又は Ti層）を除去する。これによつて、図示のように絶縁膜 (ポリイミド樹 脂層） 14が露出する。この後、所定の表面洗浄等を行う。
[0048] なお、 Cuを溶かすエッチング液を用いた時、再配線層 16を構成する Cuも除去され て再配線パターンが断線するように見えるが、実際にはかかる不都合は生じない。そ の理由は、上述したように金属薄膜 15の上層部分は Cuのスパッタリングにより形成さ れるためその膜厚はミクロンオーダー以下（0. 5 x m程度）であるのに対し、再配線 層 16は電解 Cuめっきにより形成されるためその膜厚は少なくとも 10 x m程度である ので、金属薄膜 15の Cuは完全に除去されても、再配線層 16 (Cu)についてはその 表層部分のみが除去される程度であり、再配線パターンが断線することはないからで ある。
[0049] 次の工程では（図 5 (a)参照）、万一のウェハ割れに対処するために、ウェハ 30の 裏面に補強用及び樹脂封止工程以降のウェハ反りの矯正用の絶縁樹脂層 21を形 成する。この絶縁樹脂層 21の材料としては、例えば、熱硬化性のエポキシ樹脂ゃポ リイミド樹脂、ノボラック樹脂やソルダレジスト等が用いられる。これらの樹脂等をコー ティングし、硬化させることで絶縁樹脂層 21が形成される。あるいは、これらの樹脂等 を用いる代わりに、フィルム状の絶縁性シート部材を貼着してもょレ、。
[0050] 次の工程では（図 5 (b)参照）、ウェハ 30の Cuポスト 17が形成されている側の面全 体を覆うように（但し、 Cuポスト 17 (バリヤメタル層 18)の頂上部を露出させて)封止榭 脂で封止する（封止樹脂層 19の形成)。これは、例えば以下のようにして行うことがで きる。
[0051] 先ず、上型と下型に分かれた封止金型を用意し、これを所定温度（175°C程度）に 加熱する。次に、上型に樹脂フィルムを吸着させ、下型の凹部内にウェハ 30を装着 し、更にこの上に封止樹脂として密着力の高いタブレット状の熱硬化性樹脂（例えば 、エポキシ樹脂）を載せる。そして、封止金型の熱とプレスによる圧力で熱硬化性樹 脂を溶融してゥ
ェハ全面に広げ（3分程度）、この後、金型からウェハ 30を取り出す。そして、熱硬化 性樹脂を硬化させる処理 (キュア）を行う（1時間一 12時間程度の範囲内）。ウェハ 30 は樹脂フィルムと一体になつているので、この樹脂フィルムをウェハ 30力 引き剥が す。これによつて、図示のように表面が封止樹脂層 19で覆われ、かつ、 Cuポスト 17 ( バリヤメタル層 18)の頂上部が露出したウェハ 30が作製される。
[0052] 次の工程では（図 5 (c)参照）、露出した Cuポスト 17 (バリヤメタル層 18)の頂上部 に、表面処理剤としてのフラックスを塗布した後、外部接続端子として用いられるはん だを印刷法あるいはボール搭載法により形成し、 240°C 260°C程度の温度でリフ ローして固定する（はんだバンプ 20の接合)。その後、表面を洗浄してフラックスを除 去する。
[0053] 最後の工程では（図 5 (d)参照）、前の工程ではんだバンプ 20が接合されたウェハ
30 (絶縁膜 14、封止樹脂層 19、絶縁樹脂層 21を含む）を、ダイシング用の支持部材 (図示せず）上に搭載した後、ダイサ一等（図示の例ではダイサ一のブレード BL)に より切断して個々の半導体チップ (デバイス）に分割する。これによつて、本実施形態 に係る CSP構造の半導体装置 10 (図 1)が作製されたことになる。
[0054] 以上説明したように、本実施形態に係る CSP構造の半導体装置 10の製造方法に よれば、ウェハレベルパッケージの製造工程において比較的後の段階（Cuポスト 17 及びバリヤメタル層 18を形成した直後の段階）でウェハ 30の裏面研削を行うようにし ており（図 4 (b)参照）、 Cuポスト 17及びバリヤメタル層 18を形成する工程までは（図 2 (a)—図 4 (a)参照）ウェハ 30が厚レ、状態（この場合、 725 μ m程度の厚ウェハ状態 )で処理を行うことができるので、ウェハレベルパッケージの薄型化を実現するにあた り、従来技術に見られたような「ウェハ割れ」の発生を防止することができる。
[0055] また、ウェハ 30の裏面研削を行う直前の時点で（図 4 (a)参照）、ウェハ表面（パタ ーンが形成されている側の面）は、 Cuポスト 17 (バリヤメタル層 18)の表面とドライフィ ルム（レジスト層 R2)の表面によってほぼ平坦な状態となっているので、ウェハ裏面 研削に際し、従来のプロセスにおいて用いられていたような厚膜タイプの高価な BG 用テープを貼り付ける必要が無くなる。その結果、専用のラミネータ及び専用のリム ーバ（剥離用テープを含む)も一切不要となる。これによつて、製造コストを削減する ことが可能となる。 [0056] 上述した実施形態では、電解めつきによる Cuポスト 17及びバリヤメタル層 18の形 成後（ドライフィルム R2を剥離する前）にウェハ 30の裏面研削を行うようにしているが (図 4 (b)参照）、裏面研削を行うタイミングはこの時点に限定されないことはもちろん である。本発明の要旨力もも明ら力、なように、要は、ウェハ 30の裏面研削を行う直前 に表面がほぼ平坦な状態となっている段階であって、ウェハレベルパッケージの製 造工程において出来るだけ後の段階であれば十分である。これを考慮し、例えば、 再配線層 16の形成後（フォトレジスト R1の剥離前）の段階（図 3 (a)参照）でウェハ 30 の裏面研削を行うようにしてもよい。
[0057] また、上述した実施形態では、図 2 (a)の工程においてウェハの一方の面に保護膜 としてのパッシベーシヨン膜 13を設けている力 場合によってはこのパッシベーシヨン 膜 13を設けずに、その後の工程（図 2 (b)の工程)で形成される絶縁膜 (ポリイミド樹 脂層） 14にパッシベーシヨン膜の機能を兼用させてもよい。あるいはその逆に、絶縁 膜 14を設けずに、パッシベーシヨン膜 13のみでもよい。
[0058] また、上述した実施形態では、図 2 (b)の工程においてウェハ 30の表面に形成する 絶縁膜 14として感光性のポリイミド樹脂を用いた場合について説明したが、かかる絶 縁膜の材料は感光性樹脂に限定されないことはもちろんであり、例えば非感光性の ポリイミド樹脂やエポキシ樹脂等の樹脂を使用してもよい。
[0059] また、上述した実施形態では、図 5 (a)の工程において万一のウェハ割れに対処す るためにウェハ裏面に補強用及びウェハ反り矯正用の絶縁樹脂層 21を形成してレヽ る力 この絶縁樹脂層 21は必ずしも形成する必要はなぐ場合によってはこの工程を 省略してもよい。
[0060] (第 2の実施形態）
図 6は本発明の第 2の実施形態に係る CSP構造の半導体装置の断面構造を模式 的に示したものである。
[0061] 図示のように第 2の実施形態に係る半導体装置 10aは、上述した第 1の実施形態に 係る半導体装置 10 (図 1)と比べて、シリコン基板 11aの裏面が露出している点で相 違する。上述したように第 1の実施形態では、ウェハレベルパッケージの製造工程の 途中で万一のウェハ割れに対処するためにウェハ裏面に形成した補強用の絶縁樹 脂層 21をそのまま最後まで残し（図 5参照）、半導体装置 10としているのに対し、この 第 2の実施形態では、第 1の実施形態と同様に製造工程の途中でウェハ割れ対策と してウェハ裏面にフィルム層を形成する力 S、このフィルム層は、後述するように製造ェ 程の最終段階でウェハ裏面（シリコン基板 11aの裏面）から剥離除去される。その結 果、図 6に示すようにシリコン基板 11aの裏面が露出する。本実施形態に係る半導体 装置 10aの他の構成については、基本的に第 1の実施形態に係る構成（図 1)と同じ であるので、その説明は省略する。
[0062] 製造工程の途中でウェハ裏面に形成されるフィルム層は、ウェハ割れを防止する ための補強用としての機能に加え、封止樹脂の熱硬化等の熱処理を行ったときにゥ ェハの反りが発生しないようにする機能（ウェハの反りを矯正する機能)も有している 。このフィルム層の材料や厚さ、形態などについては、後述する製造方法の中で適宜 説明する。
[0063] 以下、本実施形態に係る CSP構造の半導体装置 10aについて、その製造工程を 順に示す図 7—図 9を参照しながら説明する。なお、各図に示す断面構造は、図 6に 示した断面構造の一部分 (左側の一部分)を拡大して示したものである。
[0064] 先ず、図 2 (a)—図 4 (a)の工程で行った処理と同様にして、表面がパッシベーショ ン膜 13で覆われ、かつ電極パッド 12が露出したウェハ 30aを作製し、ノ ッシベーショ ン膜 13上に絶縁膜 (ポリイミド樹脂層） 14を形成し、電極パッド 12及び絶縁膜 14上 に金属薄膜 15を形成し、この金属薄膜 15を給電層としてその表面に Cuの再配線層 16を形成し、パターニングされたドライフィルム（レジスト層 R2)をマスクにして再配線 層 16の端子形成部分に Cuのポスト（メタルポスト） 17及びバリヤメタル層 18を形成す る。
[0065] 次の工程では（図 7 (a)参照）、図 4 (b)の工程で行った処理と同様にして、研削装 置によりウェハ裏面を研削し、ウェハ 30aの厚さを所定の厚さ（例えば、 200 z m程度 )に薄くする。
[0066] 次の工程では（図 7 (b)参照）、薄化されたウェハ 30aの裏面に対し、 CO レーザに よるマーキングを行う。すなわち、各デバイス毎に、それぞれ製造番号や顧客の会社 名などの情報を書き込む。 [0067] 次の工程では（図 7 (c)参照）、ウェハ割れとウェハの反りに対処するために、ゥェ ハ 30aの裏面に所定の厚さ（例えば、 70— 290 μ m程度）を有するフィルム層 22を 形成する。本実施形態では、このフィルム層 22として、耐熱性 (最大 240°C程度）を 有し、かつ耐薬品性を有するテープ (以下、便宜上「耐熱性テープ」という。）を用い ている。好適には、ダイ 'アタッチ'フィルム（DAF)プロセス用の高耐熱性を有する P ET (ポリエステル系）を基材としたテープが用いられる。この耐熱性テープ 22は、 PE Tフィルム等の基材上に接着剤等が塗布された多層構造を有しており、この接着剤 層を介してウェハ 30aの裏面に貼り付けられる。
[0068] 本実施形態では、この耐熱性テープ 22として、紫外線（UV)の照射に感応して硬 化する性質を有するもの（つまり、 UV照射により剥離するタイプのもの）を用いている 。また、この耐熱性テープ 22が「耐薬品性」を必要とする理由は、後の工程でドライフ イルム（レジスト層 R2)の剥離用としてアルカリ性の薬液を用いる必要があり、さらに、 露出しているめつきベース膜 (金属薄膜 15)を除去するために酸性もしくはアルカリ 性のエッチング液を用いる必要があり、これらの薬液に耐える必要があるからである。
[0069] 次の工程では（図 8 (a)参照）、図 4 (c)及び（d)の工程で行った処理と同様にして、 ドライフィルム（レジスト層 R2)を剥離し、露出しているめつきベース膜 (金属薄膜 15) を除去する。
[0070] 次の工程では（図 8 (b)参照）、ウェハ 30aの裏面に貼り付けられた耐熱性テープ 2 2に紫外線 (UV)を照射する。この UVの照射量は、耐熱性テープ 22を構成する接 着剤層をある程度硬化させるに十分な照射量であって、それほど過大でない照射量 に設定される。この段階で UV照射を行う理由については、後で説明する。
[0071] 次の工程では（図 8 (c)参照）、図 5 (b)の工程で行った処理と同様にして、ウェハ 3 Oaの Cuポスト 17が形成されている側の面全体を覆うように（但し、 Cuポスト 17 (バリ ヤメタル層 18)の頂上部を露出させて)封止樹脂で封止する。
[0072] 次の工程では（図 8 (d)参照）、図 5 (c)の工程で行った処理と同様にして、外部接 続端子（はんだバンプ 20)を接合する。
[0073] 次の工程では（図 9 (a)参照）、はんだバンプ 20が接合された半導体ウェハ 30aを、 ダイシング用フレーム 40に支持されたダイシング用テープ 41上に、半導体ウェハ 30 aの耐熱性テープ 22が貼り付けられている側の面を接着させて搭載する。さらに、ダ ィサ一等（図示の例ではダイサ一のブレード BL)により、各デバイスの領域を画定す る線に沿って半導体ウェハ 30aを切断する。このとき、図中破線で示すように、耐熱 性テープ 22の途中の段階まで切り込みを入れるようにする。これによつて、半導体ゥ ェハ 30aは、耐熱性テープ 22が貼り付けられた状態で個々の半導体チップ (デバイ ス）に分割されたことになる。
[0074] 最後の工程では（図 9 (b)参照）、前の工程で切断分割された各半導体チップ (デ バイス） 10aをピックアップする。このとき、半導体ウェハ 30aの裏面に貼り付けられて いた耐熱性テープ 22は、ダイシング用テープ 41上に接着されたまま、ウェハ裏面か ら完全に剥離される。これは、耐熱性テープ 22に予め UV照射（図 8 (b) )を行ってい るからである。
[0075] すなわち、耐熱性テープ 22は、上述したように基材 (PETフィルム）上に接着剤等 が塗布された多層構造を有しており、最終的にピックアップ処理を行った時に、この 接着剤層が基材に完全に付着した状態でウェハ裏面から剥がれれば問題はないが 、 UV照射を
行う前にキュア（図 8 (c) )ゃリフロー（図 8 (d) )などの熱処理を行うと接着剤層が変質 するため、ピックアップ時に接着剤層の一部がウェハ裏面にこびり付いた状態となり、 耐熱性テープ 22をきれいに剥がすことができない。よって、本実施形態のように熱処 理を行う前の段階で UV照射を行い、この接着剤層をある程度硬化させた状態にし ておくことで、最後にピックアップ処理を行った時に、この接着剤層を基材に完全に 付着させた状態で耐熱性テープ 22をウェハ裏面からきれいに剥離することが可能と なる。但し、 UVの照射量が過大になると、ピックアップ処理に至る途中の段階で何ら 力、の衝撃等によりその段階で耐熱性テープ 22が剥がれてしまう可能性もあるため、 上述したように UVの照射量は適量に設定する必要がある。
[0076] 以上説明したように、第 2の実施形態に係る CSP構造の半導体装置 10aの製造方 法によれば、上述した第 1の実施形態の場合と同様にウェハレベルパッケージの製 造工程において比較的後の段階 (Cuポスト 17及びバリヤメタル層 18を形成した直後 の段階）でウェハ 30aの裏面研削を行うようにしており（図 7 (a)参照）、さらに、ウェハ 裏面研削処理を行った後、ドライフィルム（レジスト層 R2)の剥離とめっきベース膜 (金 属薄膜 15)のエッチング除去を行う前に、ウェハ 30aの裏面に所定の厚さを有する耐 熱性テープ 22を貼り付けているので（図 7 (c)参照）、この工程以降、この耐熱性テー プ 22は、ウェハ割れに対する補強用のフィルム層として機能する。
[0077] つまり、この第 2の実施形態によれば、図 7 (b)の工程（C〇 レーザによるマーキン グ）を除いて全工程を厚ウェハ状態で流動させることができるので、上述した第 1の実 施形態の場合と比べると、ウェハ割れの危険性をより一層低減することができる。
[0078] また、ウェハ 30aの裏面に貼り付けられた耐熱性テープ 22は、その後の段階で樹 脂封止及び熱硬化（キュア）等の熱処理を行ったときにウェハ 30aの反りが発生しな レ、ように平坦に保持すると共に、最後のピックアップ処理を行う段階で（図 9 (b) )ゥェ ハ裏面から完全に剥離することができる。つまり、反り矯正用としてウェハ裏面に貼り 付けた耐熱性テープ 22を最終的に除去できるため、従来のように永久膜として残す 必要性が無くなる。その結果、各種信頼性試験 (ウェハとの密着信頼性試験など)を 行う必要も無くなり、永久膜 (フィルム層）とチップ裏面との間で剥離が生じるといった 問題も発生しない。
[0079] 上述した第 2の実施形態では、耐熱性テープ 22の形態として、 UVを当ててから剥 離するタイプのもの（レ、わゆる「UV剥離タイプ」のもの）を用いた場合を例にとって説 明した力 S、使用する耐熱性テープの形態はこれに限定されないことはもちろんである 。例えば、 UVを当てずに加温して剥離するタイプのもの（いわゆる「熱剥離タイプ」の もの）を用いてもよレ、。これは、 UV剥離タイプのものと比べるとコストが安いというメリッ トカ Sある。
[0080] 熱剥離タイプのテープは、例えば 50— 60°C程度の熱をカ卩えることでその粘着力が 低下し、更に引き剥がす力を加えることで剥離され得る。ここで留意すべき点は、単 に熱をカ卩えただけでは剥離できなレ、点である。すなわち、熱剥離タイプのテープを貼 り付けた後の段階で、さらに高レ、 175°C程度の温度でキュア（図 8 (c) )を行レ、、さらに 240°C— 260°C程度の温度でリフロー（図 8 (d) )を行うことになる力 この段階で温度 条件のみに依存して剥がれることはなぐ最後のピックアップ処理を行う段階（図 9 (b) )で、ウェハに貼り付けられた当該テープ (熱剥離タイプのテープ）を所定の温度（50 一 60°C程度）に加熱すると共に、各デバイスを当該テープから引き剥がす力を加え ることで、当該テープをウェハ裏面から剥離することができる。このため、ピックアップ 処理の段階でその所定の温度に加熱するための加温機構を必要とする。
[0081] (第 3の実施形態）
前述したように、薄ウェハ状態での処理に起因するウェハ割れを回避するためには 出来るだけ後の段階でウェハ裏面研削処理を行うのが望ましいが、例えば、樹脂封 止後にウェハ裏面研削処理を行った場合、従来技術の課題に関連して説明したよう にモールド樹脂のはみ出しに起因するウェハ割れが発生するおそれがある。図 10及 び図 11は、力かる不都合を解消するための方法を示したものである。
[0082] 図 10は本発明の第 3の実施形態に係る半導体装置の製造工程の一部を示したも のであり、図 11は図 10 (b)の工程で行うウェハエッジ部の加工処理を説明するため の図である。
[0083] 図 10に示す各工程の処理に先立ち、先ず、図 2 (a)—図 5 (a)の工程で行った処理 と同様の処理を行う。但し、ウェハ裏面研削処理（図 4 (b) )と、絶縁樹脂層 21の形成 処理（図 5 (a) )は除く。そして、図 10 (a)の工程では、図 5 (b)の工程で行った処理と 同様にして、ウェハ 30の Cuポスト 17が形成されている側の面全体を覆うように（但し 、 Cuポスト 17 (バリヤメタル層 18)の頂上部を露出させて)封止樹脂で封止する。この とき、図示のように樹脂（19)がウェハ 30の外周部に拡散し、この拡散した樹脂がゥ ェハエッジ部にはみ出してウェハ裏面に廻り込む。この状態でウェハ裏面研削処理 を行うと、前述したようにウェハ割れが発生するおそれがある。
[0084] そこで、次の工程では（図 10 (b)参照）、ダイサー（ブレード BL)を利用した丸切り 加工（「円形ダイシング法」ともいう。）により、ウェハエッジ部にはみ出した不要な樹脂 をカット（除去）する。具体的には、図 11に示すように、先ず、ウェハ 30の中心から、 所定の半径部分だけオフセットした位置にブレード BLを下ろし（同図（a)参照）、ブレ ード BLの高さを固定したまま、ウェハ 30を吸着したチャックテーブル（図示せず）を 回転させることで（同図（b)参照）、ウェハ 30の当該位置の部分を切断することができ る。これによつて、ウェハエッジ部の不要な樹脂層 19が除去される。
[0085] このようにしてウェハエッジ部にはみ出した不要な樹脂層 19を除去した後、次のェ 程では（図 10 (c)参照）、図 4 (b)の工程で行った処理と同様にして、研削装置により ウェハ裏面を研削し、ウェハ 30を所定の厚さに薄くする。この後、特に図示はしてい ないが、露出した Cuポスト 17 (バリヤメタル層 18)の頂上部にはんだバンプ 20を接合 し、ウェハ 30 (絶縁膜 14、封止樹脂層 19を含む）をダイシングして個々の半導体チッ プ (デバイス）に分割する。
[0086] このように第 3の実施形態に係る半導体装置の製造方法によれば、ウェハレベルパ ッケージの製造工程の最終段階に近い段階で樹脂封止を行ったときに、ウェハエツ ジ部にはみ出した不要な樹脂層 19を除去した後でウェハ裏面研削処理を行うように しているので、従来技術に見られたような樹脂のはみ出しに起因するウェハ割れをひ き起こすことなぐこれまで達成できなかった樹脂封止工程以降のウェハ裏面研削処 理を実現することができる。その結果、ほぼ全工程を厚ウェハ状態で流動させること ができるので、第 1の実施形態のように製造工程の途中の段階まで厚ウェハ状態で 流動させる場合と比べると、ウェハ割れの危険性をより一層低減することが可能となる
[0087] 上述した第 3の実施形態では、ウェハ裏面研削処理に先立ち、樹脂封止を行った ときに発生するウェハエッジ部での樹脂のはみ出しの問題を解消する方法として、は み出した不要な樹脂層 19をカット（除去)する方法を例にとって説明したが、ウェハェ ッジ部での樹脂のはみ出しの問題を解消する方法はこれに限定されないことはもち ろんである。例えば、樹脂封止時にウェハの外周部に拡散した樹脂がウェハエッジ 部に留まり、ウェハ裏面に廻り込むのを防ぐような方法を採ってもよい。図 12はその 場合の方法を例示したもの
である。
[0088] 図 12に示す方法では、図示の工程の処理に先立ち、先ず、図 2 (a) 図 5 (a)のェ 程で行った処理と同様の処理を行う。但し、ウェハ裏面研削処理（図 4 (b) )と、絶縁 樹脂層 21の形成処理（図 5 (a) )は除く。そして、図 12 (a)の工程では、ウェハ 30の C uポスト 17 (バリヤメタル層 18)が形成されている側の面に、ウェハエッジ部に沿ってリ ング状に U字溝 Gを形成する。この U字溝 Gは、図 11に例示したような円形ダイシン グ法に、ダイサ一のブレード BLの形状を活力 て行うプロファイル力卩ェを併用するこ とで、形成することができる。図示の例では U字溝 Gとなっているが、形成する溝の断 面形状は「U字状」に限定されないことはもちろんであり、例えば、 V字状、矩形状、 その他の形状であってもよい。
[0089] このようにしてウェハエッジ部に U字溝 Gを形成した後、次の工程では（図 12 (b)参 照）、図 5 (b)の工程で行った処理と同様にして、ウェハ 30の Cuポスト 17が形成され てレ、る側の面全体を覆うように（但し、 Cuポスト 17 (バリヤメタル層 18)の頂上部を露 出させて)封止樹脂 19で封止する。このとき、図示のようにウェハ 30の外周部に拡散 した樹脂 19は、ウェハエッジ部に形成された U字溝 Gに落とし込まれる。この後、特 に図示はしていなレ、が、研削装置によりウェハ裏面を研削してウェハ 30を所定の厚 さに薄くし、露出した Cuポスト 17 (バリヤメタル層 18)の頂上部にはんだバンプ 20を 接合した後、ウェハ 30 (絶縁膜 14、封止樹脂層 19を含む）をダイシングして個々の 半導体チップ (デバイス）に分割する。
[0090] このように図 12に示す実施形態によれば、樹脂封止時にウェハ 30の外周部に拡 散した樹脂 19をウェハエッジ部の U字溝 Gに落とし込むようにしているので、ウェハ 裏面への樹脂のはみ出しを抑制することができる。その結果、上述した第 3の実施形 態の場合と同様に、従来技術に見られたような樹脂のはみ出しに起因するウェハ割 れをひき起こすことなぐこれまで達成できなかった樹脂封止工程以降のウェハ裏面 研削処理を実現することができ、ほぼ全工程を厚ウェハ状態で流動させることができ る。これによつて、ウェハ割れの危険性をより一層低減することが可能となる。

Claims

請求の範囲
[1] 半導体ウェハの複数のデバイスが作り込まれている側の表面に、各デバイスの電 極パッドが露出する開口部を有するように絶縁膜を形成する工程と、
該絶縁膜上に、前記電極パッドが露出する開口部を覆うように所要の形状にパター ニングされた導体層を形成する工程と、
該導体層上に、該導体層の端子形成部分が露出する開口部を有するようにレジス ト層を形成する工程と、
該レジスト層をマスクにして前記導体層の端子形成部分にメタルポストを形成する 工程と、
前記半導体ウェハの前記メタルポストが形成されている側と反対側の面を研削して 、所定の厚さになるまで薄化する工程と、
前記レジスト層を除去した後、前記メタルポストの頂上部を露出させて封止樹脂で ウェハ表面を封止する工程と、
前記メタルポストの頂上部に金属バンプを接合する工程と、
該金属バンプが接合された半導体ウェハを前記各デバイス単位に分割する工程と を含むことを特徴とする半導体装置の製造方法。
[2] 半導体ウェハの複数のデバイスが作り込まれている側の表面に、各デバイスの電 極パッドが露出する開口部を有するように絶縁膜を形成する工程と、
該絶縁膜上に、前記電極パッドが露出する開口部を覆うように全面に金属薄膜を 形成する工程と、
該金属薄膜上に、所要の形状にパターニングされたレジスト層を形成する工程と、 該レジスト層をマスクにして前記金属薄膜上に再配線層を形成する工程と、 前記半導体ウェハの前記再配線層が形成されている側と反対側の面を研削して、 所定の厚さになるまで薄化する工程と、
前記レジスト層を除去した後、前記再配線層の端子形成部分にメタルポストを形成 する工程と、
ウェハ表面に露出してレ、る金属薄膜を除去する工程と、
前記メタルポストの頂上部を露出させて封止樹脂でウェハ表面を封止する工程と、 前記メタルポストの頂上部に金属バンプを接合する工程と、
該金属バンプが接合された半導体ウェハを前記各デバイス単位に分割する工程と を含むことを特徴とする半導体装置の製造方法。
[3] 前記封止樹脂でウェハ表面を封止する工程の直前に、前記半導体ウェハの薄化さ れた表面に絶縁樹脂層を形成する工程を含むことを特徴とする請求項 1又は 2に記 載の半導体装置の製造方法。
[4] 半導体ウェハの複数のデバイスが作り込まれている側の表面に、各デバイスの電 極パッドが露出する開口部を有するように絶縁膜を形成する工程と、
該絶縁膜上に、前記電極パッドが露出する開口部を覆うように所要の形状にパター ニングされた導体層を形成する工程と、
該導体層上に、該導体層の端子形成部分が露出する開口部を有するようにレジス ト層を形成する工程と、
該レジスト層をマスクにして前記導体層の端子形成部分にメタルポストを形成する 工程と、
前記半導体ウェハの前記メタルポストが形成されている側と反対側の面を研削して 、所定の厚さになるまで薄化する工程と、
前記半導体ウェハの薄化された表面に耐熱性を有するフィルム層を形成する工程 と、
前記レジスト層を除去した後、前記メタルポストの頂上部を露出させて封止樹脂で ウェハ表面を封止する工程と、
前記メタルポストの頂上部に金属バンプを接合する工程と、
該金属バンプが接合された半導体ウェハを、該半導体ウェハの前記フィルム層が 形成されている側の面を支持部材上に接着させて搭載した後、前記各デバイスの領 域を画定する線に沿って当該半導体ウェハを切断する工程と、
前記フィルム層を前記支持部材上に接着させたまま前記各デバイスをピックアップ する工程とを含むことを特徴とする半導体装置の製造方法。
[5] 前記フィルム層を形成する工程において、該フィルム層として、紫外線の照射に感 応して硬化する性質を有する耐熱性テープを用い、 前記レジスト層を除去した後、前記封止樹脂でウェハ表面を封止する前に、前記耐 熱性テープに所定の照射量で紫外線を照射する工程を含むことを特徴とする請求 項 4に記載の半導体装置の製造方法。
[6] 前記フィルム層を形成する工程において、該フィルム層として、加温されたときに粘 着力が低下する性質を有する耐熱性テープを用い、
前記各デバイスをピックアップする工程にぉレ、て、前記耐熱性テープを所定の温度 に加熱すると共に、各デバイスを当該耐熱性テープ力も引き剥がす力をカ卩えることを 特徴とする請求項 4に記載の半導体装置の製造方法。
[7] 半導体ウェハの複数のデバイスが作り込まれている側の表面に、各デバイスの電 極パッドが露出する開口部を有するように絶縁膜を形成する工程と、
該絶縁膜上に、前記電極パッドが露出する開口部を覆うように所要の形状にパター ニングされた導体層を形成する工程と、
該導体層上に、該導体層の端子形成部分が露出する開口部を有するようにレジス ト層を形成する工程と、
該レジスト層をマスクにして前記導体層の端子形成部分にメタルポストを形成する 工程と、
前記レジスト層を除去した後、前記メタルポストの頂上部を露出させて封止樹脂で ウェハ表面を封止する工程と、
該封止樹脂でウェハ表面を封止したときにウェハエッジ部にはみ出した不要な封 止樹脂を除去する工程と、
前記半導体ウェハの前記メタルポストが形成されている側と反対側の面を研削して
、所定の厚さになるまで薄化する工程と、
前記メタルポストの頂上部に金属バンプを接合する工程と、
該金属バンプが接合された半導体ウェハを前記各デバイス単位に分割する工程と を含むことを特徴とする半導体装置の製造方法。
[8] 半導体ウェハの複数のデバイスが作り込まれている側の表面に、各デバイスの電 極パッドが露出する開口部を有するように絶縁膜を形成する工程と、
該絶縁膜上に、前記電極パッドが露出する開口部を覆うように所要の形状にパター ニングされた導体層を形成する工程と、
該導体層上に、該導体層の端子形成部分が露出する開口部を有するようにレジス ト層を形成する工程と、
該レジスト層をマスクにして前記導体層の端子形成部分にメタルポストを形成する 工程と、
前記レジスト層を除去した後、前記半導体ウェハの前記メタルポストが形成されて いる側の面に、ウェハエッジ部に沿ってリング状に溝を形成する工程と、
前記メタルポストの頂上部を露出させて封止樹脂でウェハ表面を封止する工程と、 前記半導体ウェハの前記メタルポストが形成されている側と反対側の面を研削して
、所定の厚さになるまで薄化する工程と、
前記メタルポストの頂上部に金属バンプを接合する工程と、
該金属バンプが接合された半導体ウェハを前記各デバイス単位に分割する工程と を含むことを特徴とする半導体装置の製造方法。
[9] 前記メタルポストを形成する工程において、該メタルポストを形成した後、更に該メタ ルポストの頂上部にノくリヤメタル層を形成することを特徴とする請求項 1から 8のいず れか一項に記載の半導体装置の製造方法。
[10] 前記絶縁膜を形成する工程において、前記開口部をフォトリソグラフィにより形成す ることを特徴とする請求項 1から 8のいずれか一項に記載の半導体装置の製造方法。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100395886C (zh) * 2004-07-16 2008-06-18 新光电气工业株式会社 半导体器件的制造方法
WO2006054606A1 (ja) * 2004-11-16 2006-05-26 Rohm Co., Ltd. 半導体装置および半導体装置の製造方法
KR100698098B1 (ko) * 2005-09-13 2007-03-23 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
CN101278394B (zh) * 2005-10-03 2010-05-19 罗姆股份有限公司 半导体装置
JP4895594B2 (ja) * 2005-12-08 2012-03-14 株式会社ディスコ 基板の切削加工方法
JP5054954B2 (ja) * 2006-09-22 2012-10-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102007023666A1 (de) * 2006-12-01 2008-06-05 Infineon Technologies Ag Halbleiterbaustein und Verfahren zur Herstellung eines Halbleiterbausteins
US7851333B2 (en) * 2007-03-15 2010-12-14 Infineon Technologies Ag Apparatus comprising a device and method for producing it
JP5337404B2 (ja) * 2008-05-21 2013-11-06 ローム株式会社 半導体装置および半導体装置の製造方法
US7928534B2 (en) 2008-10-09 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad connection to redistribution lines having tapered profiles
US8736050B2 (en) * 2009-09-03 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Front side copper post joint structure for temporary bond in TSV application
US8531015B2 (en) * 2009-03-26 2013-09-10 Stats Chippac, Ltd. Semiconductor device and method of forming a thin wafer without a carrier
US8759949B2 (en) * 2009-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside structures having copper pillars
CN102280433B (zh) * 2011-08-19 2013-04-17 苏州晶方半导体科技股份有限公司 晶圆级芯片尺寸封装结构及其封装方法
CN103035520A (zh) * 2012-08-13 2013-04-10 上海华虹Nec电子有限公司 Igbt器件的制作方法
JP6054234B2 (ja) * 2013-04-22 2016-12-27 株式会社ディスコ ウエーハの加工方法
US20150371956A1 (en) * 2014-06-19 2015-12-24 Globalfoundries Inc. Crackstops for bulk semiconductor wafers
KR101959488B1 (ko) * 2015-09-08 2019-03-18 주식회사 엘지화학 광학 소자의 제조 방법
US9711367B1 (en) * 2016-06-01 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor method with wafer edge modification
US9768072B1 (en) * 2016-06-30 2017-09-19 International Business Machines Corporation Fabrication of a vertical fin field effect transistor with reduced dimensional variations
CN106376180A (zh) * 2016-08-16 2017-02-01 上海交通大学 基于金属牺牲层工艺的弹性电路制备方法
JP6843570B2 (ja) * 2016-09-28 2021-03-17 キヤノン株式会社 半導体装置の製造方法
KR102634946B1 (ko) * 2016-11-14 2024-02-07 삼성전자주식회사 반도체 칩
JP6770443B2 (ja) * 2017-01-10 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体ウェハ
CN111279496A (zh) * 2017-08-04 2020-06-12 欧司朗光电半导体有限公司 用于制造光电子半导体器件的方法
US20210375816A1 (en) * 2020-06-02 2021-12-02 Texas Instruments Incorporated Ic device with chip to package interconnects from a copper metal interconnect level

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068401A (ja) * 1998-08-18 2000-03-03 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2000228412A (ja) * 1999-02-05 2000-08-15 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001168231A (ja) * 1999-12-13 2001-06-22 Matsushita Electronics Industry Corp 半導体装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6479900B1 (en) * 1998-12-22 2002-11-12 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US6329288B1 (en) * 1999-01-25 2001-12-11 Sanyo Eelctric Co., Ltd. Semiconductor device and manufacturing method thereof
JP3346320B2 (ja) * 1999-02-03 2002-11-18 カシオ計算機株式会社 半導体装置及びその製造方法
JP3548061B2 (ja) * 1999-10-13 2004-07-28 三洋電機株式会社 半導体装置の製造方法
JP3455762B2 (ja) * 1999-11-11 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
JP3906962B2 (ja) * 2000-08-31 2007-04-18 リンテック株式会社 半導体装置の製造方法
JP3459234B2 (ja) * 2001-02-01 2003-10-20 カシオ計算機株式会社 半導体装置およびその製造方法
JP2002270720A (ja) * 2001-03-09 2002-09-20 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6818475B2 (en) * 2001-10-22 2004-11-16 Wen-Kun Yang Wafer level package and the process of the same
JP3831287B2 (ja) * 2002-04-08 2006-10-11 株式会社日立製作所 半導体装置の製造方法
JP3929966B2 (ja) * 2003-11-25 2007-06-13 新光電気工業株式会社 半導体装置及びその製造方法
CN100395886C (zh) * 2004-07-16 2008-06-18 新光电气工业株式会社 半导体器件的制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068401A (ja) * 1998-08-18 2000-03-03 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2000228412A (ja) * 1999-02-05 2000-08-15 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001168231A (ja) * 1999-12-13 2001-06-22 Matsushita Electronics Industry Corp 半導体装置およびその製造方法

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