CN100395886C - 半导体器件的制造方法 - Google Patents

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Abstract

在半导体晶片(30)的形成有多个器件的一侧的表面上，形成绝缘膜(13、14)，然后形成覆盖露出各器件的电极极板(12)的开口部的导体层(15、16)，再形成具有露出该导体层的端子形成部分的开口部的抗蚀层(R2)，以该抗蚀层(R2)为掩模，在导体层(16)的端子形成部分形成金属接线柱(17)，然后对半导体晶片(30)的背面进行研磨、直到变薄至预定厚度。然后，除去抗蚀层(R2)，再除去导体层的多余的一部分(15)，使所述金属接线柱(17)的顶部露出、并利用密封树脂进行密封，在金属接线柱(17)的顶部接合金属凸块，以各器件为单位对半导体晶片进行分割。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体器件的制造方法，尤其涉及在形成有多个器件的晶圆级封装中，包括用于实现晶片的薄型化的背面研磨处理的半导体器件制造方法。
而且，下面所述的“半导体器件”，只要没有进行特别的定义，除了指从晶片上切断分割下来的各个半导体芯片(器件)，还指形成在晶片上的处于还未被切断分割的状态下的各个半导体元件(器件)。
背景技术
近年来，伴随着电子设备和装置的小型化的要求，正在努力实现其中使用的半导体器件的小型化和高密度化。为此，开发并制造了通过使半导体器件的形状充分接近各个半导体元件(半导体芯片)的形状而实现了小型化的芯片尺寸封装(CSP)结构的半导体器件。
在典型的CSP结构的半导体器件中，在半导体晶片的形成有器件的一侧的表面上形成有作为保护膜的钝化膜(绝缘膜)，在该绝缘膜上，形成有用于通过该绝缘膜的需要部位上形成的通孔将各器件的配线层(电极极板)连接到封装外部的再配线层(再配线图案)，还在该再配线层的端子形成部分设置有金属接线柱，利用密封树脂密封形成有该金属接线柱的一侧的整个面(但是金属接线柱的顶部露出)，并且在金属接线柱的顶部接合有作为外部连接端子的金属凸块(bump)。
作为今后的动向，关于作为所述CSP结构的半导体器件的用途的闪存和DRAM等各种设备，对处于被分割为单个半导体芯片之前的阶段的晶圆级封装的薄型化要求正在提高。并且，为了实现薄型化一般进行研磨晶片的背面的处理。
在以往的晶圆级封装的制造工艺中，研磨晶片背面的处理在最初的阶段进行。即，在半导体晶片上形成多个器件后的阶段(在晶片表面上形成钝化膜(绝缘膜)之前的阶段)，通过作为常用方法的利用晶片背面研磨装置进行的背面研磨(back grinding(BG))处理使晶片变薄，然后再执行其后的工序。
在与晶片背面研磨处理相关的工序中，在进行背面研磨时，粘贴用于保护图案表面的带子(下面，为了方便将其称为“BG用带子”)。此时，需要用于粘贴该BG用带子的专用层合机和用于在进行晶片背面研磨后剥离该BG用带子的专用剥离器，在剥离BG用带子时还需要剥离用带子。进行背面研磨时使用的BG用带子，除了具有保护图案表面的功能之外，还具有使形成有图案的一侧的面处于平坦状态的功能。因此，BG用带子一般采用能够吸收表面凸凹部分的厚膜型。
如上所述，作为与用于实现晶片的薄型化的背面研磨处理相关联的技术，例如有在树脂密封后进行晶片背面研磨的技术。(例如，参照专利文献1、专利文献2)。
专利文献1：特开2002-270720号公报
专利文献2：特开2002-231854号公报
如上所述，在以往的晶圆级封装的制造工艺中，在与晶片背面研磨处理相关的工序中需要厚膜型的BG用带子，不仅该厚膜型的BG用带子非常昂贵，还必须要有专用的层合机和专用的剥离机(包括剥离用带子)，因此，在实现晶圆级封装的薄型化时，在成本方面形成巨大的障碍(制造成本的增加)。
此外，由于在晶圆级封装的制造工艺中必须在最初的阶段进行晶片背面研磨处理，其后的全部工序都在晶片很薄的状态(薄晶片状态)下进行处理，所以很有可能在过程中发生所谓的“晶片破裂”的致命缺陷。
为了解决这个问题，例如可以在器件搬送系统的保持/搬送机构上想办法，使得能够在不产生晶片破裂的情况下处理薄晶片，但该情况下，却存在与器件搬送系统相关的成本增加的问题。另外，作为避免由在薄晶片状态下进行的处理而导致的晶片破裂的另一种方法，可以在晶圆级封装制造工艺中在尽可能靠后的阶段(理想的是在最后阶段)进行晶片背面研磨处理。例如，如果在最终阶段的安装工序中在进行了树脂密封之后进行晶片背面研磨处理，至少能够避免由薄晶片状态下的处理所导致的晶片破裂。
可是，如果在树脂密封之后进行晶片背面研磨处理，却有可能产生因为其他原因导致的晶片破裂。即，当进行树脂密封时，例如，如图10
(a)所示，模制树脂(19)向晶片(30)的外周部扩散，该扩散了的模塑树脂溢出晶片边缘部并绕到晶片背面(即发生向晶片背面的模制树脂的溢出)，因此，如果在该状态下进行晶片背面研磨处理，则树脂进入本来应该只研磨晶片材料(硅)的研磨用磨石，引起堵塞，因此不能顺利进行研磨，根据情况可能会导致晶片破裂。因此，在树脂密封后就进行晶片背面研磨处理是不恰当的，除非采取了措施。
而且，虽然可以考虑在其后的阶段搭载焊球并在进行回流焊后(在接合焊球后)进行晶片背面研磨处理，可是即使在这个阶段，也残留有溢出到晶片背面的模制树脂，并且，需要高价的BG用带子和专用层合机以及专用剥离机(包括剥离用带子)的情况并没有改变，制造成本增加的问题依然存在。
而且，还有一个问题，即，如果使晶片薄型化，那么在制造过程中晶体整体会翘曲。例如，当进行模制树脂的密封和热硬化(固化)之后，受到该密封树脂的热收缩的影响，极薄的晶片被拉向树脂层侧，晶片整体翘曲。因此树脂密封工序以后的处理(焊球搭载、回流、切割等)在晶片翘曲的状态下进行。如上所述，以往的技术存在如下问题：当进行晶圆级封装的薄型化时，晶片整体发生翘曲。
作为解决这个问题的方法，提出有例如通过真空层合法在晶片背面形成用于校正翘曲的薄膜层(例如由环氧树脂、硅树脂、聚酰亚胺树脂等构成的绝缘树脂薄膜)。这种情况下，环氧系、硅系、聚酰亚胺系的薄膜层在形成后(在进行了热硬化处理之后)实际上不能被剥离，因此必须原样作为永久膜留下。因此，必须对带有该永久膜(用于进行翘曲校正的薄膜层)的晶片进行各种可靠性测试(与晶片的密合可靠性测试等)。
可是，在该情况下，有如下的问题：当晶片最终被切割分离成各个半导体芯片(器件)时，由于切割时的机器的冲击，每一个晶片都会发生碎裂、裂化等，并且由于该碎裂等而在该薄膜层和晶片背面之间发生剥离。即由于在进行各种可靠性测试之后发生永久膜(薄膜层)从晶片背面剥离，使已经进行的各种可靠性测试变得没有意义。
发明内容
本发明的目的是提供一种在实现晶圆级封装的薄型化时可防止晶片破裂并有助于减少制造成本的半导体器件制造方法。
本发明的另外一个目的是提供一种在实现晶圆级封装的薄型化时，可校正晶片的翘曲，并把背面的翘曲校正层当作非永久膜进行处理，并且不需要进行各种可靠性测试的半导体器件制造方法。
为了达成上述目的，根据本发明的第一实施方式，提供了一种半导体器件的制造方法，其特征在于，包括：在半导体晶片的形成有多个器件的一侧的表面上，形成具有露出各器件的电极极板的开口部的绝缘膜的工序；在该绝缘膜上形成按照所需形状进行了构图、覆盖露出所述电极极板的开口部的导体层的工序；在该导体层上形成具有露出该导体层的端子形成部分的开口部的抗蚀层的工序；以该抗蚀层为掩模，在所述导体层的端子形成部分形成金属接线柱的工序；对所述半导体晶片的形成有所述金属接线柱的一侧相反侧的面进行研磨，直到变薄至预定厚度的工序；在除去所述抗蚀层之后，使所述金属接线柱的顶部露出、利用密封树脂密封晶片表面的工序；在所述的金属接线柱的顶部接合金属凸块的工序；以所述各器件为单位对接合有该金属凸块的半导体晶片进行分割的工序。
根据该第一实施方式的半导体器件的制造方法，在晶圆级封装制造工艺中，是在比较靠后的阶段(紧接在形成金属接线柱之后的阶段)进行晶片的背面研磨，在形成金属接线柱之前的阶段可以在半导体晶片很厚的状态(厚晶片状态)下进行处理，因此，当实现晶圆级封装的薄型化时，能够防止现有技术中出现的致命缺陷即“晶片破裂”。
而且，在进行晶片背面研磨处理之前的时刻，由于金属接线柱的表面和抗蚀层的表面，晶片表面(形成有图案的一侧的面)处于基本平坦的状态，因此当进行晶片背面研磨处理时，不再需要粘贴以往的工艺中使用的厚膜型的昂贵的BG用带子，因此，也完全不需要专用的层合机和专用的剥离机(包括剥离用带子)。这对减少制造成本大有裨益。
另外，根据第一实施方式的半导体器件的制造方法的变形方式，提供了一种半导体器件的制造方法，其特征在于，包括：在半导体晶片的形成有多个器件的一侧的表面上，形成具有露出各器件的电极极板的开口部的绝缘膜的工序；在该绝缘膜的整个表面形成覆盖露出所述电极极板的开口部的金属薄膜的工序；在该金属薄膜上形成按照所需形状进行了构图的抗蚀层的工序；以该抗蚀层为掩模，在所述金属薄膜上形成再配线层的工序；对所述半导体晶片的形成有所述再配线层的一侧相反侧的表面进行研磨，直到变薄至预定厚度的工序；在除去所述抗蚀层之后，在所述再配线层的端子形成部分形成金属接线柱的工序；除去在晶片表面露出的金属薄膜的工序；使所述金属接线柱的顶部露出、利用密封树脂密封晶片表面的工序；在所述的金属接线柱的顶部接合金属凸块的工序；以所述各器件为单位对接合有该金属凸块的半导体晶片进行分割的工序。
根据该变形实施方式的制造方法，在晶圆级封装制造工艺中，是在比较靠后的阶段(紧接在形成再配线层之后的阶段)进行晶片背面研磨处理，在形成再配线层之前的阶段中都可以在厚晶片状态下进行处理，因此，能够防止晶片破裂。而且，在进行晶片的背面研磨之前的时刻，由于再配线层的表面和抗蚀层的表面，晶片表面处于基本平坦的状态，因此当进行晶片背面研磨处理时，不需要粘贴昂贵的BG用带子，也不需要专用的层合机和专用的剥离机(包括剥离用带子)。对减少制造成本很有帮助。
另外，根据实施方式2，提供了一种半导体器件的制造方法，其特征在于，包括：在半导体晶片的形成有多个器件的一侧的表面上，形成具有露出各器件的电极极板的开口部的绝缘膜的工序；在该绝缘膜上形成按照所需形状进行了构图、覆盖露出所述电极极板的开口部的导体层的工序；在该导体层上形成具有露出该导体层的端子形成部分的开口部的抗蚀层的工序；以该抗蚀层为掩模，在所述导体层的端子形成部分形成金属接线柱的工序；对所述半导体晶片的形成有所述金属接线柱的一侧相反侧的表面进行研磨，直到变薄至预定厚度的工序；在所述半导体晶片的减薄后的表面上形成具有耐热性的薄膜层的工序；在除去所述抗蚀层之后，使所述金属接线柱的顶部露出、利用密封树脂密封晶片表面的工序；在所述金属接线柱的顶部接合金属凸块的工序；将接合有该金属凸块的半导体晶片装配到支持部件上，使该半导体晶片的形成有所述薄膜层一侧的面与支持部件粘接，然后，沿划分所述各器件的区域的线切断该半导体晶片的工序；在使所述薄膜层与所述支持部件粘接的状态下，拾取所述各器件的工序。
根据实施方式2的半导体器件的制造方法，与所述的第一实施方式的半导体器件的制造方法的情况相同，在晶圆级封装制造工艺中，是在比较靠后的阶段(紧接在形成金属接线柱之后的阶段)进行晶片的背面研磨，并且，在进行了晶片背面研磨之后，在除去抗蚀层之前，在半导体晶片的背面形成具有耐热性的薄膜层，因此在该工序以后，该薄膜层作为针对晶片破裂的加强层发挥功能。即，由于能使几乎全部工序在厚晶片状态下进行，所以与所述的第一实施方式的情况相比，能够进一步降低晶片破裂的危险性。
并且，在半导体晶片的背面形成的薄膜层在以后的阶段中，在进行伴随热处理的树脂密封时，能够起到保持平坦、使半导体晶片不产生翘曲的作用。并且在最后的拾取处理阶段，该薄膜层能够以粘接在支持部件上的状态从各器件的界面剥离。即，由于最终能够除去作为翘曲校正用而形成于晶片背面的薄膜层，所以不需要象以往那样作为永久膜残留下来，其结果，不需要进行各种可靠性试验(与晶片的密合可靠性试验等)。
另外，根据本发明的实施方式3，提供了一种半导体器件的制造方法，其特征在于，包括：在半导体晶片的形成有多个器件的一侧的表面上，形成具有露出各器件的电极极板的开口部的绝缘膜的工序；在该绝缘膜上形成按照所需形状进行了构图、覆盖露出所述电极极板的开口部的导体层的工序；在该导体层上形成具有露出该导体层的端子形成部分的开口部的抗蚀层的工序；以该抗蚀层为掩模，在所述导体层的端子形成部分形成金属接线柱的工序；在除去所述抗蚀层之后，使所述金属接线柱的顶部露出、利用密封树脂密封晶片表面的工序；在用密封树脂密封晶片表面时，除去溢出晶片边缘部的多余的密封树脂的工序；对所述半导体晶片的形成有所述金属接线柱的一侧相反侧的表面进行研磨，直到变薄至预定厚度的工序；在所述的金属接线柱的顶部接合金属凸块的工序；以所述各器件为单位对接合有该金属凸块的半导体晶片进行分割的工序。
根据实施方式3的半导体器件的制造方法，由于在进行树脂密封时，除去溢出晶片边缘部的多余的树脂之后，进行晶片背面研磨处理，所以不会引起现有技术中出现的由于树脂的溢出而导致的晶片破裂，能够实现迄今未做到的在树脂密封工序以后进行的晶片背面研磨处理。其结果，由于能够使几乎全部工序在厚晶片状态下进行，所以与第一实施方式的厚晶片状态下的处理仅在制造工艺的中途阶段进行的情况相比，可以进一步降低晶片破裂的危险性。
另外，根据实施方式3的半导体器件的制造方法的变形方式，提供了一种半导体器件的制造方法，其特征在于，包括：在半导体晶片的形成有多个器件的一侧的表面上，形成具有露出各器件的电极极板的开口部的绝缘膜的工序；在该绝缘膜上形成按照所需形状进行了构图、覆盖露出所述电极极板的开口部的导体层的工序；在该导体层上形成具有露出该导体层的端子形成部分的开口部的抗蚀层的工序；以该抗蚀层为掩模，在所述导体层的端子形成部分形成金属接线柱的工序；在除去所述抗蚀层之后，在所述半导体晶片的形成有所述金属接线柱的一侧的表面，沿着晶片边缘部形成环状的槽的工序；使所述金属接线柱的顶部露出、利用密封树脂密封晶片表面的工序；对所述半导体晶片的形成有所述金属接线柱的一侧相反侧的表面进行研磨，直到变薄至预定厚度的工序；在所述的金属接线柱的顶部接合金属凸块的工序；以所述各器件为单位对接合有该金属凸块的半导体晶片进行分割的工序。
根据该变形方式的制造方法，在进行树脂密封时，由于使向晶片的外周部扩散的树脂落入沿晶片边缘部形成的呈环状的槽中，所以可以防止树脂溢出到晶片背面。其结果，与上述实施方式3的情况相同，不会发生现有技术中出现的由于树脂的溢出而导致的晶片破裂，能够实现迄今未做到的在树脂密封工序以后进行的晶片背面研磨处理，能够使几乎全部工序在厚晶片状态下流动。所以可以进一步降低晶片破裂的危险性。
附图说明
图1是示意性地表示本发明的第一实施方式的具有CSP结构的半导体器件的结构的截面图。
图2是表示图1的半导体器件的制造工艺(其1)的截面图。
图3是表示图2的制造工艺的后续制造工艺(其2)的截面图。
图4是表示图3的制造工艺的后续制造工艺(其3)的截面图。
图5是表示图4的制造工艺的后续制造工艺(其4)的截面图(一部分是立体图)。
图6是示意性地表示本发明的实施方式2的具有CSP结构的半导体器件的结构的截面图。
图7是表示图6的半导体器件的制造工艺(其1)的截面图。
图8是表示图7的制造工艺的后续制造工艺(其2)的截面图。
图9是表示图8的制造工艺的后续制造工艺(其3)的截面图。
图10是表示本发明的实施方式3的半导体器件的制造工艺的一部分的截面图。
图11是用于说明在图10的工序(b)中进行的晶片边缘部的加工处理的图。
图12是表示图10的实施方式的变形例的制造工艺的一部分的截面图。
具体实施方式
下面，参照附图说明本发明的实施方式。
(第一实施方式)
图1是示意性地表示本发明的第一实施方式的具有CSP结构的半导体器件的结构的截面图。
在图1中，10表示本实施方式的半导体器件(CSP)，11表示形成有器件的硅(Si)基板，该硅基板11是切断(分割)后述的半导体(硅)晶片而得到的一部分。此外，12表示由形成在器件上的配线图案的部分区域限定的电极极板，13表示形成在硅基板11的一个面(示例中的上侧表面)上的作为保护膜的钝化膜，14表示形成在钝化膜13上的绝缘膜(聚酰亚胺树脂层)，15表示在绝缘膜14上按照所需形状进行了构图、并且覆盖露出电极极板12的开口部的金属薄膜(供电层/电镀基膜)，16表示形成在金属薄膜15上的再配线层，17表示形成在再配线层16的端子形成部分上的金属接线柱，18表示形成在金属接线柱17的顶部的势垒金属层，19表示形成为覆盖硅基板11的形成有金属接线柱17的一侧的整个面(但是，露出金属接线柱17(势垒金属层18)的顶部)的密封树脂层，20表示接合在露出的金属接线柱17(势垒金属层18)的顶部上的作为外部连接端子的焊球，21表示形成在硅基板11的另一面(在图示例中为下侧面)上、用于防止晶片破裂的加强用绝缘树脂层。这里省略了各部件的材料和厚度等，但在后述的制造方法中将适当说明。
下面，参照按顺序表示该制造工艺的图2～图5，对本实施方式的CSP结构的半导体器件10进行说明。而且，各图(除图5(d))所表示的截面结构，是对图1所示的截面结构的一部分(左侧的一部分)进行的放大表示。
首先，在最初的工序中(参照图2(a))按照公知的方法制作形成有多个器件的晶片30。即，对具有预定厚度(例如，在直径8英寸的情况下约为725μm左右的厚度)的晶片进行所需的器件处理，然后在晶片的一个面(在图示的例中为上侧面)上形成由氮化硅(SiN)和磷硅玻璃(PSG)等构成的作为保护膜的钝化膜13，并且除去与电极极板12对应的部分钝化膜13，该电极极板12是由在各器件上形成为所需图案的铝(Al)配线层的部分区域限定的(即在钝化膜13的相应部分上形成开口)。例如利用YAG(yttrium aluminum garnet：钇铝石榴石)激光器、准分子激光器等的激光加工，进行钝化膜13的开口。由此，如图所示，制作出表面由钝化膜13覆盖，并且露出了电极极板12的晶片30。
在下一工序中(参照图2(b))，在晶片30的钝化膜13上形成绝缘膜14。例如通过光刻法，在晶片30的表面上涂布感光性的聚酰亚胺树脂，进行聚酰亚胺树脂的软烤(预烤)处理，然后使用掩模(未图示)进行曝光和显影(聚酰亚胺树脂层的构图)，再进行硬烤(后烤)处理，如图所示，形成在预定部位具有开口部VH的绝缘膜(聚酰亚胺树脂层)14。此时，按照电极极板12的形状进行聚酰亚胺树脂层的构图。因此，当进行曝光和显影时，如图所示，除去与电极极板12对应的部分的聚酰亚胺树脂层14，形成到达电极极板12的通孔(开口部VH)。
在接下来的工序中(参照图2(c))，通过溅镀在形成有绝缘膜(聚酰亚胺树脂层)14的一侧的整个面上形成金属薄膜15。该金属薄膜15具有两层结构，该两层结构包括构成密合金属层的铬(Cr)层或钛(Ti)层，和层叠于该密合金属层上面的铜(Cu)层。金属薄膜15可以这样形成：通过溅镀在整个面上沉积Cr或Ti(密合金属层：Cr层或Ti层)，再通过溅镀在其上沉积Cu(Cu层)。这样形成的金属薄膜15在以后的再配线形成工序和金属接线柱形成工序中，在进行必要的电解电镀处理时发挥作为电镀基膜(供电层)的作用。
在下一工序中(参照图2(d))，进行金属薄膜15的表面(Cu层表面)的脱水烘烤，在涂布液态的光刻胶并进行干燥后，利用掩模(未图示)进行曝光和显影(光刻胶的构图)，形成抗蚀层R1。该光刻胶的构图按照将在下面的工序中形成的再配线图案的形状进行。
在下一工序中(参照图3(a))，把金属薄膜15作为供电层对其表面实施电解铜电镀，将构图后的抗蚀层R1作为掩模而形成Cu的再配线层(再配线图案)16。
在下一工序中(参照图3(b))，例如使用包含有机溶剂的剥离液剥离并除去光刻胶(抗蚀层R1)。
在下一工序中(参照图3(c))，清洁金属薄膜15的表面(Cu层表面)和再配线层16的表面，然后粘贴感光性的干膜(厚度约为100μm左右)，再利用掩模(未图示)进行曝光和显影(干膜的构图)，形成抗蚀层R2。该干膜的构图按照将在下面的工序中形成的金属接线柱的形状进行。
在下一工序中(参照图4(a))，同样地，把金属薄膜15作为供电层对再配线层16的表面进行电解铜电镀，将构图后的抗蚀层R2作为掩模，在再配线层16的端子形成部分形成铜接线柱(金属接线柱)17。该铜接线柱17具有与干膜(抗蚀膜R2)的厚度相同的、约为100μm左右的高度。
而且，通过电解电镀在铜接线柱17的顶部形成势垒金属层18。该势垒金属层18例如为如下形成并获得的(Ni/Pd/Au)：把铜接线柱17作为供电层，在其表面上实施用于提高密合性的镍(Ni)电镀，再在Ni层上实施用于提高导电性的钯(Pd)电镀，然后在Pd层上实施金(Au)电镀。这种情况下，也可以不设置Pd层而直接在Ni层上形成Au层(Ni/Au)。此时，形成有再配线图案的一侧的表面(图中示例的上侧面)处于基本平坦的状态。
在下一工序中(参照图4(b))，使用公知的研磨装置对晶片背面(图中示例的下侧表面)进行研磨，使晶片30厚度变薄为预定厚度(例如约为250μm～300μm左右)。此时，由于在前面工序中制作的结构体的图案面(上侧表面)基本上是平坦的，所以在进行研磨之前在保持该结构体时容易卡紧图案面侧。因此，可以在卡紧的状态下，如图中箭头所示，将晶片30的背面研磨至预定厚度。
这样由于图案面处于基本平坦的状态，所以当进行背面研磨时，不需要粘贴如在以往的处理中所使用的图案表面保护用的带子(BG用带子)。即，铜接线柱17(势垒金属层18)的表面和干膜18(抗蚀层R2)的表面起到以往的BG用带子的作用。
在下一工序中(参照图4(c))，例如，利用氢氧化钠(NaOH)或单乙醇胺等碱性药液剥离并除去干膜(抗蚀层R2)。
在下一工序中(参照图4(d))，通过湿式蚀刻除去露出的电镀基膜(金属薄膜15)。即，利用溶解铜的腐蚀液除去金属薄膜15的上层部分的Cu层，然后利用溶解Cr或Ti的腐蚀液除去下层部分的密合金属层(Cr层或Ti层)。由此，如图所示，露出绝缘膜(聚酰亚胺树脂层)14。然后进行预定的表面清洁等。
另外，当使用了溶解铜的腐蚀液时，看起来构成再配线层16的铜也会被除去而使再配线图案断线，但实际上并没有这些问题发生。原因是如上所述，由于金属薄膜15的上层部分是通过铜的溅镀形成的，所以其膜厚在微米级以下(0.5μm左右)，与此相对，由于再配线层16是通过电解铜电镀而形成的，所以其膜厚至少在10μm左右，所以即使金属薄膜15的铜被完全除去，再配线层16(Cu)也仅是表层部分被除去，不会导致再配线图案断线。
在下一工序中(参照图5(a))，为了应对万一出现的晶片破裂，在晶片30的背面形成加强用和树脂密封工序以后的晶片翘曲校正用的绝缘树脂层21。作为该绝缘树脂层21的材料，例如可以使用热硬化型环氧树脂、聚酰亚胺树脂、酚醛清漆树脂、或阻焊剂。通过涂布这些树脂等并使其硬化来形成绝缘树脂层21。或者也可以粘贴薄膜状的绝缘性薄片部件来替代这些树脂。
在下一工序中(参照图5(b))，利用密封树脂进行密封(密封树脂层19的形成)，使得密封树脂覆盖晶片30的形成有铜接线柱17的一侧的整个面(不过，要使铜接线柱17(势垒金属层18)的顶部露出)。这例如可以按照下面所述进行。
首先，准备好分为上模和下模的密封模具并加热到预定温度(约为175℃左右)。然后使树脂薄膜吸附于上模上，将晶片30放置到下模的凹部内，再将高密合力的小块状的热硬化树脂(例如环氧树脂)作为密封树脂放置于其上。然后，通过密封模具的热和压力机的压力熔融热硬化型树脂并使其扩散至晶片的整个面(约3分钟左右)，然后从模具取出晶片30。其后进行使热硬化型树脂硬化的处理(固化)(在1小时～12小时左右的范围内)。由于晶片30和树脂薄膜成为一体，所以从晶片30上剥离该树脂薄膜。由此如图所示，制作出表面被密封树脂19覆盖，并且露出了铜接线柱17(势垒金属层18)的晶片30。
在下一工序中(参照图5(c))，在露出的铜接线柱17(势垒金属层18)的顶部涂布作为表面处理剂的焊剂，通过印刷法或焊球搭载法形成用作为外部连接端子的焊锡，并在240℃～260℃左右的温度下进行回流焊来进行固定(焊球20的接合)。然后，清洁表面并除去焊剂。
在最后一个工序中(参照图5(d))，将在前面工序中已经接合了焊球20的晶片30(包含绝缘膜14、密封树脂层19、绝缘树脂层21)搭载到用于切割的支持部件(未图示)上之后，利用切割机等(图示例中是切割机的刀片BL)进行切断从而分割成各个半导体芯片(器件)。由此制作出本实施方式的CSP结构的半导体器件10(图1)。
如上所述，根据本实施方式的CSP结构的半导体器件10的制造方法，在晶圆级封装制造工艺中，是在比较靠后的阶段(紧接在形成铜接线柱17和势垒金属层18之后的阶段)进行晶片30的背面研磨(参照图4(b))，直到形成铜接线柱17和势垒金属层18的工序为止(参照图2(a)～图4(a))，可以在晶片30较厚的状态下(在此情况下，为725μm左右的厚晶片状态)进行处理，因此，当实现晶圆级封装的薄型化时，能够防止现有技术中出现的“晶片破裂”的发生。
而且，在进行晶片30的背面研磨之前的时刻(参照图4(a))，由于铜接线柱17(势垒金属层18)的表面和干膜(抗蚀层R2)的表面，晶片表面(形成有图案的一侧的表面)处于基本平坦的状态，因此当进行晶片背面研磨处理时，不需要粘贴以往的处理中使用的厚膜型的昂贵的BG用带子。其结果，也完全不需要专用的层合机和专用的剥离机(包括剥离用带子)。因此，能够减少制造成本。
在上述的实施方式中，在通过电解电镀形成铜接线柱17和势垒金属层18之后(剥离干膜R2之前)，进行晶片30的背面研磨(参照图4(b))，但进行晶片30的背面研磨的时间并不限于上述时刻。从本发明的主旨可知，总之，只要是在如下阶段即可：进行晶片30的背面研磨之前，在表面处于基本平坦状态的阶段中，即，在晶圆级封装制造工艺中的尽可能靠后的阶段。考虑到这些要求，例如，可以在形成再配线层16之后(剥离光刻胶R1之前)的阶段(参照图3(a))进行晶片30的背面研磨。
而且，在上述的实施方式中，在图2(a)的工序中，在晶片的一个面上设置有作为保护膜的钝化膜13，但是根据情况，也可以不设置钝化膜13，而使在其后的工序(图2(b)的工序)中形成的绝缘膜(聚酰亚胺树脂层)14兼具钝化膜的功能。或者相反，也可以只设置钝化膜13，而不设置绝缘膜14。
另外，在上述的实施方式中，对于在图2(b)的工序中使用感光性的聚酰亚胺树脂作为在晶片30的表面上形成的绝缘膜14的情况进行了说明，当然该绝缘膜的材料并不限于感光性树脂，例如也可以使用非感光性的聚酰亚胺树脂或者环氧树脂等的树脂。
而且，在上述的实施方式中，在图5(a)的工序中，为了应对万一出现的晶片破裂，在晶片的背面形成有加强用和晶片翘曲校正用的绝缘树脂层21，但该绝缘树脂层21并不是必须形成的，也可根据情况省略该工序。
(第二实施方式)
图6是示意性地表示本发明的第二实施方式的具有CSP结构的半导体器件的结构的截面图。
在图6中，本发明的第二实施方式的半导体器件10a与上述第一实施方式的半导体器件10(图1)相比，不同点在于硅基板11a的背面是露出的。如上所述在第一实施方式中，为了应对在晶圆级封装的制造工艺中途万一出现的晶片破裂，将在晶片背面形成的加强用绝缘树脂层21原样保留到最后(参照图5)，来作为半导体器件10，与此相对在该第二实施方式中，与第一实施方式同样地，在制造工艺的中途作为晶片破裂的对策在晶片背面形成薄膜层，但该薄膜层如后所述，在制造工艺的最终阶段从晶片背面(硅基板11a的背面)剥离除去。其结果，如图6所示，露出硅基板11a的背面。本实施方式的半导体器件10a的其他结构由于与第一实施方式的结构(图1)基本相同，因此省略其说明。
在制造过程的中途形成于晶片背面的薄膜层除了具有防止晶片破裂的加强功能，还具有在进行密封树脂的热硬化等热处理时使晶片不发生翘曲的功能(校正晶片的翘曲的功能)。在后述的制造方法中对该薄膜层的材料和厚度、形态等进行适当说明。
下面，参照按顺序表示该制造工艺的图7～图9，对本实施方式的CSP结构的半导体器件10a进行说明。而且，各图表示的截面结构是对图6所示的截面结构的一部分(左侧的一部分)进行的放大表示。
首先，与在图2～图4的工序中进行的处理相同，制作出表面由钝化膜13覆盖并且露出了电极极板12的晶片30a，在钝化膜13上形成绝缘膜(聚酰亚胺树脂层)14，在电极极板12和绝缘膜14上形成金属薄膜15，把该金属薄膜15作为供电层在其表面上形成铜的再配线层16，将构图后的干膜(抗蚀层R2)作为掩模在再配线层16的端子形成部分形成铜的接线柱(金属接线柱)17和势垒金属层18。
在下一工序中(参照图7(a))，与在图4(b)的工序中进行的处理相同，使用研磨装置对晶片背面进行研磨，使晶片30a的厚度变薄为预定厚度(例如约为200μm左右)。
在下一工序中(参照图7(b))，利用CO2激光器对已经变薄的晶片30a的背面进行标记。即在每个器件上都分别写入制造序号或顾客的公司名。
在下一工序中(参照图7(c))，为了应对晶片破裂和晶片的翘曲，在晶片30a的背面形成具有预定厚度(例如约为70～290μm左右)的薄膜层22。在本实施方式中，作为该薄膜层22使用具有耐热性(最大240℃左右)，且具有耐腐蚀性的带子(下面，为了方便称为“耐热性带子”)。优选使用以芯片连接膜(DAF)处理用的具有高耐热性的PET(聚酯)为基材的带子。该耐热性带子22具有在PET膜等的基材上涂布粘接剂等的多层结构，并通过该粘接剂层粘贴到晶片30a的背面。
在本实施方式中，作为该耐热性带子22，使用具有感应紫外线(UV)的照射而硬化的性质的耐热性带子22(即，通过UV照射而剥离的类型)。并且，该耐热性带子22必须具有“耐腐蚀性”的理由是，由于在后面的工序中必须使用碱性药液以剥离干膜(抗蚀层R2)，而且为了除去露出的电镀基膜(金属薄膜15)必须使用酸性或碱性腐蚀液，所以耐热性带子22必须能够耐受这些药液。
在下一工序中(参照图8(a))，与在图4(c)和(d)的工序中进行的处理相同，剥离干膜(抗蚀层R2)，除去露出的电镀基膜(金属薄膜15)。
在下一工序中(参照图8(b))，向粘贴在晶片30a背面的耐热性带子22照射紫外线(UV)。该UV照射量设定为使构成耐热性带子22的粘接剂层硬化到某种程度的足够的照射量，但又不过大的照射量。将在后面说明在该阶段进行UV照射的理由。
在下一工序中(参照图8(c))，与在图5(b)的工序中进行的处理相同，利用密封树脂进行密封，使得密封树脂覆盖晶片30a的形成有铜接线柱17的一侧的整个表面(不过，要使铜接线柱17(势垒金属层18)的顶部露出)。
在下一工序中(参照图8(d))，与在图5(c)的工序中进行的处理相同，接合外部连接端子(焊球20)。
在下一工序中(参照图9(a))，将已经接合了焊球20的半导体晶片30a搭载到由切割用框架40支持的切割用带子41上，使半导体晶片30a的粘贴有耐热性带子22的一侧表面与切割用带子41粘接。并且，利用切割机等(图示例中是切割机的刀片BL)沿着划分各器件的区域的线切断半导体晶片30a。此时，如图中虚线所示，切入到耐热性带子22当中。由此半导体晶片30a在粘贴有耐热性带子22的状态下被分割为各个半导体芯片(器件)。
在最后的工序中(参照图9(b))，拾取在前面的工序中切断分割的各半导体芯片(器件)10a。此时，粘贴在半导体晶片30a的背面上的耐热性带子22，以粘接在切割用带子41上的状态，从晶片背面完全剥离。这是由于预先向耐热性带子22进行了UV照射(图8(b))。
即，耐热性带子22如上所述具有在基材(PET薄膜)上涂布了粘接剂等的多层结构，在进行最终的拾取处理时，如果在该粘接剂层完全附着在基材上的状态下从晶片背面剥离当然好，但由于当在进行UV照射之前进行固化(图8(c))和回流焊等热处理时，会使粘接剂层变质，所以在进行拾取时变成粘接剂层的一部分附着在晶片背面的状态，不能彻底地剥离耐热性带子22。由此，如本实施方式那样，通过在进行热处理之前的阶段进行UV照射，使该粘接剂层变成进行了某种程度的硬化的状态，由此在进行最终的拾取处理时，能够在使该粘接剂层完全附着在基材的状态下将耐热性带子22从晶片背面彻底剥离。不过，如果UV的照射量过大，则可能在拾取处理之前的阶段由于某种冲击等在那个阶段导致耐热性带子22脱落，所以如上所述必须将UV的照射量设定为合适的量。
如上所述，根据实施方式2的具有CSP结构的半导体器件10a的制造方法，与所述第一实施方式的情况相同，在晶圆级封装制造工艺中，是在比较靠后的阶段(紧接在形成铜接线柱17和势垒金属层18之后的阶段)进行晶片30a的背面研磨(参照图7(a))，并且，在进行了晶片背面研磨处理之后，在剥离干膜(抗蚀层R2)和除去电镀基膜(金属薄膜15)的腐蚀之前，由于在晶片30a的背面粘贴具有预定厚度的耐热性带子22(参照图7(c))，所以在该工序之后，该耐热性带子22作为针对晶片破裂的加强用薄膜层来起作用。
即，根据该实施方式2，由于除图7(b)的工序(利用CO2激光作标记)之外的全部工序都可以在厚晶片状态下进行，所以与所述第一实施方式的情况相比，能够进一步减少晶片破裂的危险性。
并且，在此后的阶段中，在进行树脂密封和热硬化(固化)等热处理时，粘贴在晶片30a的背面上的耐热性带子22能够保持平坦，使晶片30a不产生翘曲，并且在最后进行的拾取处理阶段(图9(b))能够从晶片背面完全剥离。即，由于能够最终除去作为翘曲校正用而粘贴在晶片背面的耐热性带子22，所以不需要象以往那样作为永久膜残留。其结果，既不需要进行各种可靠性试验(与晶片的密合可靠性试验等)，也不会发生在永久膜(薄膜层)和芯片背面间产生剥离的问题。
在所述的实施方式2中，作为耐热性带子22的形态，以应用了照射UV之后再剥离的类型的带子(所谓的“UV剥离型”带子)的情况为例进行了说明，但使用的耐热性带子的形态当然不仅限于此。例如也可以不照射UV，而使用加温再进行剥离的类型的带子(所谓的“热剥离型”的带子)。这与UV剥离型带子相比具有成本低的优势。
对于热剥离型的带子，例如通过加热到50～60℃左右就可使其粘着力降低，再通过施加剥开力即可将其剥离。这里需要注意的一点是，仅通过加热是不能实现剥离的。即，在粘贴热剥离型带子之后的阶段，虽然以更高的175℃左右的温度进行固化(图8(c))，还以240℃～260℃左右的温度进行回流焊(图8(d))，但并不是在该阶段仅依靠温度条件进行剥离，而是在进行最后的拾取处理的阶段(图9(b))中，将粘贴于晶片上的该带子(热剥离型的带子)加热到预定温度(50℃～60℃左右)，并且施加将各器件从该带子上剥离下来的力，从而能够将该带子从晶片背面剥离下来。因此，在拾取处理的阶段需要用于加热到该预定温度的加温机构。
(第三实施方式)
如前所述，为了避免由于在薄晶片状态进行的处理所导致的晶片破裂，优选在尽可能靠后的阶段进行晶片背面研磨处理，但例如在树脂密封后进行晶片背面研磨的情况下，如对于现有技术所进行的说明那样，可能产生由于模塑树脂的溢出而导致的晶片破裂。图10和图11表示用于消除这些问题的方法。
图10是表示本发明的第三实施方式的半导体器件的制造工艺的一部分的截面图。图11是用于说明在图10的工序(b)中进行的晶片边缘部的加工处理的图。
在图10所示的各工序的处理之前，首先进行与图2(a)～图5(a)相同的处理。但省略晶片背面研磨处理(图4(b))和绝缘树脂层21的形成处理(图5(a))。而且，在图10(a)的工序中，与在图5(b)的工序中进行的处理相同地，利用密封树脂19进行密封，使密封树脂19覆盖晶片30的形成有铜接线柱17的一侧的整个表面(但是，要使铜接线柱17(势垒金属层18)的顶部露出)。此时，如图所示树脂(19)向晶片30的外周部扩散，该扩散的树脂溢出晶片边缘部转入晶片背面。如果在该状态下进行晶片背面研磨处理，如前所述可能发生晶片破裂。
因此，在下一工序(参照图10(b))中，利用切割机(刀片BL)进行环切加工(也称为“圆形切割法”)，切掉(除去)溢出晶片边缘部的多余的树脂。具体如图11所示，首先在距晶片30的中心偏移预定半径部分的位置处，降下刀片BL(参照图10(a))，使刀片BL的高度固定不变，通过旋转吸附有晶片30的卡盘(未图示)(参照图10(b))，可以切断晶片30的相应位置的部分。由此，除去晶片边缘部的多余的树脂层19。
这样在除去溢出晶片边缘部的多余的树脂层19之后，在下一工序中(参照图10(c))，与图4(b)的工序中进行的处理一样，通过研磨装置研磨晶片背面，使晶片30变薄到预定厚度。其后，未特别图示，在露出的铜接线柱17(势垒金属层18)的顶部接合焊球20，切割晶片30(包含绝缘膜14、密封树脂层19)，分割成各个半导体芯片(器件)。
这样，根据第三实施方式的半导体器件的制造方法，在晶圆级封装的制造工艺的接近最终阶段的阶段进行树脂密封时，在除去溢出晶片边缘部的多余的树脂层19之后，进行晶片背面研磨处理，所以不会发生现有技术中出现的由于树脂的溢出所导致的晶片破裂，能够实现迄今未做到的在树脂密封工序以后进行的晶片背面研磨处理。其结果，由于能够使几乎全部工序在厚晶片状态下流动，所以与第一实施方式的仅在厚晶片状态下流动到制造工艺的中途阶段的情况相比，可以进一步降低晶片破裂的危险性。
在上述的第三实施方式中，在进行晶片背面研磨处理之前，作为解决在进行树脂密封时产生的树脂溢出晶片边缘部的问题的方法，以切掉
(除去)溢出的多余树脂层19的方法为例进行了说明，但解决在晶片边缘部发生的树脂溢出的问题的方法并不局限于此。例如也可以采用使进行树脂密封时向晶片的外周部扩散的树脂止于晶片边缘部，防止转入晶片背面的方法。图12例示了这种情况的方法。
在图12所示的方法中，在图示的工序处理之前，首先进行与图2(a)～图5(a)的工序相同的处理。但晶片背面研磨处理(图4(b))和绝缘树脂层21的形成处理(图5(a))除外。而且，在图12(a)的工序中，在晶片30的形成有铜接线柱17(势垒金属层18)的一侧的面上，沿着晶片边缘部形成环状U字槽G。可以通过在图11例示的圆形切割法中同时采用利用切割机的刀片BL的形状进行的轮廓加工，来形成该U字槽G。虽然图示例中是U字槽G，但形成的槽的截面形状当然不限定于“U字状”，例如可以是V字状，长方形状，及其他形状。
这样在晶片边缘部形成U字槽G之后，在下面的工序中(参照图12(b))，与图5(b)的工序中进行的处理同样地，利用密封树脂19进行密封，使密封树脂19覆盖晶片30的形成有铜接线柱17的一侧的表面(但是，要使铜接线柱17(势垒金属层18)的顶部露出)。此时，如图所示向晶片30的外周部扩散的树脂19落入形成于晶片边缘部的U字槽G中。然后，未特别图示，利用研磨装置研磨晶片背面，使晶片30变薄到预定厚度，在露出的铜接线柱17(势垒金属层18)的顶部接合焊球20，然后切割晶片30(包含绝缘膜14、密封树脂层19)，将其分割成各个半导体芯片(器件)。
这样，根据图12所示的实施方式，由于使树脂密封时向晶片30的外周部扩散的树脂19落入形成于晶片边缘部的U字槽G中，可以抑制树脂向晶片背面的溢出。其结果，与上述第三实施方式的情况相同，不会发生现有技术中出现的由于树脂的溢出所导致的晶片破裂，能够实现迄今未做到的在树脂密封工序以后进行的晶片背面研磨处理，能够使几乎全部工序在厚晶片状态下流动。所以可以进一步降低晶片破裂的危险性。

Claims (19)

1.一种半导体器件的制造方法，其特征在于，包括：
在半导体晶片的形成有多个器件的一侧的表面上，形成具有露出各器件的电极极板的开口部的绝缘膜的工序；
在该绝缘膜上形成按照所需形状进行了构图、覆盖露出所述电极极板的开口部的导体层的工序；
在该导体层上形成具有露出该导体层的端子形成部分的开口部的抗蚀层的工序；
以该抗蚀层为掩模，在所述导体层的端子形成部分形成金属接线柱的工序；
对所述半导体晶片的形成有所述金属接线柱的一侧相反侧的表面进行研磨，直到变薄至预定厚度的工序；
在除去所述抗蚀层之后，使所述金属接线柱的顶部露出、利用密封树脂密封晶片表面的工序；
在所述的金属接线柱的顶部接合金属凸块的工序；
以所述各器件为单位对接合有该金属凸块的半导体晶片进行分割的工序。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，包括紧接在进行利用所述密封树脂密封晶片表面的工序之前，在所述半导体晶片的进行了减薄的表面上形成绝缘树脂层的工序。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，在形成所述金属接线柱的工序中，在形成该金属接线柱之后，再在该金属接线柱的顶部形成势垒金属层。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，在形成所述绝缘膜的工序中，利用光刻法形成所述开口部。
5.一种半导体器件的制造方法，其特征在于，包括：
在半导体晶片的形成有多个器件的一侧的表面上，形成具有露出各器件的电极极板的开口部的绝缘膜的工序；
在该绝缘膜的整个表面上形成覆盖露出所述电极极板的开口部的金属薄膜的工序；
在该金属薄膜上形成按照所需形状进行了构图的抗蚀层的工序；
以该抗蚀层为掩模，在所述金属薄膜上形成再配线层的工序；
对所述半导体晶片的形成有所述再配线层的一侧相反侧的表面进行研磨，直到变薄至预定厚度的工序；
在除去所述抗蚀层之后，在所述再配线层的端子形成部分形成金属接线柱的工序；
除去在晶片表面上露出的金属薄膜的工序；
使所述金属接线柱的顶部露出、利用密封树脂密封晶片表面的工序；
在所述金属接线柱的顶端接合金属凸块的工序；
以所述各器件为单位对接合有该金属凸块的半导体晶片进行分割的工序。
6.根据权利要求5所述的半导体器件的制造方法，其特征在于，包括紧接在进行利用所述密封树脂密封晶片表面的工序之前，在所述半导体晶片的进行了减薄的表面上形成绝缘树脂层的工序。
7.根据权利要求5所述的半导体器件的制造方法，其特征在于，在形成所述金属接线柱的工序中，在形成该金属接线柱之后，再在该金属接线柱的顶部形成势垒金属层。
8.根据权利要求5所述的半导体器件的制造方法，其特征在于，在形成所述绝缘膜的工序中，利用光刻法形成所述开口部。
9.一种半导体器件的制造方法，其特征在于，包括：
在半导体晶片的形成有多个器件的一侧的表面上，形成具有露出各器件的电极极板的开口部的绝缘膜的工序；
在该绝缘膜上形成按照所需形状进行了构图、覆盖露出所述电极极板的开口部的导体层的工序；
在该导体层上形成具有露出该导体层的端子形成部分的开口部的抗蚀层的工序；
以该抗蚀层为掩模，在所述导体层的端子形成部分形成金属接线柱的工序；
对所述半导体晶片的形成有所述金属接线柱的一侧的相反侧的表面进行研磨，直到变薄至预定厚度的工序；
在所述半导体晶片的进行了减薄的表面上形成具有耐热性的薄膜层的工序；
在除去所述抗蚀层之后，使所述金属接线柱的顶部露出、利用密封树脂密封晶片表面的工序；
在所述金属接线柱的顶部接合金属凸块的工序；
将接合有该金属凸块的半导体晶片搭载到支持部件上，使该半导体晶片的形成有所述薄膜层的一侧的表面与该支持部件粘接，然后，沿着划分所述各器件的区域的线切断该半导体晶片的工序；
在所述薄膜层粘接在所述支持部件上的状态下，拾取所述各器件的工序。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于，在形成所述薄膜层的工序中，作为该薄膜层，使用具有感应紫外线的照射而固化的性质的耐热性带子；
在除去所述抗蚀层之后，在利用所述密封树脂密封晶片表面之前，
以预定的照射量向所述耐热性带子照射紫外线。
11.根据权利要求9所述的半导体器件的制造方法，其特征在于，
在形成所述薄膜层的工序中，作为该薄膜层，使用具有加温时粘着力下降的性质的耐热性带子；
在拾取所述各器件的工序中，将所述耐热性带子加热到预定温度，并且施加将各器件从该耐热性带子上剥离下来的力。
12.根据权利要求9-11中任意一项所述的半导体器件的制造方法，其特征在于，在形成所述金属接线柱的工序中，在形成该金属接线柱之后，再在该金属接线柱的顶部形成势垒金属层。
13.根据权利要求9-11中任意一项所述的半导体器件的制造方法，其特征在于，在形成所述绝缘膜的工序中，利用光刻法形成所述开口部。
14.一种半导体器件的制造方法，其特征在于，包括：
在半导体晶片的形成有多个器件的一侧的表面上，形成具有露出各器件的电极极板的开口部的绝缘膜的工序；
在该绝缘膜上形成按照所需形状进行了构图、覆盖露出所述电极极板的开口部的导体层的工序；
在该导体层上形成具有露出该导体层的端子形成部分的开口部的抗蚀层的工序；
以该抗蚀层为掩模，在所述导体层的端子形成部分形成金属接线柱的工序；
在除去所述抗蚀层之后，使所述金属接线柱的顶部露出、利用密封树脂密封晶片表面的工序；
在利用该密封树脂密封晶片表面后，除去溢出到晶片边缘部的多余的密封树脂的工序；
对所述半导体晶片的形成有所述金属接线柱的一侧的相反侧的表面进行研磨，直到变薄至预定厚度的工序；
在所述金属接线柱的顶部接合金属凸块的工序；
以所述各器件为单位对接合有该金属凸块的半导体晶片进行分割的工序。
15.根据权利要求14所述的半导体器件的制造方法，其特征在于，在形成所述金属接线柱的工序中，在形成该金属接线柱之后，再在该金属接线柱的顶部形成势垒金属层。
16.根据权利要求14所述的半导体器件的制造方法，其特征在于，在形成所述绝缘膜的工序中，利用光刻法形成所述开口部。
17.一种半导体器件的制造方法，其特征在于，包括：
在半导体晶片的形成有多个器件的一侧的表面上，形成具有露出各器件的电极极板的开口部的绝缘膜的工序；
在该绝缘膜上形成按照所需形状进行了构图、覆盖露出所述电极极板的开口部的导体层的工序；
在该导体层上形成具有露出该导体层的端子形成部分的开口部的抗蚀层的工序；
以该抗蚀层为掩模，在所述导体层的端子形成部分形成金属接线柱的工序；
在除去所述的抗蚀层之后，在所述半导体晶片的形成有所述金属接线柱的一侧的表面上，沿着晶片边缘部形成环状的槽的工序；
使所述金属接线柱的顶部露出、利用密封树脂密封晶片表面的工序；
对所述半导体晶片的形成有所述金属接线柱的一侧相反侧的表面进行研磨，直到变薄至预定厚度的工序；
在所述的金属接线柱的顶部接合金属凸块的工序；
以所述各器件为单位对接合有该金属凸块的半导体晶片进行分割的工序。
18.根据权利要求17所述的半导体器件的制造方法，其特征在于，在形成所述金属接线柱的工序中，在形成该金属接线柱之后，再在该金属接线柱的顶部形成势垒金属层。
19.根据权利要求17所述的半导体器件的制造方法，其特征在于，在形成所述绝缘膜的工序中，利用光刻法形成所述开口部。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102280433A (zh) * 2011-08-19 2011-12-14 苏州晶方半导体科技股份有限公司 晶圆级芯片尺寸封装结构及其封装方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100395886C (zh) * 2004-07-16 2008-06-18 新光电气工业株式会社 半导体器件的制造方法
US7714448B2 (en) * 2004-11-16 2010-05-11 Rohm Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR100698098B1 (ko) * 2005-09-13 2007-03-23 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US8063495B2 (en) * 2005-10-03 2011-11-22 Rohm Co., Ltd. Semiconductor device
JP4895594B2 (ja) * 2005-12-08 2012-03-14 株式会社ディスコ 基板の切削加工方法
JP5054954B2 (ja) * 2006-09-22 2012-10-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102007023666A1 (de) * 2006-12-01 2008-06-05 Infineon Technologies Ag Halbleiterbaustein und Verfahren zur Herstellung eines Halbleiterbausteins
US7851333B2 (en) * 2007-03-15 2010-12-14 Infineon Technologies Ag Apparatus comprising a device and method for producing it
JP5337404B2 (ja) * 2008-05-21 2013-11-06 ローム株式会社 半導体装置および半導体装置の製造方法
US7928534B2 (en) 2008-10-09 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad connection to redistribution lines having tapered profiles
US8736050B2 (en) 2009-09-03 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Front side copper post joint structure for temporary bond in TSV application
US8531015B2 (en) 2009-03-26 2013-09-10 Stats Chippac, Ltd. Semiconductor device and method of forming a thin wafer without a carrier
US8759949B2 (en) * 2009-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside structures having copper pillars
CN103035520A (zh) * 2012-08-13 2013-04-10 上海华虹Nec电子有限公司 Igbt器件的制作方法
JP6054234B2 (ja) * 2013-04-22 2016-12-27 株式会社ディスコ ウエーハの加工方法
US20150371956A1 (en) * 2014-06-19 2015-12-24 Globalfoundries Inc. Crackstops for bulk semiconductor wafers
KR101959488B1 (ko) 2015-09-08 2019-03-18 주식회사 엘지화학 광학 소자의 제조 방법
US9711367B1 (en) 2016-06-01 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor method with wafer edge modification
US9768072B1 (en) 2016-06-30 2017-09-19 International Business Machines Corporation Fabrication of a vertical fin field effect transistor with reduced dimensional variations
CN106376180A (zh) * 2016-08-16 2017-02-01 上海交通大学 基于金属牺牲层工艺的弹性电路制备方法
JP6843570B2 (ja) * 2016-09-28 2021-03-17 キヤノン株式会社 半導体装置の製造方法
KR102634946B1 (ko) * 2016-11-14 2024-02-07 삼성전자주식회사 반도체 칩
JP6770443B2 (ja) * 2017-01-10 2020-10-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体ウェハ
CN111279496A (zh) * 2017-08-04 2020-06-12 欧司朗光电半导体有限公司 用于制造光电子半导体器件的方法
US20210375816A1 (en) * 2020-06-02 2021-12-02 Texas Instruments Incorporated Ic device with chip to package interconnects from a copper metal interconnect level

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107164A (en) * 1998-08-18 2000-08-22 Oki Electric Industry Co., Ltd. Using grooves as alignment marks when dicing an encapsulated semiconductor wafer
JP2001168231A (ja) * 1999-12-13 2001-06-22 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
US6329288B1 (en) * 1999-01-25 2001-12-11 Sanyo Eelctric Co., Ltd. Semiconductor device and manufacturing method thereof
JP2002231854A (ja) * 2001-02-01 2002-08-16 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2002270720A (ja) * 2001-03-09 2002-09-20 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6479900B1 (en) * 1998-12-22 2002-11-12 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
JP2000228412A (ja) * 1999-02-05 2000-08-15 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3346320B2 (ja) * 1999-02-03 2002-11-18 カシオ計算機株式会社 半導体装置及びその製造方法
JP3548061B2 (ja) * 1999-10-13 2004-07-28 三洋電機株式会社 半導体装置の製造方法
JP3455762B2 (ja) * 1999-11-11 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
JP3906962B2 (ja) * 2000-08-31 2007-04-18 リンテック株式会社 半導体装置の製造方法
US6818475B2 (en) * 2001-10-22 2004-11-16 Wen-Kun Yang Wafer level package and the process of the same
JP3831287B2 (ja) * 2002-04-08 2006-10-11 株式会社日立製作所 半導体装置の製造方法
JP3929966B2 (ja) * 2003-11-25 2007-06-13 新光電気工業株式会社 半導体装置及びその製造方法
CN100395886C (zh) * 2004-07-16 2008-06-18 新光电气工业株式会社 半导体器件的制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6107164A (en) * 1998-08-18 2000-08-22 Oki Electric Industry Co., Ltd. Using grooves as alignment marks when dicing an encapsulated semiconductor wafer
US6329288B1 (en) * 1999-01-25 2001-12-11 Sanyo Eelctric Co., Ltd. Semiconductor device and manufacturing method thereof
JP2001168231A (ja) * 1999-12-13 2001-06-22 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2002231854A (ja) * 2001-02-01 2002-08-16 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2002270720A (ja) * 2001-03-09 2002-09-20 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102280433A (zh) * 2011-08-19 2011-12-14 苏州晶方半导体科技股份有限公司 晶圆级芯片尺寸封装结构及其封装方法
CN102280433B (zh) * 2011-08-19 2013-04-17 苏州晶方半导体科技股份有限公司 晶圆级芯片尺寸封装结构及其封装方法

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CN1826688A (zh) 2006-08-30
US7811857B2 (en) 2010-10-12
US20060014320A1 (en) 2006-01-19
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