JP2005064499A - 半導体素子製造方法 - Google Patents

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Pyoung Wan Kim
坪完 金
Tae-Sung Yoon
太成 尹
Hyeon Hwang
眩 黄
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Abstract

【課題】ウエハ裏面研磨工程後にウエハ裏面に接着層を形成することでウエハ反りを防止するとともに、別途の樹脂ペースト接着剤の塗布工程を経ずそのまま半導体チップ貼り付け工程を行なうことのできる半導体素子製造方法を提供することにある。
【解決手段】半導体素子製造方法において、活性面に半導体チップアレイを形成して所定の厚さと裏面を有するウエハを備える段階と、ウエハの裏面を研磨して第２の裏面を有するための薄形化した半導体ウエハを形成する段階と、ウエハの裏面に有機素材接着剤を塗布する段階と、有機素材接着剤を硬化してＢステージ接着層を形成する段階と、Ｂステージ接着層が形成されたウエハを個別半導体チップに切断する段階と、Ｂステージ接着層が形成された半導体チップを配線基板上に貼り付ける段階と、Ｂステージ接着層をＣステージ接着層に硬化する段階とを有する。
【選択図】 図１

Description

本発明は、半導体素子製造方法に関するものであって、詳細には半導体ウエハにて半導体チップを分離する半導体素子パッケージに貼り付ける方法に関する。
半導体素子製造工程は、一般に、ソーイング（sawing）工程と、チップ貼り付け(chip attaching)工程と、ワイヤーボンディング(wire bonding)工程、及び成形(molding)工程の順に行なわれる。ソーイング工程は、半導体ウエハを所定の大きさに切断し、個別半導体チップに分離させる工程であり、チップ貼り付け工程は、分離させた個別半導体チップを配線基板に貼り付ける工程である。ワイヤーボンディング工程は、個別半導体チップの導電性領域とそれに対応する配線基板の導電性領域を一連の導電性ボンディングワイヤーを用いて電気的に接続する工程である。そして、モルディング工程は、半導体チップ、ボンディングワイヤー、及び配線基板の一部を外部環境から保護するための成形樹脂で封止する工程である。特に、チップ貼り付け工程には、配線基板の実装領域に接着剤を塗布した状態のまま半導体チップを圧着する方法が使われてきた。接着剤としては、銀エポキシ(Ag-epoxy)接着剤等の樹脂ペースト接着剤(resin paste adhesive)が一般に用いられる。配線基板に塗布する方法として、スタンピング(stamping)法、ディスペンシング(dispensing)法、スクリーンプリント(screen print)法が用いられるが、主にディスフェンシング法が用いられる。
ディスペンシング法は、シリンジ(syringe)中に樹脂ペースト接着剤を充填し、ディスペンサー(dispenser)装置を介して配線基板の所定領域上に所定の量の樹脂ペースト接着剤を吐出する方法である。しかし、ディスペンシング法は、半導体チップの大きさが大きくなると、配線基板の所定領域上に樹脂ペースト接着剤を均一に塗布することが難しい欠点がある。しかも、半導体チップを貼り付けた後に行なわれる硬化工程において樹脂ペースト接着剤を形成する接着層内にボイド(void)が生じる。
一方、このような問題点を解決するために、特開昭６３−２８９８２２号公報、特開平１-１９７３５号公報において接着フィルムを用いる方法が開示されているが、半導体チップの大きさに応じてフィルムを切断しなければならないため、切断フィルムを半導体チップに整列して貼り付ける装置が必要となる問題点がある。
また、この問題を解決するために、特開２０００−１０４０４０号公報においてウエハの裏面に接着テープを熱圧着により貼り付ける方法が開示されている。すなわち、接着剤付ウエハをダイシングテープに貼り付けて、ダイシングテープに貼り付けたウエハを接着テープも含めて切断し、個別半導体チップに分割後、ダイシングテープを剥離して得られる接着付きテープ付半導体チップを配線基板上に貼り付けるものである。
しかしながら、接着テープを半導体ウエハに貼り付けるために用いる熱圧着工程は、裏面に接着テープが搭載される半導体ウエハをロールと熱板とを用いて熱圧着しなければならないため、ウエハが薄厚で直径の大きい場合は、熱圧着工程が行なわれる間に半導体ウエハに及ぶ熱的・機械的ストレスによって損傷が酷くなる場合がある。これにより、薄厚で直径の大きい半導体ウエハに熱圧着工程を加えると、曲がったり、反ったり、クラック等の現象が発生する。そのため、薄厚で直径の大きい半導体ウエハにとって熱圧着方法は不適切である。そして、このような問題は、半導体素子の軽薄短小化と半導体ウエハの大型化に伴って一層深刻化するとみられている。
他方、ウエハは、ＦＡＢ工程の間に耐えられる機械的強度を提供する７００μｍ以上の厚さを有する円板形状である。ＦＡＢ工程が完了すると、高集積回路を保護するためにウエハの活性面に所定の厚さの不活性層を形成させて、不活性層は、窒化物等の無機絶縁物質、或いはポリイミド(polyimide)等のポリマー物質からなる。
ところが、不活性層に用いるポリイミドは、ウエハ素材であるシリコンに比べて熱膨張係数が大きく、そのため、ウエハ活性面にポリイミドをコーティングした上、硬化すると、ポリイミドが収縮してウエハが反るといった問題が生じる。厚さの７００μｍの半導体ウエハの場合、シリコンの反りに耐えられる程度の充分な強度を有するものの、組立て前にウエハの裏面が研磨されていれば、反りの程度が酷くなる。例えば、直径２００ｍｍウエハを２００μｍ以下の厚さになるようウエハ裏面を研磨したり、或いは直径３００ｍｍウエハを４００μｍ以下の厚さになるようウエハ裏面を研磨すると、その活性面にポリイミド不活性層を有するウエハの場合、反り発生が酷く、その後の製造工程に致命的な影響を与えてしまう。
従って、このような反り防止のために、韓国公開特許公報第２００２−０４９７２０号、特開２０００−１３３６３８号公報、特開２００１−０９３８６３号公報等の通り、反りを矯正するためにウエハ裏面にポリイミドフィルムをコーティングするか、金属膜を形成している。しかし、この場合、チップ貼り付け工程時、別途の樹脂ペースト接着剤を用いるといった不都合が生じる。こうした方法が半導体ウエハの反りの低減や防止として役立つものの、樹脂ペースト接着剤の有する問題を抱えている。
本発明の目的は、ウエハ裏面研磨工程後にウエハ裏面に接着層を形成することで、ウエハ反りを防止するとともに、別途の樹脂ペースト接着剤の塗布工程を経ずそのまま半導体チップ貼り付け工程を行なうことのできる半導体素子製造方法を提供することにある。
上記目的を達成するために、本発明による半導体素子製造方法は、活性面に複数の半導体素子を有するウエハを用意し、ウエハ裏面を研磨して厚さを減らす段階から始まる。上記ウエハの裏面に有機素材接着剤を塗布してＢステージ(B-stage)にて硬化する。上記Ｂステージ接着層が形成されたウエハをソーイングテープで貼り付けて個別半導体チップにソーイングする。上記ソーイングテープから剥離して得られる上記Ｂステージ接着層が形成された半導体チップを配線基板上に貼り付ける。一つ以上の半導体チップを貼り付けた配線基板をオーブンに入れ、上記Ｂステージ接着層をＣステージ(C-stage)接着層で熱硬化する。
本発明による半導体素子製造方法において、直径２００ｍｍウエハの場合は２００μｍ以下の厚さを、直径３００ｍｍウエハの場合は４００μｍ以下の厚さを有するようにウエハの裏面を研磨する。有機素材接着剤は、エポキシ系、アクリル系、ポリイミド系、シリコン系、エポキシ系・アクリル系、エポキシ系・ポリイミド系、エポキシ系・シリコン系、アクリル系・ポリイミド系、ポリイミド系・シリコン系、またはエポキシ系・ポリイミド系・シリコン系を用いることが望ましく、２０〜３０ポアズの粘度を有する。
Ｂステージ接着層は、スピンコーティング法、プリンティング法、インジェクションモルディング法、または圧縮成形法により形成できる。Ｂステージの硬化工程は１００〜１５０℃で２０〜３０分間行なう。また、Ｂステージ接着剤を紫外線照射してＢステージ接着層で形成も可能である。このとき、Ｂステージ接着層は３０〜５０μｍの平均厚さを有する。
Ｃステージの硬化工程は、Ｂステージの硬化工程よりも多少高い温度、例えば、１５０〜２００℃で３０〜６０分間行なうことになる。Ｃステージの硬化工程後、半導体チップにスペーサを貼り付けることができ、上記スペーサ上にＢステージ接着層を有する新しい半導体チップを熱融着させて積層することができる。
一つ以上の半導体チップを有する実施形態において、Ｃステージの硬化工程が完了し、半導体チップを配線基板上に貼り付けた後、Ｂステージ接着層を形成する第２半導体チップが上記第１半導体チップ上に熱融着され積層される。ここで、第２半導体チップの大きさは、第１半導体チップのより多少小さいため、第１半導体チップの外周内に実装され得る。
本発明の製造方法によれば、ウエハ裏面研磨工程後、ウエハ裏面にＢステージ接着層を形成することによって、不活性層の収縮によるウエハ反りを防止することができる。なお、チップ貼り付け工程における別途の樹脂ペースト接着剤を使用せずチップ貼り付け工程を行なうことができるため、樹脂ペース接着剤の使用による問題点を解決できるとともに、工程短縮をよる生産性向上を図ることができる。
また、本発明の製造方法によれば、ウエハ裏面のＢステージ接着層を保護するために、裏面研磨工程及びソーイング工程の後、半導体チップ状態で取り扱われるとき半導体チップの割れるチッピング不良を抑制できる。なお、複数個の半導体チップを３次元に積層する際にも樹脂ペース接着剤を使用することなくチップの積層ができる効果がある。
以下、添付図面を参照しながら本発明の実施形態をさらに詳細に説明する。また、全ての図面における同じ図面符号は同じ構成要素を示す。
図１は、本発明の実施形態による半導体素子製造方法の工程図８０である。そして図２〜図１０は、図１の半導体素子製造方法によるそれぞれの段階を示す図面である。
本実施形態の製造工程は、半導体ウエハを用意する段階からスタート（図１の８１）し、半導体ウエハは、前工程(front-end)を通して複数半導体チップを形成する。まず、図２及び図３に示すように、シリコン基板１２に半導体チップ１４または集積回路（ＩＣｓ）が形成される。隣り合う半導体チップ１４は、チップ切断領域（scribe line）１６により区分される。半導体チップ１４の製造工程中、半導体ウエハ１０に影響を及ぼす取扱上の機械的ストレスに耐えために、直径の２００ｍｍ又は３００ｍｍであるウエハの場合は、厚さが７００μｍ以上が望ましく、ウエハの直径が大きくなるほど厚さも厚くなる傾向である。本発明は、半導体チップ１４の特定構造及び機能によるものであって、半導体チップ１４を単純形態として図示しているが、高度で且つ複雑な構造及び機能を備える半導体チップにおいても適用可能であることは当業者にとって自明であろう。
半導体チップ１４は、内部に形成する集積回路と、電気的に接続するチップパッド１７とを備える。また、不活性層１９がシリコン基板活性面１３及びチップパッド１７の端部を覆い、シリコン基板１２の内部の集積回路を外部環境から保護する。チップパッド１７は、普通アルミニウム(Ａｌ)、アルミニウムまたはアルミニウム合金を含有する化合物からなる。不活性層１９はポリイミドからなり、３〜１０μｍ厚さから形成される。そして、チップパッド１７は半導体チップ１４の端部に形成するが、チップパッド１７の一部或いは全部が半導体チップの中央部に一つ以上の列、或いはアレイ又は格子型に配置され得る。
次に、図４に示すように、ウエハ裏面１５の研磨工程を行なう(図１の８２)。すなわち、半導体ウエハの一部を除去し、所望とする半導体チップ１４の厚さが得られる。ウエハ裏面の研磨工程は、化学的機械研磨(chemical mechanical polishing; ＣＭＰ)方法、グラインディング(grinding)方法、湿式エッチング方法、または乾燥式エッチング方法が用いられ、一般にＣＭＰ方法が主に用いられる。
従来のＣＭＰ工程は、ウエハ裏面１５が研磨テーブル２２（polishing table）に向かうようにウエハキャリア２４（wafer carrier）がウエハ１０を把持した状態のまま研磨テーブル２２へ移動する。ウエハ裏面１５が研磨テーブル２２の研磨パッド２８の表面上に接触するようにして、所定の力でウエハ１０を研磨パッド２８に向けて下へ押さえる。研磨液供給部２６を介して所定の研磨液（slurry）２７を研磨テーブル２２上の研磨面２８に塗布させてウエハ１０と研磨テーブル２２とを相対運動させる。研磨液２７として、研磨率を増加させるために半導体ウエハ裏面１５の物質と反応する成分を選択するか、または研磨面２８と反応して半導体ウエハ裏面１５の一部を物理的に除去できる研磨粒子を含有することができる。
裏面研磨工程後、直径２００ｍｍウエハの場合は２００μｍ以下の厚さを有し、直径３００ｍｍウエハの場合は４００μｍ以下の厚さを有することになる。裏面研磨工程は、半導体ウエハが薄型を保持しながら後工程に耐えられる物理的強度を有するように施行される。最近では、１００μｍ以下の厚さを有するための裏面研磨がなされている。
その次に、図５に示すように、液状の有機素材接着剤をウエハ裏面１５に塗布させてウエハの裏面１５にＢステージ(B-stage)接着層３２を形成する工程を行なう(図１の８３)。Ｂステージ接着層３２は不活性層１９との熱膨張係数が類似する。ウエハ裏面１５に塗布される液状の有機素材接着剤を硬化させて所定の厚さを有するＢステージ接着層３２を形成する。
このように、ウエハ上部面１３の不活性層と熱膨張係数が類似するＢステージ接着層３２をウエハ裏面１５に形成することによって、ウエハ裏面研磨に発生するウエハ反りを防止することができる。すなわち、ウエハ１０状態での反りは不活性層素材が液状から固状へ硬化する際発生される体積収縮に起因する。従って、ウエハ裏面１５に不活性層と熱膨張係数とが類似した有機素材接着剤を形成・硬化させることにより、硬化時に発生される類似した大きさの体積収縮反応がウエハ裏面１５においても起きる。従って、不活性層による収縮反応と均衡をなすことによりウエハの反りを抑制することができる。
一方、Ｂステージ接着層３２をウエハ裏面１５に形成する方法によりスピンコーティング法、プリンティング法、インジェクションモルディング法、または圧縮成形法等を用いることができる。塗布された有機素材接着剤をＢステージ接着層３２として形成する工程は、１００〜１５０℃で２０〜３０分間に接着剤を加熱することもでき、且つ、紫外線に照射することもできる。
有機素材接着剤として、エポキシ系、アクリル系、ポリイミド系、そしてシリコン系等の単一有機化合物、或いはこれらの複合有機化合物を用いることができる。複合有機化合物として、エポキシ系・アクリル系、エポキシ系・ポリイミド系、エポキシ系・シリコン系、アクリル系・ポリイミド系、ポリイミド系・シリコン系またはエポキシ系・ポリイミド系・シリコン系を用いることができる。２０〜３０ポアズの粘度を有する有機素材接着剤の使用が望ましい。そして、Ｂステージ接着層３２の厚さは、裏面研磨後のウエハ１０の厚さ、不活性層、用いられる接着剤の収縮程度、並びに熱膨張係数によって異なるが、３０〜５０μｍ厚さが望ましい。
その次に、図６に示すように、Ｂステージ接着層３２が形成されたウエハ１０を個別半導体チップ１４に分離する工程を行なう(図１の８４)。すなわち、まずＢステージ接着層３２が形成されるウエハ裏面１５をソーイングテープ４１に貼り付ける。このとき、ソーイングテープ４１は、ウエハリング４２に貼り付けて取り扱う。このように、ウエハ１０をソーイングテープ４１に貼り付けた状態でウエハ切断機４３によりチップ切断領域１６に沿ってウエハ１０をソーイングし、個別半導体チップ１４に分離する。むろん、半導体チップ１４の下部のＢステージ接着層３２までソーイングする。ソーイング作業の際、半導体ウエハ１０を真空ステージ(図示せず)に在置することで、ソーイングテープとウエハリングアセンブリーとを用いる必要のない実施形態は当業者に自明であろう。
その次に、図７に示すように、Ｂステージ接着層３２が形成された個別半導体チップ１４を配線基板６０に貼り付ける段階を行なう(図１の８５)。配線基板６０として、リードフレーム、テープ配線基板、印刷回路基板、セラミック基板等が用いられる。
チップ移送器(図示せず)を用いて半導体チップ１４を吸着してソーイングテープ４１から剥離させた後、配線基板６０の所定の領域上に貼り付ける(図１の８５ａ)。引続き半導体チップ１４が貼り付けられた配線基板６０は、オーブンに供給されＢステージ接着層を硬化し、Ｃステージ接着層３４を形成することによって、半導体チップ１４と配線基板６０との間に完全な接着力を与える(図１の８５ｂ)。このとき、Ｃステージの硬化工程は、１５０〜２００℃で３０分〜６０分間行なうことが望ましい。
前述したように、半導体チップ１４を配線基板６０に貼り付けるためには、接着手段の使用が不要である。すなわち、半導体チップ１４にＢステージ接着層が形成されているため、チップ貼り付け工程において別途の樹脂ペースト接着剤を使用せず配線基板６０上に直接半導体チップ１４を貼り付けることができる。その上、別途の樹脂ペースト接着剤を使用しないことで、半導体チップの取扱中に起きる割れ等のチッピング(chipping)欠陥を防止できる。チップ貼り付け工程後に行なう半導体素子製造工程は、通常の半導体素子製造工程と同じ方法と手順により行なう。
すなわち、図８に示すように、ボンディングワイヤー５２を用いて半導体チップ１４と配線基板６０とを電気的に接続するワイヤーボンディング工程を行なう(図１の８６)。次に、図９に示すように、配線基板６０上部面に形成された半導体チップ１４とボンディングワイヤー５２を外部環境から保護するために液状の成形樹脂で封止して樹脂封止部５３を形成する成形工程を行なう(図１の８８)。最後に、図１０に示すように、配線基板６０の下部面にはんだボール５４を形成することにより半導体素子１００の製造工程を完了する。はんだボール５４は、ボール配置(ball placement)、メッキ(plating)、ステンシルプリンティング(stencil printing)、またはメタルジェット(metal jet)等の方法により形成することができる。はんだボール５４の代わりに、ニッケル(Ｎｉ)、金(Ａｕ)、またはその合金を含有する伝導性バンプにより形成することもできる。
本実施形態では、「チップｎ個貼り付け」段階(図１の８７)において「ｎ」は「１」に該当する一つの半導体チップ１４が実装されるシングルチップパッケージを採りあげて説明したが、二つ以上の半導体チップを３次元に積層するマルチチップパッケージにも適用可能である。図１１及び図１２は、二つの半導体チップを３次元に積層した半導体素子を示している。ここで、配線基板上に貼り付ける半導体チップを第１チップといい、第１チップ上に貼り付ける半導体チップを第２チップという。
図１１を参照すれば、同じ大きさの第１チップ１１４ａ及び第２チップ１１４ｂを３次元に積層した半導体素子２００を示している。この場合、第１チップ１１４ａ及び第２チップ１１４ｂ間にスペーサ１７０（spacer）を介在して第２チップの損傷防止や第１チップと配線基板との間のボンディングワイヤーとの干渉を防止する。もちろん、第１チップ１１４ａ及び第２チップ１１４ｂの下部面にＢステージ接着層が形成されているため、配線基板１６０に第１チップ１１４ａを貼り付けるとき、或いはスペーサ１７０上に第２チップ１１４ｂを貼り付けるときにおいて、別途の樹脂ペースト接着剤を使用せずそのまま貼り付けることができる。また、チップ貼り付け後、Ｂステージ接着層は熱硬化を経てＣステージ接着層１３４ａ、１３４ｂに硬化する。
図１２を参照すれば、第２チップ２１４ｂより大きい第１チップ２１４ａ上に第２チップ２１４ｂを貼り付ける半導体素子３００を示している。当然、配線基板２６０上に第１チップ２１４ａを貼り付けるときや、第１チップ２１４ａ上に第２チップ２１４ｂを貼り付けるときにおいて、別途の樹脂ペースト接着剤を使用せずそのまま貼り付けることができる。また、チップ貼り付け工程後、Ｂステージ接着層は熱硬化を経てＣステージ接着層２３４ａ、２３４ｂに硬化する。第１半導体チップ及び第２半導体チップに形成されるボンディングパッドの配列構造、及び第１半導体チップ及び第２半導体チップの大きさによって、図１３Ａ及び図１３Ｂに示すように、第２半導体チップ２１４ｂは第１半導体チップ上に貼り付けることができる。
図１１及び図１２に開示された半導体素子２００、３００による製造工程は図１に示した製造工程と同様に行なわれる。また、図１の図面符号８７の「チップｎ個貼り付け」段階において「ｎ」は「２」に該当する。当然、図１１に開示された半導体素子２００による製造工程において、第１チップ１１４ａを貼り付けた後、第２チップ１１４ｂの貼り付け工程を行なう前に、まずスペーサ１７０を第１チップ１１４ａの上部面に貼り付ける工程を行なう。
以上、本明細書と図面とに開示した本発明の実施形態は理解を助けるために特定例を提示したに過ぎず、本発明の範囲を限定するものではない。ここに開示された実施形態の他にも本発明の技術的思想に基づき他の変形例も実施可能であることは、本発明に属する技術分野における通常の知識を有する者にとって自明であろう。
本発明の実施形態による半導体素子製造方法の工程図である。 本発明の実施例によるウエハを示す平面図である。 図２の半導体チップの部分拡大図である。 本発明の実施例によるウエハの裏面を研磨する段階を示す断面図である。 本発明の実施例によるウエハの裏面にＢステージ接着層を形成する段階を示す断面図である。 本発明の実施例によるウエハを個別半導体チップに分離する段階を示す断面図である。 本発明の実施例による個別半導体チップを配線基板に貼り付けられた段階を示す断面図である。 本発明の実施例によるワイヤーボンディング後、配線基板に貼り付けられた半導体チップを示す断面図である。 本発明の実施例による樹脂封止部を形成する段階を示す断面図である。 本発明の実施例による配線基板にはんだボールを形成する段階を示す断面図である。 本発明の他の実施例による半導体チップ２個を配線基板に垂直に積層した半導体素子を示す断面図である。 本発明のさらに他の実施例よる半導体チップ２個を配線基板に垂直に積層した半導体素子を示す断面図である。 図１２の第２半導体チップが第１半導体チップ外周内に配置された平面図である。 図１２の第２半導体チップが第１半導体チップ外周内に配置された平面図である。
符号の説明
１０ ウエハ
１２ シリコン基板
１４ 半導体チップ
１６ チップ切断領域
２０ ＣＭＰ装置
３２ Ｂステージ接着層
３４ Ｃステージ接着層
４１ ソーイングテープ
４２ ウエハリング
４３ ソーイング刀
５２ ボンディングワイヤー
５３ 樹脂封止部
５４ はんだボール
１００ 半導体素子

Claims (20)

  1. 活性面に半導体チップアレイを形成して所定の厚さと裏面を有するウエハを備える段階と、
    前記ウエハの裏面を研磨して第２の裏面を有するための薄形化した半導体ウエハを形成する段階と、
    前記ウエハの裏面に有機素材接着剤を塗布する段階と、
    前記有機素材接着剤を硬化してＢステージ接着層を形成する段階と、
    前記Ｂステージ接着層が形成されたウエハを個別半導体チップに切断する段階と、
    前記Ｂステージ接着層が形成された半導体チップを配線基板上に貼り付ける段階と、
    前記Ｂステージ接着層をＣステージ接着層に硬化する段階と、
    を有することを特徴とする半導体素子製造方法。
  2. 直径２５０ｍｍ以下のウエハは２００μｍ以下、直径２５０ｍｍウエハは４００μｍ以下の厚さを有するようにウエハの裏面を研磨することを特徴とする、請求項１に記載の半導体素子製造方法。
  3. 前記有機素材接着剤は、エポキシ系、アクリル系、ポリイミド系、シリコン系、エポキシ系/アクリル系、エポキシ系・ポリイミド系、エポキシ系・シリコン系、アクリル系・ポリイミド系、ポリイミド系・シリコン系、またはエポキシ系・ポリイミド系・シリコン系であることを特徴とする、請求項２に記載の半導体素子製造方法。
  4. 前記有機素材接着層は、スピンコーティング法、プリンティング法、インジェクションモルディング法又は圧縮成形法等により形成することを特徴とする、請求項３に記載の半導体素子製造方法。
  5. 前記有機素材接着層の硬化段階は、前記有機素材接着層をＢ硬化温度で熱硬化する段階と、
    前記有機素材接着層がＢステージ接着層で完全に形成されるまでＢ硬化時間の間にＢ硬化温度を維持する段階と、
    を有することを特徴とする、請求項３に記載の半導体素子製造方法。
  6. 前記Ｂ硬化温度は１００℃〜１５０℃であり、前記Ｂ硬化時間は２０〜３０分であることを特徴とする、請求項５に記載の半導体素子製造方法。
  7. 前記有機素材接着層硬化の段階において、前記有機素材接着層がＢステージ接着層で完全に形成されるまで所定の強度の紫外線を所定の時間にかけて照射することを特徴とする、請求項４に記載の半導体素子製造方法。
  8. 前記Ｂステージ接着層の平均厚さは３０〜５０μｍであることを特徴とする、半導体素子製造方法。
  9. 前記有機素材接着剤は、半導体裏面に塗布時２０〜３０ポアズの粘度を有することを特徴とする、請求項３に記載の半導体素子製造方法。
  10. 前記Ｂステージ接着層硬化の段階は、Ｂステージ接着層をＣ硬化温度で熱硬化する段階と、
    前記Ｂステージ接着層がＣステージ接着層で完全に形成されるまでＣ硬化時間の間にＣ硬化温度を維持する段階と、
    を有することを特徴とする、請求項１に記載の半導体素子製造方法。
  11. 前記Ｃ硬化温度は１５０〜２００℃であり、前記Ｃ硬化時間は３０分〜６０分であることを特徴とする、請求項１０に記載の半導体素子製造方法。
  12. 活性面に第１半導体チップアレイを形成して所定の厚さと裏面を有する第１ウエハを用意する段階と、
    前記第１ウエハの裏面を研磨して第２の裏面を有するための薄形化した第１半導体ウエハを形成する段階と、
    前記第１ウエハの第２裏面に第１有機素材接着層を塗布する段階と、
    前記有機素材接着剤を硬化して第１Ｂステージ接着層を形成する段階と、
    前記Ｂステージ接着層が形成されている第１ウエハを第１個別半導体チップに切断する段階と、
    前記Ｂステージ接着層が形成されている半導体チップを配線基板上に貼り付ける段階と、
    前記Ｂステージ接着層をＣステージ接着層に硬化する段階と、
    活性面に第２半導体チップアレイを形成して所定の厚さと裏面を有する第２ウエハを用意する段階と、
    前記第２ウエハの裏面を研磨して第２の裏面を有するための薄形化した第２半導体ウエハを形成する段階と、
    前記第２ウエハの第２裏面に第２有機素材接着層を塗布する段階と、
    前記第２有機素材接着剤を硬化して第２Ｂステージ接着層を形成する段階と、
    前記Ｂステージ接着層が形成された第２ウエハを第２個別半導体チップで切断する段階と、
    前記Ｂステージ接着層が形成された第２半導体チップを前記第１半導体チップ上に貼り付ける段階と、
    前記Ｂステージ接着層をＣステージ接着層に硬化する段階と、を有する半導体素子製造方法において、
    前記第１半導体チップは活性面と背面を有し、前記背面にＢステージ接着層を形成し、前記第２半導体チップはＢステージ接着層を形成することを特徴とする、半導体素子製造方法。
  13. 前記第２半導体チップを第１半導体チップに貼り付ける段階後において、
    前記第１半導体チップ活性面にスペーサを貼り付ける段階と、
    前記スペーサ上部面に前記第２半導体チップを貼り付ける段階と、
    を有することを特徴とする、請求項１２に記載の半導体素子製造方法。
  14. 前記第２半導体チップを前記第１半導体チップに熱圧着方法により貼り付けることを特徴とする、請求項１２に記載の半導体素子製造方法。
  15. 前記第１Ｃステージ接着層を形成した後、前記第２半導体チップを前記スペーサ上部面に貼り付けることを特徴とする、請求項１２に記載の半導体素子製造方法。
  16. 前記Ｃステージ接着層を形成した後、前記第２半導体チップを上記スペーサ上部面に貼り付けることを特徴とする、請求項１３に記載の半導体素子製造方法。
  17. 前記第１Ｃステージ接着層を形成する前に、前記第２半導体チップを前記スペーサ上部面に貼り付けた上、前記第１Ｂステージ接着層を硬化して第１Ｃステージ接着層を形成時、第２Ｂステージ接着層も第２Ｃステージ接着層で形成することを特徴とする、請求項１３に記載の半導体素子製造方法。
  18. 前記第１半導体チップの活性面と前記第２半導体チップの活性面とが略同じ大きさであることを特徴とする、請求項１３の記載の半導体素子製造方法。
  19. 前記第１半導体チップの活性面は第１外周を限定し、前記第２半導体チップの活性面は第２外周を限定し、前記第２半導体チップが前記第１半導体チップに実装時、前記第２外周が前記第１外周内に含まれることを特徴とする、請求項１２に記載の半導体素子製造方法。
  20. 前記第２半導体チップが前記１半導体チップに実装時、前記第２外周が前記第１外周内に完全に含まれることを特徴とする、請求項１９に記載の半導体素子製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227497A (ja) * 2006-02-22 2007-09-06 Seiko Instruments Inc 半導体装置の製造方法
JP2008288571A (ja) * 2007-04-18 2008-11-27 Hitachi Chem Co Ltd 接着剤付きウエハ及びその製造方法、並びに、接着剤組成物
WO2012073972A1 (ja) * 2010-12-01 2012-06-07 日立化成工業株式会社 接着剤層付き半導体ウェハ、半導体装置の製造方法及び半導体装置
JP2013535098A (ja) * 2010-06-08 2013-09-09 ヘンケル コーポレイション パルスｕｖ光源によるウエハ裏面被覆方法
JP2015161729A (ja) * 2014-02-26 2015-09-07 住友金属鉱山株式会社 ファラデー回転子の製造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050208700A1 (en) * 2004-03-19 2005-09-22 Chippac, Inc. Die to substrate attach using printed adhesive
US7186588B1 (en) * 2004-06-18 2007-03-06 National Semiconductor Corporation Method of fabricating a micro-array integrated circuit package
WO2006061673A1 (en) * 2004-12-09 2006-06-15 Infineon Technologies Ag Semiconductor package having at least two semiconductor chips and method of assembling the semiconductor package
JP4931366B2 (ja) * 2005-04-27 2012-05-16 東レ・ダウコーニング株式会社 硬化性シリコーン組成物および電子部品
US20060289980A1 (en) * 2005-06-22 2006-12-28 Chang Hong T Stacked memory card and method for manufacturing the same
JP5207591B2 (ja) * 2006-02-23 2013-06-12 東レ・ダウコーニング株式会社 半導体装置の製造方法および半導体装置
KR100780690B1 (ko) * 2006-03-03 2007-11-30 주식회사 하이닉스반도체 스택 패키지의 제조방법
US8120168B2 (en) * 2006-03-21 2012-02-21 Promerus Llc Methods and materials useful for chip stacking, chip and wafer bonding
US7880278B2 (en) 2006-05-16 2011-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having stress tuning layer
KR100809701B1 (ko) * 2006-09-05 2008-03-06 삼성전자주식회사 칩간 열전달 차단 스페이서를 포함하는 멀티칩 패키지
JP2008066653A (ja) * 2006-09-11 2008-03-21 Tokyo Seimitsu Co Ltd ウェーハ処理方法およびウェーハ処理装置
JP5285846B2 (ja) * 2006-09-11 2013-09-11 東レ・ダウコーニング株式会社 硬化性シリコーン組成物および電子部品
KR100843217B1 (ko) * 2006-12-15 2008-07-02 삼성전자주식회사 웨이퍼 후면 액상접착제 도포를 이용한 반도체 패키지 제조용 인라인 시스템
KR100792950B1 (ko) * 2007-01-19 2008-01-08 엘에스전선 주식회사 반도체 패키징 방법
SG147330A1 (en) * 2007-04-19 2008-11-28 Micron Technology Inc Semiconductor workpiece carriers and methods for processing semiconductor workpieces
JP5547369B2 (ja) * 2007-09-28 2014-07-09 東レ・ダウコーニング株式会社 硬化性液状エポキシ樹脂組成物およびその硬化物
TW200952059A (en) * 2008-06-10 2009-12-16 Henkel Corp Methods for coating the backside of semiconductor wafers
CN102687257A (zh) * 2009-11-13 2012-09-19 日立化成工业株式会社 半导体装置、半导体装置的制造方法以及带有粘接剂层的半导体晶片
TWI488931B (zh) * 2010-06-08 2015-06-21 Henkel IP & Holding GmbH 含反應性硫化合物之晶圓背面塗料
KR101354781B1 (ko) 2012-06-11 2014-01-23 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법
US9117813B2 (en) 2012-06-15 2015-08-25 General Electric Company Integrated circuit package and method of making same
JP6524003B2 (ja) 2016-03-17 2019-06-05 東芝メモリ株式会社 半導体装置
EP3435410B1 (en) * 2017-01-25 2021-07-07 Shenzhen Goodix Technology Co., Ltd. Chip encapsulation structure and encapsulation method
US10586725B1 (en) * 2018-01-10 2020-03-10 Facebook Technologies, Llc Method for polymer-assisted chip transfer
US10559486B1 (en) * 2018-01-10 2020-02-11 Facebook Technologies, Llc Method for polymer-assisted chip transfer
US20200013701A1 (en) * 2018-07-03 2020-01-09 Texas Instruments Incorporated Wafer stencil for controlling die attach material thickness on die
KR20230023834A (ko) * 2020-12-09 2023-02-20 주식회사 솔루엠 에어포켓 방지 기판, 에어포켓 방지 기판 모듈, 이를 포함하는 전기기기 및 이를 포함하는 전기기기의 제조 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6337612A (ja) 1986-07-31 1988-02-18 Toshiba Corp 半導体ウエ−ハ
CA1290676C (en) 1987-03-30 1991-10-15 William Frank Graham Method for bonding integrated circuit chips
JPH0628269B2 (ja) 1987-07-15 1994-04-13 株式会社巴川製紙所 ダイボンデイング用接着テ−プ
JPH04167543A (ja) * 1990-10-31 1992-06-15 Mitsumi Electric Co Ltd 半導体基板のチッピング方法
KR100386061B1 (ko) * 1995-10-24 2003-08-21 오끼 덴끼 고오교 가부시끼가이샤 크랙을방지하기위한개량된구조를가지는반도체장치및리이드프레임
KR970077603A (ko) 1996-05-23 1997-12-12 김광호 워피지(warpage)를 방지하기 위한 금속층을 갖는 반도체 칩 패키지
US5847929A (en) * 1996-06-28 1998-12-08 International Business Machines Corporation Attaching heat sinks directly to flip chips and ceramic chip carriers
TW430685B (en) 1996-07-30 2001-04-21 Nippon Kayaku Kk Epoxy resin liquid composition for semiconductor encapsulation
JPH1092776A (ja) * 1996-09-12 1998-04-10 Disco Abrasive Syst Ltd 被加工物用保護部材及びウエーハの研磨方法
KR100218634B1 (ko) 1996-12-30 1999-09-01 마이클 디. 오브라이언 캐리어 프레임을 갖는 볼 그리드 어레이 반도체 패키지
KR100253116B1 (ko) * 1997-07-07 2000-04-15 윤덕용 Le방법을 이용한 칩사이즈 패키지의 제조방법
US6162495A (en) 1997-09-29 2000-12-19 Cymer, Inc. Protective overcoat for replicated diffraction gratings
JP3994498B2 (ja) * 1998-01-30 2007-10-17 日立化成工業株式会社 半導体装置の製造方法
JP3605651B2 (ja) * 1998-09-30 2004-12-22 日立化成工業株式会社 半導体装置の製造方法
JP4153606B2 (ja) 1998-10-22 2008-09-24 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置
KR100369394B1 (ko) 1999-09-07 2003-01-29 앰코 테크놀로지 코리아 주식회사 반도체패키지용 섭스트레이트 및 이를 이용한 반도체패키지의 제조방법
JP2001093863A (ja) 1999-09-24 2001-04-06 Toshiba Corp ウェーハ裏面スパッタリング方法及び半導体製造装置
KR20020049720A (ko) 2000-12-20 2002-06-26 윤종용 박형 웨이퍼 및 그 제조방법
KR20020061737A (ko) * 2001-01-17 2002-07-25 삼성전자 주식회사 반도체 제조장치 및 반도체 제조장치의 웨이퍼 가공방법
US7148561B2 (en) 2001-03-29 2006-12-12 Siliconware Precision Industries Co., Ltd. Ball grid array substrate strip with warpage-preventive linkage structure
JP3651413B2 (ja) 2001-05-21 2005-05-25 日立電線株式会社 半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法
US6667191B1 (en) * 2002-08-05 2003-12-23 Asat Ltd. Chip scale integrated circuit package

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227497A (ja) * 2006-02-22 2007-09-06 Seiko Instruments Inc 半導体装置の製造方法
JP2008288571A (ja) * 2007-04-18 2008-11-27 Hitachi Chem Co Ltd 接着剤付きウエハ及びその製造方法、並びに、接着剤組成物
JP2013535098A (ja) * 2010-06-08 2013-09-09 ヘンケル コーポレイション パルスｕｖ光源によるウエハ裏面被覆方法
WO2012073972A1 (ja) * 2010-12-01 2012-06-07 日立化成工業株式会社 接着剤層付き半導体ウェハ、半導体装置の製造方法及び半導体装置
CN103250235A (zh) * 2010-12-01 2013-08-14 日立化成株式会社 带粘接剂层的半导体晶片、半导体装置的制造方法及半导体装置
JP2015161729A (ja) * 2014-02-26 2015-09-07 住友金属鉱山株式会社 ファラデー回転子の製造方法

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