JP2001338932A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法

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semiconductor element
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Abstract

(57)【要約】 【課題】より高密度に実装することができる半導体装置
を提供する。 【解決手段】少なくとも１つ以上の電極部を有する半導
体素子１が、その電極部と電気的に接続される電極部を
有する配線部材４に電気的に接続されている半導体装置
において、半導体素子１の半導体部が形成されている面
以外の面に、少なくとも１つ以上の溝２が設けられてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子を高密
度に実装し、高品質な特性を得ることを可能とする半導
体装置及び半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、Ｓｉチップに代表される半導体素
子は、リードフレームのダイパッド上に搭載され、半導
体素子の電極部とリードフレームのリードとをワイヤー
ボンダーによりφ２０〜１００μｍの極細の金線等を用
いて接続した後、トランスファーモールドによって、樹
脂封止され半導体装置である半導体パッケージにされて
いた。
【０００３】そして、半導体素子への回路素子の高集積
化が進むにつれ、電極部の数が近年急速に増大し、半導
体パッケージとしては多ピン化していく一方であった。
【０００４】さらに、回路素子の高集積化にともない半
導体素子の素子面積当たりの消費電力が大きくなり、素
子発熱が高くなり、素子特性を得るためやより高速で駆
動させるために放熱フィンや放熱ファンを半導体パッケ
ージに取り付ける必要性が高くなってきた。
【０００５】一方、半導体素子を使用する機器は、より
小型薄型化が求められたり、あるいは、より高機能な性
能を要求されることから、半導体素子間の伝送線路長を
短くし高速伝送が行えるように、機器メーカとしては、
半導体素子をより高密度に実装するため、より小型でよ
り高放熱性の半導体パッケージを求めている。
【０００６】このような状況の中で、図８に示すような
ＢＧＡ（Ball Grid Array）やＣＳＰ（Chip Scale Pack
age）のような格子状のはんだボールを電極にもつ、多
ピンで高密度実装可能な新しいパッケージが開発されて
きた。
【０００７】さらに、より高密度化を図るためには、半
導体素子であるＳｉチップ（ベアチップ）をフリップチ
ップ接続により基板に直接接続させる方法も採用され、
このようなフリップチップ接続で高放熱性を得るために
チップ裏面に凹凸を設けた半導体チップが特開平６−３
１０６２６号公報に開示されている。
【０００８】また、一方で薄型の半導体パッケージを得
るために、図９に示す特開平５−７４９３４号公報に示
されるようなウェハーの素子分離ストリートを先にダイ
シングした後にウェハーの裏面をバックグラインドする
先ダイシング法によりチップ厚みが従来の２００〜４０
０μｍから５０μｍと極めて薄い半導体素子が作られる
ようになってきている。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来例にあるＢＧＡやＣＳＰといった半導体装置における
半導体素子の実装構造では、さらなる小型高密度実装を
行う際に下記に述べるような問題点が存在した。
【００１０】１つめとしては、半導体素子の多ピン化に
ともない、格子状で多ピンに対応しやすいＢＧＡ，ＣＳ
Ｐパッケージであってもパッケージの電極ピッチを挟ピ
ッチ化しなければならず、それにともない電極部面積が
減少し、はんだ接合強度が低下し、プリント基板へ接合
した後の接合信頼性が低下する。
【００１１】２つめとしては、接合ピッチの挟ピッチ化
にともない、接合部のはんだボールの大きさが小さくな
り、スタンドオフ高さが減少し、半導体素子であるＳｉ
チップ（熱膨張係数α＝３ｐｐｍ）とプリント基板（α
＝１３〜１７ｐｐｍ）の熱膨張係数差による熱応力を緩
和しにくくなり、接合信頼性が低下する。
【００１２】３つめとしては、より高密度を目指すとパ
ッケージに占める半導体素子の割合がより高くなり、上
記熱応力がより大きくなることにより接合信頼性が低下
する。
【００１３】４つめとしては、半導体素子の高集積化に
よる半導体素子の自己発熱がより高くなり、半導体パッ
ケージが高温にさらされるようになると、半導体素子が
熱暴走を引き起こしたり、接合部のはんだのＳｎとＰｂ
の粒成長が加速され、はんだ粒界クラックが進行しやす
くなり、接合信頼性が低下する。
【００１４】５つめとしては、熱応力を低下させる方法
として、半導体素子であるＳｉの剛性を下げ変形しやす
くさせる方法があるが、物性値であるヤング率は変える
ことはできず、素子厚みを薄くすることしかできない。
しかし、半導体素子全体の厚さを２００μｍ以下にする
と上記特開平５−７４９３４号公報のような方法でバッ
クグラインド時のウェハーハンドリングは改善されたと
しても、チップ状態でパッケージ基板（インターポーザ
ー）へのマウント時のピックアップやボンディング時の
ハンドリングにおいて、チップ欠けや割れを発生させて
しまい安定して生産することができない。
【００１５】６つめとしては、特開平６−３１０６２６
号公報の方式では単なる放熱性を得るためにフリップチ
ップ接続される半導体素子裏面に凹凸を設けチップの表
面積を増やしたが、接続時に半導体素子を加圧する場合
には、裏面に設けられた凹凸により接続部への加圧分布
に不均一性が発生し、接続不良を発生させてしまう。し
たがって接続できる接続方法は、加圧を必要としない接
続方式しか使うことはできない。
【００１６】従って、本発明は上述した課題に鑑みてな
されたものであり、その目的は、より高密度に実装する
ことができる半導体装置及び半導体装置の製造方法を提
供することである。
【００１７】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、本発明に係わる半導体装置は、
少なくとも１つ以上の電極部を有する半導体素子が、そ
の電極部と電気的に接続される電極部を有する配線部材
に電気的に接続されている半導体装置において、前記半
導体素子の半導体膜が形成されている面以外の面に、少
なくとも１つ以上の溝が設けられていることを特徴とし
ている。
【００１８】また、本発明に係わる半導体装置は、少な
くとも１つ以上の電極部を有する半導体素子が、その電
極部と電気的に接続される電極部を有する配線部材に電
気的に接続されている半導体装置において、前記半導体
素子の半導体膜が形成されている面以外の面に、格子状
の溝が設けられていることを特徴としている。
【００１９】また、本発明に係わる半導体装置は、少な
くとも１つ以上の電極部を有する半導体素子が、その電
極部と電気的に接続される電極部を有する配線部材に電
気的に接続されている半導体装置において、前記半導体
素子の半導体膜が形成されている面以外の面に、格子状
の溝が設けられており、該溝の間隔が素子中心部と素子
端部では異なることを特徴としている。
【００２０】また、本発明に係わる半導体装置は、少な
くとも１つ以上の電極部を有する半導体素子が、その電
極部と電気的に接続される電極部を有する配線部材に電
気的に接続されている半導体装置において、前記半導体
素子の半導体膜が形成されている面以外の面に、前記半
導体素子の中心を中心とする同心円状の溝が設けられて
いることを特徴としている。
【００２１】また、本発明に係わる半導体装置の製造方
法は、少なくとも１つ以上の電極部を有する半導体素子
が、その電極部と電気的に接続される電極部を有する配
線部材に、各々の電極部を対向させて電気的に接続され
ている半導体装置の製造方法において、前記半導体素子
と配線部材とが電気的及び機械的に接続された後に、露
出している半導体素子の裏面に溝を形成することを特徴
としている。
【００２２】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて説明する。
【００２３】まず、本実施形態の概要について説明す
る。
【００２４】本実施形態は、従来の半導体装置の課題を
解決するために、半導体素子の裏面に溝を設け半導体素
子の剛性を下げることで、半導体装置の剛性を下げ半導
体装置と基板とを接続するはんだ接合部にかかる熱応力
を低減し、接合信頼性の高い半導体装置を提供すること
を目的とする。
【００２５】その詳細について以下に述べる。
【００２６】通常ウェハーは、半導体前工程プロセスが
終了した後、ウェハー表面を保護テープで保護して裏面
をバックグラインドし、前工程時で６００μｍ以上あっ
た厚みを２００〜４００μｍまで薄くする。
【００２７】その後、この裏面に溝を形成する。
【００２８】溝を形成する方法としては、ダイシングソ
ーによる機械的研削を用いても良いし、裏面にレジスト
を塗布あるいはドライフィルムを貼り、露光・現像後化
学的にエッチングしてもよい。
【００２９】溝の幅については、特に制限はないが、深
さは、深ければ深いほど分割した後の半導体素子の剛性
を下げることができるので好ましいが、ダイシングソー
による機械的研削を行う場合には、切り込みの周囲に結
晶欠陥が発生する領域が５０〜１００μｍ程度できてし
まう。そこで、形成された半導体特性に影響を与えるこ
とがないようにウェハー表面から５０〜１００μｍ残る
深さまで彫り込むことが好ましい。
【００３０】また、溝の底部の形状としては、角や三角
であっても良いが、応力の分散の点からはＲのついたＵ
字形状がより好ましい。つまりできるだけＲの大きいほ
うがより好ましく溝の幅の半分以下のＲとなるようにす
る。
【００３１】さらに、１方向だけの溝では１方向の剛性
を下げるだけで効果が小さいので、格子状に直交させた
り、分割後の半導体素子の中心を中心とする同心円にす
ることで、２方向で均一に剛性を下げることができるよ
うになる。
【００３２】また、溝をいれる間隔であるが、間隔が細
かくなればなるほどチップ分割後の半導体素子の剛性は
下がり本実施形態の効果がより大きくなるが、チップ分
割後のハンドリングに支障をきたしてしまう。一方、半
導体装置であるパッケージの水平面中心に搭載されるこ
との多い半導体素子においては、中心から外側にいくに
つれて熱膨張係数差による熱応力が大きくなるものの、
中心近傍では、熱膨張係数差による変位量が小さいこと
から熱応力も小さい。したがって、分割後の半導体素子
中心部では、細かく溝を入れる必要は小さく、半導体素
子の外周にいくほど溝を入れることが望まれる。
【００３３】そこで、ダイシングソーの送りピッチのプ
ログラムを制御することで、外周側により多くの溝を設
け、中心部には溝のない領域を設けたり、レジストパタ
ーンの同心円のピッチを変えてエッチングすることで、
分割後の半導体素子ピックアップ時の裏面からの突き上
げ部を確保し、容易にピックアップ及びマウントが可能
となり、分割後のハンドリング時での欠けや割れを防く
ことができる。
【００３４】この中心部の溝のない領域としては、ピッ
クアップや裏面バックアップピンの大きさや半導体素子
（チップ）のサイズにもよるが、おおむねφ２〜３ｍｍ
の領域が確保されれば十分である。
【００３５】このようにしてウェハー裏面に溝が形成さ
れた後に、ウェハー裏面に半導体素子分割用のダイシン
グテープを貼り、表面保護テープを剥離後、ウェハー表
面の素子分離ストリートをダイシングし素子分離をおこ
なう。
【００３６】または、先にウェハー表面の素子分離スト
リートにダイシングをおこなっておくが、先ダイシング
深さまで裏面をバックグラインドせず、裏面に溝を設け
る際に、溝と先ダイシングが一致するようにすること
で、裏面溝形成と素子分離が同時におこなえるようにな
り、保護テープ貼り替え時のハンドリングミスや、裏面
に溝を形成したことによる素子分離ダイシング時の接着
面積低下による素子飛びやチップ欠けをなくすことも可
能となる。
【００３７】なお、このとき裏面からのダイシング幅を
表面からのダイシング幅（通常２０〜３０μｍ）より広
くすることにより、裏面からのダイシング位置の位置合
わせ精度が緩くなり、加工が容易になるとともに、裏面
ダイシング位置のわずかなずれによるクラックが素子側
に進行することを防ぐことになる。このダイシング位置
ずれを防ぐ裏面ダイシング幅としては、表面側ダイシン
グ時位置合わせ精度（±１０〜２０μｍ）と、裏面側ダ
イシング位置合わせ精度（±１０〜２０μｍ）と表面ダ
イシング幅を足しあわせた４０〜７０μｍ以上の幅で裏
面ダイシングをおこなえば良い。
【００３８】そして、このようにして、分割と溝とが形
成された半導体素子裏面側に搬送用テープを貼り、裏面
ラッピング用保護フィルムを剥し、搬送用テープをひろ
げ、分離された素子間隔を広げ半導体素子をピックアッ
プし、次工程であるダイボンディング工程に進む。
【００３９】ダイボンディング工程では、裏面に溝を持
つ半導体チップをポリイミドあるいは、ガラスエポキ
シ、ＰＰＥ等の材料からなる厚さ０．０５〜０．３ｍｍ
の配線が形成されたフィルムあるいは基板といった配線
部材上に接着材を介して固着させる。
【００４０】その際、溝の中に接着剤が進入し、通常の
状態での接着より非常に広い接着面積を有することにな
ることから、熱放散性が向上する。
【００４１】また、Ｓｉのヤング率と接着剤のヤング率
では値が２桁ほども異なることから、固着された半導体
素子の曲げ剛性は大幅に小さくなり、容易に変形可能な
構造となる。
【００４２】ダイボンディング工程の後、半導体素子表
面の電極部と配線部材の電極部とをＡｕ線（線径φ０．
０２〜０．０４ｍｍ）を用いたワイヤーボンディングに
より接続する。
【００４３】その後、半導体素子表面や接続しているＡ
ｕ線を保護するため、トランスファーモールドやポッテ
ィング（グラブトップ）によるエポキシ樹脂による封止
をおこなう。
【００４４】その後に、配線部材の反対面に設けられた
電極部にはんだボールをマウンターにて搭載し、リフロ
ーすることで、はんだボールを電極部に接続させ、半導
体装置であるＣＳＰパッケージが完成する。
【００４５】以上は、半導体素子電極と配線部材電極が
同一方向を向いているフェイスアップ構造でのワイヤー
ボンディングを用いたときのものであるが、半導体素子
電極と配線部材電極が対向するフェイスダウン構造の接
続の場合は、以下に述べる方法でも溝を形成することが
できる。
【００４６】まず、半導体素子を配線された基板にフェ
イスダウン方式にて接続し、第１の半導体素子と基板と
をアンダーフィル材により固定させた後、固着された状
態で、ダイシングを行い溝を露出する半導体素子裏面に
形成する。
【００４７】その詳細について以下に述べる。
【００４８】まず、半導体素子を基板にフェイスダウン
方式で接続させる方法としては、様々な方式がある。本
実施形態では、このフェイスダウン方式で接続させる方
式については、限定されない。
【００４９】１つとしては、第１の半導体素子電極部に
バリアメタル層を蒸着またはスパッターにより形成し、
その上にはんだバンプを同様に蒸着またはスパッターに
より形成した後、加熱工程をとおすことで、電極上には
んだボールを形成させ、このはんだボールと基板の電極
とが対向するように半導体素子を配置した後、再び加熱
することで接合させる従来からあるフリップチップ実装
がある。この場合は、はんだのぬれ性と表面張力で接続
されるため、接続時に半導体素子に加圧は必須ではな
い。
【００５０】さらに、この派生系として半導体素子の電
極部にワイヤーボンディング装置を改造した金ボール形
成装置により金ボールのみを形成させる金スタッドバン
プ法を用いた後、基板電極上にはんだ材を供給し、その
上に金スタッドバンプが形成された半導体素子を配置し
加熱工程を通すことで、金スタッドバンプと基板電極と
をはんだ材により接続させる方法もある。
【００５１】この場合、金バンプを形成する工程で半導
体素子電極に加圧が必須であり、この工程時点で半導体
素子裏面に溝が形成されていると、応力集中や、溝部で
の強度不足による素子の割れや欠けを発生させてしまう
が、平坦であればこの様な問題は発生しない。
【００５２】さらに、この様な金バンプを用いた接続方
法としては、導電性接着剤を金バンプあるいは、配線部
材側電極に設け、両者を加圧加熱させて接続するといっ
た接続方法や、異方性導電膜を金バンプと配線部材電極
間に挟み加圧加熱して接続する接続方法もあるが、いず
れも加圧が必須であり、接続時に半導体素子裏面に溝が
形成されていると、割れや欠けといった問題とともに半
導体素子が変形しやすくなっていることから、配線部材
の凹凸によって加圧分布が発生したり、溝部直下に電極
がある場合に荷重がかからず、接続に必要な加圧力が不
足する電極が発生したりしてしまうが、この工程で溝が
なければそのような問題は発生しない。
【００５３】つまり、フェイスダウン接続をおこなう工
程時に溝があると極めて接続方法を限定してしまい、様
々な要求にこたえることが難しい。
【００５４】そして以上のような接続を行った後には、
半導体素子は、はんだボールあるいは金スタッドバンプ
により配線部材である基板より持ち上げられた形で接続
されており、基板と半導体素子の間には空間が生じてい
る。そこで、接続部を補強し接続信頼性を得るため、こ
の空間をアンダーフィル材と呼ばれる補強樹脂により充
填させ、半導体素子と基板とを強固に接着させる。
【００５５】このアンダーフィルにより半導体素子が固
定された後に、ダイシングソーにより露出している半導
体素子裏面に溝を形成する。そのため、溝形成時に接続
部へかかる力はアンダーフィル材により極めて小さくな
っており、接続部の信頼性に影響するものではなく、接
続フェイスダウン実装で接続法式を問わず、裏面に溝が
形成される。
【００５６】さらに、上記フェイスアップ時に述べたよ
うな半導体素子だけのハンドリングは、もはやないの
で、溝の深さや幅、ピッチに関しても自由に行うことが
可能である。
【００５７】そして、このようなフェイスダウンで溝を
形成した後、上記の基板の裏面の電極部上にはんだボー
ルを搭載し、リフロー工程により接続し、ＣＳＰ、ＭＣ
Ｍといった半導体装置とすることができる。
【００５８】このようなＣＳＰ、ＭＣＭにおいても基板
上の半導体素子の剛性が大幅に低下しているので、はん
だボールの接続信頼性を極めて高めることが可能とな
る。
【００５９】（第１の実施形態）図１は、本発明の第１
の実施形態を示す模式的断面図であり、図２は、ウェハ
ー裏面に溝を形成する工程を示す模式的断面図であり、
図３は、ウェハー裏面に形成された溝を示す模式的平面
図である。これらの図において、１は半導体素子である
半導体チップ、２は半導体素子裏面に形成された溝、３
はダイボンディング材、４は配線基板であるポリイミド
配線基板、５はモールド樹脂、６ははんだボールであ
る。
【００６０】本実施形態においてはまず、図２（ａ）に
示されるような半導体素子部１２が表面に形成されたウ
ェハー１１の表面に、図２（ｂ）に示すように保護フィ
ルム１３を貼る。この保護フィルム１３が貼られたウェ
ハー１１の裏面を、図２（ｃ）に示すようにバックグラ
インドにより研磨し、ウェハー厚みを当初の約６００μ
ｍから３００μｍまで薄くする。次にウェハー表面の素
子分離ストリートに平行となるように位置合わせを行っ
た後に、図２（ｄ）に示すようにダイシングソーを用い
て溝２を形成する。この溝の幅としては１００μｍ、深
さとしては２００μｍで形成する。１方向の溝形成が終
わった後、９０度ウェハーを回転させ再び溝形成を行う
ことで、図３に示すような半導体素子１の裏面に格子状
の溝を形成する。この溝を形成するダイシングソーの送
りピッチを半導体素子の分割ストリート部と中央部で異
なるように入力することで、中央部に広い平坦部を持つ
ようにすることができる。
【００６１】つぎに、表面保護フィルム１３を貼った状
態で、図２（ｅ）に示すように素子分離用のダイシング
をおこなうためのダイシング保持フィルム１４を貼った
後に、表面保護フィルム１３に紫外線をあてて接着強度
を下げ、剥離する。
【００６２】さらに、図２（ｅ）に示すように、素子分
離用ストリート１５をダイシングソーにより幅２５〜３
０μｍでダイシング保持フィルム１４までカットする。
【００６３】この状態からダイシング保持フィルム１４
を引き伸ばすと半導体素子は、個々のチップへと分離さ
れる。
【００６４】そして、ダイシング保持フィルム１４に紫
外線を照射し、接着強度を低下させた後、ダイボンダー
において、保持フィルム１４の裏面から半導体素子中央
部をピンによる突き上げと素子表面側からのコレットに
よる吸着でピックアップし、ポリイミドフィルム上に配
線が形成された厚み０．０５〜０．３ｍｍのインターポ
ーザー４上のチップ搭載部にマウントする。
【００６５】その際、インターポーザー４のチップ搭載
部には、ディスペンサーによりダイボンディング材３が
塗布されており、半導体素子１がマウントされる際加圧
されることで、裏面に形成された溝２の中にまでダイボ
ンディング材３が進入する。
【００６６】その後ダイボンデイング材３を１５０℃〜
２００℃に加熱し硬化させ、半導体素子表面の電極部と
インターポーザー４の電極部とをφ２５μｍの金線によ
るワイヤーボンディングをおこない電気的に接続し、そ
の表面をトランスファーモールドによりエポキシ系樹脂
により封止する。
【００６７】その後、インターポーザー４の裏面に露出
する電極部上にはんだボール６をマウントし、はんだボ
ール６のはんだ材の融点以上の温度になるまで加熱し、
はんだボール６とインターポーザー４の電極部とを拡散
接合させる。
【００６８】このはんだボール６は、インターポーザー
電極部のピッチによりその大きさは変化するが、通常電
極部ピッチの約半分（５０〜６０％）の直径となる。例
えば、電極部ピッチが５００μｍであれば、直径は２５
０〜３００μｍが一つの大きさの目安である。
【００６９】さらに、はんだボール６のはんだ材の組成
としては、通常の共晶はんだであっても、それ以外の配
分比のＳｎＰｂ系はんだ、ＳｎＡｇ系はんだ、ＳｎＡｇ
Ｃｕ系はんだ、ＳｎＡｇＢｉ系はんだ等であってもかま
わない。
【００７０】そして、はんだボール６の周囲には、加熱
溶融時の拡散性を高めるための酸化膜除去用のフラック
ス成分が残っているので、洗浄しフラックス成分を除去
した後、半導体装置である個々のパッケージに分離され
る。
【００７１】以上のようにして、製造された半導体装置
である半導体パッケージは、内蔵される半導体素子の厚
みがチップハンドリング時に割れ、欠けを発生しにくい
強度を持ちながら、格子状の溝が形成されているため、
プリント基板実装時にプリント基板とＳｉとの熱膨張係
数差による熱応力がかかった際に容易に変形することが
可能となり、はんだボール６の接合部にかかる熱応力を
大幅に低減させ、接合信頼性を大幅に高めることが可能
となる。
【００７２】接合信頼性を大幅に高めることが可能とな
ったことで、より接合強度の小さくなる接合ピッチのよ
り微細化にも対応することが可能となり、半導体パッケ
ージのさらなる小型化や、多ピン化に対応することが可
能となる。
【００７３】（第２の実施形態）図４は、第２の実施形
態による同心円状の溝が形成されたウェハー裏面の模式
的平面図であり、同図において、２２は同心円状の溝で
ある。
【００７４】本実施形態においては、ウェハーの裏面バ
ックグラインド後に、裏面にレジストを塗布し、各々の
半導体チップ中心に露光マスクの同心円パターンの中心
がくるように位置合わせをした後露光現像し、酸による
エッチングをおこないウェハーに同心円状の溝２２をウ
ェハー表面から５０μｍの位置まで形成する。
【００７５】このように溝を第１の実施形態のような機
械的な加工ではなく、化学的な加工により形成すること
でウェハー表面の半導体素子特性に影響を与える欠陥を
ウェハーに発生させることなく溝の深さを深くすること
ができる。
【００７６】そのため、半導体素子（チップ）に分割し
た後の素子の剛性をより小さくすることが可能となり、
組み立て後の半導体装置であるパッケージの接合信頼性
をより高くすることができる。
【００７７】また、本実施形態では、同心円としたが、
半導体素子のサイズが長方形である場合には、円でもよ
いし、楕円状であってもかまわない。
【００７８】なお、溝２２形成以降の工程は、第１の実
施形態と同じである。
【００７９】（第３の実施形態）図５は、本発明の第３
の実施形態の製造方法を示す模式的断面図である。
【００８０】本実施形態においては、図５（ｂ）に示す
ように、表面保護フィルム１３を貼る前に素子分割スト
リートをダイシングソーによりあらかじめカットし分離
溝１５を形成する。その際、分離溝の深さは次工程以降
で行われるバックグラインドをおこなった際、分離溝１
５が露出しない深さにしておく。本実施形態では、ウェ
ハー厚を３００μｍとすることから分離溝１５の深さを
２００μｍとしておく（図５（ｂ）参照）。
【００８１】つぎに、図５（ｃ）に示すように、ウェハ
ー表面に表面保護フィルム１３を貼り、ウェハー裏面を
バックグラインドし、ウェハー厚を３００μｍまで落と
す。
【００８２】そして、第１の実施形態と同様にウェハー
表面の分割ストリートと平行になるように位置合わせを
おこなった後、図５（ｄ）に示すように、ダイシングソ
ーにより、幅１００μｍ、深さ２００μｍの溝をウェハ
ー裏面に形成する。
【００８３】その際、ウェハー表面からの分割溝１５上
にも溝を形成するようにすることにより、裏面溝形成と
素子分離を同時におこなうことが可能となる。
【００８４】そして、溝が形成されたウェハー裏面に保
持フィルムを貼り、表面保護フィルムを剥す。
【００８５】以降の工程は、第１の実施形態と同じであ
る。
【００８６】本実施形態では、溝形成時に同時に素子分
離をおこなうことで、保持フィルムの貼りつけ、表面保
護フィルムの剥離といった工程にて取り扱いを誤った際
に発生する割れが、他の半導体素子に波及することを防
ぐことができる。
【００８７】また、素子分離のダイシング工程での外力
が加わることがないため、保持フィルムの接着力を小さ
くすることが可能となり、接着面積が大きくなる大型の
半導体素子であっても容易にピックアップ可能になる。
したがって、ピックアップ時に溝部にかかる応力を小さ
くすることができ、溝の効果の大きい大型チップへの展
開が容易におこなえる。
【００８８】（第４の実施形態）図６は、本発明の第４
の実施形態を示す製造工程の模式的断面図である。
【００８９】本実施形態においては、まず素子分割され
た半導体チップ１の電極上に金バンプ８が形成されてい
る。金バンプの形成方法としては、メッキにより形成し
ても良いし、ワイヤーボンダーを用いたボールバンプに
よるものであってもよい。
【００９０】この半導体チップ１をフェイスダウンで配
線が形成されたセラミック基板７の接続用Ｐａｄと接続
する。このセラミック基板７の接続用Ｐａｄ表面には、
金が形成されており、半導体チップの金バンプとの接続
は、３００℃〜４００℃に加熱し加圧することで、接触
している金−金の金属化により行われる。この接合後、
半導体チップ１とセラミック基板７の間にエポキシ樹脂
からなるアンダーフィル材９を注入し、１２０〜１５０
℃の温度に加熱することで硬化させ半導体チップ１とセ
ラミック基板７とを接着補強させる（図６（ａ）参
照）。
【００９１】その後、ダイシングソーにて露出する半導
体チップ裏面に溝を形成する（図６（ｂ）参照）。
【００９２】そして、セラミック基板７の裏面に露出す
る電極上にはんだボール６を搭載し、加熱溶融させ接合
し、図６（ｃ）に示すような半導体パッケージを得る。
【００９３】本実施形態では、半導体チップの接続方法
として信頼性は高いが、接続時に温度と加圧がかかる金
−金接合を採用し、さらに半導体チップ裏面に溝２を形
成することで、はんだボール６の接合信頼性も高くする
ことが可能である。
【００９４】また、半導体チップと基板との接続方法と
してはこの様な金−金接合以外の金バンプと導電性接着
材によるものを採用しても、アンダーフィル材により半
導体チップが強固に接着されていることから、接合後に
溝形成をおこなうことが可能である。
【００９５】さらに、図７に示すような１つの基板に複
数の半導体チップが搭載されていても、本方式では、溝
を容易に形成することが可能である。さらに、露出して
いる半導体チップの厚みが異なっていてもダイシングソ
ーによる機械的な加工であることから、容易に溝が形成
できる。
【００９６】
【発明の効果】以上説明したように、本発明によれば、
半導体チップの剛性を組み立て時のハンドリングを損な
うことなく低くすることが可能であり、組み立てられた
半導体パッケージとプリント基板の熱膨張係数差による
はんだ接合部にかかる熱応力を低減し、接合信頼性を極
めて高くすることが可能となる。さらに、はんだ接合部
接合信頼性を高めることができるので、より接合面積が
小さくなる挟ピッチに対応でき、半導体パッケージの一
層の小型化あるいは多ピン化に対応可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す模式的断面図で
ある。
【図２】本発明の第１の実施形態の製造方法を示す模式
的断面図である。
【図３】本発明の第１の実施形態を示す模式的上面図で
ある。
【図４】本発明の第２の実施形態を示す模式的上面図で
ある。
【図５】本発明の第３の実施形態の製造方法を示す模式
的断面図である。
【図６】本発明の第４の実施形態の製造方法を示す模式
的断面図である。
【図７】本発明の第４の実施形態の１例を示す模式的断
面図である。
【図８】従来のパッケージ構造を示す模式的断面図であ
る。
【図９】従来のバックグラインドの１例を示す模式的断
面図である。
【符号の説明】
１ Ｓｉチップ ２ 溝 ３ ダイボンディング材 ４ インターポーザー ５ モールド樹脂 ６ はんだボール ７ セラミック基板 ８ 金バンプ ９ アンダーフィル材 １１ Ｓｉウェハー １２ 半導体素子の能動領域（アクティブエリア） １３ 表面保護フィルム １４ ダイシング保持フィルム １５ 素子分離溝 ２２ 円形状の溝

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つ以上の電極部を有する半
    導体素子が、その電極部と電気的に接続される電極部を
    有する配線部材に電気的に接続されている半導体装置に
    おいて、 前記半導体素子の半導体膜が形成されている面以外の面
    に、少なくとも１つ以上の溝が設けられていることを特
    徴とする半導体装置。
  2. 【請求項２】 少なくとも１つ以上の電極部を有する半
    導体素子が、その電極部と電気的に接続される電極部を
    有する配線部材に電気的に接続されている半導体装置に
    おいて、 前記半導体素子の半導体膜が形成されている面以外の面
    に、格子状の溝が設けられていることを特徴とする半導
    体装置。
  3. 【請求項３】 少なくとも１つ以上の電極部を有する半
    導体素子が、その電極部と電気的に接続される電極部を
    有する配線部材に電気的に接続されている半導体装置に
    おいて、 前記半導体素子の半導体膜が形成されている面以外の面
    に、格子状の溝が設けられており、該溝の間隔が素子中
    心部と素子端部では異なることを特徴とする半導体装
    置。
  4. 【請求項４】 少なくとも１つ以上の電極部を有する半
    導体素子が、その電極部と電気的に接続される電極部を
    有する配線部材に電気的に接続されている半導体装置に
    おいて、 前記半導体素子の半導体膜が形成されている面以外の面
    に、前記半導体素子の中心を中心とする同心円状の溝が
    設けられていることを特徴とする半導体装置。
  5. 【請求項５】 少なくとも１つ以上の電極部を有する半
    導体素子が、その電極部と電気的に接続される電極部を
    有する配線部材に、各々の電極部を対向させて電気的に
    接続されている半導体装置の製造方法において、 前記半導体素子と配線部材とが電気的及び機械的に接続
    された後に、露出している半導体素子の裏面に溝を形成
    することを特徴とする半導体装置の製造方法。
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