JP2007142128A - 半導体装置およびその製造方法 - Google Patents

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Tomoko Tono
朋子 東野
Hirotaka Nishizawa
裕孝 西沢
Tamaki Wada
環 和田
Chuichi Miyazaki
忠一 宮崎
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Abstract

【課題】ダイアタッチフィルムを介して複数個の半導体チップを配線基板上に積層するシステムインパッケージの小型化を推進する。
【解決手段】配線基板３上にダイアタッチフィルム１１を介してメモリチップ１９Ａ、１９Ｂおよびマイコンチップ１９Ｃを積層するシステムインパッケージ（ＳｉＰ）において、配線基板３のチップ搭載領域に金属プレート９を形成し、この金属プレート９上に最下層のメモリチップ１９Ａを実装することにより、配線基板３のチップ搭載領域の平坦性を確保し、金属プレート９と最下層のメモリチップ１９Ａとの間に介在するダイアタッチフィルム１１を、チップ間（メモリチップ１９Ａとメモリチップ１９Ｂとの間、およびメモリチップ１９Ｂとマイコンチップ１９Ｃとの間）に介在するダイアタッチフィルム１１と同一の品質、かつ同一の厚さにする。
【選択図】図１

Description

本発明は、半導体装置およびその製造技術に関し、特に、配線基板上に複数の半導体チップを積層したシステムインパッケージ(ＳｉＰ)のような薄型半導体装置に適用して有効な技術に関する。
システムインパッケージ(ＳｉＰ)と呼ばれる薄型半導体装置は、配線基板の主面上にマイコンチップやメモリチップなどを実装し、これらの半導体チップ（以下、単にチップということもある）を樹脂で封止したパッケージ構造を備えている。
システムインパッケージの配線基板は、例えば、主面と内層にＣｕ（銅）配線が形成されたガラスエポキシ樹脂板によって構成されており、マイコンチップやメモリチップは、Ａｕ（金）ワイヤを介して上記Ｃｕ配線に電気的に接続される。また、配線基板の主面のＣｕ配線は、配線表面の汚染や配線同士の短絡を防ぐために、ソルダレジストと呼ばれる薄い絶縁性フィルムによって被覆されている。
配線基板の裏面には、上記Ｃｕ配線に電気的に接続された多数の電極が形成されており、それぞれの電極には、システムインパッケージの外部接続端子を構成する半田バンプが接続されている。システムインパッケージは、上記半田バンプをその溶融温度以上の高温でリフローさせることにより、各種電子機器のマザーボードなどに実装される。
特開２００２−９３９９４号公報（特許文献１）は、配線基板上に複数個のメモリチップを積層したメモリカードに関するものである。この特許文献１は、配線基板のチップ搭載領域にＣｕ配線およびソルダレジストが形成されている場合は、配線の凹凸がソルダレジストの表面に影響して平坦性が低下するために、ペースト剤を使ってチップを配線基板に実装する際、チップと配線基板との接着性が低下する、という問題点を指摘している。また、その対策として、配線基板のチップ搭載領域にＣｕ配線およびソルダレジストを形成しないことによってチップ搭載領域の平坦性を確保し、チップと配線基板との接着性を強固にする技術を開示している。
特開２００２−９３９９４号公報
マイコンチップやメモリチップをシステムインパッケージの配線基板上に実装するには、前工程（ウエハプロセス）が完了した半導体ウエハ（以下、単にウエハという）の裏面にダイシングテープを貼り付けた状態でダイシングを行い、ウエハを複数個のチップに分割する。次に、これらのチップをダイシングテープから１個ずつ剥離し、吸着コレットと呼ばれる吸着治具を使って配線基板上に搬送する。配線基板のチップ搭載領域には、あらかじめディスペンサと呼ばれるペースト塗布装置を使ってペースト剤（接着剤）を塗布しておき、このペースト剤を介してチップを配線基板の表面に接着する。
しかしながら近年では、システムインパッケージは、高機能化と小型化とを併せて実現するために、配線基板上に複数のチップを三次元的に実装する積層パッケージ化が進められている。このような積層パッケージを組み立てるに際しては、パッケージ厚の増加を抑えるために、チップの厚さを９０μｍ以下、例えば５０〜６０μｍ程度まで薄くすることが要求される。
ところが、チップの厚さを９０μｍ以下にすると、ペースト剤を介してチップを配線基板の表面に接着する際、ペースト剤がチップの端部から主面側に這い上がり、ボンディングパッドの表面を覆ってしまうという問題が生じる。また、ペースト剤は粘性を有しているため、チップを配線基板の表面に接着する際、チップが動いてしまい、安定した状態でチップを配線基板の表面に実装することが困難である。更には、チップの厚さが９０μｍ以下と薄いため、チップの抗折強度は低くなり、製造工程においてチップクラックが発生する可能性がある。
そこで、このような問題を回避するために、ペースト剤に代えて、ダイアタッチフィルム(Die Attach Film)と呼ばれるフィルム状の接着材料を用い、このダイアタッチフィルムを介してチップを配線基板の表面に接着したり、チップの上にさらに他のチップを接着することが行われている。
このダイアタッチフィルムを使用する場合は、まず、ウエハプロセスが完了したウエハの裏面にダイシングテープを貼り付ける際、ウエハとダイシングテープとの間にダイアタッチフィルムを挟み込んでおく。そして、この状態でウエハとダイアタッチフィルムとを同時にダイシングした後、分割されたチップをダイアタッチフィルムと共にダイシングテープから剥離する。そして、ダイアタッチフィルムを介してチップを配線基板の表面に接着した後、ダイアタッチフィルムを加熱して接着剤を硬化させる。
また、ウエハの厚さが薄くなると、その強度が弱くなるので、ダイシング工程へ搬送する際などにウエハが割れる恐れがある。従って、ウエハとダイシングテープとの間にダイアタッチフィルムを介在させることにより、ウエハの強度を確保できるという効果も得られる。
しかしながら、本発明者は、積層パッケージを組み立てる際に、ダイアタッチフィルムを介してチップを配線基板の表面に接着しようとすると、次のような問題が生じることを見出した。
前述したように、配線基板上に複数個のチップを三次元的に実装する積層パッケージにおいては、各チップの厚さを、例えば５０〜６０μｍ程度まで薄くすることが要求される。しかし、薄くしたチップを配線基板の表面に接着したり、チップの上にさらに他のチップを積層したりする際に、厚いダイアタッチフィルムを使用したのでは、パッケージ厚が増加してしまうので、積層するチップの枚数に応じて使用するダイアタッチフィルムの厚さも、薄くすることが要求される。
しかし、配線基板の主面には、Ｃｕ配線に起因する段差が存在するので、ソルダレジストの表面にもこの段差を反映した凹凸が存在する。ダイアタッチフィルムよりも流動性のあるペースト剤を使用すれば、配線基板の主面に形成された凹部にペースト剤が流れ込む。そのため、ダイアタッチフィルムに比べ配線基板の主面におけるチップを実装する領域の平坦性を確保することができる。これに対し、配線基板の表面にチップを接着する際に、薄いダイアタッチフィルムを使うと、ペースト剤に比べダイアタッチフィルムの粘性は高いため、ダイアタッチフィルムとソルダレジストとの間に空隙（ボイド）が発生する。その結果、配線基板の裏面に接着した半田バンプをリフローさせる際、上記空隙内のエアーや水分が熱膨張してパッケージを破壊する、いわゆるリフロークラックを引き起こす。
その対策として、最下層のチップの裏面に厚いダイアタッチフィルムを貼り付け、このチップを配線基板上に実装する際に上方から強い圧力を加えることが考えられる。このようにすると、ソルダレジストとチップとの隙間にダイアタッチフィルムが隙間無く埋め込まれるので、空隙の発生を抑制することができる。
しかし、チップを配線基板上に実装する際、チップの表面に強い圧力を加えると、チップに形成された集積回路がダメージを受けたり、チップが割れたりする恐れがある。その対策としては、配線基板上に複数個のチップを積層し、続いて配線基板とこれらのチップとをＡｕワイヤで電気的に接続した後、チップを樹脂封止する際、樹脂の熱と金型の加圧力を利用してソルダレジストとチップとの隙間にダイアタッチフィルムを隙間無く埋め込むことが考えられる。
しかし、上記の方法では、配線基板とチップをＡｕワイヤで電気的に接続する際、両者の間に介在するダイアタッチフィルムが未硬化ないし半硬化状態になっている。そのため、チップのボンディングパッドにＡｕワイヤをボンディングする際、チップが配線基板に対して僅かに移動し、ボンディングパッドとＡｕワイヤとの接続信頼性が低下するという問題が生じる。
このように、ダイアタッチフィルムを使ってチップを配線基板上に積層する場合、チップの主面および裏面は平坦化されているため、下層のチップと上層のチップとの間には例えば１０μｍ以下の薄いダイアタッチフィルムでも使用できるが、最下層のチップと配線基板との間には、厚いダイアタッチフィルムを使用せざるを得ないので、その分、配線基板の主面から最上層のチップまでの高さが大きくなり、システムインパッケージの小型化が阻害される。
また、チップ同士の間に介在させるダイアタッチフィルムと、チップと配線基板との間に介在させるダイアタッチフィルムを別仕様にしなければならないため、システムインパッケージの組み立て工程が複雑化する。さらに、チップと配線基板との間に介在させる厚いダイアタッチフィルムは、薄いダイアタッチフィルムに比べて製造原価も高いので、システムインパッケージの製造コストも高価になる。
本発明の目的は、ダイアタッチフィルムを介して複数個のチップを配線基板上に積層する半導体装置の小型化を推進する技術を提供することにある。
本発明の他の目的は、ダイアタッチフィルムを介して複数個のチップを配線基板上に積層する半導体装置の信頼性や製造歩留まりを向上させる技術を提供することにある。
本発明の他の目的は、ダイアタッチフィルムを介して複数個のチップを配線基板上に積層する半導体装置の製造コストを低減する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体装置は、主面に複数の配線が形成された配線基板の前記主面上にダイアタッチフィルムを介して複数個の半導体チップが積層され、前記複数個の半導体チップが樹脂封止され、前記複数個の半導体チップのうち、最下層の半導体チップは、前記配線基板の前記主面上に形成された金属プレート上に前記ダイアタッチフィルムを介して実装され、前記最下層の半導体チップと前記配線基板との間に介在する前記ダイアタッチフィルムの厚さは、下層の半導体チップと上層の半導体チップとの間に介在するダイアタッチフィルムの厚さと同一である。
本発明の半導体装置の製造方法は、主面に複数の配線が形成された配線基板の前記主面上にダイアタッチフィルムを介して複数個の半導体チップを積層した後、前記複数個の半導体チップを樹脂封止する半導体装置の製造方法であって、（ａ）第１の半導体チップを第１のダイアタッチフィルムを介して前記配線基板の前記主面上に実装する工程と、（ｂ）第２の半導体チップを第２のダイアタッチフィルムを介して前記第１の半導体チップ上に実装する工程とを含み、前記第１の半導体チップは、前記配線基板の前記主面上に形成された金属プレート上に前記第１のダイアタッチフィルムを介して実装される。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
配線基板の主面上に形成された金属プレート上にダイアタッチフィルムを介して複数個のチップを積層することにより、配線基板の主面の平坦性が確保できるので、最下層のチップと配線基板との間に介在するダイアタッチフィルムの厚さを、下層のチップと上層のチップとの間に介在するダイアタッチフィルムの厚さと同じにすることが可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図１は、本実施の形態の半導体装置を示す断面図、図２は、この半導体装置の内部構成を示す平面図、図３は、この半導体装置の配線基板上に実装されたチップのレイアウトを示す平面図、図４は、この半導体装置の配線基板の裏面を示す平面図である。
本実施の形態の半導体装置は、配線基板３の主面上に３個のチップ（メモリチップ１９Ａ、１９Ｂおよびマイコンチップ１９Ｃ）を積み重ねて実装し、これらのチップ（メモリチップ１９Ａ、１９Ｂおよびマイコンチップ１９Ｃ）をモールド樹脂１５で封止したシステムインパッケージ（ＳｉＰ）である。
配線基板３は、ガラスエポキシ樹脂のような汎用樹脂を主体として構成された多層配線基板であり、その主面には、厚さが１０μｍ〜１５μｍ程度の薄いＣｕ（銅）箔をエッチングして形成した配線（配線パターン）８および金属プレート（金属層）９が形成されている。配線８および金属プレート９を構成するＣｕ箔の表面には、Ｎｉ（ニッケル）メッキが施されており、配線８の一部（Ａｕ（金）ワイヤがボンディングされる領域、電極）には、Ｎｉメッキ層の上にさらにＡｕメッキが施されている。金属プレート９は、配線８の一部、例えば基準電位プレートとして機能している。
金属プレート９の上にはダイアタッチフィルム１１を介してメモリチップ１９Ａが実装されている。ここで、ダイアタッチフィルム１１とＡｕメッキの接合強度は、ダイアタッチフィルム１１とＮｉメッキ層との接合強度よりも低い。そのため、上記したように金属プレート９を構成するＣｕ箔の表面には、Ｎｉメッキのみ施され、Ｎｉメッキ層の上にはＡｕメッキが施されていない。また、このメモリチップ１９Ａの上には、ダイアタッチフィルム１１を介して第２のメモリチップ１９Ｂが実装され、第２のメモリチップ１９Ｂの上には、ダイアタッチフィルム１１を介してマイコンチップ１９Ｃが実装されている。金属プレート９は、その表面（チップを搭載する領域）を平坦にするために、配線基板３の一面の平坦な領域に形成されている。すなわち、金属プレート９とその下部の配線基板３との間には、他の導体層などが形成されていない。金属プレート９の面積は、その上に実装するメモリチップ１９Ａの面積よりも僅かに大きい。これは、チップを実装する際、多少の位置ずれが生じる問題を考慮したためである。金属プレート９の周囲にはソルダレジスト（絶縁膜、保護膜）１４が形成されており、金属プレート９の表面と高さが異なる。すなわち金属プレート９の表面とソルダレジスト１４の表面の高さは異なる。そのため、もし金属プレート９の面積とメモリチップ１９Ａの面積を同じ大きさに形成しておくと、実装時の位置ずれによりメモリチップ１９Ａの一部がソルダレジスト１４の一部に平面的に重なるように搭載される。これによりダイアタッチフィルム１１と金属プレート９との間に空隙が発生してしまう。しかしながら、本実施の形態では、金属プレート９の面積を実装するメモリチップ１９Ａの面積よりも大きく形成しているため、金属プレート９の領域内に確実に実装する事が可能である。
金属プレート９と最下層のメモリチップ１９Ａとの間に介在するダイアタッチフィルム１１、メモリチップ１９Ａとメモリチップ１９Ｂとの間に介在するダイアタッチフィルム１１、およびメモリチップ１９Ｂとマイコンチップ１９Ｃとの間に介在するダイアタッチフィルム１１は、すべて同一品質の接着材料で構成され、かつ同一の厚さ（２５μｍ以下、例えば５μｍ程度）を有している。
上記３個のチップ（メモリチップ１９Ａ、１９Ｂおよびマイコンチップ１９Ｃ）のうち、最下層のメモリチップ１９Ａの主面には、ＳＲＡＭ(Static Random Access Memory)が形成されている。また、メモリチップ１９Ｂの主面にはフラッシュメモリが形成されている。最上層のマイコンチップ１９Ｃには、高速マイクロプロセッサ（ＭＰＵ：超小型演算処理装置）が形成されている。
図５に示すように、ＳＲＡＭが形成されたメモリチップ１９Ａの主面には、その一辺に沿って複数のボンディングパッドＢＰが一列に形成されている。図６に示すように、フラッシュメモリが形成されたメモリチップ１９Ｂの主面には、その一辺に沿って複数のボンディングパッドＢＰが一列に形成されている。図７に示すように、高速マイクロプロセッサが形成されたマイコンチップ１９Ｃの主面には、その四辺に沿って複数のボンディングパッドＢＰが一列に形成されている。
メモリチップ１９ＡのボンディングパッドＢＰと配線基板３の配線８（配線８の一部、電極）とは、Ａｕワイヤ１３を介して電気的に接続されている。メモリチップ１９ＢのボンディングパッドＢＰと配線基板３の配線８とは、Ａｕワイヤ１３を介して電気的に接続されている。マイコンチップ１９ＣのボンディングパッドＢＰと配線基板３の配線８とは、Ａｕワイヤ１３を介して電気的に接続されている。すなわち、３個のチップ（メモリチップ１９Ａ、１９Ｂおよびマイコンチップ１９Ｃ）は、ワイヤボンディング方式によって配線基板３に電気的に接続されている。なお、図２および図３には、配線基板３の一面に形成された配線８の一部のみが図示されている。配線基板３の主面は、上記３個のチップ（メモリチップ１９Ａ、１９Ｂおよびマイコンチップ１９Ｃ）およびＡｕワイヤ１３などを保護するためのモールド樹脂１５で覆われている。モールド樹脂１５は、シリカなどのフィラーを含んだエポキシ系樹脂などによって構成されている。
配線基板３の内部には、例えば４層程度の内部配線２４と図示しないビアホールとが形成されている。また、配線基板３の裏面には、内部配線２４とビアホールとを介して配線８に電気的に接続された、例えば２４０個の電極２５が形成されている。内部配線２４および電極２５は、前記配線８および金属プレート９と同じく、Ｃｕ箔をエッチングして形成したものであり、電極２５の表面にはＮｉメッキを介してＡｕメッキが施されている。
配線基板３の裏面に形成された電極２５には、システムインパッケージ（ＳｉＰ）の外部接続端子を構成する半田バンプ２６が接続されている。システムインパッケージ（ＳｉＰ）は、これらの半田バンプ２６を介して各種電子機器のマザーボードなどに実装される。すなわち、配線基板３は、上記３個のチップ（メモリチップ１９Ａ、１９Ｂおよびマイコンチップ１９Ｃ）をマザーボードなどに実装する際の中継基板（インターポーザー）として機能する。
配線基板３の主面には、配線８の汚染や配線８同士の短絡を防ぐためのソルダレジスト１４が形成されている。ソルダレジスト１４は、ポリイミド樹脂などからなる厚さが２０μｍ程度の絶縁性フィルムであり、配線８の一部（Ａｕワイヤ１３がボンディングされる領域）と金属プレート９の表面とを除き、配線基板３の主面の全域に形成されている。同様に、配線基板３の裏面には、電極２５の表面を除き、ソルダレジスト１４が形成されている。
このように、本実施の形態のシステムインパッケージ（ＳｉＰ）は、配線基板３上に３個のチップ（メモリチップ１９Ａ、１９Ｂおよびマイコンチップ１９Ｃ）を積層し、これら３個のチップによってシステムを構成した２４０ピンのＢＧＡ(Ball Grid Array)構造を有している。
図８は、上記システムインパッケージ（ＳｉＰ）の製造に用いるウエハ１の平面図である。図８に示すウエハ１は、例えば直径が３００ｍｍ、厚さが７５０μｍ〜８００μｍの単結晶シリコンからなり、その主面は複数のチップ領域１９Ａ’によって格子状に区画されている。そして、それぞれのチップ領域１９Ａ’には、周知の半導体製造プロセスによってＳＲＡＭが形成されている。
上記半導体製造プロセスは、成膜工程、不純物のイオン注入工程、フォトリソグラフィ工程、エッチング工程、メタライズ工程、洗浄工程および各工程間の検査工程などを含んでいる。また、この半導体製造プロセスの最終工程では、プローブを使った電気的試験によって、ウエハ１のチップ領域１９Ａ’の良否が判定される。
システムインパッケージ（ＳｉＰ）を製造するには、ＳＲＡＭが形成された上記ウエハ１の他に、フラッシュメモリが形成された第２のウエハとマイコンが形成された第３のウエハとを用意するが、これらのウエハについては図示を省略する。
図９および図１０は、上記システムインパッケージ（ＳｉＰ）の製造に用いるマトリクス基板２０の平面図である（図９は表面側、図１０は裏面側）。このマトリクス基板２０には、前述した配線基板３の配線８、金属プレート９、電極２５といった導体パターンが縦方向および横方向に繰り返し形成された構造を有している。すなわち、マトリクス基板２０は、前記配線基板３の母体となる基板であり、このマトリクス基板２０を図９、図１０に示すダイシングラインＬに沿って格子状に切断（ダイシング）することにより、複数個の配線基板３が得られる。例えば図に示すマトリクス基板２０は、その長辺方向が６ブロックの配線基板領域に区画され、短辺方向が３ブロックの配線基板領域に区画されているので、３×６＝１８個の配線基板３が得られる。
システムインパッケージ（ＳｉＰ）を製造するには、まず、前記図８に示すウエハ１の裏面を研磨することによって、その厚さを９０μｍ以下、例えば５０μｍ〜６０μｍ程度まで薄くする。ウエハ１の裏面を研磨するには、ウエハ１の主面に集積回路保護用のバックグラインドテープ（図示せず）を貼り付けて裏面側をグラインダで研削し、続いて、研削によって発生したダメージ層を、ウエットエッチング、ドライポリッシング、プラズマエッチングなどの方法によって除去する。同様に、フラッシュメモリが形成された第２のウエハの裏面、およびマイコンが形成された第３のウエハの裏面をそれぞれ研磨することによって、それらの厚さを９０μｍ以下、例えば５０μｍ〜６０μｍ程度まで薄くする。
次に、図１１および図１２に示すように、ウエハ１の裏面にダイアタッチフィルム１１を貼り付け、さらにダイアタッチフィルム１１の裏面にダイシングテープ２１を貼り付ける。また、ダイシングテープ２１の周辺部にウエハリング２２を貼り付ける。ダイシングテープ２１は、ポリオレフィン（ＰＯ）、ポリ塩化ビニル（ＰＶＣ）などからなるテープ基材の片面に紫外線硬化型感圧粘着剤などを塗布して粘着性を持たせた厚さ９０μｍ〜１２０μｍ程度の絶縁性接着テープである。ウエハリング２２は、ダイシングテープ２１を保持し、かつダイシングテープ２１に水平方向の張力を付与するための治具である。
次に、図１３に示すように、ダイシングブレード２３を使ってウエハ１とダイアタッチフィルム１１をダイシングし、チップ領域１９Ａ’のそれぞれを個片化する。これにより、図１４（ａ）、（ｂ）に示すように、裏面にダイアタッチフィルム１１が付着したメモリチップ１９Ａが得られる。図示は省略するが、フラッシュメモリが形成された第２のウエハおよびマイコンが形成された第３のウエハについても上記と同様の処理を施すことにより、裏面にダイアタッチフィルム１１が付着したメモリチップ１９Ｂおよびマイコンチップ１９Ｃが得られる。
次に、図１５に示すように、複数のメモリチップ１９Ａが接着された上記ダイシングテープ２１をピックアップ装置３０の支持リング３１上に水平に位置決めし、ダイシングテープ２１の周辺部に接着されたウエハリング２２をエキスパンドリング３２で保持する。支持リング３１の内側には、メモリチップ１９Ａを上方に突き上げるための吸着駒３３が配置されている。続いて、ダイシングテープ２１に紫外線を照射する。このようにすると、ダイシングテープ２１に塗布された粘着剤が硬化して粘着力が低下するので、ダイアタッチフィルム１１をダイシングテープ２１から容易に剥離することができる。
次に、ピックアップ装置３０のエキスパンドリング３２を下降させることによって、ダイシングテープ２１の周辺部に接着されたウエハリング２２を下方に押し下げる。このようにすると、ダイシングテープ２１が、その中心部から周辺部に向かう強い張力を受けて水平方向に弛みなく引き伸ばされる。
次に、図１６に示すように、剥離の対象となるメモリチップ１９Ａの下方に移動させた吸着駒３３を上方に突き上げ、吸着コレット３４を使ってメモリチップ１９Ａとその裏面に付着したダイアタッチフィルム１１とをダイシングテープ２１から剥離する。吸着コレット３４の底面の中央部には、内部が減圧される吸着口３４ａが設けられており、剥離の対象となる１個のメモリチップ１９Ａのみを選択的に吸着、保持できるようになっている。
このようにして、ダイアタッチフィルム１１と共にダイシングテープ２１から剥離されたメモリチップ１９Ａは、吸着コレット３４に吸着、保持されて次工程（ペレット付け工程）に搬送される。そして、メモリチップ１９Ａを次工程に搬送した吸着コレット３４がピックアップ装置３０に戻ってくると、上記した手順に従って、次のメモリチップ１９Ａがダイシングテープ２１から剥離される。以後、同様の手順に従ってダイシングテープ２１から１個ずつメモリチップ１９Ａが剥離される。図示は省略するが、上記ピックアップ装置３０を使用することにより、フラッシュメモリが形成された第２のウエハからメモリチップ１９Ｂを剥離し、マイコンが形成された第３のウエハからマイコンチップ１９Ｃを剥離する。
ペレット付け工程に搬送されたメモリチップ１９Ａは、図１７（マトリクス基板２０の要部平面図）および図１８（マトリクス基板２０の要部断面図）に示すように、ダイアタッチフィルム１１を介してマトリクス基板２０の金属プレート９上に実装される。次に、図１９および図２０に示すように、メモリチップ１９Ａの上にダイアタッチフィルム１１を介して第２のメモリチップ１９Ｂを実装し、第２のメモリチップ１９Ｂの上にダイアタッチフィルム１１を介してマイコンチップ１９Ｃを実装する。
次に、マトリクス基板２０を熱処理してすべてのダイアタッチフィルム１１を完全硬化させた後、図２１および図２２に示すように、３個のチップ（メモリチップ１９Ａ、１９Ｂおよびマイコンチップ１９Ｃ）のボンディングパッドＢＰとマトリクス基板２０の配線８とをＡｕワイヤ１３で電気的に接続する。続いて、図２３に示すように、マトリクス基板２０の主面全体をモールド樹脂１５で封止する。
その後、マトリクス基板２０の電極２５に半田バンプ２６を接続し、続いて前記図９、図１０に示すダイシングラインＬに沿ってモールド樹脂１５およびマトリクス基板２０を格子状に切断（ダイシング）することにより、前記図１〜図４に示した本実施の形態のシステムインパッケージ（ＳｉＰ）が完成する。
このように、本実施の形態では、配線基板３上にダイアタッチフィルム１１を介して３個のチップ（メモリチップ１９Ａ、１９Ｂおよびマイコンチップ１９Ｃ）を積層する際、配線基板３のチップ搭載領域に金属プレート９を形成し、この金属プレート９上に最下層のメモリチップ１９Ａを実装する。これにより、配線基板３のチップ搭載領域の平坦性が確保できるので、金属プレート９と最下層のメモリチップ１９Ａとの間に介在するダイアタッチフィルム１１の厚さを１０μｍ以下、例えば５μｍ程度まで薄くしても、このダイアタッチフィルム１１の下層に空隙（ボイド）が発生することがない。
これにより、配線基板３の裏面に接着した半田バンプ２６をリフローさせる際に、リフロークラックの発生を抑制することができ、システムインパッケージ（ＳｉＰ）の信頼性が向上する。また、３個のチップ（メモリチップ１９Ａ、１９Ｂおよびマイコンチップ１９Ｃ）のそれぞれの裏面に貼り付けるダイアタッチフィルム１１を全て薄くできるので、配線基板３の主面から最上層のマイコンチップ１９Ｃチップまでの高さが低減でき、システムインパッケージ（ＳｉＰ）の小型化を推進することができる。
また、３個のチップ（メモリチップ１９Ａ、１９Ｂおよびマイコンチップ１９Ｃ）のそれぞれの裏面に貼り付けるダイアタッチフィルム１１を同一の仕様にできるので、システムインパッケージ（ＳｉＰ）の組み立て工程を簡略化できる。さらに、すべてのダイアタッチフィルム１１の厚さを薄くできるので、ダイアタッチフィルム１１の製造原価を下げ、システムインパッケージ（ＳｉＰ）の製造コストを低減することができる。
また、ワイヤボンディング工程に先だってすべてのダイアタッチフィルム１１を完全硬化させることにより、ワイヤボンディング時にメモリチップ１９Ａが配線基板３に対して移動することがないので、ボンディングパッドＢＰとＡｕワイヤ１３との接続信頼性が向上する。
また、配線基板３のチップ搭載領域に形成する金属プレート９に、例えば基準電位（ＧＮＤ）を供給する配線としての機能を持たせることにより、配線基板３のチップ搭載領域に配線としての機能を有しない金属プレートを形成する場合に比べて、配線設計の自由度が向上する。
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態では、配線基板３のチップ搭載領域に形成した金属プレート９の上にメモリチップ１９Ａを実装したが、例えば図２４に示すように、配線基板３のチップ搭載領域にダミーチップ（集積回路が形成されていないチップ）１９Ｄを実装し、その上部にダイアタッチフィルム１１を介してメモリチップ１９Ａを実装してもよい。
このダミーチップ１９Ｄは、集積回路を形成しないウエハをダイシングして得られるシリコンチップである。配線基板３とメモリチップ１９Ａとの間にダミーチップ１９Ｄを介在させた場合は、配線基板３の主面から最上層のマイコンチップ１９Ｃまでの高さが増えるが、配線基板３のチップ搭載領域にも配線８を形成することが可能になるので、配線設計の自由度が向上する。
配線基板３のチップ搭載領域に配線８を形成し、その表面をソルダレジスト１４で被覆した場合は、ソルダレジスト１４の表面に凹凸が生じる。従って、ダミーチップ１９Ｄとソルダレジスト１４との間に空隙（ボイド）が発生するのを防ぐためには、前記ダイアタッチフィルム１１よりも厚いダイアタッチフィルム２７を使用してダミーチップ１９Ｄをソルダレジスト１４上に接着し、上方から強い圧力を加えることによって、ソルダレジス１４トとダミーチップ１９Ｄとの隙間にダイアタッチフィルム２７を隙間無く埋め込む。この場合、ダミーチップ１９Ｄには集積回路が形成されていないので、その表面に強い圧力を加えても支障はない。
前記実施の形態では、配線基板上に３個のチップを積層したシステムインパッケージを例示したが、配線基板上に積層するチップの数やチップの種類は、システムに応じて任意に変更できることはもちろんである。
本発明は、配線基板上に複数のチップを積層したシステムインパッケージのような薄型半導体装置に適用して有効な技術である。
本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の内部構成を示す平面図である。 本発明の一実施の形態である半導体装置の配線基板上に実装されたチップのレイアウトを示す平面図である。 本発明の一実施の形態である半導体装置の配線基板（裏面側）を示す平面図である。 本発明の一実施の形態である半導体装置に実装されるメモリチップの平面図である。 本発明の一実施の形態である半導体装置に実装されるメモリチップの平面図である。 本発明の一実施の形態である半導体装置に実装されるマイコンチップの平面図である。 本発明の一実施の形態である半導体装置のの製造に用いる半導体ウエハの平面図である 本発明の一実施の形態である半導体装置の製造に用いるマトリクス基板の表面側平面図である。 本発明の一実施の形態である半導体装置の製造に用いるマトリクス基板の裏面側平面図である。 本発明の一実施の形態である半導体装置の製造方法を示すダイシング工程の概略断面図である。 本発明の一実施の形態であるメモリカードの製造方法を示すダイシング工程の概略斜視図である。 本発明の一実施の形態であるメモリカードの製造方法を示すダイシング工程の概略断面図である。 （ａ）は、ダイシングによって得られたメモリチップの平面図、（ｂ）はダイシングによって得られたメモリチップの断面図である。 本発明の一実施の形態である半導体装置の製造方法を示すピックアップ装置の概略図である。 本発明の一実施の形態である半導体装置の製造方法を示すピックアップ装置の概略図である。 本発明の一実施の形態である半導体装置の製造方法を示すマトリクス基板の要部平面図である。 本発明の一実施の形態である半導体装置の製造方法を示すマトリクス基板の要部断面図である。 本発明の一実施の形態である半導体装置の製造方法を示すマトリクス基板の要部平面図である。 本発明の一実施の形態である半導体装置の製造方法を示すマトリクス基板の要部断面図である。 本発明の一実施の形態である半導体装置の製造方法を示すマトリクス基板の要部平面図である。 本発明の一実施の形態である半導体装置の製造方法を示すマトリクス基板の要部断面図である。 本発明の一実施の形態である半導体装置の製造方法を示すマトリクス基板の要部断面図である。 本発明の他の実施の形態である半導体装置の要部断面図である。
符号の説明
１ 半導体ウエハ
２ キャップ
３ 配線基板
４ 切り欠き
５ ラベル
６ インデックスマーク
７ 溝
８ 配線
９ 金属プレート
１１ ダイアタッチフィルム
１３ Ａｕワイヤ
１４ ソルダレジスト
１５ モールド樹脂
１６ 外部接続端子
１７ ビアホール
１９Ａ、１９Ｂ メモリチップ
１９Ａ’ チップ領域
１９Ｃ マイコンチップ
１９Ｄ ダミーチップ
２０ マトリクス基板
２１ ダイシングテープ
２２ ウエハリング
２３ ダイシングブレード
２４ 内部配線
２５ 電極
２６ 半田バンプ
２７ ダイアタッチフィルム
３０ ピックアップ装置
３１ 支持リング
３２ エキスパンドリング
３３ 吸着駒
３４ 吸着コレット
３４ａ 吸引口
ＢＰ ボンディングパッド
Ｌ ダイシングライン
ＳｉＰ システムインパッケージ

Claims (24)

  1. 主面に複数の配線が形成された配線基板の前記主面上にダイアタッチフィルムを介して複数個の半導体チップが積層され、前記複数個の半導体チップが樹脂封止された半導体装置であって、
    前記複数個の半導体チップのうち、最下層の半導体チップは、前記配線基板の前記主面上に形成された金属プレート上に前記ダイアタッチフィルムを介して実装され、
    前記最下層の半導体チップと前記配線基板との間に介在する前記ダイアタッチフィルムの厚さは、下層の半導体チップと上層の半導体チップとの間に介在するダイアタッチフィルムの厚さと同一であることを特徴とする半導体装置。
  2. 前記ダイアタッチフィルムの厚さは、２５μｍ以下であることを特徴とする請求項１記載の半導体装置。
  3. 前記金属プレートは、前記複数の配線の一部として機能していることを特徴とする請求項１記載の半導体装置。
  4. 前記複数個の半導体チップは、互いに異なる集積回路が形成された複数種類の半導体チップを含むことを特徴とする請求項１記載の半導体装置。
  5. 前記配線基板の裏面には、前記複数の配線に電気的に接続された複数の電極が形成され、前記複数の電極のそれぞれには、外部接続端子を構成する半田バンプが接続されていることを特徴とする請求項１記載の半導体装置。
  6. 前記複数個のメモリチップは、金属ワイヤを介して前記配線に電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  7. 主面に複数の配線が形成された配線基板の前記主面上にダイアタッチフィルムを介して複数個の半導体チップが積層され、前記複数個の半導体チップが樹脂封止された半導体装置であって、
    前記複数個の半導体チップのうち、最下層の半導体チップは、前記配線基板の前記主面上に形成されたダミーチップ上に前記ダイアタッチフィルムを介して実装されていることを特徴とする半導体装置。
  8. 前記最下層の半導体チップと前記ダミーチップとの間に介在する前記ダイアタッチフィルムの厚さは、下層の半導体チップと上層の半導体チップとの間に介在するダイアタッチフィルムの厚さと同一であることを特徴とする請求項７記載の半導体装置。
  9. 前記ダミーチップの下部には、前記複数の配線の一部が形成されていることを特徴とする請求項７記載の半導体装置。
  10. 前記ダイアタッチフィルムの厚さは、２５μｍ以下であることを特徴とする請求項７記載の半導体装置。
  11. 前記複数個の半導体チップは、互いに異なる集積回路が形成された複数種類の半導体チップを含むことを特徴とする請求項７記載の半導体装置。
  12. 前記配線基板の裏面には、前記複数の配線に電気的に接続された複数の電極が形成され、前記複数の電極のそれぞれには、外部接続端子を構成する半田バンプが接続されていることを特徴とする請求項７記載の半導体装置。
  13. 主面に複数の配線が形成された配線基板の前記主面上にダイアタッチフィルムを介して複数個の半導体チップを積層した後、前記複数個の半導体チップを樹脂封止する半導体装置の製造方法であって、
    （ａ）第１の半導体チップを第１のダイアタッチフィルムを介して前記配線基板の前記主面上に実装する工程と、
    （ｂ）第２の半導体チップを第２のダイアタッチフィルムを介して前記第１の半導体チップ上に実装する工程とを含み、
    前記第１の半導体チップは、前記配線基板の前記主面上に形成された金属プレート上に前記第１のダイアタッチフィルムを介して実装されることを特徴とする半導体装置の製造方法。
  14. 前記第１および第２のダイアタッチフィルムの厚さは、２５μｍ以下であることを特徴とする請求項１３記載の半導体装置の製造方法。
  15. 前記金属プレートは、前記複数の配線の一部として機能していることを特徴とする請求項１３記載の半導体装置の製造方法。
  16. 前記第１および第２の半導体チップを、金属ワイヤを介して前記配線に電気的に接続することを特徴とする請求項１３記載の半導体装置の製造方法。
  17. 前記複数個の半導体チップは、互いに異なる集積回路が形成された複数種類の半導体チップを含むことを特徴とする請求項１３記載の半導体装置の製造方法。
  18. 前記第１および第２のダイアタッチフィルムの厚さは、同一であることを特徴とする請求項１３記載の半導体装置の製造方法。
  19. 前記配線基板の裏面には、前記複数の配線に電気的に接続された複数の電極が形成されており、前記工程（ｂ）の後、前記複数の電極のそれぞれに半田バンプを接続する工程をさらに含むことを特徴とする請求項１３記載の半導体装置の製造方法。
  20. 主面に複数の配線が形成された配線基板の前記主面上にダイアタッチフィルムを介して複数個の半導体チップを積層した後、前記複数個の半導体チップを樹脂封止する半導体装置の製造方法であって、
    （ａ）前記配線基板の前記主面上にダミーチップを実装する工程と、
    （ｂ）第１の半導体チップを第１のダイアタッチフィルムを介して前記ダミーチップ上に実装する工程と、
    （ｃ）第２の半導体チップを第２のダイアタッチフィルムを介して前記第１の半導体チップ上に実装する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  21. 前記第１および第２のダイアタッチフィルムの厚さは、２５μｍ以下であることを特徴とする請求項２０記載の半導体装置の製造方法。
  22. 前記第１および第２のダイアタッチフィルムの厚さは、同一であることを特徴とする請求項２０記載の半導体装置の製造方法。
  23. 前記第１および第２の半導体チップを、金属ワイヤを介して前記配線に電気的に接続することを特徴とする請求項２０記載の半導体装置の製造方法。
  24. 前記配線基板の裏面には、前記複数の配線に電気的に接続された複数の電極が形成されており、前記工程（ｃ）の後、前記複数の電極のそれぞれに半田バンプを接続する工程をさらに含むことを特徴とする請求項２０記載の半導体装置の製造方法。
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