JP2003234359A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2003234359A
JP2003234359A JP2002031722A JP2002031722A JP2003234359A JP 2003234359 A JP2003234359 A JP 2003234359A JP 2002031722 A JP2002031722 A JP 2002031722A JP 2002031722 A JP2002031722 A JP 2002031722A JP 2003234359 A JP2003234359 A JP 2003234359A
Authority
JP
Japan
Prior art keywords
main surface
semiconductor chip
semiconductor
chip
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002031722A
Other languages
English (en)
Inventor
Takashi Wada
和田　　隆
Kazunari Suzuki
一成 鈴木
Chuichi Miyazaki
忠一 宮崎
Toshihiro Shiotsuki
敏弘 塩月
Tomoko Tono
朋子 東野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi Ltd
Hitachi ULSI Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi ULSI Systems Co Ltd filed Critical Hitachi Ltd
Priority to JP2002031722A priority Critical patent/JP2003234359A/ja
Priority to US10/342,238 priority patent/US6916686B2/en
Priority to TW092100898A priority patent/TWI284960B/zh
Priority to KR10-2003-0007661A priority patent/KR20030067562A/ko
Publication of JP2003234359A publication Critical patent/JP2003234359A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3164—Partial encapsulation or coating the coating being a foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/1579—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】 【課題】 接触コレットを使用してチップをダイボンデ
ィングする際に、チップの主面に傷が発生することを防
止する。 【解決手段】 接触コレット１９に吸着保持されたチッ
プ２Ａの裏面（下面）をマルチ配線基板１００のチップ
実装領域に押し付けてチップ２Ａのダイボンディングを
行う際、あらかじめチップ２Ａの主面上に保護テープ９
Ａを貼り付けておく。接触コレット１９は、例えば略円
筒形の外形を有し、その底部（吸着部１９ａ）は、軟質
の合成ゴムなどで構成されている。チップ２Ａの主面に
保護テープ９Ａを貼り付けておくことにより、チップ２
Ａの主面に接触コレット１９の吸着部１９ａを押し付け
て真空吸引を行っても、チップ２Ａの主面が接触コレッ
ト１９に直接接触することはない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、集積回路が形成された半導体チップ
を配線基板やリードフレームにダイボンディングする工
程を含む半導体装置の製造に適用して有効な技術に関す
るものである。
【０００２】
【従来の技術】半導体装置の組み立て工程では、集積回
路が形成された半導体ウエハをダイシングして半導体チ
ップ（以下、単にチップという）を個片化した後、各チ
ップを配線基板やリードフレームの表面にダイボンディ
ングし、続いてチップと配線基板またはリードフレーム
をＡｕワイヤなどで結線する作業が行われている。
【０００３】より具体的には、まずウエハ工程（前工
程）および検査工程が終了した半導体ウエハの裏面にダ
イシングテープを貼り付け、ダイヤモンドブレードなど
を使って半導体ウエハをダイシングすることにより、チ
ップを個片化する。このとき、ダイシングテープを完全
に切断しないことにより、個片化されたそれぞれのチッ
プは、ダイシングテープ上にそのまま保持される。
【０００４】次に、ピンを使ってダイシングテープの裏
面側からチップを１個ずつ突き上げ、突き上げたチップ
の表面をコレットで真空吸着することにより、チップを
ダイシングテープから引き剥がし、配線基板やリードフ
レームが用意されたダイボンディング工程へ搬送する。
そして、コレットに吸着保持されたチップを配線基板や
リードフレームのチップ搭載領域に押し付け、あらかじ
めチップ搭載領域に塗布された銀（Ａｇ）ペーストや有
機系樹脂などの接着を加熱硬化させることによって、チ
ップのダイボンディングを行う。
【０００５】その後、チップのボンディングパッドと配
線基板の導体層（またはリードフレームのインナーリー
ド）との間にワイヤをボンディングし、続いてこのチッ
プをモールド樹脂やポッティング樹脂で封止することに
よって、組み立てがほぼ完了する。
【０００６】
【発明が解決しようとする課題】本発明者らは、上記し
た半導体装置の組み立て工程において、角錐コレットと
呼ばれるコレットを使ってチップの搬送を行ってきた。
この角錐コレットは、その底面をチップの上面の周縁部
に接触させ、この状態で真空吸引を行うことによってチ
ップを吸着、保持する構造になっている。
【０００７】ところが、近年、複数のチップを重ねて実
装するマルチチップパッケージ構造の導入などに伴っ
て、チップの薄形化が進んでいることから、上記した角
錐コレットによるチップの搬送が困難な状況になってき
た。例えば、角錐コレットに吸着保持されたチップを配
線基板のチップ搭載領域に押し付けてダイボンディング
する際、チップが薄いと角錐コレットの下端部がチップ
よりも先に配線基板に接触し、角錐コレットとチップの
周縁部との間に僅かな隙間が生じる。このため、あらか
じめ配線基板のチップ搭載領域に塗布しておいた接着剤
の一部がこの隙間を通じて負圧側のチップ上面に這い上
がり、チップの上面に形成されたボンディングパッドを
覆ってしまうといった不具合が発生する。
【０００８】そこで本発明者らは、薄いチップを吸着保
持するコレットとして、チップの径よりも小さい径を有
する吸着部を備えた接触コレットの導入を検討した。こ
の接触コレットは、チップの主面に吸着部を密着させて
真空吸引する構造になっているので、チップの厚さに関
係なく、確実にチップを吸着、保持することが可能であ
る。
【０００９】ところが、上記接触コレットは、その吸着
部がチップの主面、すなわち集積回路形成面と直接接触
するために、ダイボンディングの際などに主面を傷付け
る可能性がある。通常、チップの主面はその最上層に塗
布したポリイミド樹脂などの有機系材料からなる保護膜
（絶縁膜）によって保護されているが、主面に微細な異
物が付着したチップを接触コレットで吸着、保持し、こ
の状態でチップを配線基板などの主面上に押し付けてダ
イボンディングを行うと、接触コレットの圧力によって
異物が保護膜を突き抜け、回路を損傷して動作不良を引
き起こすことがある。
【００１０】また、上記ポリイミド樹脂など保護膜（絶
縁膜）には、チップの外部端子であるボンデイングパッ
ドを露出するために、フォトリソグラフィおよびエッチ
ング技術により選択的に開口が形成される。
【００１１】一方、集積回路の高密度化、多機能化に伴
い上記ボンデイングパッドのピッチが狭くなる傾向にあ
り、この場合には、上記ボンデイングパッドの開口を信
頼性良く形成するために、上記ポリイミド樹脂などの保
護膜（絶縁膜）の厚さを薄くしなければならない。従っ
て、上記回路を損傷して動作不良を引き起こす確率が更
に高くなる。
【００１２】また、半導体チップの低コスト化のために
上記ポリイミド樹脂などの保護膜（絶縁膜）を廃止し、
酸化シリコン膜や窒化シリコン膜などの無機絶縁膜のみ
で半導体チップの表面保護を行うこともあるが、この場
合には、上記回路を損傷して動作不良を引き起こす確率
がさらにまた高くなる。
【００１３】上記の問題を改善する一つの対策として、
接触コレットの吸着部を合成ゴムなどの軟質材料で構成
することによって、ダイボンディング時にチップの主面
に加わる接触コレットの圧力を緩和することが考えられ
る。この対策は、合成ゴムが安価に入手できる材料であ
ることから、接触コレットの製造コストを低減できると
いう効果もある。しかし、接触コレットの吸着部を合成
ゴムで構成する上記対策は、チップの主面に付着した異
物が吸着部に転写され、後続のチップの主面を次々と傷
付けてしまう虞れがあるので好ましくない。
【００１４】他方、接触コレットの吸着部をセラミック
などの硬質材料で構成した場合は、チップ上の異物が吸
着部に転写され難くなる反面、チップ上に異物が付着し
ていた場合は、ダイボンディング時にそのチップの主面
を確実に傷付けてしまう。また、セラミックは、合成ゴ
ムよりもかなり高価な材料であることから、接触コレッ
トの製造コストが高価になるという不利益もある。
【００１５】本発明の目的は、接触コレットを使用して
チップをダイボンディングする際に、チップの主面に傷
が発生することを防止する技術を提供することにある。
【００１６】本発明の他の目的は、接触コレットを使用
してチップをダイボンディングする半導体装置の製造コ
ストを低減することのできる技術を提供することにあ
る。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１９】本発明は、主面が複数の半導体チップに区
画された半導体ウエハをダイシングすることによって、
前記複数の半導体チップを個片化する工程と、前記半導
体チップの主面に接触する吸着部の面積が前記半導体チ
ップの面積よりも小さい接触コレットを用意し、前記個
片化された半導体チップの主面に前記接触コレットの吸
着部を当接することによって、前記個片化された半導体
チップを前記接触コレットで吸着、保持する工程と、前
記接触コレットに吸着、保持された前記半導体チップの
裏面を実装ベースの主面に押圧することによって、前記
半導体チップを前記実装ベースの主面上にダイボンディ
ングする工程と、前記半導体チップの主面に形成された
ボンディングパッドと前記実装ベースの主面に形成され
た導体層とをワイヤで結線する工程とを含む半導体装置
の製造において、前記半導体チップを前記接触コレット
で吸着、保持する工程に先立ち、前記半導体チップの主
面上に、前記接触コレットの吸着部と前記半導体チップ
の主面とが直接接触することを防ぐ保護層を設けるよう
にしたものである。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には原則として同一
の符号を付し、その繰り返しの説明は省略する。
【００２１】図１は、本実施形態の半導体装置を示す断
面図、図２は、この半導体装置の裏面を示す平面図であ
る。本実施形態の半導体装置は、パッケージ基板（実装
ベース）１の主面上に２個のチップ２Ａ、２Ｂを積層し
て実装し、これらのチップ２Ａ、２Ｂをモールド樹脂３
で封止した積層型のマルチチップモジュール（ＭＣＭ）
である。
【００２２】上記２個のチップ２Ａ、２Ｂのうち、第１
のチップ２Ａは、パッケージ基板１の主面上に実装さ
れ、第２のチップ２Ｂは、第１のチップ２Ａの上に実装
されている。第１のチップ２Ａは、例えばフラッシュメ
モリが形成されたシリコンチップであり、第２のチップ
２Ｂは、例えば高速マイクロプロセッサ（ＭＰＵ：超小
型演算処理装置）が形成されたシリコンチップである。
これらのチップ２Ａ、２Ｂの主面（上面）に形成された
ボンディングパッド４、５とパッケージ基板１の主面に
形成された配線６とは、Ａｕワイヤ７を介して電気的に
接続されている。すなわち、２個のチップ２Ａ、２Ｂ
は、いずれもワイヤボンディング方式によってパッケー
ジ基板１に実装されている。
【００２３】上記第１のチップ２Ａは、接着剤８によっ
てパッケージ基板１の主面に接着されている。また、こ
のチップ２Ａの主面上には、保護テープ９Ａが貼り付け
られている。一方、第２のチップ２Ｂは、その裏面（下
面）に貼り付けたダイボンディングフィルム１０によっ
て第１のチップ２Ａの主面に接着されている。また、こ
のチップ２Ｂの主面上には、保護膜９Ｂがコーティング
されている。第１のチップ２Ａの保護テープ９Ａおよび
第２のチップ２Ｂの保護膜９Ｂのそれぞれは、後に説明
するように、チップ２Ａ、２Ｂをパッケージ基板１に実
装する際に、それらの主面に傷が付くのを防ぐために利
用される。
【００２４】上記２個のチップ２Ａ、２Ｂが実装された
パッケージ基板１は、ガラス繊維を含んだエポキシ樹脂
（ガラス・エポキシ樹脂）などの汎用樹脂を主体として
構成された多層配線基板であり、その主面（上面）、裏
面（下面）および内部に４層程度の配線６が形成されて
いる。
【００２５】パッケージ基板１の裏面には、上記配線６
と電気的に接続された複数の電極パッド１１がアレイ状
に配置されており、それぞれの電極パッド１１には、マ
ルチチップモジュール（ＭＣＭ）の外部接続端子を構成
する半田バンプ１２が接続されている。マルチチップモ
ジュール（ＭＣＭ）は、これらの半田バンプ１２を介し
て電子機器の配線基板などに実装される。また、パッケ
ージ基板１の主面および裏面には、配線６や電極パッド
１１の表面を除き、エポキシ系樹脂などからなるソルダ
レジスト１３がコーティングされている。
【００２６】このように、本実施形態のマルチチップモ
ジュール（ＭＣＭ）は、チップ２Ａの上にチップ２Ｂを
積層することによってパッケージ基板１を小型化し、実
装密度の向上を図っている。
【００２７】次に、上記のように構成されたマルチチッ
プモジュール（ＭＣＭ）の製造方法を図３〜図２８を用
いて工程順に説明する。
【００２８】まず、図３に示す半導体ウエハ（以下、ウ
エハという）２０Ａの主面に周知の製造プロセスに従っ
てフラッシュメモリを形成した後、スクライブラインＳ
Ｌによって区画された複数のチップ形成領域２Ａ’のそ
れぞれにボンディングパッド４にプローブを当ててウエ
ハ検査を行い、良品と不良品とを選別する。図４に示す
ように、各チップ形成領域２Ａ’の主面には、集積回路
を覆う酸化シリコン膜２１およびその上部に形成された
窒化シリコン膜２２からなるパッシベーション膜と、上
記パッシベーション膜上に堆積したポリイミド膜２３と
が形成されている。酸化シリコン膜２１、窒化シリコン
膜２２およびポリイミド膜２３のそれぞれの膜厚は、例
えば８００ｎｍ、１１００ｎｍおよび２．５μｍであ
る。これらの膜２１、２２、２３のそれぞれには、ボン
ディングパッド４を露出する開口２４が形成されてい
る。
【００２９】次に、図５に示すように、各チップ形成領
域２Ａ’の主面に保護テープ９Ａを貼り付ける。保護テ
ープ９Ａは、後の工程でチップ２Ａを搬送およびダイボ
ンディングする際に用いる接触コレットとチップ２Ａの
主面とが直接接触するのを防ぐためのものである。保護
テープ９Ａの形状は、接触コレットとチップ２Ａとが直
接接触するのを防ぐことができ、かつボンディングパッ
ド４の表面を覆わないものであればよく、例えば図６
（ａ）〜（ｃ）に示すような種々の形状を採用すること
ができる。また、保護テープ９Ａの材料も上記の目的に
合ったものであれば、種々の材料を採用することができ
るが、例えばポリイミド樹脂、エポキシ樹脂、シリコー
ン樹脂、ビスマレイミドトリアジン樹脂あるいはこれら
の内の２種以上を混合した樹脂といった絶縁性材料を１
０μｍ〜５０μｍ程度の薄いフィルムに加工し、その片
面に接着剤をコーティングしたものが使用される。ま
た、チップ２Ａの主面に保護テープ９Ａを貼る際、前記
図５に示すように、ウエハ検査で良品とされたチップ形
成領域２Ａ’のみに貼り付けるようにすれば、保護テー
プ９Ａを良品マークとして利用することができるので、
チップ２Ａの主面に別途良品マークを付ける手間が不要
となる。上記テープ９Ａは、チップ形成領域２Ａ’の主
面を覆う前記酸化シリコン膜２１、窒化シリコン膜２
２、ポリイミド膜２３のそれぞれよりも厚い膜厚を有
し、後の工程でチップ２Ａに接触するコレットの衝撃を
緩和するように形成される。
【００３０】次に、図７に示すように、ウエハ２０Ａの
主面に保護用のバックグラインドテープ１４を貼り付け
た状態でウエハ２０Ａの裏面をグラインダで研削し、さ
らにウェットエッチングで仕上げの研削を行うことによ
り、ウエハ２０Ａの厚さを５０μｍ〜９０μｍ程度にま
で薄くする。
【００３１】次に、バックグラインドテープ１４をウエ
ハ２０Ａから剥がした後、図８に示すように、ウエハ２
０Ａの裏面にダイシングテープ１５を貼り付けると共
に、ダイシングテープ１５の周辺部をキャリア治具１６
に接着、固定する。
【００３２】このように、ウエハ２０Ａの薄形化に先立
ってその主面上に保護テープ９Ａを貼り付けた場合は、
保護テープ９Ａを貼り付ける際にウエハ２０Ａが割れた
りする不具合を低減することができる。また、ウエハ２
０Ａを薄形化し、さらにバックグラインドテープ１４を
剥がした後に、保護テープ９Ａを貼り付けるようにした
場合は、バックグラインドテープ１４を剥離する際に保
護テープ９Ａが劣化したり、ウエハ２０Ａから剥離した
りする不具合を防止できる。
【００３３】次に、図９に示すように、ダイヤモンドブ
レード１７などを使ってウエハ２０Ａをダイシングする
ことにより、チップ２Ａを個片化する。このとき、個片
化されたそれぞれのチップ２Ａをダイシングテープ１５
に接着しておくために、ダイシングテープ１５は、完全
に切断しないようにする（ハーフカット）。
【００３４】次に、ダイシングテープ１５に紫外線を照
射すると、ダイシングテープ１５に塗布されていた接着
剤が硬化して粘着性が低下するため、ダイシングテープ
１５からチップ２Ａが剥がれ易くなる。
【００３５】次に、図１０に示すように、ダイシングテ
ープ１５の裏面側から突き上げピン１８を使ってチップ
２Ａを１個ずつ突き上げ、続いて図１１に示すように、
突き上げたチップ２Ａの主面側を接触コレット１９で真
空吸着することにより、チップ２Ａをダイシングテープ
１５から引き剥がす。ダイシングテープ１５から引き剥
がされたチップ２Ａは、接触コレット１９に吸着、保持
されて次のダイボンディング工程に搬送される。
【００３６】図１２（ａ）は、接触コレット１９に真空
吸着されたチップ２Ａの平面図、同図（ｂ）は、（ａ）
のＢ−Ｂ線に沿った断面図である。接触コレット１９
は、例えば略円筒形の外形を有し、その底部（吸着部１
９ａ）は、軟質の合成ゴムなどで構成されている。前述
したように、チップ２Ａの主面には保護テープ９Ａが貼
り付けてあるので、チップ２Ａの主面に接触コレット１
９の吸着部１９ａを押し付けて真空吸引を行っても、チ
ップ２Ａの主面が接触コレット１９に直接接触すること
はない。
【００３７】図１３は、マルチチップモジュール（ＭＣ
Ｍ）の製造に使用する長方形の基板（以下、マルチ配線
基板１００という）の主面（チップ実装面）を示す全体
平面図、図１４は、マルチ配線基板１００の裏面を示す
全体平面図である。
【００３８】マルチ配線基板１００は、前記パッケージ
基板１の母体となる基板である。このマルチ配線基板１
００を図に示すスクライブラインＬに沿って格子状に切
断（ダイシング）、個片化することにより、複数個のパ
ッケージ基板１が得られる。図に示すマルチ配線基板１
００の場合は、その長辺方向が６ブロックのパッケージ
基板形成領域に区画され、短辺方向が３ブロックのパッ
ケージ基板形成領域に区画されているので、３×６＝１
８個のパッケージ基板１が得られる。マルチ配線基板１
００の主面および内層には、図示しない配線６が形成さ
れており、裏面には、電極パッド１１が形成されてい
る。
【００３９】上記マルチ配線基板１００にチップ２Ａを
実装するには、まず、図１５に示すように、マルチ配線
基板１００の主面の各チップ実装領域に接着剤８を塗布
する。接着剤８としては、例えば熱硬化性樹脂系の接着
剤が用いられる。また、接着剤８に代えて、チップ２Ａ
とほぼ同じ寸法に裁断した両面接着テープなどを各チッ
プ実装領域に貼り付けてもよい。
【００４０】次に、図１６に示すように、前記接触コレ
ット１９に吸着保持されたチップ２Ａの裏面（下面）を
マルチ配線基板１００のチップ実装領域に押し付け、続
いて図１７に示すように、接触コレット１９をチップ２
Ａから離すことによって、チップ２Ａのダイボンディン
グを行う。
【００４１】次に、図１８に示すように、上記と同様の
方法で前記ダイシングテープ１５から引き剥がした別の
チップ２Ａをマルチ配線基板１００の別のチップ実装領
域に押し付けてダイボンディングを行う。このようにし
て、図１９に示すように、ダイシングテープ１５から引
き剥がしたチップ２Ａをマルチ配線基板１００の各チッ
プ実装領域に１個ずつダイボンディングし、続いて接着
剤８を加熱硬化させることによって、チップ２Ａのダイ
ボンディング工程が完了する。
【００４２】上記ダイボンディング工程では、ダイシン
グテープ１５に接着されたチップ２Ａを接触コレット１
９で吸着保持してダイボンディング工程に搬送する際、
チップ２Ａと接触コレット１９との間に微小な異物が介
在していると、接触コレット１９に吸着保持されたチッ
プ２Ａをマルチ配線基板１００に押し付けた際、上記異
物がチップ２Ａの表面を傷付ける虞れがある。しかし、
本実施形態では、チップ２Ａの主面に保護テープ９Ａが
貼り付けてあるので、保護テープ９Ａの表面に傷が付く
ことはあっても、チップ２Ａ自体が傷が付くことはな
い。従って、チップ２Ａの主面に形成されたフラッシュ
メモリの回路が損傷を受ける虞れはない。
【００４３】次に、図２０に示すように、各チップ２Ａ
のボンディングパッド４とマルチ配線基板１００の配線
６とをＡｕワイヤ７で接続する。Ａｕワイヤ７の接続
は、例えば超音波振動と熱圧着とを併用した周知のワイ
ヤボンダを使用して行う。
【００４４】次に、マルチ配線基板１００に実装された
上記それぞれのチップ２Ａの上に、次のような方法で第
２のチップ２Ｂを実装する。
【００４５】まず、図２１に示すウエハ２０Ｂの主面に
周知の製造プロセスに従ってマイクロプロセッサ（ＭＰ
Ｕ）を形成した後、各チップ形成領域２Ｂ’のボンディ
ングパッド５にプローブを当ててウエハ検査を行うこと
によって、各チップ形成領域２Ｂ’を良品と不良品とに
選別する。
【００４６】次に、図２２に示すように、ウエハ２０Ｂ
の主面に保護用のバックグラインドテープ１４を貼り付
けた状態でウエハ２０Ｂの裏面を前述した方法で研削
し、ウエハ２０Ｂの厚さを５０μｍ〜９０μｍ程度にま
で薄くする。
【００４７】次に、図２３に示すように、ウエハ２０Ｂ
の主面にバックグラインドテープ１４を残したまま、ウ
エハ２０Ｂの裏面にダイボンディングフィルム１０を貼
り付け、さらにこのダイボンディングフィルム１０の裏
面にダイシングテープ１５を貼り付けると共に、ダイシ
ングテープ１５の周辺部をキャリア治具１６に接着、固
定する。ウエハ２０Ｂの裏面に貼り付けたダイボンディ
ングフィルム１０は、ウエハ２０Ｂとほぼ同じ寸法の両
面接着テープからなり、後の工程でチップ２Ａの上にチ
ップ２Ｂを実装する際の接着剤となるものである。
【００４８】次に、ウエハ２０Ｂの主面のバックグライ
ンドテープ１４を剥がした後、図２４に示すように、各
チップ形成領域２Ｂ’の主面に保護膜９Ｂを形成する。
保護膜９Ｂは、後の工程でチップ２Ｂを搬送およびダイ
ボンディングする際に用いる接触コレット１９とチップ
２Ｂの主面とが直接接触するのを防ぐためのものであ
り、例えばポリイミド樹脂、エポキシ樹脂、シリコーン
樹脂、ビスマレイミドトリアジン樹脂あるいはこれらの
内の２種以上を混合した樹脂などを溶媒に溶かしてチッ
プ形成領域２Ｂ’の上にポッティングし、その後、樹脂
を加熱硬化させることによって１０μｍ〜５０μｍ程度
の薄い膜にしたものなどで構成する。保護膜９Ｂの形状
は、接触コレット１９とチップ２Ｂが直接接触するのを
防ぐことができ、かつボンディングパッド５の表面を覆
わないものであれば任意の形状を採用することができ
る。また、保護膜９Ｂの材料も上記の目的に合ったもの
であれば、種々の材料を採用することができる。
【００４９】保護膜９Ｂは、前記保護テープ９Ａと同
様、絶縁性材料を薄いフィルムに加工し、その片面に接
着剤をコーティングしたものであってもよい。また、前
記保護テープ９Ａと同様、ウエハ２０Ｂに形成されたチ
ップ形成領域２Ｂ’を良品と不良品とに選別するウエハ
検査工程の直後に各チップ形成領域２Ｂ’の主面に保護
膜９Ｂを形成してもよい。その際、ウエハ検査で良品と
されたチップ形成領域２Ｂ’のみに保護膜９Ｂを形成す
るようにすれば、保護膜９Ｂに良品マークとしての機能
を持たせることができるので、良品マークを別途に作製
する手間が不要となる。
【００５０】次に、図２５に示すように、ダイヤモンド
ブレード１７などを使ってウエハ２０Ｂおよびその裏面
に貼り付けたダイボンディングフィルム１０をダイシン
グすることにより、チップ２Ｂを個片化する。このと
き、ダイシングテープ１５を完全に切断せず（ハーフカ
ット）、個片化されたそれぞれのチップ２Ｂをキャリア
治具１６に固定しておく。その後、ダイシングテープ１
５からチップ２Ｂを剥がれ易くするために、ダイシング
テープ１５に紫外線を照射し、ダイシングテープ１５に
塗布されていた接着剤を硬化させる。
【００５１】次に、前述した方法によってチップ２Ｂの
主面側を接触コレット１９で真空吸着することにより、
チップ２Ｂおよびその裏面に貼り付けたダイボンディン
グフィルム１０をダイシングテープ１５から引き剥が
し、次のダイボンディング工程に搬送する。そして、図
２６に示すように、接触コレット１９に吸着保持された
チップ２Ｂの裏面（下面）をマルチ配線基板１００に実
装されたチップ２Ａの上に押し付け、続いて接触コレッ
ト１９をチップ２Ｂから離すことによって、チップ２Ｂ
のダイボンディングを行う。これにより、チップ２Ｂ
は、その裏面に貼り付けたダイボンディングフィルム１
０によってチップ２Ａの主面上に接着される。このよう
にして、ダイシングテープ１５から引き剥がしたチップ
２Ｂをマルチ配線基板１００の各チップ２Ａ上に１個ず
つダイボンディングすることによって、チップ２Ｂのダ
イボンディング工程が完了する。
【００５２】上記ダイボンディング工程では、ダイシン
グテープ１５に接着されたチップ２Ｂを接触コレット１
９で吸着保持してダイボンディング工程に搬送する際、
チップ２Ｂと接触コレット１９との間に微小な異物が介
在していると、接触コレット１９に吸着保持されたチッ
プ２Ｂをマルチ配線基板１００に押し付けた際、上記異
物がチップ２Ｂの表面を傷付ける虞れがある。しかし、
本実施形態では、チップ２Ｂの主面に保護膜９Ｂが塗布
されているので、保護膜９Ｂの表面に傷が付くことはあ
っても、チップ２Ｂ自体に傷が付くことはない。従っ
て、チップ２Ｂの主面に形成されたマイクロプロセッサ
（ＭＰＵ）の回路が損傷を受ける虞れはない。
【００５３】次に、図２７に示すように、各チップ２Ｂ
のボンディングパッド５とマルチ配線基板１００の配線
６とをＡｕワイヤ７で接続した後、図２８に示すよう
に、モールド金型（図示せず）を使ってマルチ配線基板
１００の主面全体を一括して樹脂封止する。マルチ配線
基板１００の主面を封止するモールド樹脂３は、例えば
粒径７０μｍ〜１００μｍ程度のシリカを分散させた熱
硬化型エポキシ系樹脂からなる。
【００５４】次に、図２９に示すように、マルチ配線基
板１００の裏面の電極パッド１１に半田バンプ１２を接
続する。半田バンプ１２の接続は、例えば低融点のＰｂ
−Ｓｎ共晶合金からなる半田ボールを電極パッド１１の
表面に供給した後、半田ボールをリフローさせることに
よって行う。
【００５５】その後、マルチ配線基板１００を前記図１
３、図１４に示すスクライブラインＬに沿って切断、個
片化することにより、前記図１、図２に示した本実施形
態のマルチチップモジュール（ＭＣＭ）が完成する。
【００５６】以上のように、本実施形態によれば、チッ
プ２Ａの主面に保護テープ９Ａを形成し、チップ２Ｂの
主面に保護膜９Ｂを形成することにより、接触コレット
１９を使ってチップ２Ａ、２Ｂを搬送およびダイボンデ
ィングする際、チップ２Ａ、２Ｂの主面に傷が発生する
ことを確実に防止できるので、マルチチップモジュール
（ＭＣＭ）の製造歩留まりが向上する。
【００５７】また、本実施形態によれば、チップ２Ａ、
２Ｂの主面を覆う酸化シリコンや窒化シリコンなどの無
機系絶縁材料からなる表面保護膜（パッシベーション
膜）の上にさらにポリイミドなどの有機系保護膜を塗布
する工程を省略することもできる。これにより、チップ
２Ａ、２Ｂの主面に塗布した有機系保護膜をエッチング
してボンディングパッドを露出させるためのフォトマス
クも不要となるので、チップ２Ａ、２Ｂの製造コストを
低減することができる。
【００５８】また、本実施形態によれば、接触コレット
１９の吸着部１９ａを合成ゴムのよな安価な材料で形成
することができるので接触コレットの製造コストを低減
することができ、ひいてはマルチチップモジュール（Ｍ
ＣＭ）の製造コストを低減することができる。
【００５９】以上、本発明者によってなされた発明を前
記実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００６０】前記実施の形態では、積層型マルチチップ
モジュール（ＭＣＭ）の製造に適用した場合について説
明したが、これに限定されるものではなく、各種配線基
板やリードフレームの上に接触コレットを使ってチップ
をダイボンディングする半導体装置の製造に広く適用す
ることができる。
【００６１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００６２】チップの主面に保護層を形成することによ
り、接触コレットを使ってチップを搬送およびダイボン
ディングする際に、チップの主面に傷が発生する不具合
を確実に防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体装置の断面図
である。
【図２】本発明の一実施形態である半導体装置の平面図
である。
【図３】本発明の一実施形態である半導体装置の製造方
法に用いる半導体ウエハの平面図である。
【図４】図３に示す半導体ウエハの要部を示す断面図で
ある。
【図５】半導体ウエハの主面に保護テープを貼り付けた
状態を示す平面図である。
【図６】（ａ）〜（ｃ）は、半導体チップの主面に貼り
付けた保護テープの形状を示す平面図である。
【図７】半導体ウエハの裏面を研削する工程を示す断面
図である。
【図８】半導体ウエハの裏面にダイシングテープを貼り
付けてキャリア治具に固定した状態を示す断面図であ
る。
【図９】半導体ウエハのダイシング工程を示す断面図で
ある。
【図１０】個片化した半導体チップを突き上げピンで突
き上げた状態を示す断面図である。
【図１１】個片化した半導体チップを接触コレットで真
空吸着した状態を示す断面図である。
【図１２】（ａ）は、接触コレットに真空吸着された半
導体チップの平面図、（ｂ）は、（ａ）のＢ−Ｂ線に沿
った断面図である。
【図１３】本発明の一実施形態である半導体装置の製造
方法に用いるマルチ配線基板の平面図である。
【図１４】本発明の一実施形態である半導体装置の製造
方法に用いるマルチ配線基板の平面図である。
【図１５】マルチ配線基板の主面の各チップ実装領域に
接着剤を塗布した状態を示す断面図である。
【図１６】半導体チップのダイボンディング工程を示す
断面図である。
【図１７】半導体チップのダイボンディング工程を示す
断面図である。
【図１８】半導体チップのダイボンディング工程を示す
断面図である。
【図１９】半導体チップのダイボンディング工程を示す
平面図である。
【図２０】半導体チップのワイヤボンディング工程を示
す断面図である。
【図２１】本発明の一実施形態である半導体装置の製造
方法に用いる半導体チップの平面図である。
【図２２】半導体ウエハの裏面を研削する工程を示す断
面図である。
【図２３】半導体ウエハの裏面にダイシングテープを貼
り付けてキャリア治具に固定した状態を示す断面図であ
る。
【図２４】半導体ウエハの主面に保護膜を形成した状態
を示す平面図である。
【図２５】半導体ウエハのダイシング工程を示す断面図
である。
【図２６】半導体チップのダイボンディング工程を示す
断面図である。
【図２７】半導体チップのワイヤボンディング工程を示
す断面図である。
【図２８】半導体チップの樹脂封止工程を示す平面図で
ある。
【図２９】マルチ配線基板の裏面の電極パッドに半田バ
ンプを接続した状態を示す断面図である。
【符号の説明】
１ パッケージ基板 ２Ａ、２Ｂ 半導体チップ ２Ａ’、２Ｂ’ チップ形成領域 ３ モールド樹脂 ４、５ ボンディングパッド ６ 配線 ７ Ａｕワイヤ ８ 接着剤 ９Ａ 保護テープ ９Ｂ 保護膜 １０ ダイボンディングフィルム １１ 電極パッド １２ 半田バンプ １３ ソルダレジスト １４ バックグラインドテープ １５ ダイシングテープ １６ キャリア治具 １７ ダイヤモンドブレード １８ 突き上げピン １９ 接触コレット １９ａ 吸着部 ２０Ａ、２０Ｂ 半導体ウエハ ２１ 酸化シリコン膜 ２２ 窒化シリコン膜 ２３ ポリイミド膜 ２４ 開口 １００ マルチ配線基板 Ｌ スクライブライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/065 25/07 25/18 (72)発明者 鈴木 一成 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 宮崎 忠一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 塩月 敏弘 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 東野 朋子 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 4M109 AA02 5F047 CB00

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）主面が複数の半導体チップに区画
    された半導体ウエハをダイシングすることによって、前
    記複数の半導体チップを個片化する工程と、（ｂ）前記
    半導体チップの主面に接触する吸着部の面積が前記半導
    体チップの面積よりも小さい接触コレットを用意し、前
    記個片化された半導体チップの主面に前記接触コレット
    の吸着部を当接することによって、前記個片化された半
    導体チップを前記接触コレットで吸着、保持する工程
    と、（ｃ）前記接触コレットに吸着、保持された前記半
    導体チップの裏面を実装ベースの主面に押圧することに
    よって、前記半導体チップを前記実装ベースの主面上に
    ダイボンディングする工程と、（ｄ）前記半導体チップ
    の主面に形成されたボンディングパッドと前記実装ベー
    スの主面に形成された導体層とをワイヤで結線する工程
    とを含み、前記半導体チップを前記接触コレットで吸
    着、保持する工程に先立って、前記半導体チップの主面
    上に、前記接触コレットの吸着部と前記半導体チップの
    主面とが直接接触することを防ぐ保護層を設けることを
    特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記保護層は、前記半導体チップの主面
    に貼り付けた絶縁フィルムからなることを特徴とする請
    求項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記保護層は、前記半導体チップの主面
    に塗布した絶縁膜からなることを特徴とする請求項１記
    載の半導体装置の製造方法。
  4. 【請求項４】 前記半導体ウエハをダイシングする工程
    に先立って、前記複数の半導体チップを良品と不良品と
    に選別する検査工程を含み、前記検査工程で良品とされ
    た半導体チップのみに前記保護層を設けることを特徴と
    する請求項１記載の半導体装置の製造方法。
  5. 【請求項５】 前記保護層は、前記半導体チップの主面
    に形成された前記ボンディングパッドの表面を覆わない
    ことを特徴とする請求項１記載の半導体装置の製造方
    法。
  6. 【請求項６】 前記接触コレットの吸着部は、合成ゴム
    を主成分として含むことを特徴とする請求項１記載の半
    導体装置の製造方法。
  7. 【請求項７】 前記（ｄ）工程の後、前記半導体チップ
    の主面上に前記保護層を残したまま、前記半導体チップ
    を樹脂封止する工程をさらに含むことを特徴とする請求
    項１記載の半導体装置の製造方法。
  8. 【請求項８】 前記半導体チップの主面の最上層は無機
    系の絶縁材料からなる表面保護膜によって覆われ、前記
    保護層は、前記表面保護膜上に設けられていることを特
    徴とする請求項１記載の半導体装置の製造方法。
  9. 【請求項９】 （ａ）主面が複数の第１半導体チップに
    区画された第１半導体ウエハをダイシングすることによ
    って、前記複数の第１半導体チップを個片化する工程
    と、（ｂ）主面が複数の第２半導体チップに区画された
    第２半導体ウエハをダイシングすることによって、前記
    複数の第２半導体チップを個片化する工程と、（ｃ）前
    記第１半導体チップの主面に接触する吸着部の面積が前
    記第１半導体チップの面積よりも小さい第１接触コレッ
    トを用意し、前記個片化された第１半導体チップの主面
    に前記第１接触コレットの吸着部を当接することによっ
    て、前記個片化された第１半導体チップを前記第１接触
    コレットで吸着、保持する工程と、（ｄ）前記第１接触
    コレットに吸着、保持された前記第１半導体チップの裏
    面を実装ベースの主面に押圧することによって、前記第
    １半導体チップを前記実装ベースの主面上にダイボンデ
    ィングする工程と、（ｅ）前記第２半導体チップの主面
    に接触する吸着部の面積が前記第２半導体チップの面積
    よりも小さい第２接触コレットを用意し、前記個片化さ
    れた第２半導体チップの主面に前記第２接触コレットの
    吸着部を当接することによって、前記個片化された第２
    半導体チップを前記第２接触コレットで吸着、保持する
    工程と、（ｆ）前記第２接触コレットに吸着、保持され
    た前記第２半導体チップの裏面を、前記実装ベースの主
    面上にダイボンディングされた前記第１半導体チップの
    主面に押圧することによって、前記第２半導体チップを
    前記第１半導体チップの主面上にダイボンディングする
    工程とを含み、 前記第１半導体チップを前記第１接触コレットで吸着、
    保持する工程に先立って、前記第１半導体チップの主面
    上に、前記第１接触コレットの吸着部と前記第１半導体
    チップの主面とが直接接触することを防ぐ第１保護層を
    設け、前記第２半導体チップを前記第２接触コレットで
    吸着、保持する工程に先立って、前記第２半導体チップ
    の主面上に、前記第２接触コレットの吸着部と前記第２
    半導体チップの主面とが直接接触することを防ぐ第２保
    護層を設けることを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 前記第１、第２半導体チップのそれぞ
    れの主面の最上層は無機系の絶縁材料からなる表面保護
    膜によって覆われ、前記第１、第２保護層のそれぞれ
    は、前記表面保護膜上に設けられていることを特徴とす
    る請求項９記載の半導体装置の製造方法。
  11. 【請求項１１】 前記第２半導体ウエハのダイシング
    は、前記第２半導体ウエハの裏面にダイボンディングフ
    ィルムを貼り付けた状態で行い、前記第２半導体チップ
    は、前記ダイボンディングフィルムによって前記第１半
    導体チップの主面上に接着されることを特徴とする請求
    項９記載の半導体装置の製造方法。
  12. 【請求項１２】 前記（ｄ）工程の後、前記（ｆ）工程
    に先立って、前記第１半導体チップの主面に形成された
    ボンディングパッドと前記実装ベースの主面に形成され
    た導体層とをワイヤで結線する第１ワイヤボンディング
    工程と、 前記（ｆ）工程の後、前記第２半導体チップの主面に形
    成されたボンディングパッドと前記実装ベースの主面に
    形成された導体層とをワイヤで結線する第２ワイヤボン
    ディング工程とをさらに含むことを特徴とする請求項９
    記載の半導体装置の製造方法。
  13. 【請求項１３】 前記第２ワイヤボンディング工程の
    後、前記第１、第２半導体チップを樹脂封止する工程を
    さらに含むことを特徴とする請求項１２記載の半導体装
    置の製造方法。
  14. 【請求項１４】 前記（ａ）工程に先立って、前記第１
    半導体ウエハの裏面を研削することにより、前記第１半
    導体ウエハの厚さを薄くする工程と、前記（ｂ）工程に
    先立って、前記第２半導体ウエハの裏面を研削すること
    により、前記第２半導体ウエハの厚さを薄くする工程と
    をさらに含むことを特徴とする請求項９記載の半導体装
    置の製造方法。
  15. 【請求項１５】 半導体チップを準備する工程と、前記
    半導体チップを準備する工程の後に、前記半導体チップ
    を実装ベースに搭載する工程とを有する半導体装置の製
    造方法であって、前記半導体チップを準備する工程は、
    （ａ）集積回路および複数のボンデイングパッドが形成
    された主面と前記主面に対向する裏面とを有し、前記主
    面がスクライブラインによって複数の半導体チップ形成
    領域に区画された半導体ウエハを準備する工程と、
    （ｂ）前記半導体ウエハの複数の半導体チップ形成領域
    の各々の主面上に、保護層を形成する工程と、（ｃ）前
    記半導体ウエハの裏面を研削することにより、前記半導
    体ウエハの厚さを薄くする工程と、（ｄ）前記半導体ウ
    エハを前記スクライブラインに沿って切断することによ
    って、前記保護層を有する複数の半導体チップを形成す
    る工程とを含み、前記半導体チップを実装ベースに搭載
    する工程は、（ｅ）吸着部の面積が前記半導体チップの
    面積よりも小さい接触コレットを用意し、前記半導体チ
    ップの主面上に形成された保護層に前記接触コレットの
    吸着部を当接することによって、前記半導体チップを前
    記接触コレットで保持する工程と、（ｆ）前記接触コレ
    ットによって保持された前記半導体チップの裏面を、前
    記実装ベースの主面に押圧し、前記半導体チップを前記
    実装ベースの主面上に接着する工程とを含むことを特徴
    とする半導体装置の製造方法。
  16. 【請求項１６】 前記半導体チップは、前記工程（ｂ）
    に先立って形成され、かつ前記半導体チップの主面を覆
    うと共に前記複数のボンデイングパッドを露出する絶縁
    膜を有し、前記保護層の厚さは、前記絶縁膜の厚さより
    厚いことを特徴とする請求項１５記載の半導体装置の製
    造方法。
  17. 【請求項１７】 前記実装ベースは、複数の配線層と前
    記複数の配線層に接続された複数の電極とを有し、前記
    工程（ｆ）の後に、前記実装ベースの複数の電極と前記
    半導体チップの複数のボンデイングパッドとをワイヤに
    よりそれぞれ接続する工程（ｇ）をさらに含むことを特
    徴とする請求項１５記載の半導体装置の製造方法。
  18. 【請求項１８】 前記工程（ｇ）の後に、前記半導体チ
    ップ、前記ワイヤおよび前記実装ベースの複数の電極を
    含む前記実装ベースの主面を樹脂により封止する工程
    （ｈ）をさらに含むことを特徴とする請求項１７記載の
    半導体装置の製造方法。
JP2002031722A 2002-02-08 2002-02-08 半導体装置の製造方法 Pending JP2003234359A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2002031722A JP2003234359A (ja) 2002-02-08 2002-02-08 半導体装置の製造方法
US10/342,238 US6916686B2 (en) 2002-02-08 2003-01-15 Method of manufacturing a semiconductor device
TW092100898A TWI284960B (en) 2002-02-08 2003-01-16 Manufacturing method of semiconductor device
KR10-2003-0007661A KR20030067562A (ko) 2002-02-08 2003-02-07 반도체 장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002031722A JP2003234359A (ja) 2002-02-08 2002-02-08 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2003234359A true JP2003234359A (ja) 2003-08-22

Family

ID=27654793

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002031722A Pending JP2003234359A (ja) 2002-02-08 2002-02-08 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US6916686B2 (ja)
JP (1) JP2003234359A (ja)
KR (1) KR20030067562A (ja)
TW (1) TWI284960B (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165339A (ja) * 2004-12-08 2006-06-22 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007214305A (ja) * 2006-02-09 2007-08-23 Denso Corp 半導体装置
JP2007214306A (ja) * 2006-02-09 2007-08-23 Denso Corp 半導体装置
JP2009182104A (ja) * 2008-01-30 2009-08-13 Toshiba Corp 半導体パッケージ
US7820487B2 (en) 2006-09-27 2010-10-26 Fujitsu Semiconductor Limited Manufacturing method of semiconductor device
US8044518B2 (en) 2004-01-23 2011-10-25 Oki Semiconductor Co., Ltd. Junction member comprising junction pads arranged in matrix and multichip package using same
JP2012084840A (ja) * 2010-09-13 2012-04-26 Renesas Electronics Corp 半導体装置及びその製造方法
KR101360635B1 (ko) 2006-05-23 2014-02-07 르네사스 일렉트로닉스 가부시키가이샤 반도체장치의 제조방법
JP2015032661A (ja) * 2013-08-01 2015-02-16 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法および半導体装置の実装方法
JP2016213223A (ja) * 2015-04-30 2016-12-15 三菱電機株式会社 半導体装置の製造方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006509371A (ja) * 2002-12-09 2006-03-16 アドバンスド インターコネクト テクノロジーズ リミテッド 露出された集積回路装置を有するパッケージ
JP4732360B2 (ja) * 2003-11-14 2011-07-27 ウエントワース ラボラトリーズ，インコーポレイテッド 組立補助材が組み込まれたダイ設計
US7642642B2 (en) * 2004-03-23 2010-01-05 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Microcap wafer bonding apparatus
TWI283056B (en) * 2005-12-29 2007-06-21 Siliconware Precision Industries Co Ltd Circuit board and package structure thereof
US8039365B2 (en) * 2006-07-11 2011-10-18 Stats Chippac Ltd. Integrated circuit package system including wafer level spacer
US8211749B2 (en) 2006-08-18 2012-07-03 Stats Chippac Ltd. Integrated circuit package system with waferscale spacer
US20080233663A1 (en) * 2007-03-20 2008-09-25 Spansion Llc Singulated bare die testing
US7790507B2 (en) * 2007-03-24 2010-09-07 Texas Instruments Incorporated Semiconductor die collet and method
US20090127694A1 (en) * 2007-11-14 2009-05-21 Satoshi Noro Semiconductor module and image pickup apparatus
KR100857228B1 (ko) * 2008-03-28 2008-09-05 주식회사 코디에스 프로브카드 제조장치 및 방법
KR100857224B1 (ko) * 2008-03-28 2008-09-05 주식회사 코디에스 레이저를 이용한 프로브카드 제조장치 및 방법
JP5537515B2 (ja) * 2011-09-01 2014-07-02 株式会社東芝 積層型半導体装置の製造方法と製造装置
WO2013064180A1 (de) * 2011-11-02 2013-05-10 Langhammer Gmbh Vorrichtung zur förderung und handhabung von produkten
JP5684095B2 (ja) * 2011-11-16 2015-03-11 株式会社アドバンテスト 試験用キャリア
JP5978649B2 (ja) * 2012-02-24 2016-08-24 セイコーエプソン株式会社 超音波トランスデューサー素子チップおよびプローブヘッドおよびプローブ並びに電子機器および超音波診断装置
KR101533043B1 (ko) * 2014-02-05 2015-07-02 한국기술교육대학교 산학협력단 Tv 프로그램 시청률 예측 시스템 및 그 예측 방법
KR102274742B1 (ko) * 2014-10-06 2021-07-07 삼성전자주식회사 패키지 온 패키지와 이를 포함하는 컴퓨팅 장치
KR101793950B1 (ko) 2015-05-29 2017-11-06 최은주 비콘 기반의 시청률 조사 방법 및 그 장치
KR20170028348A (ko) 2017-03-03 2017-03-13 최은주 비콘 기반의 시청률 조사 방법 및 그 장치
JP7109862B2 (ja) * 2018-07-10 2022-08-01 株式会社ディスコ 半導体ウェーハの加工方法
KR102099855B1 (ko) * 2018-08-28 2020-04-13 주식회사 스마테크 기판 보호 시트
CN111933533B (zh) * 2020-08-17 2021-06-04 长江存储科技有限责任公司 半导体封装结构及其制造方法
CN112455844B (zh) * 2020-12-09 2024-09-03 中国工程物理研究院机械制造工艺研究所 一种非卷筒式不干胶标签粘胶层与防护层整体分离的装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59127843A (ja) * 1983-01-12 1984-07-23 Fujitsu Ltd 半導体装置の製造方法
US4744550A (en) * 1986-04-24 1988-05-17 Asm America, Inc. Vacuum wafer expander apparatus
US4796078A (en) * 1987-06-15 1989-01-03 International Business Machines Corporation Peripheral/area wire bonding technique
JPH0715087B2 (ja) * 1988-07-21 1995-02-22 リンテック株式会社 粘接着テープおよびその使用方法
JP2994510B2 (ja) * 1992-02-10 1999-12-27 ローム株式会社 半導体装置およびその製法
JP3410202B2 (ja) * 1993-04-28 2003-05-26 日本テキサス・インスツルメンツ株式会社 ウェハ貼着用粘着シートおよびこれを用いた半導体装置の製造方法
JP3438369B2 (ja) * 1995-01-17 2003-08-18 ソニー株式会社 部材の製造方法
JP3498877B2 (ja) * 1995-12-05 2004-02-23 株式会社東芝 半導体製造装置および半導体装置の製造方法
US6083811A (en) * 1996-02-07 2000-07-04 Northrop Grumman Corporation Method for producing thin dice from fragile materials
DE19613561C2 (de) * 1996-04-04 2002-04-11 Micronas Gmbh Verfahren zum Vereinzeln von in einem Körper miteinander verbundenen, elektrisch getesteten elektronischen Elementen
US5776799A (en) * 1996-11-08 1998-07-07 Samsung Electronics Co., Ltd. Lead-on-chip type semiconductor chip package using an adhesive deposited on chip active surfaces at a wafer level and method for manufacturing same
KR100222299B1 (ko) * 1996-12-16 1999-10-01 윤종용 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법
JPH1140520A (ja) * 1997-07-23 1999-02-12 Toshiba Corp ウェーハの分割方法及び半導体装置の製造方法
US6111247A (en) * 1997-12-08 2000-08-29 Intel Corporation Passivation protection of sensor devices having a color filter on non-sensor portion
US6039833A (en) * 1998-03-04 2000-03-21 Lucent Technologies Inc. Method and apparatus for component pickup
JP3055104B2 (ja) * 1998-08-31 2000-06-26 亜南半導体株式会社 半導体パッケ―ジの製造方法
KR100278603B1 (ko) * 1998-09-30 2001-01-15 윤종용 미세간극 볼 그리드 어레이 패키지용 다이본딩 설비 및 다이본딩 방법
US6820792B2 (en) * 1998-09-30 2004-11-23 Samsung Electronics Co., Ltd. Die bonding equipment
KR100338983B1 (ko) * 1998-11-30 2002-07-18 윤종용 웨이퍼분리도구및이를이용하는웨이퍼분리방법
US6043109A (en) * 1999-02-09 2000-03-28 United Microelectronics Corp. Method of fabricating wafer-level package
JP3865184B2 (ja) * 1999-04-22 2007-01-10 富士通株式会社 半導体装置の製造方法
US6562640B1 (en) * 2000-08-23 2003-05-13 Taiwan Micro Display Corporation Method of manufacturing micro-display
JP3906962B2 (ja) * 2000-08-31 2007-04-18 リンテック株式会社 半導体装置の製造方法
US6661080B1 (en) * 2001-06-28 2003-12-09 Amkor Technology, Inc. Structure for backside saw cavity protection
KR100394808B1 (ko) * 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
JP3831287B2 (ja) * 2002-04-08 2006-10-11 株式会社日立製作所 半導体装置の製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8044518B2 (en) 2004-01-23 2011-10-25 Oki Semiconductor Co., Ltd. Junction member comprising junction pads arranged in matrix and multichip package using same
JP4675616B2 (ja) * 2004-12-08 2011-04-27 Ｏｋｉセミコンダクタ株式会社 半導体装置およびその製造方法
JP2006165339A (ja) * 2004-12-08 2006-06-22 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007214305A (ja) * 2006-02-09 2007-08-23 Denso Corp 半導体装置
JP2007214306A (ja) * 2006-02-09 2007-08-23 Denso Corp 半導体装置
US8703583B2 (en) 2006-05-23 2014-04-22 Renesas Electronics Corporation Fabrication method of semiconductor device
KR101360635B1 (ko) 2006-05-23 2014-02-07 르네사스 일렉트로닉스 가부시키가이샤 반도체장치의 제조방법
KR101405768B1 (ko) * 2006-05-23 2014-06-10 르네사스 일렉트로닉스 가부시키가이샤 반도체장치의 제조방법
US7820487B2 (en) 2006-09-27 2010-10-26 Fujitsu Semiconductor Limited Manufacturing method of semiconductor device
JP2009182104A (ja) * 2008-01-30 2009-08-13 Toshiba Corp 半導体パッケージ
JP2012084840A (ja) * 2010-09-13 2012-04-26 Renesas Electronics Corp 半導体装置及びその製造方法
US9087816B2 (en) 2010-09-13 2015-07-21 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2015032661A (ja) * 2013-08-01 2015-02-16 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法および半導体装置の実装方法
JP2016213223A (ja) * 2015-04-30 2016-12-15 三菱電機株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
TWI284960B (en) 2007-08-01
US20030153127A1 (en) 2003-08-14
US6916686B2 (en) 2005-07-12
TW200303071A (en) 2003-08-16
KR20030067562A (ko) 2003-08-14

Similar Documents

Publication Publication Date Title
JP2003234359A (ja) 半導体装置の製造方法
US9716080B1 (en) Thin fan-out multi-chip stacked package structure and manufacturing method thereof
KR100337412B1 (ko) 저면보호막을가진반도체웨이퍼,집적회로디바이스및그제조방법
JP4848153B2 (ja) 半導体装置の製造方法
KR100517075B1 (ko) 반도체 소자 제조 방법
JP2007088453A (ja) スタックダイパッケージを製造する方法
US11715677B2 (en) Semiconductor device with frame having arms
US10755994B2 (en) Semiconductor package structure and semiconductor substrate
US20010052642A1 (en) Semiconductor device package and method
JP2001338932A (ja) 半導体装置及び半導体装置の製造方法
JP2002270720A (ja) 半導体装置およびその製造方法
JP2000228465A (ja) 半導体装置及びその製造方法
TW202203417A (zh) 半導體裝置及半導體裝置的製造方法
KR100510486B1 (ko) 양면 반도체 칩을 위한 반도체 패키지 및 그 제조방법
US20070117259A1 (en) Semiconductor component and method of manufacture
JP4057875B2 (ja) 半導体装置の製造方法
US7579680B2 (en) Packaging system for semiconductor devices
JP2004072037A (ja) 半導体装置の製造方法
JP5054954B2 (ja) 半導体装置の製造方法
US20070114672A1 (en) Semiconductor device and method of manufacturing the same
JPH09330992A (ja) 半導体装置実装体とその製造方法
KR100388288B1 (ko) 반도체패키지의 제조 방법
US20220344231A1 (en) Flip chip package unit and associated packaging method
KR100456815B1 (ko) 반도체 패키지 및 이것의 반도체 칩 부착방법
KR100728956B1 (ko) 반도체 패키지의 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041220

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050315

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060502

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060905