KR100728956B1 - 반도체 패키지의 제조방법 - Google Patents

반도체 패키지의 제조방법 Download PDF

Info

Publication number
KR100728956B1
KR100728956B1 KR1020050056289A KR20050056289A KR100728956B1 KR 100728956 B1 KR100728956 B1 KR 100728956B1 KR 1020050056289 A KR1020050056289 A KR 1020050056289A KR 20050056289 A KR20050056289 A KR 20050056289A KR 100728956 B1 KR100728956 B1 KR 100728956B1
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor chip
tape
wbl
semiconductor
Prior art date
Application number
KR1020050056289A
Other languages
English (en)
Other versions
KR20070000721A (ko
Inventor
정관호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050056289A priority Critical patent/KR100728956B1/ko
Publication of KR20070000721A publication Critical patent/KR20070000721A/ko
Application granted granted Critical
Publication of KR100728956B1 publication Critical patent/KR100728956B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67132Apparatus for placing on an insulating substrate, e.g. tape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Dicing (AREA)

Abstract

본 발명은 WBL 테이프를 적용한 반도체 패지지의 제조방법에 관한 것으로, 본 발명의 방법은, 본딩패드를 갖는 다수개의 센터 패드형 반도체 칩들로 이루어지고, 스크라이브 라인을 구비한 웨이퍼 상에 상기 본딩패드 및 스크라이브 라인을 노출시키는 형태로 가공된 WBL 테이프를 접착시키는 단계와, 상기 WBL 테이프가 접착된 웨이퍼를 스크라이브 라인을 따라 소잉하여 개별 반도체 칩으로 분리시키는 단계와, 상기 분리된 반도체 칩을 상기 WBL 테이프를 매개로 하여 중앙부에 윈도우가 구비되고 상기 윈도우와 근접한 하부면 부분에 본드핑거를 구비한 기판 상에 페이스 다운 타입으로 부착시키는 단계와, 상기 반도체 칩의 본딩패드와 기판의 본드핑거를 금속와이어로 연결시키는 단계와, 상기 반도체 칩을 포함한 기판의 상부면 및 기판의 윈도우 영역을 봉지제로 밀봉하는 단계와, 상기 기판의 하부면에 솔더 볼을 부착하는 단계를 포함한다.

Description

반도체 패키지의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR PACKAGE}
도 1은 본 발명의 일예에 따른 반도체 패키지를 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 일예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 다른 일예에 따른 반도체 패키지를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 반도체 칩 102 : 본딩 패드
103 : WBL 테이프 104 : 스크라이브 라인
105 : 기판 106 : 본드 핑거
107 : 금속 와이어 108 : 봉지제
본 발명은 반도체 패키지의 제조방법에 관한 것으로, 보다 상세하게는, WBL 테이프를 적용한 반도체 패키지의 제조방법에 관한 것이다.
일반적으로 반도체 패키지 중 볼 그리드 어레이(Ball Grid Array) 패키지는 소잉(sawing) 공정에 의해 개개로 분리된 반도체 칩을 기판에 부착하여 지지시키는 다이 어태치(die attach) 공정과, 칩과 기판을 금속 와이어을 통하여 전기적으로 연결하는 와이어 본딩 공정과, 몰드 수지를 이용하여 칩을 밀봉하는 몰드 공정과, 볼을 어태치하는 볼 어태치 공정을 차례로 진행하는 것에 의해 제조된다.
한편, 반도체 패키지는 소잉 공정과 다이 어태치 공정을 실시하기 전에 WBL(Wafer Backside Lamination) 테이프라는 필름 접착제가 반도체 웨이퍼 레벨로 제공되어, 다이 어태치 공정시 기판에 부착되는 반도체 웨이퍼의 접속면에 접착된다. 이후, WBL 테이프를 부착한 반도체 칩은 소잉 공정을 실시한 뒤, 열을 이용하여 기판에 부착된다.
그러나, WBL 테이프를 부착한 반도체 칩이 페이스 다운 타입으로 기판에 장착될 경우, 반도체 칩의 본딩 패드가 WBL 테이프에 의해 덮혀지므로, 와이어 본딩이 불가능한 문제점이 있다.
또한, 반도체 칩의 크기가 클 경우, WBL 테이프를 반도체 웨이퍼에 부착할 때 반도체 웨이퍼와 테이프 사이에 공기가 잘 빠져 나가지 않으므로, 보이드(void)가 발생될 수 있다.
아울러, 소잉 공정시, WBL 테이프가 잘리면서 실오라기 형태의 잔테이프를 발생시키고, 이러한 잔테이프에 의해 다이 어태치 불량 및 와이어 본딩 불량 등을 유발할 수 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재된 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 페이스 업 타입뿐만 아니라 페이스 다운 타입에도 WBL 테이프를 사용할 수 있고, 아울러, WBL 테이프를 반도체 웨이퍼에 부착할 때 발생되는 보이드와, 소잉 공정시 발생되는 실오라기 형태의 불순물을 제거할 수 있는 반도체 패키지의 제조방법을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해, 본 발명의 일면에 따라, 본딩패드를 갖는 다수개의 센터 패드형 반도체 칩들로 이루어지고, 스크라이브 라인을 구비한 웨이퍼 상에 상기 본딩패드 및 스크라이브 라인을 노출시키는 형태로 가공된 WBL 테이프를 접착시키는 단계; 상기 WBL 테이프가 접착된 웨이퍼를 스크라이브 라인을 따라 소잉하여 개별 반도체 칩으로 분리시키는 단계; 상기 분리된 반도체 칩을 상기 WBL 테이프를 매개로 하여 중앙부에 윈도우가 구비되고 상기 윈도우와 근접한 하부면 부분에 본드핑거를 구비한 기판 상에 페이스 다운 타입으로 부착시키는 단계; 상기 반도체 칩의 본딩패드와 기판의 본드핑거를 금속와이어로 연결시키는 단계; 상기 반도체 칩을 포함한 기판의 상부면 및 기판의 윈도우 영역을 봉지제로 밀봉하는 단계; 및 상기 기판의 하부면에 솔더 볼을 부착하는 단계;를 포함하는 반도체 패키지의 제조방법을 제공한다.
삭제
삭제
삭제
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 1은 본 발명의 일예에 따른 반도체 패키지를 도시한 단면도이다.
도시한 바와 같이, 본 발명의 일예에 따른 반도체 패키지는, 중앙부에 윈도우를 구비한 기판(105) 상부면에 센터 패드형 반도체 칩(101)이 WBL 테이프(103)를 매개로 페이스 다운 타입으로 부착되고, 기판(105)의 윈도우와 근접한 하부면 부분에 구비된 본드 핑거(106)와 반도체 칩(101)의 본딩 패드(102)가 금속 와이어(107)를 통하여 전기적으로 연결되며, 봉지제(108)를 통하여 기판(105)의 윈도우 영역 및 반도체 칩(101)을 포함한 기판(105)의 상부면이 봉지제(108)로 밀봉되고, 그리고, 솔더 볼(도시안됨)이 기판(105) 하부면에 부착된 구조이다.
도 2a 내지 도 2e는 본 발명의 일예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, WBL 테이프(203)는 웨이퍼 레벨로 가공된다. 여기서, WBL 테이프(203)는 금형 또는 에칭을 통해 반도체 칩(201)에 형성된 본딩 패드(202)와의 접착 부분을 노출시키며, 아울러, 웨이퍼(도시안됨)의 스크라이브 라인(204)과의 접착 부분을 노출시키는 형태로 가공된다.
도 2b를 참조하면, 가공된 WBL 테이프(203)는 다수개의 센터 패드형 반도체 칩(201)들로 이루어지고, 스크라이브 라인을 구비한 웨이퍼 상에 접착된다. 이때, 개별 반도체 칩(201)은 상기 반도체 칩(201)의 상부면 중앙에 본딩 패드(202)가 형성되어 있으며, WBL 테이프(203)는 상기 본딩 패드(202)와의 접착 부분이 노출된 형태이므로, 개별 반도체 칩(201)의 중앙에 형성된 본딩 패드(202)는 상기 WBL 테이프(203)에 의해 덮히지 않고 노출된다.
도 2c를 참조하면, WBL 테이프(203)가 부착된 웨이퍼는 소잉 공정을 통해 개별 반도체 칩(201)으로 분리된다. 여기서, 상기 WBL 테이프(203)는 웨이퍼의 스크라이브 라인(204)과의 접착 부분을 노출시킨 형태, 즉 소잉 공정시 웨이퍼의 절단면을 노출시킨 형태이므로, 상기 WBL 테이프(203)의 절단에 따른 실오라기 형태의 불순물이 발생되지 않는다.
도 2d를 참조하면, 소잉 공정을 통해 각각 분리된 반도체 칩(201)은 중앙부에 윈도우가 형성된 기판(205)에 상기 WBL 테이프(203)를 매개로 하여 페이스 다운 타입으로 부착된다. 이후, 반도체 칩(201)의 본딩 패드(202)는 금속 와이어(207)를 통하여 기판(205)의 본드 핑거(206)와 전기적으로 연결된다.
도 2e를 참조하면, 금속 와이어(207)를 포함한 기판(205) 윈도우 영역 및 반도체 칩(201)을 포함한 기판(205)의 상부면이 봉지제(208)로 밀봉된다. 이후, 기판(205) 하부면에 솔더 볼(도시안됨)이 부착되어, 최종적으로 본 발명에 따른 반도체 패키지가 완성된다.
도 3은 본 발명의 다른 일예에 따른 반도체 패키지를 도시한 단면도이다.
도시한 바와 같이, 본 발명의 다른 일예에 따른 반도체 패키지는 상부 가장자리면에 본드 핑거(305)를 구비하는 기판(304) 상부면에 에지 패드형 반도체 칩 (301)이 WBL 테이프(303)를 매개로 페이스 업 타입으로 부착되고, 기판(304)의 본드 핑거(305)가 금속 와이어(306)를 통하여 반도체 칩(301)의 본딩 패드(302)와 전기적으로 연결되며, 봉지제(307)를 통하여 기판(304)의 상부면 및 반도체 칩(301) 상부가 밀봉되고, 솔더 볼(도시안됨)이 기판(304) 하부면에 부착된다.
전술한 바와 같이, 본 발명에 따른 반도체 패키지는 반도체 칩 하부면에 형성된 본딩 패드와의 접착 부분을 노출시킨 WBL 테이프를 사용함으로써, 페이스 다운 타입의 패키지에 WBL 테이프를 적용할 수 있다.
또한, 본 발명에 따른 반도체 패키지는 웨이퍼의 스크라이브 라인과의 접착 부분을 노출시킨 WBL 테이프를 사용함으로써, 소잉 공정시 WBL 테이프가 잘리지 않는다. 이에 따라, 본 발명에 따른 반도체 패키지는 소잉 공정시 발생되는 잔테이프, 즉 불순물이 없어지므로, 다이 어태치 불량 및 와이어 본딩 불량을 방지할 수 있다.
아울러, 본 발명에 따른 반도체 패키지는, 위에서 살펴본 바와 같이, 여러 부분이 노출된 WBL 테이프를 사용한다. 따라서, 본 발명에 따른 반도체 패키지는 WBL 테이프를 반도체 웨이퍼에 부착할 때, 반도체 웨이퍼와 테이프 사이에 공기가 잘 빠져 나갈 수 있는 통로가 제공되므로, 보이드가 발생되지 않는 효과가 있다.
이상에서와 같이, 본 발명은 반도체 칩에 형성된 본딩 패드와의 접착 부분 및 웨이퍼의 스크라이브 라인과의 접착 부분을 노출시키도록 가공된 WBL 테이프를 사용함으로써 페이스 업 타입 뿐만 아니라 페이스 다운 타입에도 WBL 테이프를 사용할 수 있고, 아울러, WBL 테이프를 반도체 웨이퍼에 부착할 때 발생되는 보이드와 소잉 공정시 발생되는 실오라기 형태의 불순물을 제거할 수 있다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 본딩패드를 갖는 다수개의 센터 패드형 반도체 칩들로 이루어지고, 스크라이브 라인을 구비한 웨이퍼 상에 상기 본딩패드 및 스크라이브 라인을 노출시키는 형태로 가공된 WBL 테이프를 접착시키는 단계;
    상기 WBL 테이프가 접착된 웨이퍼를 스크라이브 라인을 따라 소잉하여 개별 반도체 칩으로 분리시키는 단계;
    상기 분리된 반도체 칩을 상기 WBL 테이프를 매개로 하여 중앙부에 윈도우가 구비되고 상기 윈도우와 근접한 하부면 부분에 본드핑거를 구비한 기판 상에 페이스 다운 타입으로 부착시키는 단계;
    상기 반도체 칩의 본딩패드와 기판의 본드핑거를 금속와이어로 연결시키는 단계;
    상기 반도체 칩을 포함한 기판의 상부면 및 기판의 윈도우 영역을 봉지제로 밀봉하는 단계; 및
    상기 기판의 하부면에 솔더 볼을 부착하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
KR1020050056289A 2005-06-28 2005-06-28 반도체 패키지의 제조방법 KR100728956B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050056289A KR100728956B1 (ko) 2005-06-28 2005-06-28 반도체 패키지의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050056289A KR100728956B1 (ko) 2005-06-28 2005-06-28 반도체 패키지의 제조방법

Publications (2)

Publication Number Publication Date
KR20070000721A KR20070000721A (ko) 2007-01-03
KR100728956B1 true KR100728956B1 (ko) 2007-06-15

Family

ID=37868476

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050056289A KR100728956B1 (ko) 2005-06-28 2005-06-28 반도체 패키지의 제조방법

Country Status (1)

Country Link
KR (1) KR100728956B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040150088A1 (en) 2003-01-30 2004-08-05 Micron Technology, Inc. Semiconductor die package
US20040164413A1 (en) 2002-07-08 2004-08-26 Hall Frank L. Underfilled, encapsulated semiconductor die assemblies and methods of fabrication
US20040191964A1 (en) 2002-08-19 2004-09-30 Heng Puah Kia Packaged microelectronic component assemblies
KR20060005717A (ko) * 2004-07-14 2006-01-18 주식회사 하이닉스반도체 멀티 칩 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040164413A1 (en) 2002-07-08 2004-08-26 Hall Frank L. Underfilled, encapsulated semiconductor die assemblies and methods of fabrication
US20040191964A1 (en) 2002-08-19 2004-09-30 Heng Puah Kia Packaged microelectronic component assemblies
US20040150088A1 (en) 2003-01-30 2004-08-05 Micron Technology, Inc. Semiconductor die package
KR20060005717A (ko) * 2004-07-14 2006-01-18 주식회사 하이닉스반도체 멀티 칩 패키지

Also Published As

Publication number Publication date
KR20070000721A (ko) 2007-01-03

Similar Documents

Publication Publication Date Title
TWI323931B (en) Taped lead frames and methods of making and using the same in semiconductor packaging
KR101587561B1 (ko) 리드프레임 어레이를 구비하는 집적회로 패키지 시스템
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
TWI284960B (en) Manufacturing method of semiconductor device
US8685834B2 (en) Fabrication method of package structure with simplified encapsulation structure and simplified wiring
JP2000058711A (ja) Cspのbga構造を備えた半導体パッケージ
JP5232394B2 (ja) 半導体装置の製造方法
KR100825784B1 (ko) 휨 및 와이어 단선을 억제하는 반도체 패키지 및 그제조방법
JP2006261485A (ja) 半導体装置およびその製造方法
JP2013120767A (ja) 半導体装置の製造方法
US8101470B2 (en) Foil based semiconductor package
US20110241187A1 (en) Lead frame with recessed die bond area
US11004776B2 (en) Semiconductor device with frame having arms and related methods
KR100510486B1 (ko) 양면 반도체 칩을 위한 반도체 패키지 및 그 제조방법
US20070117259A1 (en) Semiconductor component and method of manufacture
KR100728956B1 (ko) 반도체 패키지의 제조방법
JP2009200175A (ja) 半導体装置及びその製造方法
WO1999049512A1 (fr) Dispositif a semi-conducteur et procede de fabrication associe
JP2006245459A (ja) 半導体装置の製造方法
JP5383464B2 (ja) 半導体装置及びその製造方法
JP2005327967A (ja) 半導体装置
JP2001077266A (ja) 樹脂封止型半導体装置の製造方法
JP2001077279A (ja) リードフレームとそれを用いた樹脂封止型半導体装置の製造方法
JP4552777B2 (ja) 半導体装置の製造方法
JP4275109B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee