KR100510486B1 - 양면 반도체 칩을 위한 반도체 패키지 및 그 제조방법 - Google Patents

양면 반도체 칩을 위한 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

양면에 집적회로가 형성된 반도체 칩을 위한 패키징 방법에 관해 개시한다. 이를 위해 본 발명은, 제1 및 제2 면에 각각 집적회로(integrated circuitry)가 형성된 반도체 칩과, 상기 반도체 칩의 제1면에 접착수단을 사용하여 접착되고 양면에 금속패턴이 형성된 LOC형 기판(substrate)과, 상기 반도체 칩의 제1면에 있는 본딩패드와 상기 LOC형 기판 제2면의 본딩 핑거를 연결하는 제1 와이어와, 상기 반도체 칩의 제2면의 본딩패드와 상기 LOC형 기판 제1면의 본딩핑거를 연결하는 제2 와이어와, 상기 LOC형 기판의 상부 중앙에서 노출된 반도체 칩의 제1면과 제1 와이어 및 LOC형 기판의 제2면 일부를 덮는 제1 봉합재와, 상기 LOC형 기판 하부에서 상기 반도체 칩과 상기 제2 와이어 및 상기 LOC형 기판의 제1면을 덮는 제2 봉합재와, 상기 LOC형 기판의 제2면에 부착된 솔더볼을 구비하는 것을 특징으로 하는 양면 반도체 칩을 위한 반도체 패키지 및 그 제조방법을 제공한다. 따라서, 반도체 패키지의 두께를 보다 얇게 제조하고, 집적도를 높이고, 복합화 할 수 있다.

Description

양면 반도체 칩을 위한 반도체 패키지 및 그 제조방법{Semiconductor package for a chip having a integrated circuitry in both side and manufacturing method thereof}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 양면 반도체 칩을 위한 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지는 전자제품을 포함하여 컴퓨터, 이동전화 및 네트워크 장비등과 같은 정보산업(information Technology)에서도 수요가 폭발하고 있다. 특히 정보산업에 있어서는 반도체 패키지의 복합화, 다기능화, 고속화, 소형화, 박막화가 절실히 요구되는 시점이다.
이러한 필요를 충족하기 위하여, 패키징 공정에서 하나의 반도체 패키지에 두 개 이상의 반도체 칩을 넣어서 조립하는 반도체 패키지가 개발되었는데, 이를 멀티 칩 패키지(MCP: Milti Chip Package)라 한다.
상기 멀티 칩 패키지를 제조하는 방법은, 다른 두 개의 반도체 칩을 서로 쌓거나, 혹은 패키킹이 완료된 2개의 반도체 패키지를 서로 쌓아 만드는 형태이다. 그러나 두 개를 쌓아서 제조하는 형태의 멀티 칩 패키지는, 두 개를 서로 물리적으로 접착하여 만들기 때문에, 접착면의 박리나, 보이드(void)등과 같은 결함이 발생한다. 또한, 본딩패드가 중앙부에 있는 다른 두 개의 반도체 칩을 접착할 경우, 와이어 본딩시의 구조적인 문제점들이 있다. 이러한 문제들은 멀티 칩 패키지의 품질이나 신뢰성을 떨어뜨리는 요인으로 작용한다. 또한 상술한 기존 방식은 반도체 패키지의 크기를 근본적으로 줄이는데는 한계를 보이고 있는 실정이다.
본 발명이 이루고자 하는 기술적 과제는 반도체 칩 양면에 각각 집적회로를 형성하고, 상기 반도체 칩을 이용하여 반도체 패키지를 제조하여 소형화, 박막화에 유리하고, 다기능 고속화를 실현하기에 적합한 양면 반도체 칩을 위한 반도체 패키지를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 양면 반도체 칩을 위한 반도체 패키지의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 제1 및 제2 면에 각각 집적회로(integrated circuitry)가 형성된 반도체 칩과, 상기 반도체 칩의 제1면에 접착수단을 사용하여 접착되고 양면에 금속패턴이 형성된 LOC(Lead On Chip)형 기판(substrate)과, 상기 반도체 칩의 제1면에 있는 본딩패드와, 상기 LOC형 기판 제2면의 본딩 핑거를 연결하는 제1 와이어와, 상기 반도체 칩의 제2면의 본딩패드와 상기 LOC형 기판 제1면의 본딩핑거를 연결하는 제2 와이어와, 상기 LOC형 기판의 상부 중앙에서 노출된 반도체 칩의 제1면, 제1 와이어 및 LOC형 기판의 제2면 일부를 덮는 제1 봉합재와, 상기 LOC형 기판 하부에서 상기 반도체 칩, 상기 제2 와이어, 상기 LOC형 기판의 제1면을 덮는 제2 봉합재와, 상기 LOC형 기판의 제2면에 부착된 솔더볼을 구비하는 것을 특징으로 하는 양면 반도체 칩을 위한 반도체 패키지를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 반도체 칩의 제1면에 형성된 집적회로는 본딩패드가 중앙에 형성된 것이 적합하고, 제2면에 형성된 집적회로는 본딩패드가 가장자리에 형성된 것이 적합하다.
또한, 상기 반도체 칩의 제1 및 제2면에 형성된 집적회로는 동일한 기능을 수행하는 집적회로이거나 반대로 다른 기능을 수행하는 집적회로일 수도 있다.
바람직하게는, 상기 LOC형 기판은 폴리이미드 테이프를 재질로 하는 것이 적합하고, 상기 반도체 칩과 LOC형 기판을 접착시키는 접착수단은 천연고무(Elastomer)인 것이 적합하고, 상기 제1 봉합재는 액상 인캡슐런트(Liquid Encapsulant)인 것이 적합하고, 상기 제2 봉합재는 에폭시 몰드 컴파운드(Epoxy Mold Compound)인 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 제1면과 제2면의 양면에 집적회로가 형성된 반도체 칩을 준비하는 단계와, 상기 반도체 칩의 제1면에 접착수단을 사용하여 양면에 금속패턴이 형성된 LOC형 기판에 붙이는 단계와, 상기 반도체 칩의 제2면에 있는 본딩패드와, 상기 LOC형 기판의 제1면에 있는 본딩핑거를 제2 와이어로 연결하는 와이어 본딩을 수행하는 단계와, 상기 반도체 칩, 제2 와이어 및 상기 LOC형 기판의 제1면을 제2 봉합재가 덮는 첫번째 봉합공정을 수행하는 단계와, 상기 LOC형 기판에 의해 노출된 반도체 칩의 제1면에 있는 본딩패드와 LOC형 기판의 제2면에 있는 본딩핑거를 제1 와이어로 연결하는 와이어 본딩을 수행하는 단계와, 상기 노출된 반도체 칩의 제1면과, 제1 와이어 및 LOC형 기판의 제2면 일부를 제1 봉합재가 덮는 두번째 봉합공정을 수행하는 단계와, 상기 LOC형 기판의 제2면에 솔더볼을 부착하는 단계를 구비하는 것을 특징으로 하는 양면 반도체 칩을 위한 반도체 패키지 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제2 봉합재를 이용한 첫번째 봉합공정은, 몰딩장비(molding equipment)를 사용하여 진행하는 것이 바람직하고, 상기 제1 봉합재를 이용한 두번째 봉합공정은, 디스팬서(Dispenser)를 사용하여 진행하는 것이 바람직하다.
상기 솔더볼을 부착하는 단계 후, 상기 제2 봉합재의 표면에 마킹(marking)을 수행하는 단계와, 스트립(strip) 상태의 LOC형 기판을 낱개로 분리하는 절단(singulation)을 수행하는 단계를 더 진행하는 것이 적합하다.
본 발명에 따르면, 반도체 패키지에서 소형화와 박막화를 달성할 수 있고, 다기능화, 고밀도화(high density)를 달성할 수 있고, 반도체 패키지 품질과, 신뢰성(reliability)을 높일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
당 명세서에서 말하는 반도체 칩은 가장 넓은 의미로 사용하고 있으며 메모리와 같은 특정 기능만을 수행하는 반도체 칩을 한정하는 것이 아니다. 본 발명은 그 정신 및 필수의 특징을 이탈하지 않고 다른 방식으로 실시할 수 있다. 예를 들면, 아래의 바람직한 실시예에 있어서는 반도체 칩의 제1면 및 제2면에 형성된 반도체 집적회로가 메모리 기능을 수행하는 소자(device)이지만, 이는 로직이나, 기타 에이직(ASIC: Application Specific Integreted Circuit)과 같은 기능을 수행하는 소자이여도 무방하다. 또한, 제1 와이어가 금선(gold wire)의 형태이지만, 이는 솔더 범프(solder bump)와 같은 수단으로 치환할 수 있는 것이다. 그리고 반도체 칩과 LOC형 기판을 접착시키는 접착수단은 천연고무이지만, 이는 에폭시(epoxy) 혹은 접착테이프 등의 다른 접착수단을 사용하는 것으로 변형될 수도 있는 것이다. 따라서, 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.
도 1은 양면에 집적회로가 형성된 반도체 칩을 설명하기 위해 도시한 단면도이다.
도 1을 참조하면, 기존의 대부분의 반도체 칩(100)은 한 면에만 집적회로가 형성되고 반대 면에는 집적회로가 형성되지 않는 형태였으나, 집적도를 높이기 위해 양면 모두인 제1면(A)과 제2면(B)에 집적회로를 형성하는 기술이 개발되었다. 이러한 기술의 일 예는 Advanced Micro Devices Inc.,에 의해 출원되고 등록된 US 6,150,708호(Title: Advanced CMOS Circuitry that utilizes both side of wafer surface for increased circuit density)가 있다. 이러한 양면 반도체 칩은 제1면(A)과 제2면(B)에 각각 소자분리막(field oxide, 102A, 102B), 게이트 전극(104A, 104B), 메탈층(106A, 106B) 및 보호막(passivation layer, 108A, 108B)이 형성된다. 양면에 각각의 집적회로를 형성하는 방법은, 한쪽 면에 대한 웨이퍼 제조(fabrication) 공정을 진행하는 동안 반대면에는 포토레지스트와 같은 블록킹층(blocking layer)를 도포하여, 공정중에 발생하는 열, 압력등의 스트레스(stress)에 의해 가공되지 않는 반대 면의 패턴이 손상되지 않게 만든다.
이러한 방법에 의해 기존에는 256 메가(Mega)의 집적도를 갖는 반도체 메모리 칩(100)이 양면에 모두 집적회로가 형성되면, 512 메가(Mega)인 반도체 메모리 칩으로, 그 집적도가 두 배 향상될 수 있다. 또한, 제1면(A)에는 메모리 중 DRAM 의 기능을 수행하는 집적회로를 형성하고, 반대면인 제2면(B)에는 SRAM이나 NVM 혹은 ASIC 소자와 같은 다른 기능을 수행하는 집적회로를 형성하여 하나의 반도체 칩(100)이 복합된 다기능을 수행할 수 있도록 할 수도 있다.
또한, 양면에 집적회로가 형성된 반도체 칩(100)은 EDS(Electric Die Sort) 공정에서 제1면(A)에 불량이 발생하더라도 나머지 제2면(B)에 형성된 집적회로 기능은 이용하여 패키징을 할 수 있기 때문에 제품의 수율을 고려할 때 유리한 측면이 있다.
<양면 반도체 칩을 위한 반도체 패키지의 구조>
도 2는 본 발명에 의한 양면 반도체 칩을 위한 반도체 패키지의 단면도이다.
도 2를 참조하면, 본 발명에 의한 양면 반도체 칩을 위한 반도체 패키지의 구성은 크게 도1과 같이 제1 및 제2 면(A, B)에 집적회로(integrated circuitry)가 형성된 반도체 칩(100)과, 상기 반도체 칩(100)의 제1면 접착된 LOC형 기판(substrate, 110)과, 제1 와이어(130), 제2 와이어(140), 제1 봉합재(140) 및 제2 봉합재로 이루어진다.
상기 반도체 칩(100)의 본딩패드(미도시)는, 제1면(A)에서는 중앙부에 형성된 형태(center bonding pad type)이고, 제2면(B)에서는 가장자리를 따라 형성된 형태(edge bonding pad type)이다. 또한, 제1면 및 제2면에 있는 집적회로의 기능이 메모리, 에이직(ASIC), 마이크로 콘르트롤러 유닛(MCU: Micro Controller Unit), 로직(LOGIC) 소자중에서 동일한 것을 사용하거나 혹은 다른 기능을 수행하는 집적회로를 각각 형성할 수 있다. 메모리 소자를 반도체 칩(100)의 제1면 및 제2면(A,B)에 형성할 경우 집적도를 2배를 증대시킬 수 있고, 다른 기능의 집적회로를 형성할 경우 반도체 칩의 기능을 다양화할 수 있는 장점이 있다.
상기 LOC형 기판(110)은 가운데가 폴리이미드(polyimide) 재질의 테이프(112)이고, 양면에 모두 금속 패턴(114, 1116)이 형성되어 있다. 그리고, LOC형 기판(110)의 중앙 부분은, 센터 패드형(center bonding pad type) 반도체 칩(100)의 와이어 본딩(wire bonding)을 위해 개방되어 있다. 따라서, LOC형 기판의 제1면(116)은 접착수단, 예컨대 천연고무(118)를 사용하여 반도체 칩(100)과 접착된다.
한편 상기 LOC형 기판의 제2면(114)에 있는 금속패턴, 예컨대 본딩핑거(bonding finger)는 반도체 칩(100)의 제1면(A) 중앙부에 있는 본딩패드(미도시)와 제1 와이어(130)를 통해 연결된다. 그리고, 노출된 반도체 칩(100)의 제1면 일부, 제1 와이어(130) 및 LOC형 기판(110)의 제2면(114) 일부는 제1 봉합재(140), 예컨대 액상 인캡슐런트(liquid encapsulant)로 덮어져 외부의 충격으로부터 보호된다.
상기 LOC형 기판의 제1면(114)에 있는 금속패턴, 예컨대 본딩핑거는 반도체 칩(100) 제2면(B)의 가장자리에 있는 본딩패드와 제2 와이어(132)로 연결된다. 그리고 상기 반도체 칩(100), 제2 와이어(132), LOC형 기판의 제1면(116)은 제2 봉합재, 예컨대 에폭시 몰드 컴파운드(EMX: Epoxy Mold Compound)로 덮어져 외부의 충격으로부터 보호된다.
마지막으로 상기 LOC형 기판(110)의 양면에 있는 금속패턴(114, 116)은 LOC형 기판(110)의 제2면(114)에서 솔더볼(150)과 각각 대응하도록 연결되고, 상기 솔더볼(150)은 양면 반도체 칩을 포함하는 반도체 패키지가 인쇄회로기판(PCB Printed Circuit Board)와 같은 외부 회로와 연결되는 단자가 된다.
따라서, 본 발명과 같이 한 개의 반도체 칩을 사용해서 제조된 반도체 패키지는, 두 개의 반도체 칩이나 혹은 두 개의 반도체 패키지를 쌓아 붙였을 때와 동일한 기능을 구현할 수 있다. 이로 인하여 반도체 패키지의 크기는 더욱 소형화되고 두께 역시 현저하게 얇아진다. 또한, 두 개의 반도체 칩이나 반도체 패키지를 쌓아 붙였을 때에 발생하기 쉬운 접착면의 박리 문제나, 접착제에서 발생하기 쉬운 보이드(void)와 같은 공정결함을 해소하여 반도체 패키지의 신뢰성을 높일 수 있다.
<양면 반도체 칩을 위한 반도체 패키지의 제조방법>
도 3 내지 도 9는 도2에 도시된 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 먼저 양면에 집적회로가 형성된 반도체 칩(100)을 제조한 후, 소잉(sawing) 공정을 통하여 웨이퍼 상태에 있는 반도체 칩(100)을 낱개로 분리한다. 그 후, 상기 양면(A,B)에 집적회로가 형성된 반도체 칩(100)의 제1면(A)을 접착수단인 천연고무(elastomer, 118)을 사용하여 LOC형 기판(110)과 접착한다. 상기 LOC형 기판(110)은 폴리이미드 테이프(112)가 가운데 있고, 하부와 상부의 제1면(116) 및 제2면(114)에 본딩핑거(bonding finger)와 같은 금속패턴이 각각 형성되어 있다.
도 4를 참조하면, 상기 반도체 칩(100)과 LOC형 기판(110)이 접착된 반도체 패키지를 뒤집어서 제2 와이어(132)를 사용한 와이어 본딩(wire bonding)을 수행한다. 와이어 본딩을 수행하는 방법은, 반도체 칩(100)의 제2면(B)에서 가장자리에 형성된 본딩패드와, LOC형 기판의 제1면(116)에 있는 본딩핑거를 금선(gold wire)로 연결하는 것이다. 만약 반도체 칩의 제2면(B) 역시 중앙부에 본딩패드가 있다면, 이를 가장자리로 이동시키는 웨이퍼 제조공정을 추가하여 반도체 칩(100)의 설계를 변경하면 된다.
도 5를 참조하면, 상기 와이어 본딩이 완료된 반도체 패키지를 몰딩장비에 탑재하여 제2 봉합재(142), 예컨대 에폭시 몰드 컴파운드(EMC)를 사용하여 첫 번째 봉합공정을 수행한다. 따라서, 반도체 칩(100), 제2 와이어(132) 및 LOC형 기판의 제1면(116)이 에폭시 몰드 컴파운드(EMC)에 덮여 외부의 충격으로부터 보호되는 상태가 된다.
도 6을 참조하면, 상기 첫 번째 봉합공정이 완료된 반도체 패키지를 다시 뒤집어서 와이어 본딩을 다시 한번 수행한다. 상기 와이어 본딩 공정은, 반도체 칩(100)의 제1면(A) 중앙에 있는 본딩패드와, LOC형 기판(110)의 제2면(114)에 있는 본딩핑거를 금선(gold wire)으로 연결하는 공정이다.
도 7을 참조하면, 상기 와이어 본딩이 완료된 반도체 패키지에 두 번째 봉합공정을 진행한다. 상기 두 번째 봉합공정은 제1 봉합재(132), 예컨대 액상의 인캡슐런트(Liquid Encapsulant)를 디스팬서(dispenser)에 넣어 떨어뜨린 후, 경화시키는 방식으로 수행한다. 따라서, 노출된 반도체 칩(100)의 제1면(A) 일부, 제1 와이어(130) 및 LOC형 기판의 제2면(114) 일부가 제1 봉합재(132)에 덮여서 외부의 충격으로부터 보호받게 된다.
도 8을 참조하면, 상기 두 번째 봉합공정이 완료된 반도체 패키지에 솔더볼(150)을 부착(attach)한다. 상기 솔더볼(150)은 LOC형 기판(110)의 제2면(114)에 부착되는데, 상기 솔더볼(150)은 상기 LOC형 기판의 양면에 있는 금속패턴(116, 114)의 본딩핑거와 각각 대응된다.
도 9를 참조하면, 상기 솔더볼(150) 부착이 끝난 반도체 패키지에 마킹공정을 진행한다. 제품의 이름 및 제조사 등을 표기하는 마킹은 제2 봉합재(142)의 하부 표면(C)에서 이루어진다. 상기 마킹 공정이 끝난 반도체 패키지는 스트립(strip) 상태로 여러개의 반도체 패키지가 함께 묶여있는데, 절단공정(cutting process)을 진행하여 묶여있는 상태의 반도체 패키지들을 낱개로 분리한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째, 반도체 칩의 양면에 모두 집적회로를 형성하여 반도체 패키지를 제조함으로써 반도체 칩의 집적도를 높이고, 반도체 캐지의 두께 및 크기를 줄일 수 있다.
둘째, 반도체 칩의 양면에서 각각의 면에 대해 다른 기능을 수행하는 집적회로를 형성하고 패키징(packaging) 함으로써 반도체 패키지의 기능을 복합화 혹은 다기능화시킬 수 있다.
셋째, 종래와 같이 접착수단을 사용하여 반도체 칩 혹은 반도체 패키지를 쌓아 붙이지 않기 때문에 접착면에서 발생하는 박리(delamination) 문제나, 접착제에 보이드(vold)와 같은 공정불량을 감소시켜 반도체 패키지의 신뢰성을 높일 수 있다.
도 1은 양면에 집적회로가 형성된 반도체 칩을 설명하기 위해 도시한 단면도이다.
도 2는 본 발명에 의한 양면 반도체 칩을 위한 반도체 패키지의 단면도이다.
도 3 내지 도 9는 도2에 도시된 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 칩, A: 반도체 칩의 제1 면,
B: 반도체 칩의 제2 면 , 102: 필드산화막,
104: 게이트 전극, 106: 메탈층,
108: 보호막, 110: LOC형 기판,
112: 폴리이미드 테이프, 114: LOC형 기판 제2면의 금속패턴,
116: LOC형 기판 제1면의 금속패턴, 118: 천연고무,
130: 제1 와이어, 132: 제2 와이어,
140: 제1 봉합재, 142: 제2 봉합재,
150: 솔더볼(solder ball), C: 마킹이 수행되는 면.

Claims (20)

  1. 제1 및 제2 면에 각각 동일한 기능의 집적회로(integrated circuitry)가 형성된 반도체 칩;
    상기 반도체 칩의 제1면에 접착수단을 사용하여 접착되고 양면에 금속패턴이 형성된 LOC형 기판(substrate);
    상기 반도체 칩의 제1면 중앙에 있는 본딩패드와 상기 LOC형 기판 제2면의 본딩핑거를 연결하는 제1 와이어;
    상기 반도체 칩의 제2면 가장자리의 본딩패드와 상기 LOC형 기판 제1면의 본딩핑거를 연결하는 제2 와이어;
    상기 LOC형 기판의 상부 중앙에서 노출된 반도체 칩의 제1면과 제1 와이어 및 LOC형 기판의 제2면 일부를 덮는 제1 봉합재;
    상기 LOC형 기판 하부에서 상기 반도체 칩과 상기 제2 와이어 및 상기 LOC형 기판의 제1면을 덮는 제2 봉합재; 및
    상기 LOC형 기판의 제2면에 부착된 솔더볼을 구비하는 것을 특징으로 하는 양면 반도체 칩을 위한 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 LOC형 기판은 폴리이미드 테이프를 재질로 하는 것을 특징으로 하는 양면 반도체 칩을 위한 반도체 패키지.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 반도체 칩과 LOC형 기판을 접착시키는 접착수단은 천연고무(Elastomer)인 것을 특징으로 하는 양면 반도체 칩을 위한 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 봉합재는 액상 인캡슐런트(Liquid Encapsulant)인 것을 특징으로 하는 양면 반도체 칩을 위한 반도체 패키지.
  9. 제1항에 있어서,
    상기 제2 봉합재는 에폭시 몰드 컴파운드(Epoxy Mold Compound)인 것을 특징으로 하는 양면 반도체 칩을 위한 반도체 패키지.
  10. 제1면과 제2면의 양면에 동일한 기능의 집적회로가 형성된 반도체 칩을 준비하는 단계;
    상기 반도체 칩의 제1면에 접착수단을 사용하여 양면에 금속패턴이 형성된 LOC형 기판에 붙이는 단계;
    상기 반도체 칩의 제2면 가장자리에 있는 본딩패드와, 상기 LOC형 기판의 제1면에 있는 본딩핑거를 제2 와이어로 연결하는 와이어 본딩을 수행하는 단계;
    상기 반도체 칩, 제2 와이어 및 상기 LOC형 기판의 제1면을 제2 봉합재가 덮는 첫번째 봉합공정을 수행하는 단계;
    상기 LOC형 기판에 의해 노출된 반도체 칩의 제1면 중앙에 있는 본딩패드와 LOC형 기판의 제2면에 있는 본딩핑거를 제1 와이어로 연결하는 와이어 본딩을 수행하는 단계;
    상기 노출된 반도체 칩의 제1면과, 제1 와이어 및 LOC형 기판의 제2면 일부를 제1 봉합재가 덮는 두번째 봉합공정을 수행하는 단계; 및
    상기 LOC형 기판의 제2면에 솔더볼을 부착하는 단계를 구비하는 것을 특징으로 하는 양면 반도체 칩을 위한 반도체 패키지 제조방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제10항에 있어서,
    상기 반도체 칩과 LOC형 기판을 붙이는 접착수단은 천연고무(Elastomer)인 것을 특징으로 하는 양면 반도체 칩을 위한 반도체 패키지 제조방법.
  16. 제10항에 있어서,
    상기 LOC형 기판은 폴리이미드 테이프가 재질인 것을 사용하는 것을 특징으로 하는 양면 반도체 칩을 위한 반도체 패키지 제조방법.
  17. 제10항에 있어서,
    상기 제2 봉합재를 이용한 첫번째 봉합공정은, 몰딩장비(molding equipment)를 사용하여 진행하는 것을 특징으로 하는 양면 반도체 칩을 위한 반도체 패키지 제조방법.
  18. 제10항에 있어서,
    상기 제1 봉합재를 이용한 두번째 봉합공정은, 디스팬서(Dispenser)를 사용하여 진행하는 것을 특징으로 하는 양면 반도체 칩을 위한 반도체 패키지 제조방법.
  19. 제10항에 있어서,
    상기 솔더볼을 부착하는 단계 후, 상기 제2 봉합재의 표면에 마킹(marking)을 수행하는 단계를 더 진행하는 것을 특징으로 하는 양면 반도체 칩을 위한 반도체 패키지 제조방법.
  20. 제19항에 있어서,
    상기 마킹 공정 후, 스트립(strip) 상태의 LOC형 기판을 낱개로 분리하는 절단(singulation)을 수행하는 단계를 더 진행하는 것을 특징으로 하는 양면 반도체 칩을 위한 반도체 패키지 제조방법.
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