JP2004015015A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2004015015A JP2004015015A JP2002170390A JP2002170390A JP2004015015A JP 2004015015 A JP2004015015 A JP 2004015015A JP 2002170390 A JP2002170390 A JP 2002170390A JP 2002170390 A JP2002170390 A JP 2002170390A JP 2004015015 A JP2004015015 A JP 2004015015A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- sealing body
- electrode
- resin sealing
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
【課題】高速動作に適した半導体装置を提供する。
【解決手段】本発明の半導体装置は、主面に複数の電極を有する半導体チップと、前記半導体チップの主面を覆う樹脂封止体と、前記樹脂封止体に固定され、かつ前記半導体チップの複数の電極にバンプを介在して夫々電気的に接続された複数の電極部材と、前記複数の電極部材に夫々設けられ、かつ前記樹脂封止体から露出する複数の外部接続用端子部とを有する。
【選択図】 図4
【解決手段】本発明の半導体装置は、主面に複数の電極を有する半導体チップと、前記半導体チップの主面を覆う樹脂封止体と、前記樹脂封止体に固定され、かつ前記半導体チップの複数の電極にバンプを介在して夫々電気的に接続された複数の電極部材と、前記複数の電極部材に夫々設けられ、かつ前記樹脂封止体から露出する複数の外部接続用端子部とを有する。
【選択図】 図4
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置のパッケージング技術にするものである。
【0002】
【従来の技術】
半導体チップを樹脂封止体で封止する半導体装置においては、種々なパッケージ構造のものが提案され、実用化されている。例えば、特開平11−330343号公報には、QFN(Quad Flatpack Non−Leaded Package )型と呼ばれる半導体装置が開示されている。このQFN型半導体装置は、半導体チップの電極と電気的に接続された電極部材が樹脂封止体の裏面(実装面)から露出するパッケージ構造になっているため、半導体チップの電極と電気的に接続されたリードが樹脂封止体の側面から突出して所定の形状に折り曲げ成形されたパッケージ構造、例えばQFP(Quad Flatpack Package)型と呼ばれる半導体装置と比較して平面サイズの小型化を図ることができる。
【0003】
QFN型半導体装置は、リードフレームを用いた組立プロセスによって製造される。例えば、ダイパッドに半導体チップを搭載するパッケージ構造の場合、主に、リードフレームのフレーム本体に吊りリードを介して支持されたダイパッド(タブとも言う)に半導体チップを搭載し、その後、半導体チップの電極と、リードフレームのフレーム本体にタイバー(ダムバーとも言う)を介して支持されたリードとをボンディングワイヤで電気的に接続し、その後、半導体チップ、リード、ダイパッド、吊りリード及びボンディングワイヤ等を樹脂封止体で封止し、その後、リードフレームのフレーム本体からリード、タイバー及び吊りリード等を切断分離することによって製造される。ボンディングワイヤの一端側は半導体チップの電極に接続され、その他端側はリードの互いに反対側の主面及び裏面のうちの主面(ワイヤ接続面)に接続される。リードの主面は樹脂封止体で覆われ、その裏面は樹脂封止体の互いに反対側の主面及び裏面(実装面)のうちの裏面から露出される。リードフレームのリードは、電極部材として使用される電極部分と、切断工程において除去される除去部分とを有する構成になっており、リードの電極部分から除去部分を切断分離することによって電極部材が形成される。
【0004】
電極部材は、その主面に内部接続用端子部、その裏面に外部接続用端子部を有し、内部接続用端子部はボンディングワイヤを介して半導体チップの電極と電気的に接続され、外部接続用端子部は、QFN型半導体装置の実装工程において、実装基板の電極(パッド、ランド、フットプリント)に半田付けされる。
【0005】
【発明が解決しようとする課題】
従来のQFN型半導体装置は、半導体チップの電極と、半導体チップの周囲に配置された電極部材とをボンディングワイヤで電気的に接続したパッケージ構造になっている。このようなパッケージ構造の場合、半導体チップの電極と外部接続用端子とを電気的に接続する導電経路が長く、この導電経路におけるインピーダンスが大きいため、高速動作の妨げになりつつある。
【0006】
本発明の目的は、高速動作に適した半導体装置を提供することにある。
【0007】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【0008】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0009】
手段(1):本発明の半導体装置は、主面に複数の電極を有する半導体チップと、前記半導体チップの主面を覆う樹脂封止体と、前記樹脂封止体に固定され、かつ前記半導体チップの複数の電極にバンプを介在して夫々電気的に接続された複数の電極部材と、前記複数の電極部材に夫々設けられ、かつ前記樹脂封止体から露出する複数の外部接続用端子部とを有する。
前記複数の外部接続用端子部は、前記半導体チップの主面上に配置されている。前記複数の電極部材は、前記樹脂封止体の側面よりも内側に配置されている。前記半導体チップは、その主面と反対側の裏面が前記樹脂封止体から露出し、その側面が前記樹脂封止体で覆われている。
【0010】
手段(2):本発明の半導体装置の製造方法は、主面に区画領域で境界が規定された複数のチップ形成領域を有し、前記各チップ形成領域に複数の電極が配置された半導体ウエハと、主面に前記各チップ形成領域の複数の電極に対応して配置された複数の電極部材を有する基板とを準備する工程と、
前記区画領域にこの区画領域に沿って溝を形成する工程と、
前記複数の電極と前記複数の電極部材との間に夫々バンプを介在した状態で前記複数の電極と前記複数の電極部材とを夫々電気的に接続する工程と、
前記半導体ウエハの主面と基板の主面との間、及び前記溝の内部に樹脂を注入して樹脂封止体を形成す工程と、
前記半導体ウエハの主面と反対側の裏面を前記溝の内部に充填された樹脂に到達するまで研削し、前記半導体ウエハを前記各チップ形成領域毎に分割して複数の半導体チップを形成する工程と、
前記樹脂封止体を前記各半導体チップ毎に分割する工程とを有する。
【0011】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0012】
図1は本発明の一実施形態である半導体装置の平面図であり、図2は図1に示す半導体装置の底面図であり、図3は図1のA−A線に沿う断面図であり、図4は図3の一部を拡大した断面図である。
【0013】
図1乃至図3に示すように、本実施形態の半導体装置1は、1つの半導体チップ2、複数のバンプ4、複数の電極部材5、樹脂封止体6等を有する構成になっている。
【0014】
半導体チップ2は、その厚さ方向と交差する平面形状が方形状になっており、本実施形態では例えば正方形になっている。半導体チップ2は、これに限定されないが、例えば、単結晶シリコンからなる半導体基板と、この半導体基板の主面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜(最終保護膜)とを有する構成になっている。半導体チップ2には、集積回路として例えば制御回路が内蔵されている。この制御回路は、主に、半導体基板の主面に形成されたトランジスタ素子及び多層配線層に形成された配線によって構成されている。
【0015】
半導体チップ2の互いに反対側に位置する主面(回路形成面)2x及び裏面2yのうちの主面2xには、半導体チップ2の外周囲の各辺に沿って複数の電極3が配置されている。この複数の電極3の夫々は、制御回路を構成するトランジスタ素子と電気的に接続されている。
【0016】
樹脂封止体6は、その厚さ方向と交差する平面形状が方形状になっており、本実施形態では例えば正方形になっている。樹脂封止体6は低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー等が添加されたエポキシ系の熱硬化性樹脂で形成されている。
【0017】
半導体チップ2の主面2x及び側面は樹脂封止体6で覆われ、半導体チップ2の裏面2yは樹脂封止体6から露出している。樹脂封止体6の平面サイズは半導体チップ2の平面サイズよりも若干大きくなっている。
【0018】
樹脂封止体6は半導体チップ2の主面2xと同一側に実装面6xを有し、この実装面6xには樹脂封止体6の外周囲の各辺に沿って複数の電極部材5が配置されている。複数の電極部材5は、樹脂封止体6に固定され、半導体チップ2の複数の電極3に対応して半導体チップ2の主面2x上に配置されている。
【0019】
複数の電極部材5の夫々は、バンプ4を介在して半導体チップ2の複数の電極3と夫々電気的にかつ機械的に接続されている。バンプ4としては、例えばPb(鉛)フリー組成(例えばSn(錫)−Ag(銀)−Cu(銅)組成)の半田材からなるバンプを用いている。
【0020】
複数の電極部材5の夫々は、図4に示すように、互いに反対側に位置する第1の面5x及び第2の面5yを有し、第1の面5xは樹脂封止体6の内部に位置し、第2の面5yは樹脂封止体6の実装面6xから外部に露出している。第1の面5xには内部接続用端子部5aが構成され、第2の面5yには外部接続用端子部5bが構成されている。即ち、複数の電極部材5の夫々は、樹脂封止体6の実装面6xから外部に露出する外部接続用端子部5bを有する構成になっている。内部接続用端子部5aはバンプを介して半導体チップ2の電極3と電気的に接続されている。外部接続用端子部5aは、半導体装置1の実装工程において、実装基板の電極(パッド、ランド、フットプリント)に半田付けされる。
【0021】
本実施形態の半導体装置1において、外部接続用端子部5bは電極部材5の第2の面5yの全面に構成されており、半導体チップ2の電極3と向かい合う位置、即ち半導体チップ2の電極3上に配置されている。このようなパッケージ構造の場合、半導体チップの電極と、この半導体チップの周囲に配置された電極部材とをボンディングワイヤで電気的に接続したパッケージ構造や、リードの一端側が半導体チップの電極にバンプを介して電気的に接続され、リードの一端側とは反対側に位置する他端側に外部接続用端子部が構成されたパッケージ構造と比べて、半導体チップ2の電極3と外部接続用端子部5bとを電気的に接続する導電経路が短くなるため、この導電経路におけるインピーダンスが小さくなる。従って、高速動作に適した半導体装置1を提供できる。
【0022】
本実施形態の半導体装置1において、電極部材5の第1の面5xは樹脂封止体6の内部に位置し、電極部材5の第2の面5yは樹脂封止体6の実装面6xから外部に露出している。また、電極部材5は、樹脂封止体6の側面から離間して樹脂封止体6の側面よりも内側に配置されている。このようなパッケージ構造の場合、樹脂封止体の側面から電極部材の一部が露出するパッケージ構造と比べて、樹脂封止体6の樹脂と電極部材5との接触面積が増加するため、樹脂封止体6に対する電極部材5の固定強度が高くなる。従って、実装に対する信頼性の高い半導体装置1を提供できる。
【0023】
本実施形態の半導体装置1において、半導体チップ2の裏面2yは樹脂封止体6から外部に露出している。このようなパッケージ構造の場合、半導体チップ2の熱を樹脂封止体6の外部に放出する放熱効果が向上するので、熱に対する信頼性の高い半導体装置1を提供できる。
【0024】
次に、半導体装置1の製造に使用される半導体ウエハ及び電極付与基板について、図5乃至図8を用いて説明する。図5は半導体ウエハの平面図であり、図6は図5の一部を拡大した平面図であり、図7は電極付与基板の平面図であり、図8は図7の一部を拡大した平面図である。
【0025】
図5及び図6に示すように、半導体ウエハ10は、その主面に境界が区画領域12によって規定された複数のチップ形成領域11を有し、複数のチップ形成領域11は互いに離間された状態で行列状に配置されている。複数のチップ形成領域11は、半導体ウエハ10の主面に、電界効果トランジスタ等の半導体素子、配線層、絶縁膜等を形成するウエハ前処理工程を施すことによって形成される。各チップ形成領域11は、図1乃至図4に示す半導体チップ2と同様の構造及び平面形状になっており、各チップ形成領域11にはその外周囲の各辺に沿って複数の電極3が配置されている。
【0026】
図7及び図8に示すように、電極付与基板20は、その主面に半導体ウエハ10の複数のチップ形成領域11と対応して配置された複数の電極配置領域21を有し、複数の電極配置領域21は互いに離間された状態で行列状に配置されている。各電極配置領域21には、半導体ウエハ10のチップ形成領域11に配置された複数の電極3と対応して複数の電極部材5が配置されている。
【0027】
複数の電極部材5は、電極付与基板20の主面に粘着層を介在して固定されている。複数の電極部材5は、これに限定されないが、例えば、電極付与基板20の主面に粘着層を介在して貼り付けられた金属板にエッチング加工を施すことによって形成される。金属板としては、例えば、鉄(Fe)−ニッケル(Ni)系の合金材、又は銅(Cu)、若しくは銅系の合金材からなる金属板を用いている。電極付与基板20としては、例えば主面に粘着層を有する可撓性樹脂フィルムを用いている。
【0028】
なお、後で詳細に説明するが、半導体装置の製造において、電極付与基板20から電極部材5を分離する必要がある。従って、粘着層としては、電極付与基板20から電極部材5を分離する前の段階において、電極付与基板20から電極部材5が容易に剥がれない程度の粘着力を有し、電極付与基板20から電極部材5を分離する工程において、電極付与基板20から電極部材5が容易に剥がれる程度の粘着力を有することが望ましい。本実施形態では、例えば、紫外線の照射によって粘着力が低下する材質のものを粘着層として用いる。
【0029】
次に、半導体装置1の製造について、図9乃至図14を用いて説明する。図9乃至図14は製造工程中の断面図であり、図12は図11の一部を拡大した断面図であり、図9、図10及び図14においては2つの図((a),(b))を図示している。
【0030】
まず、図5、図6及び図9(a)に示す半導体ウエハ10を準備すると共に、図7及び図8に示す電極付与基板20を準備する。半導体ウエハ10は、その主面に区画領域12で境界が規定された複数のチップ形成領域11を有し、各チップ形成領域11には複数の電極3が配置されている。電極付与基板20は、その主面に半導体ウエハ10の複数のチップ形成領域11に対応して配置された複数の電極配置領域21有し、各電極配置領域21には各チップ形成領域の複数の電極3に対応して複数の電極部材5が配置されている。
【0031】
次に、図9(b)に示すように、半導体ウエハ10の区画領域12に、半導体ウエハ10の主面からその深さ方向に窪む溝13を形成する。溝13は区画領域12の延在方向に沿って形成する。本実施形態において、溝13は、例えば半導体ウエハ10の厚さの1/2程度の深さで形成する。
【0032】
次に、図10(a)に示すように、各チップ形成領域11に配置された複数の電極3上に、例えばPb(鉛)フリー組成(例えばSn(錫)−Ag(銀)−Cu(銅)組成)の半田材からなるバンプ4を形成する。
【0033】
次に、各チップ形成領域11の複数の電極3と各電極配置領域21の複数の電極部材5とが向かい合うように半導体ウエハ10と電極付与基板20とを位置決めし、その後、電極3と電極部材5との間にバンプ4を介在した状態でバンプ4を溶融し、その後、バンプ4を硬化させて、図10(a)に示すように、各チップ形成領域11に配置された複数の電極3と、この各チップ形成領域11の複数の電極3に対応して各電極配置領域21に配置された複数の電極部材5とを夫々電気的にかつ機械的に接続する。
【0034】
次に、図11及び図12に示すように、電極3と電極部材5とが接続された半導体ウエハ10及び電極付与基板20を成型金型の上型30aと下型30bとの間に位置決めする。位置決めは、上型30aと下型30bとで形成されるキャビティ31の内部に、半導体ウエハ10及び電極付与基板20が配置される状態で行う。
【0035】
次に、成形金型30のポットからランナー及び樹脂注入ゲート32を通してキャビティ31の内部に熱硬化性の樹脂を加圧注入して、図13に示すように、樹脂封止体33を形成する。この工程において、樹脂は、半導体ウエハ10の主面と電極付与基板20の主面との間、及び溝13の内部に注入される。従って、各チップ形成領域11、溝13、バンプ4、及び電極部材5等は樹脂封止体33によって封止される。また、この工程において、電極部材5は粘着層を介在して電極付与基板20の主面に固定されているので、電極部材5の第2の面(5y)がレジンバリによって覆われてしまうといった不具合の発生を抑制することができる。
【0036】
次に、成型金型30から半導体ウエハ10及び電極付与基板20を取り出し、その後、半導体ウエハ10の主面とは反対側の裏面を研削して、図14(a)に示すように、半導体ウエハ10の厚さを薄くする。この半導体ウエハ10の裏面研削は、溝13の内部に充填された樹脂封止体33の樹脂に到達するまで、換言すれば溝13の底面が無くなるまで行う。この工程により、半導体ウエハ10の各チップ形成領域11は個々に分割され、これらのチップ形成領域11からなる複数の半導体チップ2が形成される。
【0037】
次に、図14(b)に示すように、樹脂封止体33を各半導体チップ2毎に分割して、各半導体チップ2に対応する複数の樹脂封止体6を形成する。樹脂封止体33の分割はダイシング装置で行う。本実施形態では、半導体チップ2間の離間幅(溝13の幅、区画領域12の幅)よりも狭いダイシングブレードを使用し、半導体チップ2間における樹脂封止体33の樹脂をダイシングする。これにより、図1乃至図4に示す半導体装置1がほぼ完成する。
【0038】
この後、電極付与基板20から樹脂封止体6と共に複数の電極部材5を分離し、収納トレイに半導体装置1を収納する。電極付与基板20からの分離は、紫外線を照射して電極付与基板20の主面に設けられた粘着層の粘着力を低下させた後、ピックアップ装置の吸着コレットで行う。収納トレイに収納された半導体装置1は、製品完成後の環境試験である温度サイクル試験、選別試験、マーキング工程等が施された後、製品として出荷される。製品として出荷された半導体装置1は、例えば、携帯電話、携帯型情報処理端末機器、携帯型パーソナル・コンピュータ等の小型電子機器に組み込まれる実装基板に実装される。半導体装置1の実装は、樹脂封止体6の実装面6xに配置された電極部材5の外部接続用端子部5bと実装基板の電極(パッド、ランド、フットプリント)とを半田付けすることによって行われる。
【0039】
本実施形態の半導体装置1の製造では、半導体ウエハ10のチップ形成領域11に配置された複数の電極3と電極付与基板20の電極配置領域21に配置された複数の電極部材5とをこれらの間にバンプ4を介在して夫々電気的に接続し、その後、半導体ウエハ10と電極付与基板20との間に樹脂を注入して樹脂封止体33を形成し、その後、半導体ウエハ10を各チップ形成領域11毎に分割して複数の半導体チップ2を形成し、その後、樹脂封止体33を各半導体チップ2毎に分割しているので、半導体チップ2の電極3と外部接続用端子部5bとを電気的に接続する導電経路が短く、この導電経路におけるインピーダンスが小さいパッケージ構造の半導体装置1を製造できる。従って、高速動作に適した半導体装置1を提供できる。
【0040】
本実施形態の半導体装置1の製造では、半導体ウエハ10の区画領域12にこの区画領域12に沿って溝13を形成し、その後、半導体ウエハ10の各チップ形成領域11の複数の電極3と電極付与基板20の各電極配置領域21の複数の電極部材5との間に夫々バンプ4を介在した状態で、各半導体チップ形成領域11の複数の電極3と各電極配置領域21の複数の電極部材5とを夫々電気的に接続し、その後、半導体ウエハ10の主面と電極付与基板20の主面との間、及び溝13の内部に樹脂を注入して樹脂封止体33を形成し、その後、半導体ウエハ10の主面と反対側の裏面を溝13の内部に充填された樹脂に到達するまで研削し、半導体ウエハ10を各チップ形成領域11毎に分割して複数の半導体チップ2を形成し、その後、樹脂封止体33を各半導体チップ2毎に分割しているので、パッケージの平面サイズが半導体チップの平面サイズとほぼ同一のCSP(Chip Size Package)構造の半導体装置1を製造できる。
【0041】
本実施形態の半導体装置1の製造では、樹脂封止体33を形成した後、半導体ウエハ10の裏面を研削して複数の半導体チップ2を形成しているので、半導体チップ2の裏面2Yが樹脂封止体6から外部に露出したパッケージ構造の半導体装置1を製造できる。
【0042】
本実施形態の半導体装置1の製造では、半導体チップ2間の離間幅(溝13の幅、区画領域12の幅)よりも狭いダイシングブレードを使用し、半導体チップ2間における樹脂封止体33の樹脂をダイシングしているので、半導体チップ2の側面が樹脂封止体6で覆われたパッケージ構造の半導体装置1を製造できる。
【0043】
なお、本実施形態では、樹脂封止体33を複数の樹脂封止体6に分割する工程の後に、電極付与基板20から樹脂封止体6と共に複数の電極部材5を分離する例について説明したが、電極付与基板20から電極部材5を分離する工程は、樹脂封止体33を形成する工程の後であって、樹脂封止体33を複数の樹脂封止体6に分割する工程の前に実施してもよい。
【0044】
また、本実施形態では、半導体ウエハ10の電極3上にバンプ4を形成する例ついて説明したが、バンプ4は電極付与基板20の電極部材5上に形成しても良い。
【0045】
また、本実施形態では、バンプ4として半田材からなるバンプを用いた例について説明したが、バンプ4としては例えばAuからなるスタッドバンプを用いてもよい。
【0046】
また、本実施形態では、紫外線の照射によって粘着力が低下する材質のものを粘着層として用いた例について説明したが、粘着層としては、電極付与基板20から電極部材5を分離する前の段階において、電極部材5が電極付与基板20から容易に剥がれない程度の粘着力を有し、電極付与基板20から電極部材5を分離する工程において、電極部材5が電極付与基板20から容易に剥がれる程度の粘着力を有するものであれば他のものであってもよい。
【0047】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0048】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0049】
本発明によれば、高速動作に適した半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態である半導体装置の平面図である。
【図2】本発明の一実施形態であるCSP型半導体装置の底面図である。
【図3】図1のA−A線に沿う断面図である。
【図4】図3の一部を拡大した断面図である。
【図5】本発明の一実施形態である半導体装置の製造に用いられる半導体ウエハの平面図である。
【図6】図5の一部を拡大した平面図である。
【図7】本発明の一実施形態である半導体装置の製造に用いられるシートの平面図である。
【図8】図7の一部を拡大した平面図である。
【図9】(a)及び(b)は、本発明の一実施形態である半導体装置の製造工程中における断面図である。
【図10】(a)及び(b)は、本発明の一実施形態である半導体装置の製造工程中における断面図である。
【図11】本発明の一実施形態である半導体装置の製造工程中における断面図である。
【図12】図11の一部を拡大した断面図である。
【図13】本発明の一実施形態である半導体装置の製造工程中における断面図である。
【図14】(a)及び(b)は、本発明の一実施形態である半導体装置の製造工程中における断面図である。
【符号の説明】
1…半導体装置、2…半導体チップ、3…電極、4…バンプ、5…電極部材、6…樹脂封止体、
10…半導体ウエハ、11…チップ形成領域、12…区画領域、13…溝
20…電極付与基板、21…電極配置領域、
30…成型金型、30a…上型、30b…下型、31…キャビティ、32…樹脂注入ゲート、33…樹脂封止体。
【発明の属する技術分野】
本発明は、半導体装置のパッケージング技術にするものである。
【0002】
【従来の技術】
半導体チップを樹脂封止体で封止する半導体装置においては、種々なパッケージ構造のものが提案され、実用化されている。例えば、特開平11−330343号公報には、QFN(Quad Flatpack Non−Leaded Package )型と呼ばれる半導体装置が開示されている。このQFN型半導体装置は、半導体チップの電極と電気的に接続された電極部材が樹脂封止体の裏面(実装面)から露出するパッケージ構造になっているため、半導体チップの電極と電気的に接続されたリードが樹脂封止体の側面から突出して所定の形状に折り曲げ成形されたパッケージ構造、例えばQFP(Quad Flatpack Package)型と呼ばれる半導体装置と比較して平面サイズの小型化を図ることができる。
【0003】
QFN型半導体装置は、リードフレームを用いた組立プロセスによって製造される。例えば、ダイパッドに半導体チップを搭載するパッケージ構造の場合、主に、リードフレームのフレーム本体に吊りリードを介して支持されたダイパッド(タブとも言う)に半導体チップを搭載し、その後、半導体チップの電極と、リードフレームのフレーム本体にタイバー(ダムバーとも言う)を介して支持されたリードとをボンディングワイヤで電気的に接続し、その後、半導体チップ、リード、ダイパッド、吊りリード及びボンディングワイヤ等を樹脂封止体で封止し、その後、リードフレームのフレーム本体からリード、タイバー及び吊りリード等を切断分離することによって製造される。ボンディングワイヤの一端側は半導体チップの電極に接続され、その他端側はリードの互いに反対側の主面及び裏面のうちの主面(ワイヤ接続面)に接続される。リードの主面は樹脂封止体で覆われ、その裏面は樹脂封止体の互いに反対側の主面及び裏面(実装面)のうちの裏面から露出される。リードフレームのリードは、電極部材として使用される電極部分と、切断工程において除去される除去部分とを有する構成になっており、リードの電極部分から除去部分を切断分離することによって電極部材が形成される。
【0004】
電極部材は、その主面に内部接続用端子部、その裏面に外部接続用端子部を有し、内部接続用端子部はボンディングワイヤを介して半導体チップの電極と電気的に接続され、外部接続用端子部は、QFN型半導体装置の実装工程において、実装基板の電極(パッド、ランド、フットプリント)に半田付けされる。
【0005】
【発明が解決しようとする課題】
従来のQFN型半導体装置は、半導体チップの電極と、半導体チップの周囲に配置された電極部材とをボンディングワイヤで電気的に接続したパッケージ構造になっている。このようなパッケージ構造の場合、半導体チップの電極と外部接続用端子とを電気的に接続する導電経路が長く、この導電経路におけるインピーダンスが大きいため、高速動作の妨げになりつつある。
【0006】
本発明の目的は、高速動作に適した半導体装置を提供することにある。
【0007】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【0008】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0009】
手段(1):本発明の半導体装置は、主面に複数の電極を有する半導体チップと、前記半導体チップの主面を覆う樹脂封止体と、前記樹脂封止体に固定され、かつ前記半導体チップの複数の電極にバンプを介在して夫々電気的に接続された複数の電極部材と、前記複数の電極部材に夫々設けられ、かつ前記樹脂封止体から露出する複数の外部接続用端子部とを有する。
前記複数の外部接続用端子部は、前記半導体チップの主面上に配置されている。前記複数の電極部材は、前記樹脂封止体の側面よりも内側に配置されている。前記半導体チップは、その主面と反対側の裏面が前記樹脂封止体から露出し、その側面が前記樹脂封止体で覆われている。
【0010】
手段(2):本発明の半導体装置の製造方法は、主面に区画領域で境界が規定された複数のチップ形成領域を有し、前記各チップ形成領域に複数の電極が配置された半導体ウエハと、主面に前記各チップ形成領域の複数の電極に対応して配置された複数の電極部材を有する基板とを準備する工程と、
前記区画領域にこの区画領域に沿って溝を形成する工程と、
前記複数の電極と前記複数の電極部材との間に夫々バンプを介在した状態で前記複数の電極と前記複数の電極部材とを夫々電気的に接続する工程と、
前記半導体ウエハの主面と基板の主面との間、及び前記溝の内部に樹脂を注入して樹脂封止体を形成す工程と、
前記半導体ウエハの主面と反対側の裏面を前記溝の内部に充填された樹脂に到達するまで研削し、前記半導体ウエハを前記各チップ形成領域毎に分割して複数の半導体チップを形成する工程と、
前記樹脂封止体を前記各半導体チップ毎に分割する工程とを有する。
【0011】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0012】
図1は本発明の一実施形態である半導体装置の平面図であり、図2は図1に示す半導体装置の底面図であり、図3は図1のA−A線に沿う断面図であり、図4は図3の一部を拡大した断面図である。
【0013】
図1乃至図3に示すように、本実施形態の半導体装置1は、1つの半導体チップ2、複数のバンプ4、複数の電極部材5、樹脂封止体6等を有する構成になっている。
【0014】
半導体チップ2は、その厚さ方向と交差する平面形状が方形状になっており、本実施形態では例えば正方形になっている。半導体チップ2は、これに限定されないが、例えば、単結晶シリコンからなる半導体基板と、この半導体基板の主面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜(最終保護膜)とを有する構成になっている。半導体チップ2には、集積回路として例えば制御回路が内蔵されている。この制御回路は、主に、半導体基板の主面に形成されたトランジスタ素子及び多層配線層に形成された配線によって構成されている。
【0015】
半導体チップ2の互いに反対側に位置する主面(回路形成面)2x及び裏面2yのうちの主面2xには、半導体チップ2の外周囲の各辺に沿って複数の電極3が配置されている。この複数の電極3の夫々は、制御回路を構成するトランジスタ素子と電気的に接続されている。
【0016】
樹脂封止体6は、その厚さ方向と交差する平面形状が方形状になっており、本実施形態では例えば正方形になっている。樹脂封止体6は低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー等が添加されたエポキシ系の熱硬化性樹脂で形成されている。
【0017】
半導体チップ2の主面2x及び側面は樹脂封止体6で覆われ、半導体チップ2の裏面2yは樹脂封止体6から露出している。樹脂封止体6の平面サイズは半導体チップ2の平面サイズよりも若干大きくなっている。
【0018】
樹脂封止体6は半導体チップ2の主面2xと同一側に実装面6xを有し、この実装面6xには樹脂封止体6の外周囲の各辺に沿って複数の電極部材5が配置されている。複数の電極部材5は、樹脂封止体6に固定され、半導体チップ2の複数の電極3に対応して半導体チップ2の主面2x上に配置されている。
【0019】
複数の電極部材5の夫々は、バンプ4を介在して半導体チップ2の複数の電極3と夫々電気的にかつ機械的に接続されている。バンプ4としては、例えばPb(鉛)フリー組成(例えばSn(錫)−Ag(銀)−Cu(銅)組成)の半田材からなるバンプを用いている。
【0020】
複数の電極部材5の夫々は、図4に示すように、互いに反対側に位置する第1の面5x及び第2の面5yを有し、第1の面5xは樹脂封止体6の内部に位置し、第2の面5yは樹脂封止体6の実装面6xから外部に露出している。第1の面5xには内部接続用端子部5aが構成され、第2の面5yには外部接続用端子部5bが構成されている。即ち、複数の電極部材5の夫々は、樹脂封止体6の実装面6xから外部に露出する外部接続用端子部5bを有する構成になっている。内部接続用端子部5aはバンプを介して半導体チップ2の電極3と電気的に接続されている。外部接続用端子部5aは、半導体装置1の実装工程において、実装基板の電極(パッド、ランド、フットプリント)に半田付けされる。
【0021】
本実施形態の半導体装置1において、外部接続用端子部5bは電極部材5の第2の面5yの全面に構成されており、半導体チップ2の電極3と向かい合う位置、即ち半導体チップ2の電極3上に配置されている。このようなパッケージ構造の場合、半導体チップの電極と、この半導体チップの周囲に配置された電極部材とをボンディングワイヤで電気的に接続したパッケージ構造や、リードの一端側が半導体チップの電極にバンプを介して電気的に接続され、リードの一端側とは反対側に位置する他端側に外部接続用端子部が構成されたパッケージ構造と比べて、半導体チップ2の電極3と外部接続用端子部5bとを電気的に接続する導電経路が短くなるため、この導電経路におけるインピーダンスが小さくなる。従って、高速動作に適した半導体装置1を提供できる。
【0022】
本実施形態の半導体装置1において、電極部材5の第1の面5xは樹脂封止体6の内部に位置し、電極部材5の第2の面5yは樹脂封止体6の実装面6xから外部に露出している。また、電極部材5は、樹脂封止体6の側面から離間して樹脂封止体6の側面よりも内側に配置されている。このようなパッケージ構造の場合、樹脂封止体の側面から電極部材の一部が露出するパッケージ構造と比べて、樹脂封止体6の樹脂と電極部材5との接触面積が増加するため、樹脂封止体6に対する電極部材5の固定強度が高くなる。従って、実装に対する信頼性の高い半導体装置1を提供できる。
【0023】
本実施形態の半導体装置1において、半導体チップ2の裏面2yは樹脂封止体6から外部に露出している。このようなパッケージ構造の場合、半導体チップ2の熱を樹脂封止体6の外部に放出する放熱効果が向上するので、熱に対する信頼性の高い半導体装置1を提供できる。
【0024】
次に、半導体装置1の製造に使用される半導体ウエハ及び電極付与基板について、図5乃至図8を用いて説明する。図5は半導体ウエハの平面図であり、図6は図5の一部を拡大した平面図であり、図7は電極付与基板の平面図であり、図8は図7の一部を拡大した平面図である。
【0025】
図5及び図6に示すように、半導体ウエハ10は、その主面に境界が区画領域12によって規定された複数のチップ形成領域11を有し、複数のチップ形成領域11は互いに離間された状態で行列状に配置されている。複数のチップ形成領域11は、半導体ウエハ10の主面に、電界効果トランジスタ等の半導体素子、配線層、絶縁膜等を形成するウエハ前処理工程を施すことによって形成される。各チップ形成領域11は、図1乃至図4に示す半導体チップ2と同様の構造及び平面形状になっており、各チップ形成領域11にはその外周囲の各辺に沿って複数の電極3が配置されている。
【0026】
図7及び図8に示すように、電極付与基板20は、その主面に半導体ウエハ10の複数のチップ形成領域11と対応して配置された複数の電極配置領域21を有し、複数の電極配置領域21は互いに離間された状態で行列状に配置されている。各電極配置領域21には、半導体ウエハ10のチップ形成領域11に配置された複数の電極3と対応して複数の電極部材5が配置されている。
【0027】
複数の電極部材5は、電極付与基板20の主面に粘着層を介在して固定されている。複数の電極部材5は、これに限定されないが、例えば、電極付与基板20の主面に粘着層を介在して貼り付けられた金属板にエッチング加工を施すことによって形成される。金属板としては、例えば、鉄(Fe)−ニッケル(Ni)系の合金材、又は銅(Cu)、若しくは銅系の合金材からなる金属板を用いている。電極付与基板20としては、例えば主面に粘着層を有する可撓性樹脂フィルムを用いている。
【0028】
なお、後で詳細に説明するが、半導体装置の製造において、電極付与基板20から電極部材5を分離する必要がある。従って、粘着層としては、電極付与基板20から電極部材5を分離する前の段階において、電極付与基板20から電極部材5が容易に剥がれない程度の粘着力を有し、電極付与基板20から電極部材5を分離する工程において、電極付与基板20から電極部材5が容易に剥がれる程度の粘着力を有することが望ましい。本実施形態では、例えば、紫外線の照射によって粘着力が低下する材質のものを粘着層として用いる。
【0029】
次に、半導体装置1の製造について、図9乃至図14を用いて説明する。図9乃至図14は製造工程中の断面図であり、図12は図11の一部を拡大した断面図であり、図9、図10及び図14においては2つの図((a),(b))を図示している。
【0030】
まず、図5、図6及び図9(a)に示す半導体ウエハ10を準備すると共に、図7及び図8に示す電極付与基板20を準備する。半導体ウエハ10は、その主面に区画領域12で境界が規定された複数のチップ形成領域11を有し、各チップ形成領域11には複数の電極3が配置されている。電極付与基板20は、その主面に半導体ウエハ10の複数のチップ形成領域11に対応して配置された複数の電極配置領域21有し、各電極配置領域21には各チップ形成領域の複数の電極3に対応して複数の電極部材5が配置されている。
【0031】
次に、図9(b)に示すように、半導体ウエハ10の区画領域12に、半導体ウエハ10の主面からその深さ方向に窪む溝13を形成する。溝13は区画領域12の延在方向に沿って形成する。本実施形態において、溝13は、例えば半導体ウエハ10の厚さの1/2程度の深さで形成する。
【0032】
次に、図10(a)に示すように、各チップ形成領域11に配置された複数の電極3上に、例えばPb(鉛)フリー組成(例えばSn(錫)−Ag(銀)−Cu(銅)組成)の半田材からなるバンプ4を形成する。
【0033】
次に、各チップ形成領域11の複数の電極3と各電極配置領域21の複数の電極部材5とが向かい合うように半導体ウエハ10と電極付与基板20とを位置決めし、その後、電極3と電極部材5との間にバンプ4を介在した状態でバンプ4を溶融し、その後、バンプ4を硬化させて、図10(a)に示すように、各チップ形成領域11に配置された複数の電極3と、この各チップ形成領域11の複数の電極3に対応して各電極配置領域21に配置された複数の電極部材5とを夫々電気的にかつ機械的に接続する。
【0034】
次に、図11及び図12に示すように、電極3と電極部材5とが接続された半導体ウエハ10及び電極付与基板20を成型金型の上型30aと下型30bとの間に位置決めする。位置決めは、上型30aと下型30bとで形成されるキャビティ31の内部に、半導体ウエハ10及び電極付与基板20が配置される状態で行う。
【0035】
次に、成形金型30のポットからランナー及び樹脂注入ゲート32を通してキャビティ31の内部に熱硬化性の樹脂を加圧注入して、図13に示すように、樹脂封止体33を形成する。この工程において、樹脂は、半導体ウエハ10の主面と電極付与基板20の主面との間、及び溝13の内部に注入される。従って、各チップ形成領域11、溝13、バンプ4、及び電極部材5等は樹脂封止体33によって封止される。また、この工程において、電極部材5は粘着層を介在して電極付与基板20の主面に固定されているので、電極部材5の第2の面(5y)がレジンバリによって覆われてしまうといった不具合の発生を抑制することができる。
【0036】
次に、成型金型30から半導体ウエハ10及び電極付与基板20を取り出し、その後、半導体ウエハ10の主面とは反対側の裏面を研削して、図14(a)に示すように、半導体ウエハ10の厚さを薄くする。この半導体ウエハ10の裏面研削は、溝13の内部に充填された樹脂封止体33の樹脂に到達するまで、換言すれば溝13の底面が無くなるまで行う。この工程により、半導体ウエハ10の各チップ形成領域11は個々に分割され、これらのチップ形成領域11からなる複数の半導体チップ2が形成される。
【0037】
次に、図14(b)に示すように、樹脂封止体33を各半導体チップ2毎に分割して、各半導体チップ2に対応する複数の樹脂封止体6を形成する。樹脂封止体33の分割はダイシング装置で行う。本実施形態では、半導体チップ2間の離間幅(溝13の幅、区画領域12の幅)よりも狭いダイシングブレードを使用し、半導体チップ2間における樹脂封止体33の樹脂をダイシングする。これにより、図1乃至図4に示す半導体装置1がほぼ完成する。
【0038】
この後、電極付与基板20から樹脂封止体6と共に複数の電極部材5を分離し、収納トレイに半導体装置1を収納する。電極付与基板20からの分離は、紫外線を照射して電極付与基板20の主面に設けられた粘着層の粘着力を低下させた後、ピックアップ装置の吸着コレットで行う。収納トレイに収納された半導体装置1は、製品完成後の環境試験である温度サイクル試験、選別試験、マーキング工程等が施された後、製品として出荷される。製品として出荷された半導体装置1は、例えば、携帯電話、携帯型情報処理端末機器、携帯型パーソナル・コンピュータ等の小型電子機器に組み込まれる実装基板に実装される。半導体装置1の実装は、樹脂封止体6の実装面6xに配置された電極部材5の外部接続用端子部5bと実装基板の電極(パッド、ランド、フットプリント)とを半田付けすることによって行われる。
【0039】
本実施形態の半導体装置1の製造では、半導体ウエハ10のチップ形成領域11に配置された複数の電極3と電極付与基板20の電極配置領域21に配置された複数の電極部材5とをこれらの間にバンプ4を介在して夫々電気的に接続し、その後、半導体ウエハ10と電極付与基板20との間に樹脂を注入して樹脂封止体33を形成し、その後、半導体ウエハ10を各チップ形成領域11毎に分割して複数の半導体チップ2を形成し、その後、樹脂封止体33を各半導体チップ2毎に分割しているので、半導体チップ2の電極3と外部接続用端子部5bとを電気的に接続する導電経路が短く、この導電経路におけるインピーダンスが小さいパッケージ構造の半導体装置1を製造できる。従って、高速動作に適した半導体装置1を提供できる。
【0040】
本実施形態の半導体装置1の製造では、半導体ウエハ10の区画領域12にこの区画領域12に沿って溝13を形成し、その後、半導体ウエハ10の各チップ形成領域11の複数の電極3と電極付与基板20の各電極配置領域21の複数の電極部材5との間に夫々バンプ4を介在した状態で、各半導体チップ形成領域11の複数の電極3と各電極配置領域21の複数の電極部材5とを夫々電気的に接続し、その後、半導体ウエハ10の主面と電極付与基板20の主面との間、及び溝13の内部に樹脂を注入して樹脂封止体33を形成し、その後、半導体ウエハ10の主面と反対側の裏面を溝13の内部に充填された樹脂に到達するまで研削し、半導体ウエハ10を各チップ形成領域11毎に分割して複数の半導体チップ2を形成し、その後、樹脂封止体33を各半導体チップ2毎に分割しているので、パッケージの平面サイズが半導体チップの平面サイズとほぼ同一のCSP(Chip Size Package)構造の半導体装置1を製造できる。
【0041】
本実施形態の半導体装置1の製造では、樹脂封止体33を形成した後、半導体ウエハ10の裏面を研削して複数の半導体チップ2を形成しているので、半導体チップ2の裏面2Yが樹脂封止体6から外部に露出したパッケージ構造の半導体装置1を製造できる。
【0042】
本実施形態の半導体装置1の製造では、半導体チップ2間の離間幅(溝13の幅、区画領域12の幅)よりも狭いダイシングブレードを使用し、半導体チップ2間における樹脂封止体33の樹脂をダイシングしているので、半導体チップ2の側面が樹脂封止体6で覆われたパッケージ構造の半導体装置1を製造できる。
【0043】
なお、本実施形態では、樹脂封止体33を複数の樹脂封止体6に分割する工程の後に、電極付与基板20から樹脂封止体6と共に複数の電極部材5を分離する例について説明したが、電極付与基板20から電極部材5を分離する工程は、樹脂封止体33を形成する工程の後であって、樹脂封止体33を複数の樹脂封止体6に分割する工程の前に実施してもよい。
【0044】
また、本実施形態では、半導体ウエハ10の電極3上にバンプ4を形成する例ついて説明したが、バンプ4は電極付与基板20の電極部材5上に形成しても良い。
【0045】
また、本実施形態では、バンプ4として半田材からなるバンプを用いた例について説明したが、バンプ4としては例えばAuからなるスタッドバンプを用いてもよい。
【0046】
また、本実施形態では、紫外線の照射によって粘着力が低下する材質のものを粘着層として用いた例について説明したが、粘着層としては、電極付与基板20から電極部材5を分離する前の段階において、電極部材5が電極付与基板20から容易に剥がれない程度の粘着力を有し、電極付与基板20から電極部材5を分離する工程において、電極部材5が電極付与基板20から容易に剥がれる程度の粘着力を有するものであれば他のものであってもよい。
【0047】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0048】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0049】
本発明によれば、高速動作に適した半導体装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態である半導体装置の平面図である。
【図2】本発明の一実施形態であるCSP型半導体装置の底面図である。
【図3】図1のA−A線に沿う断面図である。
【図4】図3の一部を拡大した断面図である。
【図5】本発明の一実施形態である半導体装置の製造に用いられる半導体ウエハの平面図である。
【図6】図5の一部を拡大した平面図である。
【図7】本発明の一実施形態である半導体装置の製造に用いられるシートの平面図である。
【図8】図7の一部を拡大した平面図である。
【図9】(a)及び(b)は、本発明の一実施形態である半導体装置の製造工程中における断面図である。
【図10】(a)及び(b)は、本発明の一実施形態である半導体装置の製造工程中における断面図である。
【図11】本発明の一実施形態である半導体装置の製造工程中における断面図である。
【図12】図11の一部を拡大した断面図である。
【図13】本発明の一実施形態である半導体装置の製造工程中における断面図である。
【図14】(a)及び(b)は、本発明の一実施形態である半導体装置の製造工程中における断面図である。
【符号の説明】
1…半導体装置、2…半導体チップ、3…電極、4…バンプ、5…電極部材、6…樹脂封止体、
10…半導体ウエハ、11…チップ形成領域、12…区画領域、13…溝
20…電極付与基板、21…電極配置領域、
30…成型金型、30a…上型、30b…下型、31…キャビティ、32…樹脂注入ゲート、33…樹脂封止体。
Claims (5)
- 主面に複数の電極を有する半導体チップと、
前記半導体チップの主面を覆う樹脂封止体と、
前記樹脂封止体に固定され、かつ前記半導体チップの複数の電極にバンプを介在して夫々電気的に接続された複数の電極部材と、
前記複数の電極部材に夫々設けられ、かつ前記樹脂封止体から露出する複数の外部接続用端子部とを有することを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記複数の外部接続用端子部は、前記半導体チップの主面上に配置されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記複数の電極部材は、前記樹脂封止体の側面よりも内側に配置されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体チップは、その主面と反対側の裏面が前記樹脂封止体から露出し、その側面が前記樹脂封止体で覆われていることを特徴とする半導体装置。 - 主面に区画領域で境界が規定された複数のチップ形成領域を有し、前記各チップ形成領域に複数の電極が配置された半導体ウエハと、主面に前記各チップ形成領域の複数の電極に対応して配置された複数の電極部材を有する基板とを準備する工程と、
前記区画領域にこの区画領域に沿って溝を形成する工程と、
前記複数の電極と前記複数の電極部材との間に夫々バンプを介在した状態で前記複数の電極と前記複数の電極部材とを夫々電気的に接続する工程と、
前記半導体ウエハの主面と基板の主面との間、及び前記溝の内部に樹脂を注入して樹脂封止体を形成す工程と、
前記半導体ウエハの主面と反対側の裏面を前記溝の内部に充填された樹脂に到達するまで研削し、前記半導体ウエハを前記各チップ形成領域毎に分割して複数の半導体チップを形成する工程と、
前記樹脂封止体を前記各半導体チップ毎に分割する工程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002170390A JP2004015015A (ja) | 2002-06-11 | 2002-06-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002170390A JP2004015015A (ja) | 2002-06-11 | 2002-06-11 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004015015A true JP2004015015A (ja) | 2004-01-15 |
Family
ID=30436674
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002170390A Pending JP2004015015A (ja) | 2002-06-11 | 2002-06-11 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004015015A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009158801A (ja) * | 2007-12-27 | 2009-07-16 | Elpida Memory Inc | 半導体装置の製造方法および半導体装置 |
JP2009290186A (ja) * | 2008-05-30 | 2009-12-10 | Powertech Technology Inc | 半導体素子の製作方法 |
JP2013211474A (ja) * | 2012-03-30 | 2013-10-10 | Olympus Corp | 基板および半導体装置 |
JP2015532017A (ja) * | 2012-09-20 | 2015-11-05 | シレゴ・テクノロジー・インコーポレーテッドSilego Technology Incorporated | 極薄パッケージ |
JP2017034191A (ja) * | 2015-08-05 | 2017-02-09 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
-
2002
- 2002-06-11 JP JP2002170390A patent/JP2004015015A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009158801A (ja) * | 2007-12-27 | 2009-07-16 | Elpida Memory Inc | 半導体装置の製造方法および半導体装置 |
JP2009290186A (ja) * | 2008-05-30 | 2009-12-10 | Powertech Technology Inc | 半導体素子の製作方法 |
JP2013211474A (ja) * | 2012-03-30 | 2013-10-10 | Olympus Corp | 基板および半導体装置 |
JP2015532017A (ja) * | 2012-09-20 | 2015-11-05 | シレゴ・テクノロジー・インコーポレーテッドSilego Technology Incorporated | 極薄パッケージ |
JP2017034191A (ja) * | 2015-08-05 | 2017-02-09 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3420057B2 (ja) | 樹脂封止型半導体装置 | |
US8836101B2 (en) | Multi-chip semiconductor packages and assembly thereof | |
US6566168B2 (en) | Semiconductor package having implantable conductive lands and method for manufacturing the same | |
US7138706B2 (en) | Semiconductor device and method for manufacturing the same | |
JP2546192B2 (ja) | フィルムキャリア半導体装置 | |
JP3207738B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
US7888179B2 (en) | Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof | |
US20040043537A1 (en) | Method of manufacturing a semiconductor device having a flexible wiring substrate | |
JPH08306853A (ja) | 半導体装置及びその製造方法及びリードフレームの製造方法 | |
US20070122943A1 (en) | Method of making semiconductor package having exposed heat spreader | |
JP2002100709A (ja) | 半導体装置及びその製造方法 | |
US10943857B2 (en) | Substrate with multi-layer resin structure and semiconductor device including the substrate | |
JP2004349316A (ja) | 半導体装置及びその製造方法 | |
JP2005244035A (ja) | 半導体装置の実装方法、並びに半導体装置 | |
JP2013258348A (ja) | 半導体装置の製造方法 | |
JP2004014823A (ja) | 半導体装置及びその製造方法 | |
JP2003318360A (ja) | 半導体装置およびその製造方法 | |
KR100510486B1 (ko) | 양면 반도체 칩을 위한 반도체 패키지 및 그 제조방법 | |
JP2004015015A (ja) | 半導体装置及びその製造方法 | |
US7579680B2 (en) | Packaging system for semiconductor devices | |
JPWO2004030075A1 (ja) | 半導体装置の製造方法 | |
KR100680910B1 (ko) | 반도체 패키지 및 그 제작방법 | |
JP2009238897A (ja) | 半導体装置およびその製造方法 | |
US7635642B2 (en) | Integrated circuit package and method for producing it | |
KR100455698B1 (ko) | 칩 싸이즈 패키지 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Effective date: 20050520 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
A977 | Report on retrieval |
Effective date: 20070122 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070130 |
|
A02 | Decision of refusal |
Effective date: 20070619 Free format text: JAPANESE INTERMEDIATE CODE: A02 |