KR20060005717A - 멀티 칩 패키지 - Google Patents

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KR20060005717A
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Abstract

본 발명은 반도체 칩들을 하나의 패키지로 구현하는 멀티 칩 패키지를 개시하며, 개시된 본 발명의 멀티 칩 패키지는 회로패턴을 구비한 기판; 상기 기판 상의 후면에 부착된 소프트 재질의 WBL 테이프를 매개로하여 페이스-업 타입으로 부착되어진 제 1반도체 칩; 상기 제 1반도체 칩의 본딩패드와 기판 회로패턴간을 전기적으로 연결하는 제 1금속와이어; 상기 제 1반도체 칩 상에 부착된 소프트 재질의 스페이서 테이프; 상기 스페이서 테이프를 개재하여 후면에 부착된 WBL 테이프를 매개로 상기 제 1반도체 칩 상에 페이스-업 타입으로 부착된 제 2반도체 칩; 상기 제 2반도체 칩의 본딩패드와 기판 회로패턴 간을 전기적으로 연결하는 제 2금속와이어; 상기 제 1 및 제 2반도체 칩과 제 1 및 제 2금속와이어를 포함한 기판 상부면을 밀봉하는 봉지제; 및 상기 기판 하부면에 부착된 솔더 볼을 포함하며, 상기 제 1및 제 2반도체 칩의 후면에 부착된 WBL 테이프는 5um~50um의 두께를 갖는 것을 특징으로 한다.

Description

멀티 칩 패키지{Multi chip package}
도 1은 도 1은 본 발명에 따른 멀티 칩 패키지의 단면도.
도 2a 내지 도 2g는 본 발명에 따른 멀티 칩 패키지의 제조 방법을 나타낸 순서도.
도 3 및 도 4는 본 발명의 다른 실시예를 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
1 : 기판 2, 2a, 2b: WBL 테이프
3 : 웨이퍼 레벨의 반도체 칩 3a : 제 1반도체 칩
3b: 제 2반도체 칩 4 : 제 1금속와이어
5 : 스페이서 테이프 6 : 제 2금속와이어
7 : 봉지제 8 : 솔더볼
9 : 리큐드 페이스트
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 반도체 칩들을 하나의 패키지로 구현하는 멀티 칩 패키지에 관한 것이다.
반도체 산업에서 집적회로 칩에 대한 패키징 기술은 지속적으로 발전을 거듭하고 있다. 특히 최근에는 정보통신 분야의 발전과 더불어, 작고 가볍고 다기능의 패키지에 대한 개발 노력들이 계속되고 있다. 이러한 노력의 일환으로 제안된 것이 소위 멀티 칩 패키지(multi chip package)이다.
멀티 칩 패키지는 동일한 크기 및 동일 한 기능의 메모리 칩을 적층하여 메모리 용량을 증대시키거나, 서로 다른 크기와 기능을 가지는 여러 유형의 반도체 칩을 하나의 패키지에 조립하여 제품의 성능과 효율성을 최대화하기 위한 것이다.
예를 들어, 디램(DRAM)을 적층하여 고용량을 구현하거나, 에스램(SRAM), 플래시 메로리(flash memory), 고주파 칩(RF chip) 등을 동시에 패키징하여 작고 가벼운 휴대용 통신기기 등에 적용하고 있다.
멀티 칩 패키지는 적용하고자 하는 제품, 제조 회사 등에 따라 그 종류가 매우 다양하다. 종래의 일반적인 멀티 칩 패키지의 경우에는 기판의 한쪽 면에 반도체 칩이 수평으로 적층된다. 회로 기판과 칩 사이의 물리적 접착은 에폭시(Epoxy)를 통하여 이루어지며, 또한, 반도체 칩과 반도체 칩사이의 접착에도 스페이서(Spacer)의 기능을 겸하는 에폭시를 통하여 이루어진다. 전기적 연결은 금속 와이어에 의하여 이루어지며, 회로기판의 반대쪽 면에는 솔더 볼이 형성되어 패키지의 외부접속 단자가 된다.
그러나, 상술한 종래의 일반적인 멀티 칩 패키지의 경우, 에폭시의 디스펜스 량의 미세한 변화에도 에폭시가 리드 프레임의 패들 아래로 흐르게 되므로 인해 본딩 포지션에 설치된 서포트 플레이트의 표면에 에폭시가 묻게 됨에 따라 이후 부터 작어되는 리드 프레임의 패들 밑면에는 계속해서 에폭시가 묻게 되므로 이것은 (EOL : Epoxy On Lead Frame)이라고 하는 작업시의 대량 불량 발생을 초래하며, 또한, 반도체 칩과 반도체 칩 사이에 스페이서의 기능을 겸하는 에폭시에 의해 반도체 칩에 데미지가 발생하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 에폭시에 의한 EOL과 반도체 칩에 데미지가 발생하는 것을 방지하여 작업 능률의 향상에 의한 생산성을 크게 증대시키는 멀티 칩 패키지를 제공함을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 멀티 칩 패키지는 회로패턴을 구비한 기판; 상기 기판 상의 후면에 부착된 소프트 재질의 WBL 테이프를 매개로하여 페이스-업 타입으로 부착되어진 제 1반도체 칩; 상기 제 1반도체 칩의 본딩패드와 기판 회로패턴간을 전기적으로 연결하는 제 1금속와이어; 상기 제 1반도체 칩 상에 부착된 소프트 재질의 스페이서 테이프; 상기 스페이서 테이프를 개재하여 후면에 부착된 WBL 테이프를 매개로 상기 제 1반도체 칩 상에 페이스-업 타입으로 부착된 제 2반도체 칩; 상기 제 2반도체 칩의 본딩패드와 기판 회로패턴 간을 전기적으로 연결하는 제 2금속와이어; 상기 제 1및 제 2반도체 칩과 제 1 및 제 2금속와이어를 포함한 기판 상부면을 밀봉하는 봉지제; 및 상기 기판 하부면에 부착된 솔더 볼을 포함하며, 상기 제 1 및 제 2반도체 칩의 후면에 부착된 WBL 테이프는 5um~50um의 두께를 갖는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명에 따른 멀티 칩 패키지의 단면을 도시한다.
도시된 바와 같이, 본 발명에 따른 멀티 칩 패키지는 회로패턴을 구비한 기판(1)과 상기 기판(1)의 후면에 부착된 소프트 재질의 WBL 테이프(2a)를 매개로 하여 페이스-업 타입의 제 1반도체 칩(3a)이 부착된다.
또한, 상기 제 1반도체 칩(3a)의 본딩패드와 기판 회로패턴은 제 1금속 와이어(4)로 와이어 본딩되며, 상기 제 1반도체 칩(3a) 상에 소프트 재질의 스페이서 테이프(5)가 부착된다.
상기 제 1반도체 칩(3a) 상부에는 스페이서 테이프(5)를 개재하여 후면에 부착된 WBL 테이프(2b)를 매개로 제 2반도체 칩(3b)이 부착된다. 여기서, 스페이서 테이프(5)는 상기 제 1금속 와이어(4)가 제 2반도체 칩(3b)에 의해 쇼트 및 데미지가 발생하는 것을 방지한다.
그리고 상기 제 2반도체 칩(3b)의 본딩패드와 기판 회로패턴은 제 2금속와이어(6)로 와이어 본딩되며, 상기 제 1 및 제 2반도체 칩(3a,3b)과 제 1 및 제 2금속와이어(4,6)를 포함한 기판(1) 상부면은 봉지제(7)로 밀봉되며, 기판(1) 하부면에 솔더볼(8)이 부착된다.
도 2a 내지 도 2f는 본 발명에 따른 멀티 칩 패키지의 제조 방법을 나타낸 순서도이다.
도 2a를 참조하면, 웨이퍼레벨(3)인 수개의 반도체 칩(3) 후면에 WBL 테이프(2)를 전체적으로 부착한다. 여기서, 웨이퍼 위에 부착되는 WBL 테이프는 5um~50um의 두께를 갖는다.
도 2b를 참조하면, 소잉(sawing)공정을 실시하여 웨이퍼레벨인 반도체 칩(3)을 나누며, 이때, 나누어진 제 1반도체 칩(3a) 및 제 2반도체 칩(3b) 후면에는 각각 WBL 테이프(2a, 2b)가 남아 있게 된다.
도 2c를 참조하면, 상기 소잉공정을 통해 생성된 제 1반도체 칩(3a)을 회로패턴을 구비한 기판상에 WBL 테이프(2a)를 매개로 부착하고 제 1금속와이어(4)를 통해 제 1반도체 칩(3a)의 본딩패드와 기판(1) 회로패턴간을 전기적으로 연결하는 와이어 본딩을 실시한다.
도 2d를 참조하면, 상기 제 1반도체 칩(3a)상에 적층되는 반도체 칩에 의한 제 1금속와이어(4)의 파손을 막기 위해 스페이서 테이프(5)를 제 1반도체 칩(3a)상에 부착한다.
도 2e를 참조하면, 제 2반도체 칩(3b)을 상기 스페이서 테이프(5) 상에 WBL 테이프(2b)를 매개로 부착한다.
도 2f를 참조하면, 상기 적층된 제 2반도체 칩(3b)의 본딩 패드와 기판(1) 회로패턴간을 제 2금속와이어(6)를 통해 와이어 본딩을 실시한다.
도 2g를 참조하면, 상기 제 1반도체 칩(3a) 및 제 2반도체 칩(3b)과 제 1금속와이어(4) 및 제 2금속와이어(6)를 포함한 기판(1) 상부면을 봉지제(7)를 통해 밀봉하며, 상기 기판(1) 하부면에 솔더볼(8)을 형성시킨다.
도 3 및 도 4는 본 발명의 다른 실시예를 도시한다.
도 3에 도시된 바와 같이, 제 2반도체 칩(3b)에 부착된 WBL 테이프(2b)의 두께를 크게하여 스페이서 테이프(5) 기능을 WBL 테이프(2b)로 대신 구현할 수 있다.
여기서, WBL 테이프(2b)는 재질의 특성상 소프트한 재질로 이루어져 있음으로, 제 1금속와이어에 어떠한 데미지도 발생시키지 않는다.
도 4에 도시된 바와 같이, 스페이서 테이프(5) 대신 리큐드 페이스트(9)를 사용하여 제 1금속와이어(4)와 제 2반도체 칩(3b) 간에 쇼트 및 데미지 발생을 방지한다.
이와 같은, 본 발명의 멀티 칩 패키지에 있어서, 기판과 반도체 칩, 혹은 반도체 칩과 반도체 칩사이의 접착을 에폭시 대신 WBL 테이프를 사용함으로써, 에폭시에 의한 EOL등을 방지할 수 있으며, 스페이서 테이프에 의해 바텀(bottom)칩의 금속와이어가 탑(top)칩에 의해 쇼트되거나 데미지가 발생하는 것을 방지할 수 있다.
이상에서와 같이, 본 발명의 멀티 칩 패키지를 실시할 경우 WBL 테이프를 사용하여 칩의 스택을 실시함으로 에폭시에 의한 EOL과 반도체 칩의 데미지 발생을 방지하여 작업 능률의 향상에 의한 생산성 증대를 기대할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

  1. 회로패턴을 구비한 기판;
    상기 기판 상의 후면에 부착된 소프트한 재질의 WBL 테이프를 매개로하여 페이스-업 타입으로 부착되어진 제 1반도체 칩;
    상기 제 1반도체 칩의 본딩패드와 기판 회로패턴간을 전기적으로 연결하는 제 1금속와이어;
    상기 제 1반도체 칩 상에 부착된 스페이서 테이프;
    상기 스페이서 테이프를 개재하여 후면에 부착된 WBL 테이프를 매개로 상기 제 1반도체 칩 상에 페이스-업 타입으로 부착된 제 2반도체 칩;
    상기 제 2반도체 칩의 본딩패드와 기판 회로패턴 간을 전기적으로 연결하는 제 2금속와이어;
    상기 제 1및 제 2반도체 칩과 제 1 및 제 2금속와이어를 포함한 기판 상부면을 밀봉하는 봉지제; 및
    상기 기판 하부면에 부착된 솔더 볼을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1항에 있어서,
    상기 제 1 및 제 2반도체 칩의 후면에 부착된 WBL 테이프는 5um~50um의 두께 를 갖는 것을 특징으로 하는 멀티 칩 패키지.
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* Cited by examiner, † Cited by third party
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KR100728956B1 (ko) * 2005-06-28 2007-06-15 주식회사 하이닉스반도체 반도체 패키지의 제조방법
KR100877645B1 (ko) * 2007-05-31 2009-01-08 엘에스엠트론 주식회사 반도체 패키징 구조 및 패키징 방법

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