KR20080002449A - 패키지 인 패키지 - Google Patents

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Abstract

본 발명은 패키지 인 패키지(Package In Package)를 개시하며, 개시된 본 발명의 패키지 인 패키지는 상면 중앙부에 홈을 구비한 PCB(Printed Circuit Board); 상기 PCB의 홈 내에 제1 솔더 범프에 의해 플립 칩 본딩된 로직 반도체칩; 상기 로직 반도체칩이 플립 칩 본딩된 홈 내에 매립(underfill)된 매립재; 상기 로직 반도체칩이 탑재되어진 PCB 상에 실장되며, 기판 상에 접착제의 개재하에 적어도 둘 이상의 반도체칩이 스택되고, 각 반도체칩의 본딩패드와 기판의 전극단자가 금속와이어에 의해 전기적으로 연결되며, 상기 스택된 반도체칩들 및 금속와이어를 포함한 기판 상면이 제1봉지재로 밀봉되고, 상기 기판의 하면에 실장 수단인 제2 솔더 범프가 부착된 구조의 MCP(Multi Cip Package); 및 상기 MCP를 포함한 PCB의 상면을 밀봉하는 제2봉지재;를 포함하는 것을 특징으로 한다.

Description

패키지 인 패키지{Package in package}
도 1은 본 발명의 일실시예에 따른 패키지 인 패키지를 도시한 단면도.
도 2는 본 발명의 다른 실시예에 따른 패키지 인 패키지를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : PCB 2 : 홈
3 : 볼랜드 4 : 제1반도체칩
5 : 제1솔더범프 6 : 매립재
7 : 제2봉지재 8 : 솔더볼
10 : 멀티 칩 패키지 11 : 기판
11a : 전극단자 12 : 접착제
13 : 제2반도체칩 13a : 본딩패드
14 : 금속와이어 15 : 제1봉지재
16 : 제2솔더범프
본 발명은 패키지 인 패키지(Package In Package)에 관한 것으로, 보다 상세 하게는, 플립 칩 본딩 기술을 이용하여 제작한 패키지 인 패키지에 관한 것이다.
주지된 바와 같이, 반도체 패키징 기술은 한정된 크기의 기판에 더 많은 수의 패키지를 실장할 수 있는 방향으로, 즉, 패키지의 크기를 줄이는 방향으로 진행되어 왔다. 칩 싸이즈 패키지 및 BGA 패키지 등은 그 좋은 예이다.
아울러, 최근의 패키징 기술은 상기한 패키지 크기 감소와 더불어 하나의 패키지 내에 2개 이상의 반도체칩들을 탑재시켜 고용량을 달성하려는 방향으로 진행되고 있다. 하나의 패키지 내에 2개 이상의 칩들을 스택하거나, 또는, 2개 이상의 패키지를 스택하여 구성하는 스택 패키지 및 하나의 기판에 3개 이상의 반도체칩을 탑재시켜 구성하는 MCP(Multi Cip Package) 등은 그 좋은 예이다.
또한, 고용량의 패키지 제품으로서 패키지 인 패키지(Package In Package; 이하, PIP)가 제안되었다. 상기 PIP는 칩들을 스택하는 칩 스택 구조와 패키지들을 스택하는 패키지 스택 구조를 혼합한 구조로서, 전체 패키지 구조 내에 칩과 패키지를 스택하여 제작한 구조이다. 이러한 PIP는 통상의 스택 패키지 보다 더 많은 수의 반도체칩을 탑재시킬 수 있으므로 대용량의 반도체 제품을 제공할 수 있다.
그런데, 이와같은 PIP는 반도체칩 및 패키지의 수량이 많아질수록 전체 패키지의 높이가 증가할 뿐만 아니라, 스택시의 전기적 연결을 위해 와이어 본딩을 이용하므로 전기적 및 구조적 취약점이 있다. 즉, 종래의 PIP는 전체 두께 증가로 인해 수요자가 요구하는 경박단소의 수준을 만족시켜 주지 못하며, 또한, 긴 와이어 본딩을 해야 함으로써, 후속하는 몰딩 공정시, 본딩와이어의 스위프(sweep) 문제가 발생할 수 있고, 아울러, 긴 전기적 경로를 제공함으로 인해 고속 소자의 특성 저 하가 불가피하다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 경박단소화를 구현할 수 있는 PIP를 제공함에 그 목적이 있다.
또한, 본 발명은 짧은 전기적 경로를 구현할 수 있는 PIP를 제공함에 그 다른 목적이 있다
게다가, 본 발명은 몰딩 공정에서의 결함 발생을 방지할 수 있는 PIP를 제공함에 그 또 다른 목적이 있다.
상기의 목적을 달성하기 위하여, 본 발명은, 상면 중앙부에 홈을 구비하며, 하면에 볼랜드를 구비한 PCB(Printed Circuit Board); 상기 PCB의 홈 내에 제1 솔더 범프에 의해 플립 칩 본딩된 제1반도체칩; 상기 제1반도체칩이 플립 칩 본딩된 홈 내에 매립(underfill)된 매립재; 기판 상에 접착제의 개재하에 적어도 둘 이상의 제2반도체칩이 스택되고, 각 제2반도체칩의 본딩패드와 기판의 전극단자가 금속와이어에 의해 전기적으로 연결되며, 상기 스택된 제2반도체칩들 및 금속와이어를 포함한 기판 상면이 제1봉지재로 밀봉되고, 상기 기판의 하면에 실장 수단인 제2 솔더 범프가 부착된 구조로 상기 제1반도체칩이 탑재되어진 PCB 상에 실장된 MCP; 및 상기 MCP를 포함한 PCB의 상면을 밀봉하는 제2봉지재;를 포함하는 PIP를 제공한다.
여기서, 상기 PCB의 홈은 제1반도체칩의 두께 보다 더 깊은 깊이를 갖는 것 을 특징으로 한다.
또한, 상기 제1반도체칩은 매립재에 의해 상기 PCB의 홈 내에서 완전 매립된 것을 특징으로 한다.
게다가, 상기 PCB의 볼랜드에 부착된 솔더볼을 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 홈을 구비한 PCB(Printed Circuit Board)를 마련한 후, 상기 홈 내에 플립 칩 본딩 기술을 이용해서 반도체칩을 탑재시키고, 그리고, 이렇게 반도체칩이 탑재된 PCB 상에 MCP를 실장하여 PIP 구조를 구현한다.
이 경우, 본 발명은 PCB 내에 홈을 형성함과 아울러 이 홈 내에 반도체칩을 탑재시킴으로써, PIP 구조의 구현시, 전체 두께를 낮출 수 있어서 경박단소화를 이룰 수 있고, 또한, 금속와이어의 길이를 짧게 할 수 있어서 몰딩 공정시의 본딩와이어의 스위프 문제를 해결할 수 있음은 물론 짧은 전기적 신호전달 경로를 제공할 수 있어 고속 동작이 가능한 제품을 제공할 수 있다.
자세하게, 도 1은 본 발명의 일실시예에 따른 PIP를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, PCB(1)는 그 상면 중앙부에 홈(2)을 구비하며, 하면에 볼 랜드(3)를 구비한다. 이때, 상기 홈(2)은 그 내부에 본딩될 제1반도체칩(3)의 두께 보다 더 깊은 깊이를 갖도록 구비된다. 상기 PCB(1)의 홈(2) 내에 제1솔더범프(5)에 의해 제1반도체칩(4)이 플립 칩(flip chip) 본딩되고, 상기 제1반도체칩(4)이 플립 칩 본딩된 PCB(1)의 홈(2)이 매립재(underfill material; 6)로 매립된다. 여기서, 상기 제1반도체칩(4)이 플립 칩 본딩됨에 따라 PIP의 전기적 특성이 향상되며, 아울러, 상기 제1반도체칩(4)이 매립재(6)에 의해 상기 PCB(1)의 홈(2) 내에 완전 매립되고, 이때, 상기 매립재가 열적 피로(thermal fatigue)를 감소시키는 역할을 함으로써 본 발명의 PIP는 개선된 열적 특성을 갖게 된다.
계속해서, 상기 제1반도체칩(4)이 탑재되어진 PCB(1) 상에 MCP(10)가 실장된다. 상기 MCP(10)는 기판(11) 상에 접착제(12)의 개재하에 적어도 둘 이상, 예컨데, 3개의 제2반도체칩(13)이 스택되고, 각 제2반도체칩(13)의 본딩패드(13a)와 기판(11)의 전극단자(11a)가 금속와이어(14)에 의해 전기적으로 연결되며, 상기 스택된 제2반도체칩들(13) 및 금속와이어(14)를 포함한 기판(11)의 상면이 제1봉지재(15)로 밀봉되고, 그리고, 상기 기판(11)의 하면에 실장 수단인 제2솔더범프(16)가 부착된 구조이다.
상기 제1반도체칩(4)이 탑재되고, 그리고, 이 제1반도체칩(4) 상에 MCP(10)가 실장된 PCB(1)의 상면이 제2봉지재(7)로 밀봉되어, 최종적으로 본 발명의 PIP가 구성된다.
이와같은 본 발명의 PIP에 있어서, PCB에 홈을 구비시키고, 이 홈에 로직 반도체칩을 플립 칩 본딩시킴과 아울러 매립재로 밀폐시킴으로써 PIP의 전체 두께를 낮출 수 있음은 물론 전기적 특성을 향상시킬 수 있다.
한편, 전술한 본 발명의 실시예에서는 PCB의 하면에 볼랜드만이 존재하는 LGA(Lead Grid Array) 타입의 PIP에 대해 도시하고 설명하였지만, 본 발명의 다른 실시예로서, 도 2에 도시된 바와 같이, 상기 볼랜드(3)에 외부 회로에의 실장 수단으로서 솔더볼(8)을 부착한 GBA(Ball Grid Array) 타입으로도 구성 가능하다.
또한, 전술한 본 발명의 실시예에서는 PIP 내에 MCP를 탑재시켰지만, PCB의 패턴 구조를 변경시킴으로써 다양한 형태의 패키지를 탑재시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 홈을 구비한 PCB를 마련하고, 이 홈 내에 칩을 플립 칩 본딩시킨 후, 매립재로 밀봉하며, 그리고나서, 이렇게 칩이 플립 칩 본딩된 PCB 상에 MCP를 실장하여 PIP를 구성함으로써, 전체 패키지의 두께를 감소시킬 수 있으며, 특히, 플립 칩 본딩 기술의 적용을 통해 전기적 특성을 향상시킬 수 있다.
또한, 본 발명은 MCP의 종류에 상관없이 PCB의 패턴 구조를 변경시킴으로써 다양한 스택이 가능하도록 할 수 있고, 특히, 금속와이어의 루프(loof)를 줄임으로써 패키지의 두께 감소는 물론 몰딩시의 스위프 형상을 배제시킬 수 있다.

Claims (4)

  1. 상면 중앙부에 홈을 구비하며, 하면에 볼랜드를 구비한 PCB(Printed Circuit Board);
    상기 PCB의 홈 내에 제1 솔더 범프에 의해 플립 칩 본딩된 제1반도체칩;
    상기 제1반도체칩이 플립 칩 본딩된 홈 내에 매립(underfill)된 매립재;
    상기 제1반도체칩이 탑재되어진 PCB 상에 실장되며, 기판 상에 접착제의 개재하에 적어도 둘 이상의 제2반도체칩이 스택되고, 각 제2반도체칩의 본딩패드와 기판의 전극단자가 금속와이어에 의해 전기적으로 연결되며, 상기 스택된 제2반도체칩들 및 금속와이어를 포함한 기판 상면이 제1봉지재로 밀봉되고, 상기 기판의 하면에 실장 수단인 제2 솔더 범프가 부착된 구조의 MCP(Multi Cip Package); 및
    상기 MCP를 포함한 PCB의 상면을 밀봉하는 제2봉지재;
    를 포함하는 것을 특징으로 하는 패키지 인 패키지.
  2. 제 1 항에 있어서,
    상기 PCB의 홈은 제1반도체칩의 두께 보다 더 깊은 깊이를 갖는 것을 특징으로 하는 칩 스택 패키지.
  3. 제 1 항에 있어서,
    상기 제1반도체칩은 매립재에 의해 상기 PCB의 홈 내에서 완전 매립된 것을 특징으로 하는 칩 스택 패키지.
  4. 제 1 항에 있어서,
    상기 PCB의 볼랜드에 부착된 솔더볼을 더 포함하는 것을 특징으로 하는 칩 스택 패키지.
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