KR20110030089A - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 패키지는 본드핑거가 구비된 기판; 및 상기 기판 상에 스택된 적어도 하나 이상의 패키지 유닛;을 포함하며,
상기 패키지 유닛은, 상면에 캐버티가 구비된 코어층; 상기 캐버티 주위에 코어층을 관통하며 형성된 관통전극들; 상기 코어층의 캐버티 내에 삽입되며, 상면에 본딩패드들이 구비된 반도체 칩; 및 상기 반도체 칩의 본딩패드들과 상기 관통전극들 간을 전기적으로 연결하는 재배선을 포함하는 것을 특징으로 한다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR FABRICATING THEREOF}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 상세하게는 센터패드 타입의 반도체 칩에서 전기적 연결 신뢰성을 개선함과 동시에 스택이 용이한 반도체 패키지 및 그 제조방법에 관한 것이다.
웨이퍼 한 장에는 동일한 전기회로가 인쇄된 반도체 칩이 수백 개 내지 수천 개가 구비된다. 이러한 반도체 칩 자체로는 외부로부터 신호를 전달해 주거나 전달받을 수 없기 때문에 반도체 칩에 전기적인 연결을 해 주고, 외부의 충격에 견딜 수 있도록 밀봉 포장하여 물리적인 기능과 형상을 갖게 해주는 것이 반도체 패키지이다.
최근, 전기/전자 제품의 고성능화로 전자기기들의 부피는 경량화되고 무게는 가벼워지는 경박 단소화의 요구에 부합하여 반도체 패키지의 박형화, 고밀도 및 고실장화가 중요한 요소로 부각되고 있다.
예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후 의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
이러한 패키지의 크기는 점점 소형화되면서 용량은 더 커진 제품을 선호하고 있는 추세에 발맞추기 위해 개발된 것이 다수의 반도체 칩을 적층한 DDP(dual die package)와 QDP(quad die package)이다.
상기 DDP는 기판 상에 2개의 반도체 칩을 적층하여 패키징한 제품을 말하고, QDP는 기판 상에 4개의 반도체 칩을 적층하여 패키징한 제품을 말한다. 이러한 DDP와 QDP는 메인 메모리와 낸드 플레시 제품에 주로 사용되고 있다.
그러나, 메인 메모리 제품의 대부분은 본딩패드가 반도체 칩의 중앙부에 위치하는 센터패드 타입(center pad type)으로 설계되고 있기 때문에 반도체 칩들을 DDP나 QDP 방식으로 패키징하는 과정에서 전기적인 특성 불량이 빈번히 발생하고 있다.
즉, 센터패드 타입의 반도체 칩을 스택할 경우 중앙의 본딩패드들을 외곽으로 빼내기 위한 패드 재배열 공정을 수행한 후, 금속 와이어를 이용하여 기판과 반도체 칩들을 전기적으로 연결하게 된다.
이때, 스택된 반도체 칩의 높이 증가로 금속 와이어들의 길이가 길어지는 문제로, 봉지제를 이용한 몰딩시 금속 와이어들에 손상이 가해질 우려가 있다. 또한, 금속 와이어들 간에 전기적 쇼트 불량이 발생하는 문제가 빈번히 발생하고 있다.
나아가, 패드 재배열 공정을 수행하는 과정에서 추가적으로 형성된 절연층으로 인한 반도체 칩의 휨 불량을 유발할 우려가 있어 반도체 칩의 두께를 일정 이하 로 줄이는 데 한계가 있다.
본 발명은 센터패드 타입의 반도체 칩을 기판과 전기적으로 연결함에 있어서, 전기적 연결 신뢰성을 개선한 반도체 패키지 및 그 제조방법을 제공한다.
또한, 본 발명은 기판 상에 스택된 상하 패키지 유닛들 간이 관통전극들 및 재배선을 매개로 전기적 연결이 이루어지므로, 전기적 연결 경로가 짧아지는 데 따른 동작 속도의 향상 효과를 얻을 수 있는 반도체 패키지 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 패키지는 본드핑거가 구비된 기판; 및 상기 기판 상에 스택된 적어도 하나 이상의 패키지 유닛;을 포함하며,
상기 패키지 유닛은, 상면에 캐버티가 구비된 코어층; 상기 캐버티 주위에 코어층을 관통하며 형성된 관통전극들; 상기 코어층의 캐버티 내에 삽입되며, 상면에 본딩패드들이 구비된 반도체 칩; 및 상기 반도체 칩의 본딩패드들과 상기 관통전극들 간을 전기적으로 연결하는 재배선을 포함하는 것을 특징으로 한다.
상기 기판에 구비된 본드핑거와 상기 스택된 패키지 유닛 중 최하부 패키지 유닛에 구비된 상기 관통전극은 상호 전기적으로 연결된 것을 특징으로 한다.
상기 캐버티는 상기 반도체 칩의 두께와 대응하는 높이를 가지는 것을 특징으로 한다.
상기 스택된 패키지 유닛들을 포함한 상기 기판의 상면을 밀봉하도록 형성된 봉지제와, 상기 기판의 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 한다.
상기 반도체 칩은 접착제를 매개로 하여 상기 코어층의 캐버티 내에 삽입된 것을 특징으로 한다.
상기 패키지 유닛은 접착제를 매개로 하여 상기 기판 및 패키지 유닛 상에 스택된 것을 특징으로 한다.
본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은 상면에 캐버티들이 구비되고, 상기 캐버티들 주위 부분에 다수의 홀이 구비된 코어층을 준비하는 단계; 상기 코어층의 캐버티들 내에 상면에 본딩패드들이 구비된 반도체 칩들을 각각 부착하는 단계; 상기 다수의 홀을 구비한 코어층의 상기 다수의 홀 내에 관통전극들과, 상기 관통전극들에서 본딩패드들로 연장되는 재배선을 동시에 형성하는 단계; 상기 반도체 칩들, 관통전극들 및 재배선을 포함한 코어층을 쏘잉하여 패키지 유닛으로 분리하는 단계; 본드핑거가 구비된 기판을 준비하는 단계; 및 상기 기판 상에 접착제 및 솔더 페이스트를 매개로 적어도 하나 이상의 상기 패키지 유닛을 스택하는 단계를 포함하는 것을 특징으로 한다.
상기 관통전극들 및 재배선을 형성하는 단계는 도금 공정을 수행하는 것을 특징으로 한다.
상기 캐버티는 상기 반도체 칩의 두께와 대응하는 높이로 형성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법은 상면에 캐버티들이 구비되고, 상기 캐버티들 주위 부분에 다수의 홀이 구비된 코어층을 준비하는 단계; 상기 코어층의 캐버티들 내에 상면에 본딩패드들이 구비된 반도체 칩들을 각각 부착하는 단계; 상기 다수의 홀을 구비한 코어층의 상기 다수의 홀 내에 관통전극들을 형성하는 단계; 상기 관통전극들이 형성된 코어층 상에 전도성 필름을 부착하고, 리플로우 공정을 수행하여 상기 반도체 칩의 본딩패드들과 상기 관통전극들 간을 전기적으로 연결하는 재배선을 형성하는 단계; 상기 반도체 칩들, 관통전극들, 재배선 및 코어층을 포함한 적어도 둘 이상의 웨이퍼 레벨 패키지 유닛들을 스택하고, 쏘잉하여 스택 패키지 유닛들로 분리하는 단계; 본드핑거가 구비된 기판을 준비하는 단계; 및 상기 기판 상에 접착제 및 솔더 페이스트를 매개로 상기 스택 패키지 유닛을 부착하는 단계를 포함하는 것을 특징으로 한다.
상기 전도성 필름은 접착제와, 상기 접착제 내에 삽입된 예비 재배선을 포함하는 것을 특징으로 한다.
상기 예비 재배선은 금속패턴 또는 금속 핀인 것을 특징으로 한다.
본 발명은 기판 상에 스택된 상하 패키지 유닛들 간이 관통전극들 및 재배선을 매개로 전기적 연결이 이루어지므로, 전기적 연결 경로가 짧아지는 데 따른 동작 속도의 향상 효과를 얻을 수 있다.
또한, 본 발명은 금속 와이어를 이용한 본딩 공정의 삭제로 금속 와이어의 사용에 따른 생산 수율의 저하 문제를 개선할 수 있다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 패키지에 대해 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도시한 바와 같이, 기판(100) 상에 접착제(146) 및 솔더 페이스트(도시안함)를 매개로 적어도 하나 이상의 패키지 유닛(200)이 스택된다. 기판(100)은 상면(100a)과, 상기 상면(100a)과 대향하는 하면(100b)을 갖는다. 기판(100)의 상면(100a)에는 본드핑거(122)들이, 하면(100b)에는 볼랜드(124)들이 각각 구비된다.
각 패키지 유닛(200)은 상면에 캐버티(160)가 구비된 코어층(110)과, 상기 캐버티(160) 주위에 코어층(110)을 관통하며 형성된 관통전극(140)들과, 상기 코어층(110)의 캐버티(160) 내에 삽입되며 상면에 본딩패드(112)들이 구비된 반도체 칩(150)을 포함한다.
또한, 상기 각 패키지 유닛(200)은 본딩패드(112)들과 관통전극(140)들 상호 간을 전기적으로 연결하는 재배선(130)을 더 포함한다.
이때, 반도체 칩(150)은 접착부재(도시안함)를 매개로 코어층(110)에 물리적으로 부착된다. 캐버티(160)는 반도체 칩(150)의 두께와 대응하는 높이를 갖도록 형성하는 것이 바람직하다. 코어층(110)은 인쇄회로기판의 몸체일 수 있으며, 그 재질은 일 예로 FR4(Flame Retadant Type 4)가 이용될 수 있다.
상기 접착제(146)는 기판(100)과, 기판(100) 상에 스택된 패키지 유닛(200) 들 간의 맞닿는 사이에 개재되어 기판(100)과 스택된 패키지 유닛(200)들 간을 물리적으로 부착시킨다.
솔더 페이스트는 기판(100)에 구비된 본드핑거(122)와, 최하부 패키지 유닛(200)에 구비된 관통전극(140)들 간의 맞닿는 사이, 및 상기 최하부 패키지 유닛(200) 상에 스택된 패키지 유닛(200)들에 구비된 관통전극(140)들 상호 간의 맞닿는 사이와 관통전극(140)들 및 재배선(130) 간의 맞닿는 사이에 각각 개재되어 기판(100)과 패키지 유닛(200)들을 전기적으로 각각 연결한다.
이때, 각 패키지 유닛(200)에 구비된 관통전극(140)들 간은 동일 선상에 배치하여 스택하는 것이 바람직하다. 또한, 본드핑거(122)들과 최하부 패키지 유닛(200)의 관통전극(140)들은 동일 선상에 배치하는 것이 바람직하다.
따라서, 기판(100)에 구비된 본드핑거(122)들과 최하부 패키지 유닛(200)에 구비된 관통전극(140)들은 전기적으로 직접 연결될 수 있다.
한편, 도면으로 제시하지는 않았지만, 재배선(130)은 예비 재배선을 포함한 전도성 필름(도시안함)을 이용하여 형성할 수 있다. 이때, 본딩패드(112)들 상에 범프(도시안함)가 더 형성될 수 있다. 범프는 일 예로, 스터드 범프 또는 솔더 범프를 포함할 수 있다.
특히, 예비 재배선을 포함한 전도성 필름을 이용하여 재배선(130)을 형성할 경우에는, 코어층(110) 내에 관통전극(140)들을 먼저 형성하고, 관통전극(140)들이 형성된 코어층(110) 상에 예비 재배선을 포함한 전도성 필름을 부착한 후, 리플로우 공정을 실시하여 관통전극(140)들과 전기적으로 각각 연결하는 것이 바람직하 다.
이와 다르게, 재배선(130)과 관통전극(140)들은 동시에 형성될 수 있다. 재배선(130)과 관통전극(140)들을 동시에 형성하는 방법은 일 예로 도금 공정이 이용될 수 있다.
또한, 적어도 하나 이상의 패키지 유닛(200)을 포함한 기판(100)의 상면을 밀봉하도록 형성된 봉지제(170)를 더 포함할 수 있다. 봉지제(170)는 예를 들면 EMC(Epoxy Molding Compound)를 포함할 수 있다. 기판(100)의 하면에 구비된 볼랜드(124)에 외부접속단자(190)를 더 부착할 수 있다. 외부접속단자(190)는 일 예로 솔더볼을 포함할 수 있다.
전술한 구성은 기판 상에 적어도 하나 이상의 패키지 유닛을 스택함에 있어서, 센터패드 타입의 반도체 칩들을 캐버티와 관통전극들이 구비된 코어층 내에 각각 삽입하고, 본딩패드들을 재배선을 이용한 패드 재배열 공정으로 본딩패드들 및 관통전극들 상호 간을 전기적으로 연결한 것을 특징으로 한다.
이때, 상하 패키지 유닛 간의 전기적 연결은 관통전극들 상호 간, 및 관통전극들 및 재배선 간의 맞닿는 사이에 각각 개재된 솔더 페이스트를 매개로 연결된다.
따라서, 기판 상에 스택된 상하 패키지 유닛들 간이 관통전극들 및 재배선을 매개로 전기적 연결이 이루어지므로, 전기적 연결 경로가 짧아지는 데 따른 동작 속도의 향상 효과를 얻을 수 있다. 또한, 금속 와이어를 이용한 본딩 공정의 삭제로 금속 와이어의 사용에 따른 생산 수율의 저하 문제를 개선할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 패키지의 제조방법에 대해 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 상면에 캐버티(160)들이 구비되고, 상기 캐버티(160)들 주위 부분에 다수의 홀(H)이 구비된 코어층(110)을 준비한다.
이때, 캐버티(160)는 후속 공정으로 부착될 반도체 칩(도시안함)의 두께와 대응하는 높이를 가지는 것이 바람직하다. 코어층(110)은 인쇄회로기판의 몸체일 수 있으며, 그 재질은 일 예로 FR4(Flame Retadant Type 4)가 이용될 수 있다.
도 2b에 도시한 바와 같이, 코어층(110)에 구비된 캐버티(160)들 내에 상면에 본딩패드(112)들이 구비된 반도체 칩(150)들을 각각 부착한다. 각 반도체 칩(150)은 접착부재(도시안함)를 매개로 코어층(110)과 물리적으로 부착된다. 이때, 반도체 칩(150)들은 백그라인딩 공정을 수행하는 것에 의해 그 후면의 일부 두께가 제거된 상태이다.
다음으로, 다수의 홀(도 2a의 H)을 구비한 코어층(110)의 상기 다수의 홀 내에 관통전극(140)들과, 상기 관통전극(140)들에서 본딩패드(112)들로 연장된 재배선(130)을 동시에 형성한다. 관통전극(140)들과 재배선(130)은 일 예로 도금 공정을 수행하고, 선택적으로 패터닝하는 공정을 수행하는 것을 통해 형성될 수 있다.
도 2c에 도시한 바와 같이, 반도체 칩(150)들, 관통전극(140)들 및 재배선(130)을 포함한 코어층(110)을 쏘잉하여 패키지 유닛(200)으로 분리한다.
다음으로, 도 2d에 도시한 바와 같이, 본드핑거(122)들을 구비한 기판(100) 상에 접착제(146) 및 솔더 페이스트(도시안함)를 매개로 적어도 하나 이상의 패키지 유닛(200)을 스택한다.
상기 접착제(140)는 기판(100)과, 상기 기판(100) 상에 스택된 패키지 유닛(200)들 간의 맞닿는 사이에 개재되어 기판(100)과 스택된 패키지 유닛(200)들 간을 물리적으로 부착시킨다.
솔더 페이스트는 기판(100)에 구비된 본드핑거(122)들과, 최하부 패키지 유닛(200)에 구비된 관통전극(140)들 간의 맞닿는 사이, 및 상기 최하부 패키지 유닛(200) 상에 스택된 패키지 유닛(200)들에 구비된 관통전극(140)들 상호 간의 맞닿는 사이와 관통전극(140)들 및 재배선(130) 간의 맞닿는 사이에 각각 개재되어 기판(100)과 패키지 유닛(200)들 간을 전기적으로 연결한다.
이때, 각 패키지 유닛(200)에 구비된 관통전극(140)들 간은 동일 선상에 배치하여 스택하는 것이 바람직하다. 또한, 기판(100)에 구비된 본드핑거(122)들과 최하부 패키지 유닛(200)에 구비된 관통전극(140)들은 동일 선상에 배치하는 것이 바람직하다.
다음으로, 도 2e에 도시한 바와 같이, 적어도 하나 이상의 패키지 유닛(200)을 포함한 기판(100)의 상면(110a)을 밀봉하는 봉지제(170)를 형성한다. 봉지제(170)는 예를 들면 EMC(Epoxy Molding Compound)를 포함할 수 있다. 다음으로, 기판(100) 하면(100b)에 구비된 볼랜드(124)에 외부접속단자(190)를 부착한다. 외부접속단자(190)는 일 예로 솔더볼을 포함할 수 있다.
이상으로, 본 발명의 실시예에 따른 반도체 패키지를 제작할 수 있다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.
도 3a에 도시한 바와 같이, 상면에 캐버티(260)들이 구비되고, 상기 캐버티(260)들 주위 부분에 다수의 홀(H)이 구비된 코어층(210)을 준비한다. 다음으로, 코어층(210)에 구비된 캐버티(260)들 내에 상면에 본딩패드(212)들이 구비된 반도체 칩(250)들을 각각 부착한다.
도면으로 제시하지는 않았지만, 각 반도체 칩(250)의 본딩패드(212)들 상에 범프(도시안함)를 형성하는 단계를 더 수행할 수 있다. 범프는 일 예로, 스터드 범프 및 솔더 범프를 포함할 수 있다.
도 3b에 도시한 바와 같이, 다수의 홀(도 3a의 H)을 포함한 코어층(210)의 상기 다수의 홀 내에 관통전극(240)들을 형성한다. 관통전극(240)들은 도금 공정을 수행하는 것을 통해 형성될 수 있다.
다음으로, 도 3c에 도시한 바와 같이, 관통전극(240)들이 형성된 코어층(210)의 상면에 전도성 필름(280)을 부착한다. 전도성 필름(280)은 접착제(246)와, 접착제(246) 내에 삽입된 예비 재배선(230a)을 포함한다. 예비 재배선(230a)은 금속패턴 또는 금속 핀일 수 있다.
도 3d에 도시한 바와 같이, 접착제(246)와 예비 재배선(도 3c의 230a)을 포함한 전도성 필름(280)을 관통전극(240)들이 형성된 코어층(210)에 물리적으로 부착한 후, 리플로우 공정을 실시하여 본딩패드(212)들과 관통전극(240)들 간을 전기 적으로 연결하는 재배선(230)을 형성한다.
전술한 공정으로, 반도체 칩(250)들, 관통전극(240)들, 재배선(230) 및 코어층(210)들을 포함한 웨이퍼 레벨 패키지 유닛(300)을 제작할 수 있다.
도 3e에 도시한 바와 같이, 도 3a 내지 도 3d와 동일한 제조방법으로 적어도 둘 이상의 웨이퍼 레벨 패키지 유닛(도 3d의 300)을 제작한다. 다음으로, 적어도 둘 이상의 웨이퍼 레벨 패키지 유닛들을 상호 스택한 후, 쏘잉 공정으로 절단하여 스택 패키지 유닛(310)들로 분리한다.
다음으로, 본드핑거(222)들을 구비한 기판(201) 상에 접착제 및 솔더 페이스트를 매개로 스택 패키지 유닛(310)들을 전기적 및 물리적으로 부착한다.
다음으로, 도면으로 제시하지는 않았지만, 스택 패키지 유닛(310)들을 포함한 기판(201)을 봉지제(도시안함)로 밀봉하고, 기판(201)의 하면에 구비된 볼랜드(224)에 외부접속단자(도시안함)를 부착한 후, 쏘잉 공정으로 절단하여 반도체 패키지(도시안함)로 각각 분리한다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.

Claims (12)

  1. 본드핑거가 구비된 기판; 및
    상기 기판 상에 스택된 적어도 하나 이상의 패키지 유닛;을 포함하며,
    상기 패키지 유닛은,
    상면에 캐버티가 구비된 코어층;
    상기 캐버티 주위에 코어층을 관통하며 형성된 관통전극들;
    상기 코어층의 캐버티 내에 삽입되며, 상면에 본딩패드들이 구비된 반도체 칩; 및
    상기 반도체 칩의 본딩패드들과 상기 관통전극들 간을 전기적으로 연결하는 재배선;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 기판에 구비된 본드핑거와 상기 스택된 패키지 유닛 중 최하부 패키지 유닛에 구비된 상기 관통전극은 상호 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 캐버티는 상기 반도체 칩의 두께와 대응하는 높이를 가지는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 스택된 패키지 유닛들을 포함한 상기 기판의 상면을 밀봉하도록 형성된 봉지제와, 상기 기판의 하면에 부착된 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 반도체 칩은 접착제를 매개로 하여 상기 코어층의 캐버티 내에 삽입된 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 패키지 유닛은 접착제를 매개로 하여 상기 기판 및 패키지 유닛 상에 스택된 것을 특징으로 하는 반도체 패키지.
  7. 상면에 캐버티들이 구비되고, 상기 캐버티들 주위 부분에 다수의 홀이 구비된 코어층을 준비하는 단계;
    상기 코어층의 캐버티들 내에 상면에 본딩패드들이 구비된 반도체 칩들을 각각 부착하는 단계;
    상기 다수의 홀을 구비한 코어층의 상기 다수의 홀 내에 매립된 관통전극들과, 상기 관통전극들에서 본딩패드들로 연장되는 재배선을 동시에 형성하는 단계;
    상기 반도체 칩들, 관통전극들 및 재배선을 포함한 코어층을 쏘잉하여 패키지 유닛으로 분리하는 단계;
    본드핑거가 구비된 기판을 준비하는 단계; 및
    상기 기판 상에 접착제 및 솔더 페이스트를 매개로 적어도 하나 이상의 상기 패키지 유닛을 스택하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  8. 제 7 항에 있어서, 상기 관통전극들 및 재배선을 형성하는 단계는 도금 공정을 수행하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  9. 제 7 항에 있어서, 상기 캐버티는 상기 반도체 칩의 두께와 대응하는 높이로 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  10. 상면에 캐버티들이 구비되고, 상기 캐버티들 주위 부분에 다수의 홀이 구비된 코어층을 준비하는 단계;
    상기 코어층의 캐버티들 내에 상면에 본딩패드들이 구비된 반도체 칩들을 각각 부착하는 단계;
    상기 다수의 홀을 구비한 코어층의 상기 다수의 홀 내에 관통전극들을 형성하는 단계;
    상기 관통전극들이 형성된 코어층 상에 전도성 필름을 부착하고, 리플로우 공정을 수행하여 상기 반도체 칩의 본딩패드들과 상기 관통전극들 간을 전기적으로 연결하는 재배선을 형성하는 단계;
    상기 반도체 칩들, 관통전극들, 재배선 및 코어층을 포함한 적어도 둘 이상의 웨이퍼 레벨 패키지 유닛들을 스택하고, 쏘잉하여 스택 패키지 유닛들로 분리하 는 단계;
    본드핑거가 구비된 기판을 준비하는 단계; 및
    상기 기판 상에 접착제 및 솔더 페이스트를 매개로 상기 스택 패키지 유닛을 부착하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  11. 제 10 항에 있어서, 상기 전도성 필름은 접착제와, 상기 접착제 내에 삽입된 예비 재배선을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제 11 항에 있어서, 상기 예비 재배선은 금속패턴 또는 금속 핀인 것을 특징으로 하는 반도체 패키지의 제조방법.
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