CN115995440A - 半导体封装结构及其制造方法 - Google Patents
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Abstract
本发明涉及半导体封装技术领域，提供了一种半导体封装结构及其制造方法，该半导体封装结构包括：框架，具有基岛及多个引脚；多个半导体芯片，上表面设有多个焊盘；多个引线，电性连接多个焊盘与多个引脚；封装胶体，包覆框架、多个半导体芯片和多个引线，其中，基岛上设置有多个具有不同高度的承载平台，多个半导体芯片分别设置在多个承载平台上，且至少部分半导体芯片的上表面之间具有大于等于预定高度的高度差。本发明能够在进行引线键合时错开打线并降低线弧高度，减小了不同引线之间以及引线与焊垫之间的短路风险和线弧过高、不稳定导致的引线脱落风险，有利于提高封装的键合能力和塑封料结合力，提高了产品良率。
Description
技术领域
本发明涉及半导体封装技术领域，具体涉及一种半导体封装结构及其制造方法。
背景技术
在传统的诸如方形扁平无引脚封装(QFN，Quad Flat No-lead Package)等封装工艺过程中，半导体芯片一般先通过导电胶或者不导电胶固定安置在金属引线框或有机基板的芯片乘载区(俗称基岛)上方，再通过金属丝的键合方式，将半导体芯片与相应的金属引线框或有机基板的引脚进行相互键合，之后经过塑封料塑封的过程形成能保护半导体芯片的组件。
在电源管理芯片中，为了提高封装密度，往往需要将控制芯片与功率器件通过多芯片封装工艺集成在同一电子封装件中。而目前将多个芯片/元器件合封一起时主要采用低成本的QFN封装，以便于较大的提高封装的可用率，简化电路设计。随着多芯片封装的普遍应用，越来越多的复杂设计出现，使得跨芯片、多焊盘、多引脚的打线设计成了目前多芯片封装工艺中的常态，封装键合技术的难度越来越大。
现有的多芯片封装结构中，当芯片尺寸较大时，芯片的摆放位置在设计规则的约束下基本固定，调整空间较小，再加上打线根数数量多、密，容易使得跨芯片打线时跨度过大，线弧过长，进而在键合时容易出现线弧尾部不稳定，引线贴到芯片的风险，也容易造成封装结构分层、键合短路的风险，影响产品良率。
因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。
发明内容
大的芯片封装，成本比其它小封装要高，键合丝数量多，打线复杂，一旦出错，不好弥补，只能全部报废，成本太高。为了解决现有多芯片封装键合技术的困难，提高产品良率，本发明提供了一种半导体封装结构及其制造方法，能够降低键合困难，提高键合良率和封装可靠性，同时也可以降低弧高和打线长度，减少金丝/铜丝损耗，从而节省成本，增加封装的可塑性。
根据本发明第一方面，提供了一种半导体封装结构，包括：框架，具有基岛及设置在所述基岛周边并与所述基岛分离的多个引脚；
多个半导体芯片，固定设置在所述基岛上，所述多个半导体芯片的上表面设有多个焊盘；
多个引线，电性连接所述多个焊盘与所述多个引脚；
封装胶体，包覆所述框架、所述多个半导体芯片和所述多个引线，
其中，所述基岛上设置有多个具有不同高度的承载平台，所述多个半导体芯片分别设置在多个承载平台上，且至少部分半导体芯片的上表面之间具有大于等于预定高度的高度差。
可选地，所述基岛的上表面蚀刻有凹槽，所述多个半导体芯片中的部分半导体芯片固定设置在所述凹槽内。
可选地，所述基岛的上表面设置有具有一定高度的凸台，所述多个半导体芯片中的部分半导体芯片固定设置在所述凸台上。
可选地，所述基岛的数量为多个，所述基岛上设置的多个承载平台对应多个基岛，所述多个半导体芯片分别固定设置在多个基岛上，且所述多个基岛中至少部分基岛的厚度不同。
可选地，设置在所述凹槽内的半导体芯片与所述凹槽的至少一个槽壁之间具有间隙。
可选地，所述多个半导体芯片在水平方向上彼此间隔有预定距离。
可选地，所述多个半导体芯片通过导电胶贴附在对应的承载平台上。
可选地，所述多个引线包括至少一条第一引线，该第一引线的一端与所述多个半导体芯片中第一半导体芯片上表面的其中一个焊盘连接，该第一引线的另一端跨过所述多个半导体芯片中的第二半导体芯片与对应的引脚连接，其中，所述第一半导体芯片的上表面高于所述第二半导体芯片的上表面。
可选地，所述半导体封装结构为QFN封装结构。
根据本发明第二方面，提供了一种半导体封装结构的制造方法，包括：提供具有基岛及多个引脚的框架；
将多个半导体芯片固定设置在所述基岛上；
利用多个引线电性连接所述多个半导体芯片上表面的多个焊盘与所述多个引脚；
利用塑封料对所述框架、所述多个半导体芯片和所述多个引线进行塑封，
其中，所述基岛上设置有多个具有不同高度的承载平台，所述多个半导体芯片分别设置在多个承载平台上，且至少部分半导体芯片的上表面之间具有大于等于预定高度的高度差。
可选地，所述基岛的上表面蚀刻有凹槽，所述多个半导体芯片中的部分半导体芯片固定设置在所述凹槽内。
可选地，所述基岛的上表面设置有具有一定高度的凸台，所述多个半导体芯片中的部分半导体芯片固定设置在所述凸台上。
可选地，所述基岛的数量为多个，所述基岛上设置的多个承载平台对应多个基岛，所述多个半导体芯片分别固定设置在多个基岛上，且所述多个基岛中至少部分基岛的厚度不同。
本发明的有益效果至少包括：
本发明实施例通过在基岛上形成了多个具有不同高度的承载平台来分别承载多个芯片，使得多个芯片的键合面(即设置有焊盘的上表面)之间具有了一定的高度差，从而在进行引线键合时能够错开打线并降低线弧高度，减小了不同引线之间以及引线与焊垫之间的短路风险和线弧过高、不稳定导致的引线脱落风险，有利于提高键合良率，减少引线损耗及浪费，简化了电路设计；同时，对于大基岛设计等大尺寸封装来说，也提高了封装的键合能力和塑封填充时的结合力，提高了产品良率。
应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
图1示出根据本发明实施例提供的半导体封装结构的俯视图；
图2示出根据本发明第一实施例提供的半导体封装结构的剖视图；
图3示出根据本发明第二实施例提供的半导体封装结构的剖视图；
图4示出根据本发明第三实施例提供的半导体封装结构的剖视图；
图5示出根据本发明第四实施例提供的半导体封装结构的剖视图；
图6示出根据本发明实施例提供的半导体封装结构的制造方法的流程示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
本发明所公开的半导体封装结构可应用于例如QFN(Quad Fiat Nolead，方形扁平无引脚封装)、SOP(Small Outline Package，小尺寸封装)、ESOP(Exposed-PadSmallOutline Package，裸露焊盘的小外形封装)、DFN(dual flat No-lead，双列扁平无引脚封装)、PDFN(Power Dual Flat No-lead，双列扁平无引脚功率封装)、DIP(Dual In-linePackage，双列直插式封装)、SOT(Small Outline Transistor，小外形晶体管封装)等封装结构中。
如图1、图2和图3所示，本发明提供的半导体封装结构包括：框架1、多个半导体芯片(包括第一半导体芯片2和第二半导体芯片3)、多个引线4和封装胶体5。
框架1包括基岛11以及设置在基岛11周边并与基岛11分离的多个引脚12。多个半导体芯片固定设置在基岛11上，且多个半导体芯片的上表面设有多个焊盘。多个引线4电性连接多个焊盘与多个引脚12。封装胶体5包覆框架1、多个半导体芯片3和多个引线4。
基岛11包括相对的第一表面和第二表面，基岛11的第一表面用于承载多个半导体芯片。本实施例中，基岛11的第一表面上设置有多个具有不同高度的承载平台，多个半导体芯片分别设置在该多个承载平台上，从而使得多个半导体芯片中的至少部分半导体芯片的上表面之间具有大于等于预定高度的高度差。其中，多个半导体芯片例如可通过导电胶贴附在对应的承载平台上，同时基岛11的底面在后续塑封完成后会从封装结构的底面漏出，在增强了散热性能的同时，基岛11也可以作为半导体芯片的一个引脚而实现相应功能，如接地等。
可选地，在本发明的第一实施例中，如图2所示，基岛11的上表面蚀刻有凹槽111，此时，基岛11的第一表面上设置的承载平台包括基岛11的上表面以及凹槽111的底面。本实施例中，第一半导体芯片2固定设置在基岛11的上表面，第二半导体芯片3固定设置在凹槽111内，且凹槽111的深度大于等于预定高度，从而使得第一半导体芯片2和第二半导体芯片3的上表面形成了大于等于预定高度高度差。其中，第一半导体芯片2的上表面高于第二半导体芯片3的上表面。本实施例通过形成凹槽111的方式来形成高度差，操作工艺简单。
进一步地，设置在凹槽111内的半导体芯片3与凹槽111的至少一个槽壁之间具有间隙，该间隙在后续塑封过程中会被塑封料填充，从而增强了芯片下沉部分的塑封填充结合力，减小了分层风险。
在本发明的第二实施例中，如图3所示，基岛11的上表面设置有具有一定高度的凸台112，此时，基岛11的第一表面上设置的承载平台包括基岛11的上表面以及凸台112的上表面。本实施例中，第一半导体芯片2固定设置在凸台112的上表面，第二半导体芯片3固定设置在基岛11的上表面，且凸台112的高度大于等于预定高度，从而使得第一半导体芯片2和第二半导体芯片3的上表面形成了大于等于预定高度高度差。其中，第一半导体芯片2的上表面高于第二半导体芯片3的上表面。本实施例通过形成凸台112的方式来形成高度差，对基岛11的厚度要求低，形成框架时用料少。
在本发明的第三实施例中，如图4所示，基岛11的上表面同时形成凹槽111和凸台112，如此，增大了获得更多不同高度差的可能，且在实现相同高度差的同时，凹槽111的深度和凸台112的高度更小。
在本发明的第四实施例中，如图5所示，框架1所包含的基岛数量为多个，此时，多个不同高度的承载平台对应相互间隔的多个基岛，且该多个基岛中至少部分基岛的厚度不同，且厚度差大于等于预定高度。本实施例中，以两个基岛为例，第一半导体芯片2固定设置在第一基岛113的上表面，第二半导体芯片3固定设置在第二基岛114的上表面，从而基于第一基岛113和第二基岛114的不同厚度使得第一半导体芯片2和第二半导体芯片3的上表面形成了大于等于预定高度高度差。其中，第一半导体芯片2的上表面高于第二半导体芯片3的上表面。本实施例通过多个不同厚度的基岛来形成高度差，后续塑封时塑封料与基岛的接触面积更大，有利于增强塑封效果。
以上各实施例中仅是以两个半导体芯片对本发明技术方案进行的示例性说明，应当理解，在本发明其他实施例中，设置于基岛11上的半导体芯片的数量还可以是3个或3以上个，且其中部分的半导体芯片与第一半导体2具有类似的承载设置，其中另一部分的半导体芯片与第二半导体3具有类似的承载设置，从而使得多个半导体芯片中的至少部分半导体芯片的上表面之间形成有高度差，且不同半导体芯片之间的高度差可以相同也可以不同，具体应根据实际的打线需求进行合理设定。
需要说明的是，本发明实施例提供的半导体封装结构对多个半导体芯片进行的是水平方向上的封装，而非叠层封装，因此所形成的封装结构的厚度较小。同时，在封装结构中，多个半导体芯片在水平方向上彼此间隔有预定距离，在降低芯片间的相互干扰的同时，有利于增大用于实现芯片间电连接的引线设置空间，也增强了塑封效果。
如图2至图5所示，多个引线包括至少一条第一引线，该第一引线的一端与第一半导体芯片2上表面的其中一个焊盘连接，该第一引线的另一端跨过第二半导体芯片3与对应的引脚连接。由于第一半导体芯片2的上表面高于第二半导体芯片3的上表面，因此在进行跨芯片打线时，能够在垂直方向上错开打线并降低引线的线弧高度，减小了不同引线之间以及引线与焊垫之间的短路风险，也减小了传统封装结构中由于线弧过高、不稳定而导致的引线脱落风险，有利于提产品良率。
进一步地，本发明还提供了一种半导体封装结构的制造方法，能够形成前述图1至图5中各实施例所示出的半导体封装结构。如图6所示，该制造方法包括执行如下步骤：
在步骤S1中，提供具有基岛及多个引脚的框架。
在步骤S2中，将多个半导体芯片固定设置在基岛上。
在步骤S3中，利用多个引线电性连接多个半导体芯片上表面的多个焊盘与多个引脚。
在步骤S4中，利用塑封料对框架、多个半导体芯片和多个引线进行塑封。
本实施例中，基岛上设置有多个具有不同高度的承载平台，多个半导体芯片分别设置在多个承载平台上，且至少部分半导体芯片的上表面之间具有大于等于预定高度的高度差，其中，具体形成结构可参考前述对图2至图5中各实施例的相关描述进行理解。基于该高度差，在进行跨芯片打线时，能够在垂直方向上错开打线并降低引线的线弧高度，减小了不同引线之间以及引线与焊垫之间的短路风险，也减小了传统封装结构中由于线弧过高、不稳定而导致的引线脱落风险，有利于提产品良率。
需要说明的是，半导体封装结构的制造方法中的各个步骤的具体实施可参见前述的超半导体封装结构的各个实施例，在此不再赘述。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。
Claims (13)
1.一种半导体封装结构，其中，包括：
框架，具有基岛及设置在所述基岛周边的多个引脚；
多个半导体芯片，固定设置在所述基岛上，所述多个半导体芯片的上表面设有多个焊盘；
多个引线，电性连接所述多个焊盘与所述多个引脚；
封装胶体，包覆所述框架、所述多个半导体芯片和所述多个引线，
其中，所述基岛上设置有多个具有不同高度的承载平台，所述多个半导体芯片分别设置在多个承载平台上，且至少部分半导体芯片的上表面之间具有大于等于预定高度的高度差。
2.根据权利要求1所述的半导体封装结构，其中，所述基岛的上表面蚀刻有凹槽，所述多个半导体芯片中的部分半导体芯片固定设置在所述凹槽内。
3.根据权利要求1或2所述的半导体封装结构，其中，所述基岛的上表面设置有具有一定高度的凸台，所述多个半导体芯片中的部分半导体芯片固定设置在所述凸台上。
4.根据权利要求1所述的半导体封装结构，其中，所述基岛的数量为多个，所述基岛上设置的多个承载平台对应多个基岛，所述多个半导体芯片分别固定设置在多个基岛上，且所述多个基岛中至少部分基岛的厚度不同。
5.根据权利要求2所述的半导体封装结构，其中，设置在所述凹槽内的半导体芯片与所述凹槽的至少一个槽壁之间具有间隙。
6.根据权利要求1所述的半导体封装结构，其中，所述多个半导体芯片在水平方向上彼此间隔有预定距离。
7.根据权利要求1所述的半导体封装结构，其中，所述多个半导体芯片通过导电胶贴附在对应的承载平台上。
8.根据权利要求1所述的半导体封装结构，其中，所述多个引线包括至少一条第一引线，该第一引线的一端与所述多个半导体芯片中第一半导体芯片上表面的其中一个焊盘连接，该第一引线的另一端跨过所述多个半导体芯片中的第二半导体芯片与对应的引脚连接，其中，所述第一半导体芯片的上表面高于所述第二半导体芯片的上表面。
9.根据权利要求1所述的半导体封装结构，其中，所述半导体封装结构为QFN封装结构。
10.一种半导体封装结构的制造方法，其中，包括：
提供具有基岛及多个引脚的框架；
将多个半导体芯片固定设置在所述基岛上；
利用多个引线电性连接所述多个半导体芯片上表面的多个焊盘与所述多个引脚；
利用塑封料对所述框架、所述多个半导体芯片和所述多个引线进行塑封，
其中，所述基岛上设置有多个具有不同高度的承载平台，所述多个半导体芯片分别设置在多个承载平台上，且至少部分半导体芯片的上表面之间具有大于等于预定高度的高度差。
11.根据权利要求10所述的半导体封装结构的制造方法，其中，所述基岛的上表面蚀刻有凹槽，所述多个半导体芯片中的部分半导体芯片固定设置在所述凹槽内。
12.根据权利要求10或11所述的半导体封装结构的制造方法，其中，所述基岛的上表面设置有具有一定高度的凸台，所述多个半导体芯片中的部分半导体芯片固定设置在所述凸台上。
13.根据权利要求10所述的半导体封装结构的制造方法，其中，所述基岛的数量为多个，所述基岛上设置的多个承载平台对应多个基岛，所述多个半导体芯片分别固定设置在多个基岛上，且所述多个基岛中至少部分基岛的厚度不同。
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| CN202211182391.4A CN115995440A (zh) | 2022-09-27 | 2022-09-27 | 半导体封装结构及其制造方法 |
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| CN202211182391.4A Pending CN115995440A (zh) | 2022-09-27 | 2022-09-27 | 半导体封装结构及其制造方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117438400A (zh) * | 2023-12-18 | 2024-01-23 | 泉州市三安集成电路有限公司 | 一种半导体封装结构及封装方法 |
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2022
- 2022-09-27 CN CN202211182391.4A patent/CN115995440A/zh active Pending
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