CN214542219U - 覆晶封装结构 - Google Patents

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Abstract

一种覆晶封装结构，包括：导线架、第一芯片、第二芯片与第三芯片；其中，导线架具有形成在复数个引脚之间的空间；第一芯片通过第一锡球与第二芯片的第一表面电性连接，第二芯片的第一表面设有复数个凸块，所述第二芯片通过所述凸块与导线架电性连接，使第一芯片保持在对应所述导线架的空间位置的第二芯片与导线架之间；所述第三芯片堆叠地电性连接在第二芯片的第二表面，并且在第三芯片与导线架之间连接导线。

Description

覆晶封装结构
技术领域
本申请适于QFN(Quad Flat No leads，四方平面无引脚封装)封装及BGA(BallGrid Array)封装的覆晶封装(Flip Chip)的技术领域。
背景技术
QFN封装技术由于具有体积小、成本相对便宜、良率高以及散热能力佳等优点，因此在IC封装当中似乎有越来越普遍的趋势。此外，QFN封装不必从四侧引出接脚，因此电气效能更胜于引线必须从侧面引出多接脚的传统封装，并且普遍搭配覆晶技术作为主流的IC封装。再者，为了提升芯片的整体效能，以覆晶方式将多个芯片堆叠地封装已是业界的未来主流趋势。
BGA封装技术能提供比QFN封装容纳更多的接脚，整个装置的底部表面可全作为接脚使用，而不是只有周围可使用，因此具有更短的平均导线长度，以具备更佳的高速效能。
中国专利CN1957470A揭露一种关于以覆晶方式将第一芯片装到第二芯片的方法及组件；如图1所示，其结构系通过第一金属互连件C将第一芯片A及第二芯片B的焊接垫连接，从而使第一芯片A与第二芯片B直接连接；然后将第二芯片B再透过黏附层B1与导线架D连接，于此同时，第一芯片A透过第二金属互连件A1与导线架D连接，借此将不同结构的第二芯片B固定在第一芯片A。
发明内容
本发明的目的在于提供一种在不增加导线架或基板面积的条件下具有更大的自由堆叠空间，以实现三个芯片堆叠封装的覆晶封装结构。
本申请提供一种适于QFN封装的覆晶封装结构，可以包括：一导线架，具有复数个引脚，以及形成在所述引脚之间的一空间；一第一芯片；一第二芯片，具有相对的一第一表面与一第二表面，所述第一表面通过复数个第一锡球与所述第一芯片的一表面电性连接，所述第一表面设有复数个凸块，所述第二芯片通过所述凸块与所述导线架的所述引脚电性连接，使所述第一芯片保持在对应所述空间的所述第二芯片与所述导线架之间；以及一第三芯片，堆叠地电性连接在所述第二芯片的所述第二表面，并且在所述第三芯片与所述导线架之间连接导线。
较佳地，复数个所述第一锡球可以配置在第二芯片的第一表面的中间区域，并且复数个所述凸块配置在所述第一锡球的周围；借此，利用复数个导电柱围成容纳第一芯片的区域。
本申请的一实施例，所述凸块可以为一导电柱，且所述导电柱的高度可以大于或等于第一芯片设置在第二芯片上的高度，使得所述第一芯片被保持在所述空间的上方；借此，当导电柱电性连接至导线架时，利用导电柱将第二芯片支撑在一高度，使得导线架的引脚可以延伸至第一芯片与第二芯片的下方。
本申请的另一实施例，所述凸块可以为一第二锡球，所述第二锡球的高度可以小于第一芯片设置在第二芯片上的高度；借此，当第二锡球电性连接至导线架时，因降低了第二芯片的高度而使第一芯片被保持在导线架的所述空间中，并且导线架的引脚可以延伸至第二芯片的下方并且接近第一芯片的边缘。
本申请提供一种适于BGA封装的覆晶封装结构，可以包括：一基板；一第一芯片；一第二芯片，具有相对的一第一表面与一第二表面，所述第一表面通过复数个第一锡球与所述第一芯片的一表面电性连接，所述第一表面设有复数个凸块，所述第二芯片通过所述凸块与所述基板电性连接，使所述第一芯片保持在所述第二芯片与所述基板之间；以及一第三芯片，堆叠地电性连接在所述第二芯片的所述第二表面，并且在所述第三芯片与所述基板之间连接导线。
较佳地，所述基板可以具有一凹槽，当所述第二芯片通过所述凸块与所述基板电性连接时，所述第一芯片被容纳于所述凹槽中，借此使得底部可以被完全地包覆封装。
本申请的一实施例，所述凸块可以为一导电柱，导电柱的长度可以大于或等于第一芯片设置在第二芯片上的高度，使得所述第一芯片被保持在所述基板的上方。
本申请的另一实施例，所述凸块可以为一第二锡球，且第二锡球的高度可以小于第一芯片设置在第二芯片上的高度；借此，当第二锡球电性连接至基板时，因降低了第二芯片的高度而使第一芯片被保持在基板的凹槽中。
本申请通过前述的覆晶封装结构，可以在不增加导线架或基板的平面面积的条件下具有更大的自由堆叠空间，以实现三个芯片在垂直方向堆叠封装。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为显示传统的芯片封装结构的示意图；
图2为显示本申请进行QFN封装的第一实施例，将第一芯片与第二芯片连接的示意图；
图3为显示本申请进行QFN封装的第一实施例，将连接了第一芯片的第二芯片倒装连接导线架的示意图；
图4为显示基于图3的结构，在第二芯片堆叠连接第三芯片并连接导线及完成封装，并且使第一芯片位于导线架上方的示意图；
图5为图4的仰视平面示意图；
图6为显示本申请进行QFN封装的第二实施例，将连接了第一芯片的第二芯片倒装连接导线架，且第二芯片堆叠连接第三芯片并连接导线及完成封装，使第一芯片位于导线架的空间内的示意图；
图7为图6的仰视平面示意图；
图8为显示本申请进行BGA封装的第一实施例将第一芯片与第二芯片连接的示意图；
图9为显示本申请进行BGA封装的第一实施例，将连接了第一芯片的第二芯片倒装连接基板的示意图；
图10为显示基于图9的结构，在第二芯片堆叠连接第三芯片并连接导线及完成封装的示意图；
图11为图10的仰视平面示意图；
图12为显示本申请进行BGA封装的第二实施例，将连接了第一芯片的第二芯片倒装连接基板，且第二芯片堆叠连接第三芯片并连接导线及完成封装，使第一芯片位于基板的凹槽内的示意图；以及
图13为图12的仰视平面示意图。
附图标号说明：1-第一芯片；2-第二芯片；21-第一表面；211-第一锡球；212-接着层；213-导电柱；214-第二锡球；22-第二表面；3-第三芯片；4-导线架；41-引脚；42-空间；43-导线；5-树脂材料；6-基板；61-凹槽；A-第一芯片；A1-第二金属互连件；B-第二芯片；B1-黏附层；C-金属互连件；D-导线架。
具体实施方式
以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
《QFN封装的实施例1》
图2为显示本申请进行QFN封装的第一实施例，将第一芯片与第二芯片连接的示意图；图3为显示本申请进行QFN封装的第一实施例，将连接了第一芯片的第二芯片倒装连接导线架的示意图；图4为显示基于图3的结构，在第二芯片堆叠连接第三芯片并连接导线及完成封装，并且使第一芯片位于导线架上方的示意图；图5为图4的仰视平面示意图。
本申请针对QFN封装提供的覆晶封装结构的实施例1，主要是提供三个芯片在垂直方向堆叠整合封装的结构，其包括有：一导线架4、一第一芯片1、一第二芯片2与一第三芯片3。
导线架4具有用来连接印刷电路板的接点的复数个引脚41，以及形成在引脚41之间的空间42。
第一芯片1的其中一表面具有导电接点(图中未显示)。
第二芯片2具有相对的第一表面21与第二表面22，并且在第一表面21与第二表面22分别布置有导电接点；其中在第一表面21的部分导电接点分别设置第一锡球211，以及在另外的导电接点设置凸块，凸块例如以铜材料制造的导电柱213，其中每一导电柱213更包含端部设置的接着层212，较佳地，复数个第一锡球211配置在第二芯片2的第一表面21的中间区域，并且复数个导电柱213配置在第一锡球211的周围。
在第一实施例中，导电柱213在第二芯片2上的高度大于或等于第一芯片1设置在第二芯片2上的高度，其中第一芯片1设置在第二芯片2上的高度为第一芯片1与第一锡球211高度的和。
第一实施例的封装方式，首先如图2所示，将第二芯片2的第一表面21通过复数个第一锡球211与第一芯片1的一表面上的导电接点电性连接，然后将连接了第一芯片1后的第二芯片2倒置覆晶，进而将第一表面21的复数个导电柱213的端部的接着层212与导线架4的表面电性连接(如图3所示)；借此，由于导电柱213在第二芯片2上的高度大于或等于第一芯片1设置在第二芯片2上的高度，因此使得第一芯片1保持在对应导线架4的空间42位置的上方的第二芯片2与导线架4之间；然后，将第三芯片3堆叠地电性连接在第二芯片2的第二表面22，并且在第三芯片3与导线架4之间连接导线43(俗称「打线」)；最后，以树脂材料5包覆第一芯片1、第二芯片2、第三芯片3、导线43及部分导线架4以完成封装(如图4及图5所示)。
在第一实施例中，由于导电柱213将第二芯片2撑起了一高度，因此导线架4的引脚41可以延伸至接近第一芯片1的第二芯片2下方(如图4及图5所示)。
《QFN封装的实施例2》
图6为显示本申请进行QFN封装的第二实施例，将连接了第一芯片的第二芯片倒装连接导线架，且第二芯片堆叠连接第三芯片并连接导线及完成封装，使第一芯片位于导线架的空间内的示意图；图7为图6的仰视平面示意图；
如同前述QFN封装的第一实施例，在QFN封装的第二实施例中具有相同的元件与结构，故对于相同的结构部分不再赘述，第二实施例不同于第一实施例的部分在于导电接点设置的凸块例如为第二锡球214，第二锡球214在第二芯片2上的高度小于第一芯片1设置在第二芯片2上的高度；借此，由于第二锡球214在第二芯片2上的高度小于第一芯片1设置在第二芯片2上的高度，因此当第二芯片2电连接至导线架4后使得第一芯片1保持在导线架4的空间42内；然后，将第三芯片3堆叠地电性连接在第二芯片2的第二表面22，并且在第三芯片3与导线架4之间连接导线43；最后，以树脂材料5包覆第一芯片1、第二芯片2、第三芯片3、导线43及部分导线架4以完成封装。
在第二实施例中，由于凸块采用第二锡球214，第二锡球214的高度较导电柱缩短，进而降低了第二芯片2的高度，因此导线架4的引脚41仅延伸至较远离第一芯片1的第二芯片2下方(如图6及图7所示)。
《BGA封装的实施例1》
图8为显示本申请进行BGA封装的第一实施例将第一芯片与第二芯片连接的示意图；图9为显示本申请进行BGA封装的第一实施例，将连接了第一芯片的第二芯片倒装连接基板的示意图；图10为显示基于图9的结构，在第二芯片堆叠连接第三芯片并连接导线及完成封装的示意图；图11为图10的仰视平面示意图。
本申请针对BGA封装提供的覆晶封装结构的实施例1，亦为提供三个芯片在垂直方向堆叠整合封装的结构，其包括有：一基板6、一第一芯片1、一第二芯片2与一第三芯片3。
基板6上具有用来复数个点阵排列的接点(图中未显示)。
第一芯片1的其中一表面具有导电接点(图中未显示)。
第二芯片2具有相对的第一表面21与第二表面22，并且在第一表面21与第二表面22分别布置有导电接点；其中在第一表面21的部分导电接点分别设置第一锡球211，以及在另外的导电接点设置凸块，凸块例如以铜材料制造的导电柱213，每一导电柱213更包含端部设置的接着层212，较佳地，复数个第一锡球211配置在第二芯片2的第一表面21的中间区域，并且复数个导电柱213配置在第一锡球211的周围。
在第一实施例中，导电柱213在第二芯片2上的高度大于或等于第一芯片1设置在第二芯片2上的高度，其中第一芯片1设置在第二芯片2上的高度为第一芯片1与第一锡球211高度的和。
第一实施例的封装方式，首先如图8所示，将第二芯片2的第一表面21通过复数个第一锡球211与第一芯片1的一表面上的导电接点电性连接，然后将连接了第一芯片1后的第二芯片2倒置覆晶，进而将第一表面21的复数个导电柱213端部的接着层212与基板6的表面的接点电性连接(如图9所示)；借此，由于导电柱213在第二芯片2上的高度大于或等于第一芯片1设置在第二芯片2上的高度，因此使得第一芯片1保持在基板6上方并且位于基板6与第二芯片2之间，且第一芯片1不会与基板6互相干涉；然后，将第三芯片3堆叠地电性连接在第二芯片2的第二表面22，并且在第三芯片3与基板6之间连接导线43；最后，以树脂材料5包覆第一芯片1、第二芯片2、第三芯片3、导线43及部分基板6以完成封装(如图10及图11所示)。
《BGA封装的实施例2》
图12为显示本申请进行BGA封装的第二实施例，将连接了第一芯片的第二芯片倒装连接基板，且第二芯片堆叠连接第三芯片并连接导线及完成封装，使第一芯片位于基板的凹槽内的示意图；图13为图12的仰视平面示意图；
如同前述BGA封装的第一实施例，在BGA封装的第二实施例中具有相同的元件与结构，故对于相同的结构部分不再赘述，第二实施例不同于第一实施例的部分在于导电接点设置的凸块例如为第二锡球214，第二锡球214在第二芯片2上的高度小于第一芯片1设置在第二芯片2上的高度，使第一芯片1在第二芯片2上的高度大于第二锡球214的高度，并且在基板6上形成有凹陷一适当深度的凹槽61，例如凹槽61的深度基本上大于第一芯片1的厚度，或是凹槽61的深度为第一芯片1设置在第二芯片2上的高度与第二锡球214在第二芯片2上高度的差值；借此，由于第二锡球214的高度小于第一芯片1设置在第二芯片2上的高度，因此当第二芯片2电连接至基板6后使得第一芯片1被容纳于基板6上所形成的凹槽61内，且第一芯片1不会与基板6互相干涉；然后，将第三芯片3堆叠地电性连接在第二芯片2的第二表面22，并且在第三芯片3与基板6之间连接导线43；最后，以树脂材料5包覆第一芯片1、第二芯片2、第三芯片3、导线43及部分基板6以完成封装。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (8)

1.一种覆晶封装结构，其特征在于，包括：
一导线架，具有复数个引脚，以及形成在所述引脚之间的一空间；
一第一芯片；
一第二芯片，具有相对的一第一表面与一第二表面，所述第一表面通过复数个第一锡球与所述第一芯片的一表面电性连接，所述第一表面设有复数个凸块，所述第二芯片通过所述凸块与所述导线架的所述引脚电性连接，使所述第一芯片保持在对应所述空间的所述第二芯片与所述导线架之间；以及
一第三芯片，堆叠地电性连接在所述第二芯片的所述第二表面，并且在所述第三芯片与所述导线架之间连接导线。
2.根据权利要求1所述的覆晶封装结构，其特征在于，其中，复数个所述第一锡球配置在所述第二芯片的所述第一表面的中间区域，并且所述凸块配置在所述第一锡球的周围。
3.根据权利要求2所述的覆晶封装结构，其特征在于，其中，所述凸块为一导电柱，且所述导电柱的高度大于或等于所述第一芯片设置在所述第二芯片上的高度，使得所述第一芯片被保持在所述空间的上方。
4.根据权利要求2所述的覆晶封装结构，其特征在于，其中，所述凸块为一第二锡球，且所述第二锡球的高度小于所述第一芯片设置在所述第二芯片上的高度，使得所述第一芯片被保持在所述空间中。
5.一种覆晶封装结构，其特征在于，包括：
一基板；
一第一芯片；
一第二芯片，具有相对的一第一表面与一第二表面，所述第一表面通过复数个第一锡球与所述第一芯片的一表面电性连接，所述第一表面设有复数个凸块，所述第二芯片通过所述凸块所述基板电性连接，使所述第一芯片保持在所述第二芯片与所述基板之间；以及
一第三芯片，堆叠地电性连接在所述第二芯片的所述第二表面，并且在所述第三芯片与所述基板之间连接导线。
6.根据权利要求5所述的覆晶封装结构，其特征在于，其中，所述基板具有一凹槽，当所述第二芯片通过所述凸块与所述基板电性连接时，所述第一芯片被容纳于所述凹槽中。
7.根据权利要求5所述的覆晶封装结构，其特征在于，其中，所述凸块包含一导电柱，且所述导电柱的长度大于或等于所述第一芯片设置在所述第二芯片上的高度，使得所述第一芯片被保持在所述基板的上方。
8.根据权利要求6所述的覆晶封装结构，其特征在于，其中，所述凸块包含一第二锡球，且所述第二锡球的高度小于所述第一芯片设置在所述第二芯片上的高度，使得所述第一芯片被保持在所述凹槽中。
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