KR20010030245A - 반도체 장치 및 그 제조방법 - Google Patents

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야마다무네히로
마스다마사치카
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

2개의 반도체 칩을 수지밀봉하는 반도체 장치의 박형화를 추진하는 것과, 또 이 반도체 장치의 기판과 반도체 칩과의 열팽창계수차에 기인하는 땜납접속수명의 저하를 억제하기 위해, 본 발명의 CSP는 서로의 뒷면이 대향하도록 적층한 2매의 칩(1A, 1A)을 엘라스토머·시트(4)를 통해 베이스기판(5)의 상면에 고착하고, 몰드수지(2)로 밀봉한다. 엘라스토머·시트(4)는 베이스기판(5)보다도 탄성이 높은 재료로 이루어지고, CSP를 실장하는 기판과 칩(1A)과의 열팽창계수차에 의해 발생하는 스트레스를 완화, 흡수하며, 범프전극(9)의 접속수명의 저하를 억제한다. 2매의 칩(1A, 1A)은 와이어(8A, 8B)를 거쳐 베이스기판(5)의 일면에 형성된 Cu배선(6)과 전기적으로 접속된다.

Description

반도체 장치 및 그 제조방법{A semiconductor device and a process for producing the same}
본 발명은, 반도체 장치 및 그 제조기술에 관한 것으로서, 특히 2매의 반도체 칩을 적층하여 단일의 패키지에 수지밀봉한 반도체 장치에 적용하는데 유효한 기술에 관한 것이다.
DRAM(Dynamic Random Access Memory)나 플래시 메모리등의 메모리 LSI를 고밀도로 실장하는 것을 목적으로 하여, 복수매의 반도체 칩을 적층하여 수지밀봉한 패키지구조가 여러가지 제안되고 있다.
예컨대 일본 특개평 11-54537호 공보는, 뒷면(회로가 형성되어 있지 않은 면)을 연마하여 육박화(肉薄化)한 2매의 반도체 칩의 뒷면끼리를 마주하여 접합하고, 이들 2매의 반도체 칩을 TAB 테이프의 일면에 형성된 리드패턴과 함께 수지밀봉한 패키지구조를 개시하고 있다.
상기 2매의 반도체 칩의 한쪽과 리드패턴과는 금속와이어에 의해 전기적으로 접속되고, 또 한매의 반도체 칩과 리드패턴과는 와이어를 통하지 않고 직접 접합되어 있다. 이 패키지의 외부접속단자는 TAB테이프의 다른 면에 형성된 땜납볼에 의해 구성되고, 패키지의 외형치수를 반도체 칩의 외형치수와 거의 동일하게 하는 것을 가능하게 하고 있다.
일본 특개평 11-74421호 공보는 수지 테이프의 양면에 리드(도체 회로패턴)을 형성한 회로기판의 양면에 반도체 칩을 접합함과 동시에, 중앙에 개구부를 구비한 절연성의 지지기판에 의해 이 회로기판을 지지하고, 회로기판 및 그 양면에 접합된 2매의 반도체 칩을 수지밀봉한 패키지 구조를 개시하고 있다.
상기 회로기판의 상면에 접합된 제1의 반도체 칩은 이 회로기판의 상면에 형성된 리드에, 회로기판의 하면에 접합된 제2의 반도체 칩은 회로기판의 하면에 형성된 리드에 각각 본딩와이어를 통해 전기적으로 접속되어 있다. 또, 회로기판을 지지하는 지지기판의 하면에는 상기 리드에 전기적으로 접속된 땜납볼이 설치되어, 이 패키지의 외부접속단자를 구성하고 있다. 게다가, 회로기판의 상면에 접합된 제1의 반도체 칩은 트랜스퍼몰드에 의해 형성된 제1의 수지에 의해 밀봉되고, 회로기판의 하면에 접합된 제2의 반도체 칩은, 포팅몰드(potting mold)에 의해 형성된 제2의 수지에 의해 밀봉되어 있다.
2매의 반도체 칩을 적층하여 수지밀봉한 패키지를 땜납볼을 통해 기판에 실장하는 종래의 패키지구조는 반도체 칩과 기판과의 열팽창계수차에 의해 발생하는 스트레스에 의해 땜납의 접속수명이 저하하기 쉽다. 또, TAB리드를 이용한 구조에서는 본딩패드의 레이아웃이나 외형치수가 다른 이종의 반도체 칩을 자재로 조합하여 적층하는 것이 어렵다. 게다가, 제조공정도 번잡(煩雜)하며, 코스트의 저감을 도모하는 것도 어렵다.
본 발명의 목적은, 2개의 반도체 칩을 적층하여 수지밀봉하는 반도체 장치에 있어서, 반도체 칩과 기판과의 열팽창계수차에 의한 땜납 접속수명의 저하를 억제하는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, 2개의 반도체 칩을 적층하여 수지밀봉하는 반도체 장치에 있어서, 동일 종류의 칩만이 아니라, 본딩패드의 레이아웃이나 외형치수가 다른 이종칩을 자재로 조합하여 2단으로 적층하는 것을 가능하게 하는 기술을 제공하는것에 있다.
본 발명의 다른 목적은, 2개의 반도체 칩을 적층하여 수지밀봉하는 반도체 장치의 제조코스트를 저감하는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, 2개의 반도체 칩을 적층하여 수지밀봉하는 반도체 장치의 소형화, 박형화를 추진하는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면으로부터 명백하게 될 것이다.
도 1은 본 발명의 일실시형태인 반도체 장치를 나타내는 평면도,
도 2는 본 발명의 일실시형태인 반도체 장치의 기판실장면을 나타내는 평면도,
도 3은 본 발명의 일실시형태인 반도체 장치의 단면도,
도 4는 본 발명의 일실시형태인 반도체 장치의 제조에 이용하는 매트릭스 기판의 평면도,
도 5는 도 4의 V-V선을 따른 매트릭스 기판의 단면도,
도 6은 본 발명의 일실시 형태인 반도체 장치의 제조에 이용하는 반도체 칩의 회로형성면을 나타내는 평면도,
도 7은 본 발명의 일실시형태인 반도체 장치의 제조방법을 나타내는 단면도,
도 8은 본 발명의 일실시형태인 반도체 장치의 제조방법을 나타내는 평면도,
도 9는 본 발명의 일실시형태인 반도체 장치의 제조방법을 나타내는 단면도,
도 10은 본 발명의 일실시형태인 반도체 장치의 제조방법을 나타내는 평면도,
도 11은 본 발명의 일실시형태인 반도체 장치의 제조방법을 나타내는 단면도,
도 12는 본 발명의 일실시형태인 반도체 장치의 제조방법을 나타내는 단면도,
도 13은 본 발명의 일실시형태인 반도체 장치의 제조방법을 나타내는 단면도,
도 14는 본 발명의 일실시형태인 반도체 장치의 제조방법을 나타내는 단면도,
도 15는 본 발명의 일실시형태인 반도체 장치의 제조방법을 나타내는 단면도,
도 16은 본 발명의 일실시형태인 반도체 장치의 제조방법을 나타내는 평면도,
도 17은 본 발명의 일실시형태인 반도체 장치의 제조방법을 나타내는 단면도,
도 18(a)는 본 발명의 일실시형태인 반도체 장치를 실장한 모듈기판의 평면도, (b)는 동일하게 평면도이며,
도 19는 본 발명의 다른 실시형태인 반도체 장치의 제조에 이용하는 반도체 칩의 회로형성면을 나타내는 평면도,
도 20은 본 발명의 다른 실시형태인 반도체 장치의 기판실장면을 나타내는 평면도,
도 21은 본 발명의 다른 실시형태인 반도체 장치의 단면도,
도 22는 본 발명의 다른 실시형태인 반도체 장치의 제조에 이용하는 반도체 칩의 회로형성면을 나타내는 평면도,
도 23은 본 발명의 다른 실시형태인 반도체 장치의 제조에 이용하는 베이스기판의 평면도,
도 24는 본 발명의 다른 실시형태인 반도체 장치의 기판실장면을 나타내는 평면도,
도 25는 본 발명의 다른 실시형태인 반도체 장치의 단면도,
도 26은 본 발명의 다른 실시형태인 반도체 장치의 단면도이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
본 발명의 반도체 장치는, 각각의 뒷면이 대향하도록 적층된 제1 및 제2 반도체 칩과, 일면에 상기 제1 반도체 칩의 주면(主面)이 고착되고, 상기 제1 반도체 칩의 상기 주면에 형성된 본딩패드와 대향하는 영역에 개공(開孔)이 형성된 베이스기판과, 상기 제1 반도체 칩의 상기 본딩패드 및 상기 베이스기판의 제1 배선을 전기적으로 접속하는 제1 와이어와, 상기 제2 반도체 칩의 주면에 형성된 본딩패드 및 상기 베이스 기판의 제2 배선을 전기적으로 접속하는 제2 와이어와, 상기 베이스기판의 다른 면에 접속되고, 상기 제1 또는 제2 배선에 전기적으로 접속된 범프전극과, 상기 제1 및 제2 반도체 칩을 밀봉하는 수지를 구비하고 있다.
본 발명의 반도체 장치는, 상기 제1 반도체 칩과 상기 베이스기판과의 사이에, 상기 베이스기판보다도 탄성(彈性)이 높은 재료로 이루어지는 시트를 개재하고 있다.
본 발명의 반도체 장치의 제조방법은, 이하의 공정을 가지고 있다;
(a)제1 및 제2 반도체 칩과, 일부에 개공이 형성된 베이스기판을 준비하는 공정,
(b)상기 제1 반도체 칩의 주면에 형성된 본딩패드와 상기 베이스기판의 상기 개공이 대향하도록, 상기 제1 반도체 칩의 주면을 상기 베이스기판의 일면에 고착시키는 공정,
(c)상기 제1 반도체 칩의 뒷면에 상기 제2 반도체 칩의 뒷면을 고착시키는 공정,
(d)상기 제1 반도체 칩의 주면에 형성된 상기 본딩패드와 상기 베이스기판에 형성된 제1 배선을, 제1 와이어를 통해 전기적으로 접속하는 공정,
(e)상기 제2 반도체 칩의 주면에 형성된 본딩패드와 상기 베이스기판에 형성된 제2 배선을, 제2 와이어를 통해 전기적으로 접속하는 공정,
(f)상기 제1 및 제2 반도체 칩을 수지밀봉하는 공정,
(g)상기 베이스기판의 다른 면에 범프전극을 접속하는 공정.
이하, 본 발명의 실시형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 전 도면에 있어서, 동일한 부재에는 동일한 부호를 붙이고, 그 반복되는 설명은 생략한다.
(실시의 형태 1)
도 1은 본 실시형태의 반도체 장치를 나타내는 평면도, 도 2는 이 반도체 장치의 기판실장면(하면)을 나타내는 평면도, 도 3은 이 반도체 장치의 단면도이다.
본 실시형태의 반도체 장치는 2단으로 적층한 반도체 칩(이하, 단지 칩이라고 함)(1A, 1A)을 몰드수지(2)로 밀봉한 팬·인·아웃(Fan-in/Out)형의 CSP(Chip Size Package)이다.
몰드수지(2)로 밀봉된 2매의 칩(1A, 1A)은 각각의 뒷면이 대향하도록 적층되어, 접착제(3)에 의해 고착되어 있다. 즉, 하층의 칩(제1 반도체 칩)(1A)은 그 하면이 회로형성면(주면)으로 되어 있고, 상층의 칩(제2 반도체 칩)(1A)은 그 상면이 회로형성면으로 되어 있다. 이들의 칩(1A, 1A)은 서로 동일한 외형치수를 가지며, 각각의 회로형성면에는, 예컨대 64메가비트(Mbit) 또는 256 메가비트의 대용량 DRAM이 형성되어 있다. 또, 이들의 칩(1A, 1A)의 회로형성면의 중앙부에는 본딩패드(BP)가 형성되어 있다. 즉, 이들의 칩(1A, 1A)은 회로형성면의 중앙부에 본딩패드(BP)를 배치하는 센터패드방식(a center pad system)을 채용하고 있다.
상기 2매의 칩(1A, 1A)은 하층의 칩(1A)의 하면에 접착된 엘라스토머·시트(4)를 통해 베이스기판(5)의 상면에 고착되어 있다. 베이스 기판(5)은 몰드수지(2)의 외형치수와 동일하거나, 또는 약간 큰 외형치수를 가지는 폴리이미드 등의 수지테이프로 이루어지고, 그 일면(상면)에는 Cu배선(6)이 형성되어 있다. 베이스기판(5)의 중앙부, 즉 하층의 칩(1A)의 본딩패드(BP)와 대향하는 영역에는 후술하는 와이어(8A)를 통과시키기 위한 개공(7)이 형성되어 있다.
하층의 칩(1A)과 베이스기판(5)과의 사이에 개재하는 상기 엘라스토머·시트(4)는 상기 베이스기판(5)보다도 탄성이 높은 재료, 예컨대 고탄성 폴리이미드수지 또는 다공질 불소수지 등으로 이루어진다. 이 엘라스토머·시트(4)는 무기계 재료인 단결정 실리콘의 칩(1A)과 그보다도 열팽창계수가 큰 유기계 재료인 베이스기판(5)이나 후술하는 모듈기판(21)과의 열팽창계수차에 의해 발생하는 스트레스를 완화, 흡수하기 위한 완충부재이다.
상기 베이스기판(5)의 일면에 형성된 Cu 배선(6)의 일부(제1 배선)와 하층의 칩(1A)의 본딩패드(BP)와는 Au(금)이나 Al(알루미늄)등의 저저항 금속으로 이루어지는 와이어(제1 와이어)(8A)를 거쳐 전기적으로 접속되어 있다. 와이어(8A)는 베이스 기판(5)에 형성된 상기 개공(7)을 통하여 Cu 배선과 본딩패드(BP)를 접속하고 있다.
또, 베이스기판(5)의 일면에 형성된 Cu배선(6)의 다른 일부(제2 배선)와 상층의 칩(1A)의 본딩패드(BP)와는 상기 와이어(8A)보다도 긴 와이어(제2 와이어)(8B)를 거쳐 전기적으로 접속되어 있다. 이들의 와이어(8A, 8B)는 2매의 칩(1A, 1A) 및 엘라스토머·시트(4)와 함께 상기 몰드수지(2)에 의해 밀봉되어 있다.
베이스기판(5)의 하면에는 중앙부의 몰드수지(2)로 덮인 영역의 외측에, CSP의 외부접속단자를 구성하는 다수의 범프전극(9)이 에리어·어레이(area-array) 형상으로 배치되어 있다. 이들의 범프전극(9)은, 예컨대 땜납볼로 이루어지고 베이스기판(5)에 형성된 Cu배선(6)의 하면에 직접 접속되어 있다.
다음으로, 상기한 바와 같이 구성된 CSP의 제조방법을 도 4 ∼ 도 17을 이용하여 공정순으로 설명한다.
도 4는 CSP의 제조에 이용하는 매트릭스기판(10)을 나타내는 평면도이다. 이 매트릭스기판(10)은 길고 가는 슬릿형상의 개공(7)이 소정의 간격을 두고 형성된 두께 50 ∼ 75 ㎛ 정도의 얇은 폴리이미드 수지테이프로 이루어진다. 도면의 파선에 의해 구획된 사각형의 영역의 각각은 CSP 1개분의 점유영역이고, 후(後) 공정에서 매트릭스 기판(1)을 이 파선을 따라 절단하는 것에 의해, 상술한 베이스기판(5)으로 된다. 매트릭스 기판(10)은 장척의 테이프로 이루어져 있고, 도면에는 그 일부(CSP 약 8개분의 영역)가 나타나 있다.
도 5는 도 4의 V-V선을 따른 CSP 약 1개분의 영역을 나타내는 매트릭스 기판(10)의 단면도이다. 도시한 바와 같이, 매트릭스 기판(10)의 일면에는 상술한 Cu배선(6)이 형성되어 있다. 이 Cu배선(6)은, 예컨대 베이스 기판(5)에 첩부된 두께 20㎛ 정도의 전해 Cu박(箔) 또는 압연(壓延) Cu박을 에칭하는 것에 의해 형성되고, 그 본딩에리어 및 범프전극 접속에리어의 표면에는 Au 또는 Au/Ni(니켈)의 도금이 행해져 있다.
도 6은 상기 매트릭스 기판(10)에 탑재되는 칩(1A)의 회로형성면을 나타내는 평면도이다. 도시한 바와 같이, 칩(1A)의 회로형성면의 중앙부에는 상술한 다수의 본딩패드(BP)가 장변방향을 따라 일렬로 배치되어 있다. 이 칩(1A)은 미리 그 뒷면을 연마하여 그 두께를 200㎛ 이하, 바람직하게는 100 ㎛ 이하까지 얇게 하여 둔다.
CSP를 제조하기 위해서는, 우선 도 7 및 도 8에 나타내는 바와 같이 칩(1A)과 거의 동일한 외형치수가 되도록 재단한 두께 100 ㎛ 정도의 엘라스토머·시트(4)를 매트릭스 기판(10)의 일면에 첩부한다. 엘라스토머·시트(4)의 양면에는, 예컨대 아크릴/에폭시 수지계의 접착제(미도시됨)을 도포하여 둔다.
다음으로, 도 9 및 도 10에 나타내는 바와 같이 엘라스토머·시트(4)의 상면에 제1의 칩(1A)의 회로형성면을 첩부한다. 또는, 우선 엘라스토머·시트(4)의 일면에 제1의 칩(1A)의 회로형성면을 첩부하고, 그 후 이 엘라스토머·시트(4)의 다른 면을 매트릭스 기판(1)에 첩부하여도 좋다.
다음에 도 11에 나타내는 바와 같이, 상기 제1의 칩(1A)의 뒷면(상면)에 제2의 칩(1A)의 뒷면을 중합하여, Ag페이스트 등의 접착제(3)에 의해 양자의 뒷면끼리를 고착한 후, 도 12에 나타내는 바와 같이, 와이어본딩장치의 스테이지(20) 상에 매트릭스 기판(10)을 위치결정하고, 제1의 칩(1A)의 본딩패드(BP)와 대응하는 Cu 배선(6)을 와이어(8A)로 전기적으로 접속한다.
다음으로, 도 13에 나타내는 바와 같이, 매트릭스 기판(10)의 상하면을 반전시켜, 제2의 칩(1A)의 본딩패드(BP)와 대응하는 Cu배선(6)을 와이어(8B)로 전기적으로 접속한다. 이때, Cu 배선(6)의 표면에 와이어(8B)의 일단을 접속(퍼스트·본딩)하고 나서 본딩패드(BP)의 표면에 와이어(8B)의 타단을 접속(세컨드·본딩)하는 리버스·본딩방식을 채용하는 것에 의해, 긴 와이어(8B)의 루프높이를 낮게 할 수 있다.
또한, 상기한 공정에서는 매트릭스기판(10)의 일면에 2매의 칩(1A, 1A)을 탑재하고나서 와이어(8A, 8B)의 본딩을 행하였지만, 도 14에 나타내는 바와 같이 매트릭스기판(10)의 일면에 엘라스토머·시트(4)를 끼우고 제1의 칩(1A)을 탑재한 후, 이 칩(1A)의 본딩패드(BP)와 Cu배선(6)을 와이어(8A)로 접속하며, 다음에 도 15에 나타내는 바와 같이, 제1의 칩(1A)의 상면에 제2의 칩(1A)을 적층한 후, 제2의 칩(1A)의 본딩패드(BP)와 Cu 배선(6)을 와이어(8B)로 접속하여도 좋다.
다음으로, 도 16, 도 17에 나타내는 바와 같이, 상기 매트릭스 기판(10)을 도시하지 않은 몰드금형에 장착하고, 2매의 칩(1A, 1A), 와이어(8A, 8B) 및 엘라스토머·시트(4)를 몰드수지(2)로 일괄 밀봉한다. 몰드수지(2)는, 예컨대 실리카가 함유된 에폭시계 수지로 이루어진다.
그 후, 매트릭스 기판(10)의 하면에 노출한 Cu배선(6)에 범프전극(9)을 접속하고, 이어서 매트릭스 기판(10)을 상기 도 4에 나타낸 파선을 따라서 절단하는 것에 의해, 상기 도 1 ∼ 도 3에 나타내는 본 실시형태의 CSP가 완성한다. 범프전극(9)은, 예컨대 Sn(63%)/Pn(37%)공정(共晶)합금(合金)으로 이루어지는 직경 300㎛ ∼ 400㎛ 정도의 땜납볼로 이루어진다. 범프전극(9)의 재료로는 Sn/Pn합금땜납 외에, Sn계 합금땜납, 고융점 땜납, Au도금이 있는 합금 등을 사용할 수도 있다.
이와 같이, 본 실시의 형태에 의하면, DRAM이 형성된 2매의 칩(1A, 1A)을 적층하여 몰드수지(2)로 밀봉한 것에 의해, 실질적으로 2배의 용량의 DRAM패키지를 실현할 수 있다.
또한 이때, 칩(1A)의 뒷면을 연마하여 그 두께를 200㎛ 이하까지 얇게 하는 것에 의해, 범프전극(9)의 저부로부터 몰드수지(2)의 상면까지의 두께가 1.4 ㎛ 이하의 박형 패키지를 실현할 수 있고, 게다가 칩(1A)의 두께를 100㎛ 이하까지 얇게한 경우에는 두께가 1.2 ㎛ 이하의 초박형 패키지를 실현할 수도 있다.
또, 베이스기판(5)의 하면에 범프전극(9)을 에리어·어레이형상으로 배치함으로써, 칩(1A)의 사이즈에 가까운 외형치수를 가지는 CSP를 실현할 수 있다.
또한, 와이어본딩장치나 몰드금형 등, 종래부터 QFP(Quad Flat Package)등의 범용수지패키지의 제조라인에서 사용되고 있는 생산설비를 이용함으로써, 저렴한 비용으로 CSP를 제조할 수 있다.
도 18(a)은 본 실시형태의 CSP를 모듈기판(21)의 양면에 실장한 DIMM(Dual In-line Memory Module)의 평면도, 동 도(b)는 동일하게 측면도이다.
본 실시형태의 CSP는 소형이며 박형이고, 게다가 1개의 CSP에 2배의 용량의 DRAM이 밀봉되어 있으므로, 퍼스콤이나 WS(워크스테이션)등의 메인메모리 등에 이용하여 적절한 대용량 DIMM을 실현할 수 있다.
또한, 본 실시형태의 CSP는 칩(1A)과 베이스기판(5)과의 사이에 엘라스토머·시트(4)를 개재시킴으로써, 칩(1A)과 그것보다도 열팽창계수가 큰 유기계재료인 베이스기판(5)이나 모듈기판(21)과의 열팽창계수차에 의해 발생하는 스트레스를 엘라스토머·시트(4)에 의해 완화, 흡수할 수 있다. 이것에 의해, CSP를 모듈기판(21)에 실장한 후의 범프전극(9)의 접속수명이 향상하고, 신뢰성이 높은 DIMM을 실현할 수 있다.
(실시의 형태 2)
상기 실시의 형태 1에서는 회로형성면의 중앙부에 본딩패드(BP)를 배치하는 센터패드방식의 칩(1A, 1A)을 적층한 CSP에 대하여 설명하였지만, 예컨대 도 19에 나타내는 바와 같은 회로형성면의 장변을 따라서 2열로 본딩패드(BP)가 배치된 칩(1B)을 사용한 CSP를 실현할 수도 있다.
도 20은 상기 칩(1B)을 2단으로 적층한 CSP의 기판실장면(하면)을 나타내는 평면도, 도 21은 이 CSP의 단면도이다. 이들의 칩(1B, 1B)의 회로형성면에는, 예컨대 64메가비트(Mbit) 또는 256메가비트의 대용량 플래시메모리가 형성되어 있다. 이 CSP는 상기 실시의 형태 1에서 설명한 방법에 준하여 제조할 수 있다.
본 실시의 형태에 의하면, 플래시메모리가 형성된 2매의 칩(1B, 1B)을 적층하여 몰드수지(2)로 밀봉함으로써, 실질적으로 2배의 용량의 플래시메모리 패키지를 실현할 수 있다.
(실시의 형태 3)
상기 실시의 형태 1, 2에서는 동일 종류의 메모리칩(1A 또는 1B)을 2단으로 적층한 CSP에 대하여 설명하였지만, 예컨대 도 22에 나타내는 바와 같은 회로형성면의 4변을 따라서 본딩패드(BP)가 배치된 칩(1C)과, 상기 실시의 형태 1의 칩(1A)(또는 상기 실시의 형태 2의 칩(1B))을 2단으로 적층한 CSP를 실현할 수도 있다. 도 22에 나타내는 칩(1C)을 하층에 배치하는 경우는, 도 22에 나타내는 바와 같은 칩(1C)의 본딩패드(BP)와 대향하는 영역에 4개의 개공(7)을 형성한 베이스기판(5)을 사용하여, 이들의 개공(7)을 통하여 베이스기판(5)의 Cu배선(6)과 본딩패드(BP)를 와이어(8A)로 결속하면 된다.
도 24는, 상기 칩(1C)과 상기 실시의 형태 1의 칩(1A)을 2단으로 적층한 CSP의 기판실장면(하면)을 나타내는 평면도, 도 25는 이 CSP의 단면도이다.
하층의 칩(1C)에는, 예컨대 CPU나 ASIC등의 로직LSI가 형성되고, 상층의 칩(1A)에는 DRAM이 형성되어 있다. 로직LSI와 같은 다(多)핀의 칩(1C)을 탑재한 CSP는 메모리칩만을 탑재한 CSP에 비하여 외부접속단자(범프전극(9))의 수가 많게 된다. 이와 같은 경우는, 일면에 Cu배선(6)을 형성한 상기 베이스기판(5)에 대신하여, 예컨대 도 25에 나타내는 바와 같은, 양면에 Cu배선(6)을 형성한 글라스포(布) 함침(含浸)에폭시 수지(글라에포; glass-epoxy)기판을 사용하여 베이스기판(22)을 구성하여도 좋다.
본 실시형태에 의하면, 로직LSI가 형성된 칩(1C)과 DRAM이 형성된 칩(1A)을 2단으로 적층하는 것에 의해, 고기능인 시스템LSI를 한개의 패키지로 실현할 수 있다. 그 때, 베이스기판(22)의 Cu배선(5)의 레이아웃을 최적화하는 것에 의해, 고속, 고성능인 시스템 LSI를 실현할 수도 있다.
이것에 의해, 휴대전화를 시작으로 하는 각종 정보통신단말기기에 실장하는데 적합한 CSP를 저렴하게 제공할 수 있으므로, 이들 정보통신단말기기의 소형화, 경량화를 추진할 수 있다.
또한, 본 실시형태에서는 칩(1C)의 상부에 그것보다도 외형치수가 큰 칩(1A)을 적층하였지만(도 24, 도 25 참조), 도 26에 나타내는 바와 같이, 칩(1C)의 상부에 그것보다도 외형치수가 작은 칩(1D)을 적층할 수도 있다.
이와 같이, 본 발명에 의하면 동일 종류의 칩을 2단으로 적층할 수 있는 것은 물론, 본딩패드(BP)의 레이아웃이나 외형치수가 다른 이종칩을 자재로 조합하여 2단으로 적층하는 것이 가능하다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시의 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시의 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경가능한 것은 말할 것도 없다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
본 발명에 의하면, 2개의 반도체 칩을 적층하여 수지밀봉하는 반도체 장치에 있어서, 반도체 칩과 기판과의 열팽창계수차에 의한 땜납 접속수명의 저하를 억제할 수 있다.
본 발명에 의하면, 2개의 반도체 칩을 적층하여 수지밀봉하는 반도체 장치에 있어서 동일 종류의 칩뿐만이 아니라, 본딩패드의 레이아웃이나 외형치수가 다른 이종칩을 자재로 조합하여 2단으로 적층하는 것이 가능하게 된다.
본 발명에 의하면, 2개의 반도체 칩을 적층하여 수지밀봉하는 반도체 장치의 제조코스트를 저감할 수 있다.
본 발명에 의하면, 2개의 반도체 칩을 적층하여 수지밀봉하는 반도체 장치의 소형화, 박형화를 추진할 수 있다.
본 발명에 의하면, 휴대전화를 시작으로 하는 각종 정보통신단말기기에 실장하는데 적합한 반도체 장치를 실현할 수 있다.

Claims (19)

  1. 각각의 뒷면이 대향하도록 적층된 제1 및 제2 반도체 칩과, 일면에 상기 제1 반도체 칩의 주면(主面)이 고착되고, 상기 제1 반도체 칩의 상기 주면에 형성된 본딩패드와 대향하는 영역에 개공이 형성된 베이스기판과, 상기 제1 반도체 칩의 상기 본딩패드 및 상기 베이스기판의 제1 배선을 전기적으로 접속하는 제1 와이어와, 상기 제2 반도체 칩의 주면에 형성된 본딩패드 및 상기 베이스기판의 제2 배선을 전기적으로 접속하는 제2 와이어와, 상기 베이스기판의 다른 면에 접속되고 상기 제1 또는 제2 배선에 전기적으로 접속된 범프전극과, 상기 제1 및 제2 반도체 칩을 밀봉하는 수지를 구비한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 반도체 칩과 상기 베이스기판과의 사이에는, 상기 베이스기판보다도 탄성(彈性)이 높은 재료로 이루어지는 시트가 개재하고 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 시트를 구성하는 재료는 엘라스토머 또는 다공질(多孔質)수지인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 반도체 칩은, 서로 동일 기능의 회로가 형성된 동일 치수의 반도체 칩인 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 및 제2 반도체 칩에는, DRAM이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    상기 제1 및 제2 반도체 칩에는 플래시메모리가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 및 제2 반도체 칩은, 서로 다른 기능의 회로가 형성된 다른 치수의 반도체 칩인 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 및 제2 반도체 칩의 한쪽에는 메모리 LSI가 형성되고, 다른 쪽에는 로직 LSI가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 및 제2 반도체 칩은, 각각의 두께가 200㎛ 이하인 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 및 제2 반도체 칩은, 각각의 두께가 100㎛ 이하인 것을 특징으로 하는 반도체 장치.
  11. 제1 및 제2 반도체 칩으로서, 각각의 반도체 칩은 주면에 반도체 소자와 복수의 본딩패드를 가지고 있으며, 상기 각각의 반도체 칩은 상기 주면에 대향하는 뒷면을 가지고, 또한 그들의 뒷면이 대향하도록 적층되어 있으며,
    개구를 가지는 베이스기판으로서, 상기 베이스기판의 일주면(一主面)에는 상기 개구를 향하여 일단이 연장하는 제1 배선과, 상기 제1 배선과는 다른 제2 배선이 형성되어 있고, 상기 제1 반도체 칩의 주면은 상기 본딩패드가 상기 베이스기판의 개구로부터 노출하도록 상기 베이스기판의 상기 주면에 고착되어 있으며,
    상기 제1 반도체 칩의 주면에 형성된 본딩패드와 상기 제1 배선을 전기적으로 접속하는 제1 와이어와, 상기 제2 반도체 칩의 주면에 형성된 본딩패드와 상기 제2 배선을 전기적으로 접속하는 제2 와이어와,
    상기 제1 및 제2 배선에 전기적으로 접속된 범프전극과,
    상기 제1 및 제2 반도체 칩과, 상기 제1 반도체 칩의 본딩패드가 형성된 주면과, 상기 제1 및 제2 와이어를 밀봉하고 있는 수지,
    를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 반도체 칩의 주면과 상기 베이스기판과의 사이에는 상기 베이스기판보다도 높은 탄성을 가지는 시트재(材)가 개재하고 있는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 시트재는 다공질 수지인 것을 특징으로 하는 반도체 장치.
  14. 제12항에 있어서,
    상기 시트는 엘라스토머 재(elastic material)인 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서,
    상기 제1 및 제2 반도체 칩은 서로 동일 기능의 회로가 형성되어 있고, 동일 본딩패드 배치인 것을 특징으로 하는 반도체 장치.
  16. 제11항에 있어서,
    상기 제1 및 제2 반도체 칩은 서로 다른 기능의 회로가 형성되어 있고, 또한 다른 크기인 것을 특징으로 하는 반도체 장치.
  17. (a)제1 및 제2 반도체 칩과, 일부에 개공이 형성된 베이스기판을 준비하는 공정과,
    (b)상기 제1 반도체칩의 주면에 형성된 본딩패드와 상기 베이스기판의 상기 개공이 대향하도록, 상기 제1 반도체 칩의 주면을 상기 베이스기판의 일면에 고착시키는 공정과,
    (c)상기 제1 반도체 칩의 뒷면에 상기 제2 반도체 칩의 뒷면을 고착시키는 공정과,
    (d)상기 제1 반도체 칩의 주면에 형성된 상기 본딩패드와 상기 베이스기판에 형성된 제1 배선을, 제1 와이어를 거쳐 전기적으로 접속하는 공정과,
    (e)상기 제2 반도체 칩의 주면에 형성된 본딩패드와 상기 베이스기판에 형성된 제2 배선을, 제2 와이어를 거쳐 전기적으로 접속하는 공정과,
    (f)상기 제1 및 제2 반도체 칩을 수지밀봉하는 공정과,
    (g)상기 베이스기판의 다른 면에 범프전극을 접속하는 공정과,
    를 가지는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제 17항에 있어서,
    상기 (b)공정에서 상기 제1 반도체 칩의 주면을 상기 베이스기판의 일면에 고착시킬 때, 상기 제1 반도체 칩의 주면과 상기 베이스기판과의 사이에 상기 베이스기판보다도 탄성이 높은 재료로 이루어지는 시트를 개재시키는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제17항에 있어서,
    상기 베이스기판을 복수매의 반도체 칩이 탑재가능한 대면적의 모듈기판으로 구성하고, 상기 제1 및 제2 반도체 칩을 수지밀봉한 후, 상기 모듈기판을 패키지단위로 절단함으로써, 상기 베이스기판을 얻는 것을 특징으로 하는 반도체 장치의 제조방법.
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