JP2011249582A - 半導体装置 - Google Patents
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Abstract
【課題】複数の半導体チップが基板上に積層された半導体装置において、積層される半導体チップごとの配線長の差を低減して、信号の遅延時間のバラツキを抑制する。
【解決手段】基板10と、一方の面10bの両端部11,12に形成された第1および第2の外部電極13a,13cと、第1の外部電極13aに電気的に接続される電極パッド列21が一方の面20aの一方の端部に形成された第1の半導体チップ20と、第2の外部電極13cに電気的に接続される電極パッド列31が一方の面30aの一方の端部に形成された第2の半導体チップ30と、を有し、第1の半導体チップ20は、一方の端部が基板10の第1の外部電極13aが形成された端部11側に位置するように、基板10上に搭載され、第2の半導体チップ30は、一方の端部が基板10の第2の外部電極13cが形成された端部12側に位置するように、第1の半導体チップ20上に搭載されている。
【選択図】図2
【解決手段】基板10と、一方の面10bの両端部11,12に形成された第1および第2の外部電極13a,13cと、第1の外部電極13aに電気的に接続される電極パッド列21が一方の面20aの一方の端部に形成された第1の半導体チップ20と、第2の外部電極13cに電気的に接続される電極パッド列31が一方の面30aの一方の端部に形成された第2の半導体チップ30と、を有し、第1の半導体チップ20は、一方の端部が基板10の第1の外部電極13aが形成された端部11側に位置するように、基板10上に搭載され、第2の半導体チップ30は、一方の端部が基板10の第2の外部電極13cが形成された端部12側に位置するように、第1の半導体チップ20上に搭載されている。
【選択図】図2
Description
本発明は、半導体装置に関する。
近年、携帯機器などの小型電子機器では、機器の小型化および高機能化に対応するために、回路基板上へ搭載される半導体パッケージ(半導体装置)の高密度化の要求が高まっている。この要求を満たすために、複数の半導体チップが積層された半導体パッケージが考案されている。その一例として、パッケージ基板(配線基板)上に2枚の半導体チップが積層された、DDP(Dual Die Package)型の半導体パッケージが知られている。
多くのDDP型の半導体パッケージでは、搭載される半導体チップとして、一方の面に電極パッド列が形成された半導体チップが用いられている(例えば、特許文献1,2参照)。複数の電極パッドからなる電極パッド列は、矩形状の半導体チップの対向する一対の長辺と平行な中心線に沿って配置されており、パッケージ基板の半導体チップが搭載される面と反対側の面に形成された複数の外部電極と、ワイヤ等によってそれぞれ接続されている。
上述の半導体チップにおける電極パッド列は、2種類の系統に分類されている。1つは、コマンドおよびアドレス(CA)系の電極パッドの列であり、もう1つは、データ(DQ)系信号およびDQ系電源/GND、すなわちInput/Output(I/O)系
の電極パッド列である。これらの電極パッド列は、I/O系の電極パッド列が、半導体チ
ップ上の一方の端部側に位置し、CA系の電極パッド列が他方の端部側に位置するように、互いに直列に配置されている。
の電極パッド列である。これらの電極パッド列は、I/O系の電極パッド列が、半導体チ
ップ上の一方の端部側に位置し、CA系の電極パッド列が他方の端部側に位置するように、互いに直列に配置されている。
一方、パッケージ基板に設けられた外部電極のうち、このI/O系の電極パッド列に接
続される外部電極は、矩形状のパッケージ基板の対向する一対の側辺近傍に配置されており、すなわち2つの領域に分割して配置されている。なお、このような配置は、メモリチップ内の対称性をよくし、デバイスの高速化を図るため、さらには半導体パッケージを実装基板に搭載する際の配線を容易にするためになされており、規格等で定められている。
続される外部電極は、矩形状のパッケージ基板の対向する一対の側辺近傍に配置されており、すなわち2つの領域に分割して配置されている。なお、このような配置は、メモリチップ内の対称性をよくし、デバイスの高速化を図るため、さらには半導体パッケージを実装基板に搭載する際の配線を容易にするためになされており、規格等で定められている。
ところで、DDP型の半導体パッケージにおいて高速動作を実現するには、半導体チップと外部電極との間の配線長が半導体チップごとに大きく異なることを抑制する必要がある。この配線長の差によって、配線長の長い外部電極の端子容量が大きくなるとともに、信号の遅延時間(タイミング)のバラツキが大きくなることが、信号の高速化の妨げになるためである。したがって、上述のような半導体チップとパッケージ基板とを用いる場合、それぞれの電極パッドと外部電極の構成まで考慮して、半導体パッケージを構成することが必要となる。しかしながら、これまで、この点に着目して構成されたDDP型の半導体パッケージは開示されていない。特許文献1では、半導体チップ間の遅延時間のバラツキ自体考慮されておらず、特許文献2では、封止樹脂の比誘電率を調整することで遅延時間のバラツキの調整が行われているが、これは電極パッドや外部電極の構成を考慮したものではない。
以上のことから、複数の半導体チップが基板上に積層された半導体装置において、積層される半導体チップごとの配線長の差を低減して、信号の遅延時間のバラツキを抑制することが求められている。
上述した目的を達成するために、本発明の半導体装置は、基板と、基板の一方の面の両端部にそれぞれ複数形成された第1および第2の外部電極と、基板の他方の面上に搭載された第1の半導体チップであって、第1の半導体チップの一方の面の一方の端部にのみ形成された、第1の外部電極に電気的に接続される電極パッド列を備え、第1の半導体チップの一方の端部が、基板の第1の外部電極が形成された端部側に位置するように配置された第1の半導体チップと、第1の半導体チップ上に搭載された第2の半導体チップであって、第2の半導体チップの一方の面の一方の端部に形成された、第2の外部電極に電気的に接続される電極パッド列を備え、第2の半導体チップの一方の端部が、基板の第2の外部電極が形成された端部側に位置するように配置された第2の半導体チップと、を有している。
このような半導体装置では、基板上に積層される2つの半導体チップは、各半導体チップの電極パッド列と、これに電気的に接続される外部電極とが基板の同じ端部にそれぞれ配置されるように構成されている。すなわち、第1の外部電極と、この第1の外部電極に電気的に接続される第1の半導体チップの電極パッド列とが、基板の一方の端部に配置され、第2の外部電極と、この第2の外部電極に電気的に接続される第2の半導体チップの電極パッド列とが、基板の他方の端部に配置されている。このため、半導体チップごとの電極パッド列から外部電極までの配線長が均等化されることで、半導体チップ間で、配線長の差を低減することができ、信号の遅延時間のバラツキを抑制することができる。
以上説明したように、本発明によれば、複数の半導体チップが基板上に積層された半導体装置において、積層される半導体チップごとの配線長の差を低減して、信号の遅延時間のバラツキを抑制することができる。
以下、図面を参照しながら、本発明の実施の形態について説明する。
(第1の実施形態)
まず、図1から図4を参照して、本発明の第1の実施形態における半導体装置の構成について説明する。
まず、図1から図4を参照して、本発明の第1の実施形態における半導体装置の構成について説明する。
図1は、本実施形態の、2つの半導体チップが積層されたDDP(Dual Die Package)型の半導体パッケージである半導体装置を概略的に示す断面図であり、基板に垂直な方向の断面を示している。図2および図3は、図1に示す半導体装置を概略的に示す平面図であり、図2は、複数のランド(外部電極)が形成された電極形成面側、図3は、半導体チップが積層されたチップ搭載面側を示している。なお、図2および図3では、半導体装置の内部構成を説明するため、図1に示した、半導体装置の表面を覆う封止体は図示していない。また、図4は、図2に対応する本実施形態の半導体装置の概略平面図であり、チップ搭載面側を示している。
本実施形態の半導体装置1は、例えば0.2mm厚のガラスエポキシ基材(絶縁基板)からなる配線基板10を有しており、配線基板10は、図2および図3に示すように、ほぼ矩形状に形成されている。
配線基板10は、図1に示すように、2つの半導体チップ20,30が積層されるチップ搭載面10aと、チップ搭載面10aに対向する電極形成面10bとを有している。配線基板10のチップ搭載面10aおよび電極形成面10bには共に、Cu等の導電材料からなる所定の配線18が形成されており、それらは部分的に、絶縁膜、例えばソルダーレジスト14で覆われている。チップ搭載面10aおよび電極形成面10bにおいて、このソルダーレジスト14から露出された領域には、それぞれボンドフィンガー15が形成されている。さらに、電極形成面10bには、それぞれ半田ボール17が搭載された複数のランド(外部電極)13が形成されている。ランド13は、電極形成面10bのボンドフィンガー15とは、配線18を介して電気的に接続され、チップ搭載面10aのボンドフィンガー15とは、配線18と配線基板10に形成された貫通ビア19とを介して、電気的に接続されている。
配線基板10の中央付近には、配線基板10を貫通する開口部16が形成されている。開口部16は、図2に示すように、矩形状の配線基板10の対向する一対の長辺(側辺)と平行な中心線に沿って、チップ搭載面10aに搭載される後述の第1の半導体チップ20の電極パッド列21,22に対応する位置に形成されている。
図2に示すように、配線基板10の電極形成面10bに形成されたランド13a−13cは、それぞれ所定の間隔で格子状に配置されている。ランド13は、電極形成面10bおよびチップ搭載面10aのボンドフィンガー15a−15dを介して、後述する半導体チップ20,30に形成された電極パッド21,22,31,32に電気的に接続されている。したがって、ランド13は、半導体チップ20,30の電極パッド21,22,31,32の入出力系統に応じて、2種類の系統に分類されている。1つは、データ(DQ)系信号およびDQ系電源/GND、すなわちInput/Output(I/O)系の電極パッド(I/O系パッド)21,31に接続されるI/O用ランド13a,13cである。もう1つは、コマンド・アドレス(CA)系の電極パッド(CA系パッド)22,32に接続されるCA用ランド13bである。
I/O用ランド13a,13cは、図2に示すように、電極形成面10bの両端部に分かれて配置されており、各端部に配置されたI/O用ランド13a,13cは、配線基板10に搭載される2つの半導体チップ20,30用にそれぞれ割り当てられている。すなわち、図2で見て下側の端部(第1の端部)11には、積層される半導体チップのうち、配線基板10側に配置される第1の半導体チップ20用のI/O用ランド(第1の外部電極)13aが配置されている。また、図2で見て上側の端部(第2の端部)12には、第1の半導体チップ20上に搭載される第2の半導体チップ30用のI/O用ランド(第2の外部電極)13cが配置されている。これらのI/O用ランド13a,13cの間に、CA用ランド13bが配置されている。
配線基板10のチップ搭載面10a上には、図1に示すように、DAF(Die Attached Film)、あるいはエラストマ等の接着部材41を介して、第1の半導体チップ20が搭載されている。第1の半導体チップ20は、図2に示すように、ほぼ矩形の板状に形成されており、一方の面に、例えばメモリ回路と、複数の電極パッドとが形成されたパッド形成面20aが形成されている。複数の電極パッドは、矩形状の第1の半導体チップ20の対向する一対の長辺と平行な中心線に沿って配置され、それにより、電極パッド列21,22を構成している。この電極パッド列21,22は、上述したように、I/O系の電極パッド(I/O系パッド)からなるI/O系パッド列(第1の電極パッド列)21と、CA系の電極パッド(CA系パッド)からなるCA系パッド列(第2の電極パッド列)22とを有している。これらのパッド列21,22は、一直線になるように直列に配置されており、すなわち、I/O系パッド列21が第1の半導体チップ20の一方の端部側に位置し、CA系パッド列22が他方の端部側に位置するように配置されている。なお、第1の半導体チップ20の、電極パッド21,22を除くパッド形成面20aには、回路形成面を保護するための図示しないパッシベーション膜が形成されている。
第1の半導体チップ20は、パッド形成面20aが配線基板10に対向して、上述の電極パッド列21,22が配線基板10の開口部16から露出するように、配線基板10上に配置されている。このとき、第1の半導体チップ20は、第1の半導体チップ20の一方の端部が配線基板10の第1の端部11側に位置するように配置されている。すなわち、第1の半導体チップ20は、第1の半導体チップ20の一方の端部に配置されたI/O系パッド列21が、配線基板10の第1の端部11に配置された第1の半導体チップ20用のI/O用ランド13aと隣接するように配置されている。このI/O系パッド列とI/O用ランドとの配置関係が、本発明の大きな特徴の一つである。
第1の半導体チップ20の電極パッド列21,22は、それぞれに対応する電極形成面10bのボンドフィンガー15a,15bと、配線基板10の開口部16を通じて、例えばAuやCu等からなる導電性のワイヤ42により結線されることで、電気的に接続されている。なお、電極形成面10bのボンドフィンガー15a,15bは、開口部16に沿って、開口部16を挟んだ両側に配置されている。I/O用ランド13aと同様に、第1の半導体チップ20のI/O系パッド21に接続されるI/O用のボンドフィンガー15aは、配線基板10の第1の端部11(図2で見て下側)に配置されている。
なお、配線基板10に開口部16を設け、開口部16から複数の電極パッド21,22が露出するように第1の半導体チップ20を配線基板10に搭載することは、半導体装置1全体の薄型化が可能となる点でも有利である。
第1の半導体チップ20上には、図1に示すように、DAF等の接着部材41を介して、第1の半導体チップ20と同じ構成の第2の半導体チップ30が積層されている。
第1および第2の半導体チップ20,30は、それぞれ電極パッドが形成されていない面同士を対向させて、配線基板10のチップ搭載面10aに積層されている。言い換えれば、第2の半導体チップ30は、図3に示すように、パッド形成面30aを外側に向けるように第1の半導体チップ20上に搭載されている。このとき、第2の半導体チップ30は、第2の半導体チップ30の一方の端部が配線基板10の第2の端部12側(図3で見て上側)に位置するように配置されている。すなわち、第2の半導体チップ30は、第2の半導体チップ30の一方の端部に配置されたI/O系パッド列31が、配線基板10の板面と直交する方向で、配線基板10(電極形成面10b)の第2の端部13に配置された第2の半導体チップ30用のI/O用ランド13cと隣接するように配置されている。第2の半導体チップ30における、このI/O系パッド列とI/O用ランドとの配置関係は、第1の半導体チップ20の場合と同様である。
第2の半導体チップ30の電極パッド31,32は、配線基板10のチップ搭載面10aのボンドフィンガー15c,15dと、例えばAuやCu等からなる導電性のワイヤ42により結線されることで、電気的に接続されている。なお、チップ搭載面10aのボンドフィンガー15c,15dは、細長の開口部16が延びる方向に平行な配線基板10の2つの長辺に沿って、この長辺付近にそれぞれ配置されている。電極形成面10bのI/O系用ランド13c(図2参照)と同様に、第2の半導体チップ30のI/O系パッド31に接続されるI/O用のボンドフィンガー15cは、配線基板10の第2の端部12(図3で見て上側)に配置されている。
図4には、図3に示すチップ搭載面10aのボンドフィンガー15c,15dと、電極形成面10bのランド13a,13cとの接続関係が、点線の矢印によって模式的に示されている。
図4に示すように、チップ搭載面10aの第2の端部12に配置されたI/O用のボンドフィンガー15cは、上述した所定の配線および貫通ビアを介して、電極形成面10bの第2の端部12に配置されたI/O用ランド13cに電気的に接続されている。一方、
チップ搭載面10aのCA用のボンドフィンガー15dは、同様に、上述した所定の配線および貫通ビアを介して、電極形成面10bの中央付近に配置されたCA用ランド13bに電気的に接続されている。このCA用ランド13bには、電極形成面10bのCA用のボンドフィンガー15bも接続されており、したがって、第1および第2の半導体チップ20,30のCA用のボンドフィンガー15b,15dは、それぞれ共通のCA用ランド13bに電気的に接続されている。なお、チップ搭載面10aのボンドフィンガー15c,15dは、チップ搭載面10aの所定の配線パターンで引き回され、貫通ビアにより電極形成面10bのランド13a,13bに電気的に接続されている。そのため、チップ搭載面10aのボンドフィンガー15c,15dは、電極形成面10bの配線パターンに関係なく容易に引き回しが可能となる。
チップ搭載面10aのCA用のボンドフィンガー15dは、同様に、上述した所定の配線および貫通ビアを介して、電極形成面10bの中央付近に配置されたCA用ランド13bに電気的に接続されている。このCA用ランド13bには、電極形成面10bのCA用のボンドフィンガー15bも接続されており、したがって、第1および第2の半導体チップ20,30のCA用のボンドフィンガー15b,15dは、それぞれ共通のCA用ランド13bに電気的に接続されている。なお、チップ搭載面10aのボンドフィンガー15c,15dは、チップ搭載面10aの所定の配線パターンで引き回され、貫通ビアにより電極形成面10bのランド13a,13bに電気的に接続されている。そのため、チップ搭載面10aのボンドフィンガー15c,15dは、電極形成面10bの配線パターンに関係なく容易に引き回しが可能となる。
なお、図1に示すように、配線基板10のチップ搭載面10aおよび開口部16付近には、例えばエポキシ樹脂等の熱硬化性樹脂からなる封止体43が形成されている。2つの半導体チップ20,30や、半導体チップ20,30とボンドフィンガー15とを接続するワイヤ42は、この封止体43によって覆われ、外界から保護されている。
以上のように、本実施形態の半導体装置1では、各半導体チップ20,30のInput/Output(I/O)系に属する電極パッド21,31と、ランド13a,13cとが、配線基板10の同じ端部11,12にそれぞれ配置されている。すなわち、配線基板10の第1の端部11には、第1の半導体チップ20用のI/O用ランド13aが配置されているとともに、第1の半導体チップ20のI/O系パッド列21が配置されている。一方、配線基板10の第2の端部12には、第2の半導体チップ30用のI/O用ランド13cが配置されているとともに、第2の半導体チップ30のI/O系パッド列31が配置されている。このため、第1および第2の半導体チップ20,30の間で、I/O系パッド列21,31からI/O用ランド13a,13cまでの配線長を均等化することができ、すなわち、配線長の差を低減することができる。これにより、第1および第2の半導体チップ20,30の間でI/O系の端子容量差を低減することができ、遅延時間(タイミング)のバラツキを低減することができる。その結果、より高速動作が可能なDDP型の半導体装置を実現することが可能となる。
次に、図5を参照して、本実施形態の半導体装置の製造方法について説明する。
図5は、本実施形態の半導体装置の製造方法の各工程を概略的に示す断面図である。
まず、配線母基板を準備する。本実施形態で用いられる配線母基板は、MAP(Mold Array Process)方式で処理されるものであり、この配線母基板には、複数の製品形成部がマトリクス状に配置されている。製品形成部は、切断分離された後で前述の配線基板となる領域であり、各製品形成部間にはダイシングラインが設けられている。また、それぞれの製品形成部には開口部も設けられている。マトリックス状に配置された製品形成部の周囲には枠部が設けられており、枠部には、配線母基板の搬送・位置決めを行うための位置決め孔が所定の間隔で設けられている。
次に、図5(a)に示すように、配線母基板50の各製品形成部51に、第1の半導体チップ20を、DAF、例えば絶縁基材の両面に接着層を有するテープ部材、あるいはエラストマ等の接着部材41を介して接着固定する。このとき、第1の半導体チップ20は、第1の半導体チップ20のパッド形成面が製品形成部(配線基板)51に対向するように、すなわちパッド形成面に形成された複数の電極パッド(図5には図示せず)が製品形成部51の開口部16から露出するように配置される。そして、各製品形成部51の開口部16から露出する第1の半導体チップ20の電極パッドと、製品形成部51の開口部16に沿って形成されたボンドフィンガーとを、例えばAu等からなる導電性のワイヤ42によって結線する。この場合、まず、ワイヤ42の一方の端部が、図示しないワイヤボンディング装置によって溶融され、その先端にボールが形成される。このボールが形成された端部を第1の半導体チップ20の電極パッド上に超音波熱圧着することで、ワイヤ42と電極パッドとが接続される。その後、ワイヤ42の他方の端部を、所定のループ形状を描きながら、対応するボンドフィンガー15上に超音波熱圧着することで、電極パッドとボンドフィンガー15とが電気的に接続される。このように、本実施形態では、第1の半導体チップ20のワイヤボンディングは、第1の半導体チップ20のパッド形成面と反対側の面に第2の半導体チップを搭載する前に行われる。これにより、第1の半導体チップ20のパッド形成面と反対側の面によって、配線母基板50を安定した状態で保持させることができ、良好なワイヤボンディングを行うことができる。
次に、図5(b)に示すように、第1の半導体チップ20のパッド形成面と反対側の面に、DAF等の接着部材41を介して第2の半導体チップ30を搭載し、第1の半導体チップ20と第2の半導体チップ30とを積層させる。そして、第1の半導体チップ20と同様の方法で、第2の半導体チップ30の電極パッド(図5には図示せず)と、製品形成部51の境界付近に形成されたボンドフィンガー15とを、例えばAu等からなる導電性のワイヤ42によって結線する。なお、ワイヤ42による電極パッドとボンドフィンガー15との接続は、ワイヤループを低くするために、逆ボンディングによって行うこともできる。
次に、図5(c)に示すように、配線母基板50のチップ搭載面50aを一括して覆うとともに、各製品形成部51の開口部16を覆う、絶縁性の樹脂からなる封止体43を形成する。
この場合、まず、配線母基板50を、例えば図示しないトランスファモールド装置の上型と下型とからなる成型金型で型閉めする。そして、図示しないゲートから上型と下型によって形成されたキャビティ内に、熱硬化性のエポキシ樹脂を圧入し、キャビティ内を樹脂で充填した後で熱硬化させることで封止体43が形成される。なお、細長の開口部16が延びる方向に沿って封止樹脂を注入することで、開口部16への封止樹脂の充填性を向上させることができる。
次に、図5(d)に示すように、配線母基板50の電極形成面50bに格子状に配置された複数のランド13上に、半田等からなる導電性の半田ボール17を搭載する。このボールマウント工程では、配線母基板50上のランド13の配置に合わせて複数の吸着孔が形成されたボールマウントツール61を使用する。半田ボール17を吸着孔に保持し、保持された半田ボール17にフラックスを転写形成した後で、配線母基板50のランド13に一括搭載する。半田ボール17を搭載した後、所定の温度でリフローすることで、半田ボール17を配線母基板50に固着させる。こうして、すべてのランド13への半田ボール17の搭載が完了した配線母基板50は、基板ダイシング工程へと送られる。
次に、図5(e)に示すように、配線母基板50を、ダイシングライン52に沿って切断し、製品形成部51ごとに分離する。この基板ダイシング工程では、まず、配線母基板50の封止体43をダイシングテープ62に接着することで、ダイシングテープ62によって配線母基板50を支持する。そして、ダイシングブレード63によって、配線母基板50をダイシングライン52に沿って縦横に切断して、配線母基板50を個片化する。個片化完了後、ダイシングテープ62からピックアップすることで、図1に示すようなDDP型の半導体装置が得ることができる。
(第2の実施形態)
図6および図7は、本発明の第2の実施形態における半導体装置を概略的に示す平面図である。図6および図7はそれぞれ、第1の実施形態における図2および図3に対応する図である。
図6および図7は、本発明の第2の実施形態における半導体装置を概略的に示す平面図である。図6および図7はそれぞれ、第1の実施形態における図2および図3に対応する図である。
本実施形態の半導体装置101は、第1の実施形態における半導体装置1に対して、各半導体チップ20,30のI/O系パッドの平面構成を変更した変形例である。なお、以下では、第1の実施形態と同じ構成部材については各図面に同じ符号を付し、説明は省略する。
本実施形態では、図6および図7に示すように、各半導体チップ20,30においてI/O系パッド列121,131が2列形成されている。それに伴い、これらのI/O系パッド列121,131と、配線基板10のボンドフィンガー15a,15cとを接続するワイヤ142の構成も変更されている。これら以外の構成については、第1の実施形態と同様であり、本実施形態によって得られる効果についても、第1の実施形態と同様である。これに加えて、本実施形態では、より多くの外部電極を配置することができ、あるいは装置を小型化することができる。さらに、本実施形態では、I/O系パッド列121,1
31を2列にすることで、第1の実施形態と比べて、I/O系パッド121,131とボンディングフィンガー15a,15cとのワイヤの引き回しが容易になるとともに、各ワイヤ長を短縮することができる。それにより、ワイヤ流れの発生を低減できる点も利点となる。
31を2列にすることで、第1の実施形態と比べて、I/O系パッド121,131とボンディングフィンガー15a,15cとのワイヤの引き回しが容易になるとともに、各ワイヤ長を短縮することができる。それにより、ワイヤ流れの発生を低減できる点も利点となる。
(第3の実施形態)
次に、図8から図10を参照しながら、本発明の第3の実施形態における半導体装置を説明する。
次に、図8から図10を参照しながら、本発明の第3の実施形態における半導体装置を説明する。
本実施形態は、第1の実施形態に対して、第1の半導体チップの設置方向を変更した変形例である。この変更に伴い、本実施形態では、後述するように、上述の実施形態の配線基板に形成されていた開口部を形成する必要がなくなる。このため、本実施形態の半導体装置は、半導体チップを覆う封止体の充填性が向上し、開口部付近の封止体に発生しうるボイドの発生を抑制できるため、上述の実施形態と比べて有利となる。
図8は、本実施形態の半導体装置を概略的に示す断面図であり、第1の実施形態における図1に対応する図である。図9(a)は、図8に示す半導体装置を概略的に示す平面図であり、第1の実施形態における図3に対応する図である。図9(b)は、第1の半導体チップの構成を示すために、図9(a)の平面図から第2の半導体チップに関連する構成を省略して示す図である。図10は、ボンドフィンガーとランドとの接続関係を模式的に示す図であり、第1の実施形態における図4に対応する本実施形態の半導体装置の概略平面図である。
本実施形態では、図8に示すように、第1の半導体チップ20の電極パッド列が形成されていない面、すなわちパッド形成面20aと反対側の面が配線基板210のチップ搭載面210aと対向するように、第1の半導体チップ20が配線基板210上に搭載されている。これに対して、第2の半導体チップ30は、第1の実施形態と同様に、パッド形成面30aと反対側の面を第1の半導体チップ20に対向させて、第1の半導体チップ20上に搭載されている。
第1の半導体チップ20の設置方向の変更に伴い、第1の半導体チップ20の電極パッド列21,22に接続されるボンドフィンガー15a,15bは、図9に示すように、第2の半導体チップ30用のボンドフィンガー15c,15dと並置するように、チップ搭載面210aに形成されている。したがって、本実施形態では、いずれのボンドフィンガー15a−15dも、図10に示すように、チップ搭載面210aの所定の配線パターンで引き回され、貫通ビアにより電極形成面210bのランド13a−13cに電気的に接続されている。さらに、本実施形態では、第1の半導体チップ20の電極パッド列21,22とチップ搭載面210aのボンドフィンガー15a,15bとを接続するワイヤ142が、図8に示すように、第1の半導体チップ20と第2の半導体チップ30との間の封止体に埋め込まれるように配置されている。
このように、本実施形態の半導体装置201は、第1の半導体チップ20の設置方向が異なっている点で、第1の実施形態と異なっているが、各半導体チップ20,30における、I/O系パッド列21,31とI/O用ランド15a,15cとの配置関係は、第1の実施形態と同様である。これにより、本実施形態においても、第1の実施形態と同様の効果を得ることが可能となる。また、上述のように、第1の半導体チップ20に接続するワイヤ242を、第2の半導体チップ30との間に埋め込むように構成することで、封止体の形成時(モールド時)のワイヤ流れやワイヤショートの発生を低減することができる。これにより、半導体装置の信頼性を向上させることもできる。
以上、本発明の半導体装置の具体的な構成について説明したが、本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で、上述の実施形態に対する種々の変更が可能であることは言うまでもない。例えば、本実施形態では、半導体装置に用いる配線基板として、ガラスエポキシ基材の場合について説明したが、ポリイミド基材からなるフレキシブル配線基板に用いて、本発明の半導体装置を構成することも可能である。
1,101,201 半導体装置
10,210 配線基板
10a,210a チップ搭載面
10b,210b 電極形成面
11 第1の端部
12 第2の端部
13 ランド
13a,13c I/O用ランド
16 開口部
20,120 第1の半導体チップ
30,130 第2の半導体チップ
20a,30a パッド形成面
21,31,121,131 I/O系パッド列
22,32 CA系パッド列
10,210 配線基板
10a,210a チップ搭載面
10b,210b 電極形成面
11 第1の端部
12 第2の端部
13 ランド
13a,13c I/O用ランド
16 開口部
20,120 第1の半導体チップ
30,130 第2の半導体チップ
20a,30a パッド形成面
21,31,121,131 I/O系パッド列
22,32 CA系パッド列
Claims (14)
- 基板と、
前記基板の一方の面の両端部にそれぞれ複数形成された第1および第2の外部電極と、
前記基板の他方の面上に搭載された第1の半導体チップであって、該第1の半導体チップの一方の面の一方の端部にのみ形成された、前記第1の外部電極に電気的に接続される電極パッド列を備え、前記第1の半導体チップの前記一方の端部が、前記基板の前記第1の外部電極が形成された端部側に位置するように配置された第1の半導体チップと、
前記第1の半導体チップ上に搭載された第2の半導体チップであって、該第2の半導体チップの一方の面の一方の端部に形成された、前記第2の外部電極に電気的に接続される電極パッド列を備え、前記第2の半導体チップの前記一方の端部が、前記基板の前記第2の外部電極が形成された端部側に位置するように配置された第2の半導体チップと、
を有する半導体装置。 - 前記第1の半導体チップは、前記電極パッド列が形成された前記一方の面が前記基板と対向するように前記基板上に搭載され、
前記基板には、前記第1の半導体チップの前記電極パッド列に対応する位置に開口部が形成されている、請求項1に記載の半導体装置。 - 前記電極パッド列は、矩形状の前記半導体チップの対向する一対の側辺と実質的に平行な中心線に沿って形成され、前記開口部は、矩形状の前記基板の対向する一対の側辺と実質的に平行な中心線に沿って形成されている、請求項2に記載の半導体装置。
- 前記第1の半導体チップは、前記電極パッド列が形成されていない他方の面が前記基板と対向するように前記基板上に搭載されている、請求項1に記載の半導体装置。
- 前記電極パッド列が、該電極パッド列が延びる方向と直交する方向に複数並置されている、請求項1から4のいずれか1項に記載の半導体装置。
- 前記第2の半導体チップは、前記電極パッド列が形成されていない他方の面が前記第1の半導体チップと対向するように前記第1の半導体チップ上に搭載されている、請求項1から5のいずれか1項に記載の半導体装置。
- 前記電極パッド列は、データ入出力用の電極パッドからなる、請求項1から6のいずれか1項に記載の半導体装置。
- 基板と、
前記基板の一方の面の両端部にそれぞれ複数形成された第1および第2の外部電極と、
前記基板の他方の面上に積層された2つの半導体チップであって、第1の半導体チップが前記基板上に搭載され、第2の半導体チップが前記第1の半導体チップ上に搭載された2つの半導体チップと、
を有し、
前記第1の半導体チップが、該第1の半導体チップの一方の面に形成され、互いに直列に配置された第1および第2の電極パッド列であって、該第1の電極パッド列が、前記一方の面の一方の端部側に位置するとともに、前記第1の外部電極に電気的に接続され、該第2の電極パッド列が、前記一方の面の他方の端部側に位置する、第1および第2の電極パッド列を備え、
前記第2の半導体チップが、該第2の半導体チップ一方の面に形成され、互いに直列に配置された第1および第2の電極パッド列であって、該第1の電極パッド列が、前記一方の面の一方の端部側に位置するとともに、前記第2の外部電極に電気的に接続され、該第2の電極パッド列が、前記一方の面の他方の端部側に位置する、第1および第2の電極パッド列を備え、
前記2つの半導体チップは、前記第1の半導体チップの前記第1の電極パッド列が前記基板の前記第1の外部電極が形成された端部側に位置し、前記第2の半導体チップの前記第1の電極パッド列が前記基板の前記第2の外部電極が形成された端部側に位置するように、前記基板上に積層されている、
半導体装置。 - 前記第1の半導体チップは、前記第1および第2の電極パッド列が形成された前記一方の面が前記基板と対向するように前記基板上に搭載され、
前記基板には、前記第1の半導体チップの前記第1および第2の電極パッド列に対応する位置に開口部が形成されている、請求項8に記載の半導体装置。 - 前記第1および第2の電極パッド列は、矩形状の前記半導体チップの対向する一対の側辺と実質的に平行な中心線に沿って形成され、前記開口部は、矩形状の前記基板の対向する一対の側辺と実質的に平行な中心線に沿って形成されている、請求項9に記載の半導体装置。
- 前記第1の半導体チップは、前記第1および第2の電極パッド列が形成されていない他方の面が前記基板と対向するように前記基板上に搭載されている、請求項8に記載の半導体装置。
- 前記第1の電極パッド列が、該第1の電極パッド列が延びる方向と直交する方向に複数並置されている、請求項8から11のいずれか1項に記載の半導体装置。
- 前記第2の半導体チップは、前記第1および第2の電極パッド列が形成されていない他方の面が前記第1の半導体チップと対向するように前記第1の半導体チップ上に搭載されている、請求項8から12のいずれか1項に記載の半導体装置。
- 前記第1の電極パッド列が、データ入出力用の電極パッドからなる、請求項8から13のいずれか1項に記載の半導体装置。
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