KR20140115017A - 뒤틀림 방지 및 전력 파워 안정 기능을 하는 금속배선 구조를 갖는 반도체 패키지 및 제조방법 - Google Patents

뒤틀림 방지 및 전력 파워 안정 기능을 하는 금속배선 구조를 갖는 반도체 패키지 및 제조방법 Download PDF

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Abstract

본 발명은 전력 파워 안정화 (power integrity) 기능과 뒤틀림(warpage)을 방지할 수 있는 금속배선 연결구조를 갖는 반도체 PoP (Package on Package) 스택 패키지에 관한 것이다.
본 발명의 반도체 PoP (Package on Package) 패키지는 상하 반도체 칩이 반복되거나 파워라인과 그라운드 라인의 전력 파워 안정화 (power integrity) 기능과 뒤틀림(warpage)을 방지할 수 있는 금속배선 형태의 금속배선 바(bar) 또는 비아(VIA)를 이용한 금속배선 기술을 이용하여 상부 반도체 칩과 하부 반도체 칩을 전기적으로 연결하여 전력의 안정화 및 뒤틀림이 없는 POP (Package on Package) 반도체 소자 패키지를 얻을 수 있다.

Description

뒤틀림 방지 및 전력 파워 안정 기능을 하는 금속배선 구조를 갖는 반도체 패키지 및 제조방법{SEMICONDUCTOR PACKAGE HAVING POWER INTEGRITY METAL LINE STRUCTURE PREVENTING WARPAGE FUNCTION AND A METHOD FOR PRODUCTION THEREOF}
본 발명은 전기적인 전력 파워 안정 기능과 뒤틀림 방지 기능을 동시에 수행 할 수 있는 금속배선 구조를 갖는 PoP (Package on Package) 반도체 패키지에 관한 것으로, 보다 자세하게는 상부 반도체 패키지 및 하부 반도체 패키지를 전력 파워 안정(power integrity) 기능과 뒤틀림 (warpage) 방지 역할을 하는 금속배선 구조로 연결하는 PoP (Package on Package) 반도체 소자 패키지 및 패키지를 만드는 제조방법에 관한 것이다.
최근 반도체 산업의 추세는 지속적으로 반도체 제품을 소형화, 박막화, 경량화하고 고집적화, 고밀도화하는 것이다. 반도체 소자를 여러 개 탑재한 스택 패키지는 초박막이면서 고집적, 고밀도를 실현하는 패키지로 그 필요성이 점점 커지고 있다.
한편, 다층으로 스택하는 패키지는 층간 패키지 간에 서로 같은 디바이스를 연결함에 있어서 파워라인과 그라운드라인을 일정부위에 집중하는 일이 발생한다. 이러한 경우 전기적인 전력 파워 안정(power integrity)뿐만 아니라 뒤틀림 (warpage)방지를 잘해야 한다. 전기적인 전력 파워 안정 기능과 뒤틀림 방지는 반도체 특성과 품질에 많은 영향을 주는 문제점으로 대두되고 있다.
본 발명은 상기와 같은 문제를 해결하기 위한 전기적인 전력 파워 안정 기능과 동시에 뒤틀림 방지 기능을 하는 금속배선 구조를 채용하여 전기적 물리적 불량이 없고 품질 특성이 양호한 반도체 스택 패키지 및 제조방법을 제공한다.
본 발명이 이루고자 하는 기술적인 과제는 상부 반도체 패키지 및 하부 반도체 패키지를 전기적인 전력 파워 안정(power integrity) 기능과 동시에 뒤틀림 (warpage) 방지 기능을 하는 금속배선 구조로 연결하는 PoP (Package on Package) 반도체 소자를 제공하는 데에 있다.
본 발명이 이루고자 하는 기술적 과제는 상부 반도체 패키지 및 하부 반도체 패키지를 전기적인 전력 파워 안정 (power integrity) 기능과 동시에 뒤틀림(warpage) 방지 기능을 하는 금속배선 구조로 연결하는 PoP (Package on Package) 반도체 소자를 제조하는 제조방법을 제공하는 데에 있다.
상술한 기술적인 과제들을 해결하기 위한 상부 반도체 패키지 및 하부 반도체 패키지를 전기적인 전력 파워 안정 (power integrity) 기능과 뒤틀림 (warpage)방지 기능을 하는 금속배선 구조로 연결하는 PoP (Package on Package) 반도체 소자를 제공한다. 본 발명의 일 실시예에 따른 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정 기능과 뒤틀림 방지 기능을 하는 금속배선 구조로 연결하는 PoP(Package on Package) 반도체 소자는, 제 1 서브스트레이트, 상기 제 1 서브스트레이트 상에 있는 제 1 반도체 칩, 제 1 서브스트레이트에 있는 제 1 도전패드, 제 1 서브스트레이트 하에 있는 제 1 솔더, 제 1 반도체 칩 하에 있는 제 3 솔더, 제 1 반도체 칩을 감싸는 제 1 인캡슐란트 구조물, 제 1 인캡슐란트 상에 있는 제 2 서부스트레이트, 제 1 서부스트레이트와 제 2 서부스트레이트를 전기적으로 연결하는 제 2 솔더, 제 1 서부스트레이트와 제 2 서부스트레이트를 전기적으로 연결하는 금속배선 바(bar) 구조, 제 2 서브스트레이트 상에 있는 제 2 반도체 칩, 제 2 반도체 칩을 감싸는 제 2 인캡슐란트, 제 2 서브스트레이트에 있는 제 2 도전패드, 제 2 반도체 칩과 제 2 도전패드를 전기적으로 연결하는 와이어를 포함한다.
본 발명의 실시예에 따르면, 상기 제 2 반도체 칩은 다수개의 반도체칩을 포함 할 수 있다.
본 발명의 실시예에 따르면, 상기 제 1 서부스트레이트 및 제 2 서부스트레이트는 보호막이 형성된 것을 포함한다.
본 발명의 일 실시예에 따른 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정 기능과 뒤틀림 방지 기능을 하는 금속배선 구조로 연결하는 PoP(Package on Package) 반도체 소자는, 제 3 서브스트레이트, 상기 제 3 서브스트레이트 상에 있는 제 3 반도체 칩, 제 3 서브스트레이트에 있는 제 3 도전패드, 제 3 서브스트레이트 하에 있는 제 4 솔더, 제 3 반도체 칩 하에 있는 제 6 솔더, 제 3 반도체 칩을 감싸는 제 3 인캡슐란트 구조물, 제 3 인캡슐란트 상에 있는 제 4 서부스트레이트, 제 3 서부스트레이트와 제 4 서부스트레이트를 전기적으로 연결하는 제 5 솔더, 제 3 서부스트레이트와 제 4 서부스트레이트를 전기적으로 연결하는 금속플러그 구조, 제 4 서브스트레이트 상에 있는 제 4 반도체 칩, 제 4 반도체 칩을 감싸는 제 4 인캡슐란트, 제 4 서브스트레이트에 있는 제 4 도전패드, 제 4 반도체칩과 제 4 도전패드를 전기적으로 연결하는 와이어를 포함한다.
본 발명의 실시예에 따르면, 상기 제 4 반도체 칩은 다수개의 반도체칩을 포함 할 수 있다.
본 발명의 일 실시예에 따른 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정 기능과 뒤틀림 방지 기능하는 금속배선 구조로 연결하는 PoP(Package on Package) 반도체 소자 제조방법은, 제 1 서브스트레이트, 상기 제 1 서브스트레이트 상에 있는 제 1 반도체 칩, 제 1 서브스트레이트에 있는 제 1 도전패드, 제 1 서브스트레이트 하에 있는 제 1 솔더, 제 1 반도체 칩 하에 있는 제 3 솔더, 제 1 서브스트레이트 상에 있는 제 2 솔더, 제 1 서부스트레이트 상에 있는 금속배선 구조가 있는 하부 패키지를 형성하는 단계, 상기 하부 패키지 구조에 제 1 인캡슐란트 구조물을 형성하는 단계, 제 2 서브스트레이트, 제 2 서브스트레이트 상에 있는 제 2 반도체 칩, 상기 제 2 반도체 칩을 감싸는 제 2 인캡슐란트, 제 2 서브스트레이트에 있는 제 2 도전패드, 제 2 반도체 칩과 제 2 도전패드를 전기적으로 연결하는 와이어가 있는 상부 패키지를 형성하는 단계 및 상기 상부 패키지를 하부 패키지와 연결하는 단계를 포함한다.
본 발명의 일 실시예에 따른 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정 기능과 뒤틀림 방지 기능을 하는 금속배선 구조로 연결하는 PoP(Package on Package) 반도체 소자 제조방법은, 제 3 서브스트레이트, 상기 제 3 서브스트레이트 상에 있는 제 3 반도체 칩, 제 3 서브스트레이트에 있는 제 3 도전패드, 제 3 서브스트레이트 하에 있는 제 4 솔더, 제 3 반도체 칩 하에 있는 제 6 솔더, 제 3 서브스트레이트 상에 있는 제 5 솔더, 제 3 서부스트레이트 상에 있는 금속배선 구조가 있는 하부 패키지를 형성하는 단계, 상기 하부 패키지 구조에 제 3 인캡슐란트 구조물을 형성하는 단계, 제 4 서브스트레이트, 제 4 서브스트레이트 상에 있는 제 4 반도체, 제 4 반도체 칩을 감싸는 제 4 인캡슐란트, 제 4 서브스트레이트에 있는 제 4 도전패드, 제 4 반도체 칩과 제 4 도전패드를 전기적으로 연결하는 와이어가 있는 상부 패키지를 형성하는 단계 및 상기 상부 패키지를 하부 패키지와 연결하는 단계를 포함한다.
상술한 본 발명에 따르면, 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정 기능과 뒤틀림 방지 기능을 하는 금속배선 구조로 연결하는 PoP(Package on Package) 반도체 소자를 얻을 수 있다.
도 1은, 본 발명의 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정 (power integrity) 기능과 뒤틀림(warpage) 방지 기능을 하는 금속배선 구조로 연결하는 PoP(Package on Package) 반도체 소자 개념을 보여주는 평면도이다.
도 2 는, 본 발명의 실시예인 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정 (power integrity) 기능과 뒤틀림(warpage) 방지 기능을 하는 금속배선 구조로 연결하는 PoP(Package on Package) 반도체 소자를 보여주는 단면도이다.
도 3 내지 도 5는, 본 발명의 일실시예인 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정 (power integrity)기능과 뒤틀림(warpage) 방지 기능을 하는 금속배선 구조로 연결하는 PoP(Package on Package) 반도체 소자를 제조하는 단계를 보여주는 단면도이다.
도 6은, 본 발명의 다른 실시예인 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정 (power integrity) 기능과 뒤틀림(warpage) 방지 기능을 하는 금속플러그 구조로 연결하는 PoP(Package on Package) 반도체 소자를 보여주는 단면도이다.
도 7 내지 도 9는, 본 발명의 다른 실시예인 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정(power integrity) 기능과 뒤틀림(warpage) 방지 기능을 하는 금속플러그 구조로 연결하는 PoP(Package on Package) 반도체 소자를 제조하는 단계를 보여주는 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은, 본 발명의 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정 (power integrity) 기능과 뒤틀림 (warpage) 방지 기능을 하는 금속배선 구조로 연결하는 PoP(Package on Package) 반도체 소자 개념을 보여주는 평면도이다.
도 1을 참조하면, 일반적인 스택 반도체 패키지는 상부 하부 패키지간 파워관련 연결을 솔더볼로 하는 경우가 많았다. 본 발명의 특징은 기존의 솔더볼로 파워(Vdd, Vss) 공급을 하는 기능을 대신하여, 금속배선 바 구조 또는 금속 플러그(140)를 만들어 전력 파워 안정 PI(Power Integrity)를 향상시키고 동일 반도체 칩을 적층 시 뒤틀림(warpage)을 방지할 수 있는 반도체 패키지를 제공한다.
도 2 는, 본 발명의 실시예인 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정 (power integrity) 기능과 뒤틀림(warpage) 방지 기능을 하는 금속배선 구조로 연결하는 PoP(Package on Package) 반도체 소자를 보여주는 단면도이다.
도 2를 참조하면, 도시된 바와 같이 본 발명의 일 실시예에 따른 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정 (power integrity) 기능과 뒤틀림(warpage) 방지 기능을 하는 금속배선 구조로 연결하는 PoP(Package on Package) 반도체 소자(100)는, 제 1 서브스트레이트(110), 상기 제 1 서브스트레이트(110) 상에 있는 제 1 반도체 칩(145), 제 1 서브스트레이트(110)에 있는 제 1 도전패드(115, 120), 제 1 서브스트레이트(110) 하에 있는 제 1 솔더(125), 제 1 반도체 칩(145) 하에 있는 제 3 솔더(150), 제 1 반도체 칩(145)을 감싸는 제 1 인캡슐란트 구조물(160), 제 1 인캡슐란트(160) 상에 있는 제 2 서부스트레이트(170), 제 1 서부스트레이트(110)와 제 2 서부스트레이트(170)를 전기적으로 연결하는 제 2 솔더(135), 제 1 서부스트레이트(110)와 제 2 서부스트레이트(170)를 전기적으로 연결하는 금속배선 바(bar) 구조(140), 제 2 서브스트레이트(170) 상에 있는 제 2 반도체 칩(190), 제 2 반도체 칩(190)을 감싸는 제 2 인캡슐란트(199), 제 2 서브스트레이트(170)에 있는 제 2 도전패드(170, 175), 제 2 반도체 칩(190)과 제 2 도전패드(170, 175)를 전기적으로 연결하는 와이어(195)를 포함한다.
상기 제 1 반도체 칩(145)은 전자회로가 집적된 기능성 반도체 칩이 거나 메모리 반도체 칩이 될 수 있다. 제 1 반도체 칩(145)은 제 1 도전패드(115, 120)와 제 3 솔더볼(150)을 이용하여 전기적으로 연결되어 전기적인 신호를 입출력 할 수 있다.
제 1 도전패드(115, 120)는 제 1 서브스트레이트(110)에서 제 1 솔더(125)를 통하여 전기적으로 연결되어 반도체 칩의 모든 신호를 전달한다. 제 2 솔더(135)는 제 1 서브스트레이트(110)와 제 2 서브스트레이트 사이에서 제 2 반도체(190)의 전기적인 신호를 제 1 솔더(125)에 전달하는 역할을 한다. 금속배선 바(bar) 구조(140)는 파워신호(Vcc, Vdd)를 전달하는 역할을 한다. 상기 금속배선 바(bar) 구조(140)는 도 1에서 보는 것과 같이 일정한 공간을 금속배선으로 형성하는 것으로 동일한 반도체 칩을 많은 적층구조로 형성하는 PoP(Package on Package) 반도체 패키지 소자에서 전력 파워 안정화 (power integrity) 기능과 뒤틀림(warpage))을 방지할 수 있는 역할을 동시에 수행 할 수 있다. 그러므로 본 발명의 특징인 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정 (power integrity) 기능과 뒤틀림(warpage) 방지 기능을 하는 금속배선 구조의 역할을 할 수 있다.
제 1 인캡슐란트 구조물(160)은 통상의 에폭시 몰딩 컴파운드, 플라스틱 수지, 또는 그 등가물이 가능하며, 여기서 상기 제 1 인슐란트(160)구조물 물질은 한정하지 않는다.
제 2 서브스트레이트(170)에는 제 2 도전패드(175, 180)와 제 2 반도체 칩(190)이 전기적으로 와이어(195)를 통하여 연결되고 제 2 인슐란트(199) 구조물로 패키징 되어 있다.
도면에는 2층 구조의 반도체 패키지만을 보여 주었으나 본 발명의 특징은 다층의 반도체 패키지일 경우에도 상기의 특징을 잘 나타내어 효과를 얻을 수 있다.
도 3 내지 도 5는, 본 발명의 일실시예인 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 파워 신호 기능과 뒤틀림 방지 기능을 하는 금속배선 구조로 연결하는 PoP(Package on Package) 반도체 소자를 제조하는 단계를 보여주는 단면도이다.
도 3을 참조하면, 제 1 서브스트레이트(110), 상기 제 1 서브스트레이트(110) 상에 있는 제 1 반도체 칩(145), 제 1 서브스트레이트(110)에 있는 제 1 도전패드(115, 120), 제 1 서브스트레이트(110) 하에 있는 제 1 솔더(125), 제 1 서브스트레이트(110)에 있는 제 2 솔더(135), 제 1 반도체 칩(145) 하에 있는 제 3 솔더(150)와 금속배선 바(bar) 구조(140)를 형성한다.
상기 금속배선 바(bar) 구조(140)는 일반적인 패키지는 솔더볼로 형성하였으나 본 발명은 형판형 금속판으로 붙어 형성한다. 이러한 평판형 금속배선 바(bar) 구조(140)는 반도체 패키지의 전기적인 전력 파워 안정 (power integrity) 기능과 뒤틀림(warpage) 방지 기능을 하는 금속배선 구조의 역할을 한다.
도 4를 참조하면, 에폭시 몰딩 컴파운드 물질을 이용하여 제 1 인캡슐란트 구조물(160)을 형성하여 하부 패키지를 완성한다. 상기 제 1 인캡슐란트 구조물은 통상의 에폭시 몰딩 컴파운드, 플라스틱 수지, 또는 그 등가물이 가능하며, 여기서 상기 제 1 인슐란트(160)구조물 물질은 한정하지 않는다.
도 5를 참조하면, 제 2 서브스트레이트(170), 제 2 도전패드(175, 180)와 제 2 반도체 칩(190)이 전기적으로 와이어(195)를 통하여 연결되고 제 2 인슐란트(199) 구조물이 형성된 상부 패키지를 완성한다. 상부 패키지 완성 후 하부패키지와 결합하면 도 2의 본 발명이 완성된다.
도 6은, 본 발명의 다른 실시예인 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정 (power integrity) 기능과 뒤틀림(warpage) 방지 기능을 하는 금속플러그 구조로 연결하는 PoP(Package on Package) 반도체 소자를 보여주는 단면도이다.
도 6을 참조하면, 도시된 바와 같이 반도체 소자(200)는, 제 3 서브스트레이트(210), 상기 제 3 서브스트레이트(210) 상에 있는 제 3 반도체 칩(140), 제 3 서브스트레이트(210)에 있는 제 3 도전패드(215, 220), 제 3 서브스트레이트(210) 하에 있는 제 4 솔더(225), 제 3 반도체 칩(240) 하에 있는 제 6 솔더(245), 제 3 반도체 칩(240)을 감싸는 제 3 인캡슐란트 구조물(250), 제 3 인캡슐란트(250) 상에 있는 제 4 서부스트레이트(260), 제 3 서부스트레이트(210)와 제 4 서부스트레이트(260)를 전기적으로 연결하는 제 5 솔더(235), 제 3 서부스트레이트(210)와 제 4 서부스트레이트(260)를 전기적으로 연결하는 금속플러그 구조(255), 제 4 서브스트레이트(260) 상에 있는 제 4 반도체 칩(280), 제 4 반도체 칩(280)을 감싸는 제 4 인캡슐란트(290), 제 4 서브스트레이트(260)에 있는 제 4 도전패드(265, 270), 제 4 반도체 칩(280)과 제 4 도전패드(265, 270)를 전기적으로 연결하는 와이어(285)를 포함한다.
상기 설명된 반도체 소자(200)의 구조는 도 2에서 보는 것과 같이 반도체 칩을 많은 적층구조로 형성하는 PoP(Package on Package) 반도체 패키지 소자에서 모든 구조는 동일하고 전력 파워 신호를 전달하던 금속배선 구조를 금속플러그 구조로 변경하여 전력 파워 안정화 (power integrity) 기능과 뒤틀림(warpage)을 방지할 수 있는 역할을 동시에 수행 할 수 있는 것으로 차별화 된다. 그러므로 본 발명의 특징인 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정 (power integrity) 기능과 뒤틀림(warpage) 방지 기능을 하는 금속배선 구조의 역할을 한다.
구조적인 차이는 금속배선구조와 금속 플러그 구조의 차이임으로 자세한 설명은 제조방법에서 언급하기로 하고 공통된 설명은 모두 생략한다.
도 7 내지 도 9는, 본 발명의 다른 실시예인 상부 반도체 패키지와 하부 반도체 패키지를 전기적인 전력 파워 안정(power integrity) 기능과 뒤틀림(warpage) 방지 기능을 하는 금속플러그 구조로 연결하는 PoP(Package on Package) 반도체 소자를 제조하는 단계를 보여주는 단면도이다.
도 7을 참조하면, 제 3 서브스트레이트(210), 상기 제 3 서브스트레이트(210) 상에 있는 제 3 반도체 칩(240), 제 3 서브스트레이트(210)에 있는 제 3 도전패드(215, 220), 제 3 서브스트레이트(210) 하에 있는 제 4 솔더(225), 제 3 서브스트레이트(210)에 있는 제 5 솔더(135), 제 3 반도체 칩(240) 하에 있는 제 6 솔더(245)가 있는 하부 패키지를 형성한다. 여기까지 공정은 일반적인 공정으로 자세한 설명은 생략한다.
도 8을 참조하면, 에폭시 몰딩 컴파운드 물질을 이용하여 제 3 인캡슐란트 구조물(250)을 형성한다. 상기 제 3 인캡슐란트 구조물은 통상의 에폭시 몰딩 컴파운드, 플라스틱 수지, 또는 그 등가물이 가능하며, 여기서 상기 제 3 인슐란트(250)구조물 물질은 한정하지 않는다.
상기 제 3 인슐란트(250) 구조물에 금속플러그(255)를 형성한다. 상기 금속 플러그 구조(255)는 다른 실시예에서 금속배선 바(bar)로 형성하였으나 본 실시예에서는 플러그 형태로 형성한다. 이러한 금속 플러그 구조(255)는 반도체 패키지의 전기적인 전력 파워 안정 (power integrity) 기능과 뒤틀림(warpage) 방지 기능을 하는 금속배선 구조의 역할을 한다.
도 9를 참조하면, 제 4 서브스트레이트(260), 제 4 도전패드(265, 270)와 제 4 반도체 칩(280)이 전기적으로 와이어(285)를 통하여 연결되고 제 4 인슐란트(290) 구조물이 형성된 상부 패키지를 완성한다. 상부 패키지 완성 후 하부패키지와 결합하면 도 6의 본 발명이 완성된다.
상기에서 설명한 것처럼 본 발명의 사상을 이용한, 해당 기술 분야의 숙련된 당업자는 전력 파워 신호를 전달하던 일반적인 솔더를 사용하지 않고 금속배선 바(bar) 구조 또는 금속플러그 구조로 변경하여 전력 파워 안정화 (power integrity) 기능과 뒤틀림(warpage)을 방지할 수 있는 역할을 동시에 수행 할 수 있는 구조물을 위치나 모양을 다양하게 배치하거나 만들어 상기의 효과를 얻을 수 있고, 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110, 170, 210, 260: 제 1, 2, 3, 4 서브스트레이트
115, 120: 제 1 도전 패드 175, 180: 제 2 도전 패드
215, 220: 제 3 도전 패드 265, 270: 제 4 도전 패드
1125, 135, 150, 225, 235, 245: 제1, 2, 3, 4, 5 6 솔더
145, 190, 240, 280: 제 1, 2, 3, 4 반도체 칩
160, 199, 250, 290: 제 1, 2, 3, 4 인슐란트 구조물
140: 금속배선 바(bar)구조물 255: 금속 플러그 구조물

Claims (10)

  1. 제 1 서브스트레이트 상에 제 1 반도체 칩이 형성되어 있고 상기 제 1 반도체 칩을 감싼 제 1 인캡슐란트 구조물과 상기 제 1 서브스트레이트 상에 다수의 제 1 솔더가 형성된 하부 패키지;
    제 2 서브스트레이트 상에 제 2 반도체 칩들이 적층되어 있고 제 2 인캡술란트 구조물로 밀봉된 상부 패키지; 및
    상기 하부 패키지의 제 1 서브스트레이트와 상부 패키지의 제 2 서브스트레이트를 전기적으로 연결하면서 뒤틀림 방지 역할을 하는 금속배선 바 구조가 형성된 것이 특징인 PoP (Packsge on Packsge) 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제 1 서브스트레이트는 제 2 솔더가 형성된 것이 특징인 PoP(Packsge on Packsge) 반도체 패키지.
  3. 제 1 항에 있어서, 상기 제 2 반도체 칩은 와이어로 제 2 서브스트레이트 내부의 도전 패드와 전기적으로 연결 형성된 것이 특징인 PoP(Packsge on Packsge) 반도체 패키지.
  4. 제 1 항에 있어서, 상기 제1 반도체 칩은 하부에 솔더볼이 형성된 것이 특징인 PoP(Packsge on Packsge) 반도체 패키지.
  5. 제 3 서브스트레이트 상에 제 3 반도체 칩이 형성되어 있고 상기 제 3 반도체 칩을 감싼 제 3 인캡슐란트 구조물과 상기 제 3 서브스트레이트 상에 다수의 제 4 솔더가 형성된 하부 패키지;
    제 4 서브스트레이트 상에 제 4 반도체 칩들이 적층되어 있고 제 4 인캡술란트 구조물로 밀봉된 상부 패키지; 및
    상기 하부 패키지의 제 3 서브스트레이트와 상부 패키지의 제 4 서브스트레이트를 전기적으로 연결하면서 뒤틀림 방지 역할을 하는 금속 플러그 구조가 형성된 것이 특징인 PoP (Packsge on Packsge) 반도체 패키지.
  6. 제 5항에 있어서, 상기 금속 플러그는 전력 파워(Vcc, Vdd) 신호라인 역할을 하는 것이 특징인 PoP (Packsge on Packsge) 반도체 패키지.
  7. 제 5 항에 있어서, 상기 금속 플러그는 패키지 모서리 부위에 형성된 것이 특징인 PoP (Packsge on Packsge) 반도체 패키지.
  8. 제 5 항에 있어서, 상기 금속 플러그는 제 3 서브스트레이트 내의 도전패드와 전기적으로 연결되는 것이 특징인 PoP (Packsge on Packsge) 반도체 패키지.
  9. 제 5 항에 있어서, 상기 제 4 반도체 칩은 와이어로 제 4 서브스트레이트 내부의 도전 패드와 전기적으로 연결 형성된 것이 특징인 PoP(Packsge on Packsge) 반도체 패키지.
  10. 제 5항에 있어서, 상기 제3 반도체 칩은 하부에 솔더볼이 형성된 것이 특징인 PoP(Packsge on Packsge) 반도체 패키지.
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