KR20120078390A - 적층형 반도체 패키지 및 그 제조방법 - Google Patents

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KR20120078390A
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electrode
semiconductor chip
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임충빈
최대영
김미연
박지용
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Abstract

적층형 반도체 패키지를 제공한다. 적층형 반도체 패키지는 회로 기판과, 회로 기판의 상면 상에 배치된 반도체 칩과, 반도체 칩의 주위의 회로 기판의 상면 상에 배치된 비아 패드와, 회로 기판 상의 전면에서 반도체 칩 및 비아 패드를 보호하고 비아 패드를 노출시키는 비아홀을 갖는 봉지층을 구비하는 하부 반도체 패키지를 포함한다. 그리고, 적층형 반도체 패키지는 하부 반도체 패키지를 구성하는 봉지층 상에 배치되어 하부 반도체 패키지와 전기적으로 연결되고, 하면 상에 내부 연결 단자를 구비하는 상부 반도체 패키지를 포함한다.

Description

적층형 반도체 패키지 및 그 제조방법{Stack type semiconductor package and method of fabricating the same}
본 발명은 적층형 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 상세하게는 복수개의 패키지들을 적층할 수 있는 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.
적층형 반도체 패키지는 개별적으로 조립(packaging) 및 전기적 검사(electrical test)가 완료된 복수개의 반도체 패키지들을 수직 방향으로 적층(stack)하는 패키지이다. 적층형 반도체 패키지는 하부 반도체 패키지 상에 상부 반도체 패키지를 안정적으로 적층해야 한다. 적층형 반도체 패키지를 구성하는 상부 반도체 패키지의 외부 연결 단자들의 피치, 즉, 솔더 볼들의 피치(solder ball pitch)가 감소하여 미세해질 경우, 하부 반도체 패키지 상에 상부 반도체 패키지를 용이하게 적층하기가 어렵다.
본 발명이 해결하려는 과제는 미세한 피치(fine pitch)를 갖는 외부 연결 단자들을 포함하는 상부 반도체 패키지를 하부 반도체 패키지 상에 용이하게 적층할 수 있는 적층형 반도체 패키지를 제공하는데 있다.
또한, 본 발명이 해결하려는 다른 과제는 상술한 적층형 반도체 패키지를 제조하는데 적합한 제조방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 측면(aspect)에 따른 적층형 반도체 패키지는 회로 기판과, 회로 기판의 상면 상에 배치된 반도체 칩과, 반도체 칩의 주위의 회로 기판의 상면 상에 배치된 비아 패드와, 회로 기판 상의 전면에서 반도체 칩 및 비아 패드를 보호하고 비아 패드를 노출시키는 비아홀을 갖는 봉지층을 구비하는 하부 반도체 패키지를 포함한다.
그리고, 본 발명의 일 측면에 따른 적층형 반도체 패키지는 하부 반도체 패키지를 구성하는 봉지층 상에 배치되어 하부 반도체 패키지와 전기적으로 연결되고, 하면 상에 내부 연결 단자를 구비하는 상부 반도체 패키지를 포함한다.
본 발명의 일 측면에 따른 적층형 반도체 패키지에서, 하부 반도체 패키지는 회로 기판의 하면 상에 배치된 외부 연결 단자를 더 구비할 수 있다. 반도체 칩은 플립칩 형태로 회로 기판 상에 배치되고 칩 연결 단자를 통해 회로 기판과 전기적으로 연결되고, 반도체 칩의 배면은 외부로 노출되어 있을 수 있다.
본 발명의 일 측면에 따른 적층형 반도체 패키지에서, 비아홀을 통해서 비아 패드와 연결되면서 반도체 칩의 배면 및 봉지층 상에서 내부 연결 단자와 전기적으로 연결되는 재배선층이 더 형성되어 있을 수 있다.
본 발명의 일 측면에 따른 적층형 반도체 패키지에서, 재배선층은 리드 프레임으로 구성할 수 있다. 하부 반도체 패키지를 구성하는 반도체 칩 내부에는 칩 관통 전극이 더 형성되어 반도체 칩은 칩 관통 전극을 통해 회로 기판과 전기적으로 연결될 수 있다.
본 발명의 일 측면에 따른 적층형 반도체 패키지에서, 회로 기판 내부에는 기판 관통 전극이 더 형성되어 하부 반도체 패키지를 구성하는 반도체 칩은 기판 관통 전극을 통해 외부 연결 단자와 전기적으로 연결될 수 있다.
본 발명의 일 측면에 따른 적층형 반도체 패키지에서, 반도체 칩은 회로 기판과 도전성 와이어에 의해 전기적으로 연결되고, 회로 기판, 반도체 칩, 비아 패드 및 도전성 와이어는 봉지층으로 덮여 있을 수 있다. 봉지층 상에는 비아 패드와 연결되면서 내부 연결 단자와 전기적으로 연결되는 재배선층이 더 형성되어 있을 수 있다.
본 발명의 다른 측면에 따른 적층형 반도체 패키지는 내부에 기판 관통 전극을 포함하는 회로 기판과, 내부에 칩 관통 전극을 포함하고, 회로 기판의 상면 상에서 플립칩 형태로 배치되면서 배면은 외부로 노출되고 칩 관통 전극은 기판 관통 전극을 통해 회로 기판과 전기적으로 연결되는 반도체 칩과, 반도체 칩 주위의 회로 기판의 상면 상에 배치된 비아 패드와, 회로 기판 상의 전면에서 반도체 칩 및 비아 패드를 보호하고 비아 패드를 노출시키는 비아홀을 갖는 하부 반도체 패키지를 포함한다.
그리고, 본 발명의 다른 측면에 따른 적층형 반도체 패키지는 봉지층 상에 배치되어 하부 반도체 패키지와 전기적으로 연결되고, 하면 상에 내부 연결 단자를 구비하는 상부 반도체 패키지를 포함한다. 본 발명의 다른 측면에 따른 적층형 반도체 패키지에서, 상부 반도체 패키지의 내부 연결 단자는 칩 관통 전극 및 기판 관통 전극과 전기적으로 연결되어 있을 수 있다.
본 발명의 다른 측면에 따른 적층형 반도체 패키지에서, 비아홀 내에서 비아 패드와 연결되면서 반도체 칩의 배면 및 봉지층 상에서 내부 연결 단자와 전기적으로 연결되는 재배선층이 더 형성되어 있고, 재배선층은 칩 관통 전극 및 기판 관통 전극과 전기적으로 연결되어 있을 수 있다.
본 발명의 일 측면에 따른 적층형 반도체 패키지의 제조 방법은 회로 기판의 상면 상에 반도체 칩을 배치하는 단계와, 반도체 칩 주위의 회로 기판의 상면 상에 비아 패드를 형성하는 단계와, 회로 기판 상에서 반도체 칩을 보호하는 봉지층을 형성하는 단계와, 비아 패드를 노출시키는 비아홀을 형성함으로써 하부 반도체 패키지를 완성하는 단계를 포함한다.
그리고, 본 발명의 일 측면에 따른 적층형 반도체 패키지의 제조 방법은 봉지층 상에 하부 반도체 패키지와 전기적으로 연결되도록 하부에 내부 연결단자를 구비하는 상부 반도체 패키지를 배치하는 단계를 포함한다.
본 발명의 일 측면에 따른 적층형 반도체 패키지의 제조 방법에서, 비아홀은 봉지층을 레이저 드릴로 가공하여 형성할 수 있다. 비아홀의 내부 및 봉지층 상에서 비아 패드와 연결되는 재배선층을 더 형성할 수 있다.
본 발명의 일 측면에 따른 적층형 반도체 패키지의 제조 방법에서, 재배선층은 비아홀이 형성된 봉지층 상에 삽입부를 갖는 리드 프레임을 위치시키고, 리드 프레임의 삽입부를 비아홀에 삽입하고 펀칭(punching)하여 형성할 수 있다.
본 발명의 일 측면에 따른 적층형 반도체 패키지의 제조 방법에서, 반도체 칩은 실리콘 기판으로 구성하고, 반도체 칩을 구성하는 실리콘 기판 내부에는 칩 관통 전극이 더 형성되어 있을 수 있다.
본 발명의 일 측면에 따른 적층형 반도체 패키지의 제조 방법에서, 회로 기판은 실리콘 기판으로 구성하고, 회로 기판을 구성하는 실리콘 기판 내부에는 기판 관통 전극이 더 형성되어 있을 수 있다.
본 발명의 일 측면에 따른 적층형 반도체 패키지의 제조 방법에서, 칩 관통 전극 상에는 칩 재배선층이 더 형성되어 칩 관통 전극이 칩 연결 단자와 연결되고, 기판 관통 전극에는 기판 재배선층이 더 형성되어 기판 관통 전극이 외부 연결 단자와 연결될 수 있다. 본 발명의 일 측면에 따른 적층형 반도체 패키지의 제조 방법에서, 회로 기판은 PCB 기판 또는 실리콘 기판을 이용할 수 있다.
본 발명의 실시예에 의한 적층형 반도체 패키지는 하부 반도체 패키지를 구성하는 회로 기판의 전면에 형성된 봉지층 내에 비아 패드를 배치하고, 비아 패드와 연결되도록 재배선층을 형성하고, 재배선층 상에 상부 반도체 패키지를 적층할 수 있다. 이에 따라, 본 발명의 실시예에 의한 적층형 반도체 패키지는 상부 반도체 패키지의 내부 연결 단자가 미세 피치를 갖더라도 하부 반도체 패키지에 용이하게 적층할 수 있고 전체 두께를 낮출 수 있다.
본 발명의 실시예에 의한 적층형 반도체 패키지는 하부 반도체 패키지를 구성하는 반도체 칩의 배면 상에 재배선층이 형성되고, 재배선층 상에 상부 반도체 패키지를 적층한다. 이에 따라, 본 발명의 실시예에 의한 적층형 반도체 패키지는 상부 반도체 패키지의 내부 연결 단자가 차지하는 면적을 크게 할 수 있고, 상부 반도체 패키지의 반도체 칩의 크기를 작게 가져갈 수도 있다.
본 발명의 실시예에 의한 적층형 반도체 패키지는 상부 반도체 패키지를 구성하는 반도체 기판에 칩 관통 전극이 형성될 있다. 이렇게 되면, 상부 반도체 패키지의 내부 연결 단자는 칩 관통 전극을 통하여 회로 기판과 바로 연결되어 반도체 칩과 회로 기판간의 전기적 연결 거리를 짧게 할 수 있다.
본 발명의 실시예에 의한 적층형 반도체 패키지는 회로 기판에 기판 관통 전극이 형성될 있다. 이렇게 되면, 반도체 칩과 외부 연결 단자간의 전기적 연결 거리를 짧게 하여 적층형 반도체 패키지의 성능을 향상시킬 수 있다.
도 1은 본 발명의 제1 실시예에 의한 적층형 반도체 패키지의 단면도이다.
도 2a는 도 1의 비아 패드와 재배선층의 연결 관계를 설명하기 위한 일부 확대도이다.
도 2b는 도 2a의 다른 실시예이다.
도 3은 본 발명의 제2 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 4 내지 도 7은 도 1에 도시한 적층형 반도체 패키지의 제조방법의 제1 실시예를 설명하기 위하여 도시한 단면도들이다.
도 8 및 도 9는 도 1에 도시한 적층형 반도체 패키지의 제조방법의 제2 실시예를 설명하기 위하여 도시한 단면도들이다.
도 10 내지 도 12는 도 1에 도시한 적층형 반도체 패키지의 제조방법의 제3 실시예를 설명하기 위하여 도시한 단면도들이다.
도 13은 본 발명의 제3 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 14는 도 13의 재배선층과 칩 관통 전극간의 연결 관계를 설명하기 위한 일부 확대도이다.
도 15는 본 발명의 제4 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
도 16는 도 15의 칩 연결 단자와 외부 연결 단자와의 연결 관계를 설명하기 위한 일부 확대도이다.
도 16은 도 14의 일부 확대도이다.
도 17 내지 도 20은 도 15에 도시한 적층형 반도체 패키지의 제조방법의 일 실시예를 설명하기 위하여 도시한 단면도들이다.
도 21은 본 발명에 의한 적층형 반도체 패키지를 이용한 패키지 모듈의 구성을 도시한 개략도이다.
도 22는 본 발명에 의한 적층형 반도체 패키지를 이용한 카드의 구성을 도시한 개략도이다.
도 23은 본 발명에 의한 적층형 반도체 패키지를 이용한 전자 시스템의 구성을 도시한 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 의한 적층형 반도체 패키지의 단면도이고, 도 2a는 도 1의 비아 패드와 재배선층의 연결 관계를 설명하기 위한 일부 확대도이고, 도 2b는 도 2a의 다른 실시예이다.
구체적으로, 본 발명의 제1 실시예에 의한 적층형 반도체 패키지(500a)는 하부 반도체 패키지(100)와 상부 반도체 패키지(300)를 포함한다. 적층형 반도체 패키지(500a)는 하부 반도체 패키지(100) 상에 상부 반도체 패키지가 적층되는 것으로 패키지 온 패키지(POP: Package On Package)로 명명되기도 한다.
하부 반도체 패키지(100) 및 상부 반도체 패키지(300)는 개별적으로 조립(packaging) 및 전기적 검사(electrical test)가 완료된 패키지들이다. 하부 반도체 패키지(100)는 로직 반도체 칩(112)을 포함하는 로직 반도체 패키지일 수 있다. 하부 반도체 패키지(100)은 평면적으로 복수개의 로직 반도체 칩(112)를 포함하는 시스템 온 패키지일 수 있다. 상부 반도체 패키지(300)는 메모리 반도체 칩을 포함하는 메모리 반도체 패키지일 수 있다.
하부 반도체 패키지(100)는 코아층(102), 포토솔더레지스트층(104a, 104b)을 갖는 회로 기판(106)을 포함한다. 회로 기판(106)은 배선 기판으로 명명될 수 있다. 회로 기판(106)은 평면적으로 회로 배선이 형성되어 있는 기판을 의미하며, PCB(printed circuit board, 인쇄 회로 기판)일 수 있다. 회로 기판(106)를 구성하는 코아층(102)의 상면에는 포토솔더레지스트층(104a)에 의해 절연된 복수개의 제1 전극 패드들(108)이 형성되어 있다. 제1 전극 패드(108)는 회로 기판(106) 상에 일정한 간격으로 배열되어 있을 수 있다. 회로 기판(106)을 구성하는 코아층(102)의 하면에는 포토솔더레지스트층(104b)에 의해 서로 절연된 복수개의 제2 전극 패드(110)가 형성되어 있다.
제2 전극 패드(110) 상에는 외부 기기와 연결될 수 있는 외부 연결 단자(118)가 형성되어 있다. 외부 연결 단자(118)는 솔더 볼(solder ball)로 형성될 수 있다. 제1 전극 패드(108) 및 제2 전극 패드(110)는 솔더 볼 랜드(solder ball land)라고 명명될 수 있다. 도 1에서는 편의상 도시하지 않았지만 제1 전극 패드(108)는 회로 기판(106)의 코아층(102) 내에 형성된 배선층(미도시)을 통해 제2 전극 패드(110)와 전기적으로 연결될 수 있다.
회로 기판(106)의 상면(106a)에는 칩 연결 단자(114) 및 제1 전극 패드(108)를 통해 회로 기판(106)과 전기적으로 연결되는 반도체 칩(112)이 배치되어 있다. 도 1에는 편의상 도시하지 않았지만, 반도체 칩(112)은 회로 기판(106) 상에서 평면적으로 칩 연결 단자(114) 및 배선 라인(미도시)을 통해 제1 전극 패드(108)와 전기적으로 연결될 수 있다.
반도체 칩(112)은 플립칩(flip chip) 방식으로 회로 기판(106)에 배치될 수 있다. 회로 기판(106) 상의 제1 전극 패드(108) 상에는 비아 패드(202)가 배치되어 있다. 비아 패드(202)는 제1 전극 패드(108)의 배열과 동일하게 형성할 수 있다. 비아 패드(202)는 도 2a 및 2b에 도시한 바와 같이 제1 전극 패드(108) 상에서 적정 높이, 즉 비아홀(203)의 상부 표면보다 낮은 높이로 형성될 수 있다.
회로 기판(106)의 상면(106a) 전체에 걸쳐 반도체 칩(112) 및 비아 패드(202)를 보호하는 봉지층(120)이 형성되어 있다. 봉지층(120)은 반도체 칩(112)의 배면(112b)을 노출할 수 있다. 반도체 칩(112)의 배면(112b)은 트랜지스터 등의 회로 요소들이 형성되지 않는 비액티브면이고, 반도체 칩(112)의 표면(112a)은 트랜지스터 등의 회로 요소들이 형성되는 액티브면이다.
이렇게 반도체 칩(112)의 배면(112b)을 노출하게끔 봉지층(120)을 형성하고, 상부 반도체 칩(300)을 적층할 경우 전체적인 적층형 반도체 패키지(500a)의 두께를 낮출 수 있다. 봉지층(120)은 에폭시 수지 등을 이용하여 형성될 수 있다. 필요에 따라서, 봉지층(120)은 회로 기판(106)의 하면(106b) 상에 형성되어 포토솔더레지스트층(104b)을 보호하고 외부 연결 단자(118)을 안정적으로 지지하도록 형성될 수 있다.
봉지층(120)에는 비아 패드(202)의 일부를 노출시키는 비아홀(203)이 형성되어 있다. 비아홀(203)은 비아 패드(202) 상의 봉지층(120)을 레이저 드릴(laser drill)로 가공하여 형성할 수 있다. 비아홀(203)은 비아 패드(202)가 일정한 높이로 형성되어 있기 때문에 레이저 드릴로 가공시 보다 용이하게 형성할 수 있다.
비아홀(203)을 통하여 비아 패드(202)와 전기적으로 연결되는 재배선층(204)이 형성되어 있을 수 있다. 재배선층(204)은 도전층, 예컨대 구리와 같은 금속층으로 구성할 수 있다. 재배선층(204)과 전기적으로 연결되어 반도체 칩(112)이나 봉지층(120) 상에 재배선 패드(미도시)가 형성되어 있을 수 있다. 재배선 패드의 모양은 원형, 타원형, 사각형 등 다양하게 구성할 수 있다. 재배선층(204)은 비아홀(203) 내부의 비아 패드(202) 및 봉지층(120)의 상면에 형성되어 있을 수 있다. 필요에 따라서, 재배선층(204)은 반도체 칩(112)의 배면(112b)의 일부에 형성될 수도 있다.
재배선층(204)은 도 2a에 도시한 바와 같이 비아 패드(202) 상의 비아홀(203)을 매립하여 형성될 수 있다. 필요에 따라서, 재배선층(204)은 도 2b에 도시한 바와 같이 비아홀(203)의 양측벽 및 제1 전극 패드(108) 상에 형성될 수 있다. 또한 필요에 따라 비아 패드(202) 상의 비아홀(203) 내에는 절연층(205)을 매립할 수도 있다. 어떻게 구성하던 간에 비아 패드(202)와 재배선층(204)은 전기적으로 연결될 수 있다.
이와 같이 회로 기판(106), 제1 전극 패드(108) 및 제2 전극 패드(110), 반도체 칩(112), 칩 연결 단자(114), 외부 연결 단자(118), 봉지층(120), 비아 패드(202) 및 재배선층(204)을 포함하여 하부 반도체 패키지(100)를 구성한다. 하부 반도체 패키지(100)는 레이저 드릴로 가공하여 형성하기 때문에, 레이저 드릴 패키지(Laser Drill Package, LDP)라고 명명될 수 있다.
하부 반도체 패키지(100) 상에는 앞서 설명한 재배선층(204)을 매개로 상부 반도체 패키지(300)가 수직방향으로 적층될 수 있다. 상부 반도체 패키지(300)의 내부 연결 단자들(320)이 재배선층(204)과 연결되어 하부 반도체 패키지(100)와 전기적으로 연결될 수 있다. 상부 반도체 패키지(300)는 멀티칩 패키지(multi chip package)일 수 있다.
상부 반도체 패키지(300)를 보다 자세히 설명하면, 상부 반도체 패키지(300)는 하부 반도체 패키지(100)와 마찬가지로 코아층(302), 포토솔더레지스트층(304a, 304b)을 갖는 회로 기판(306)을 포함한다. 회로 기판(306)의 상면에는 포토솔더레지스트층(304a)에 의해 절연된 제3 전극 패드(308)가 형성되어 있다. 도 1에서는 편의상 제3 전극 패드(308)를 하나만 도시하였다. 회로 기판(306) 상에는 접착층을 개재하여 복수개의 반도체 칩(312, 313, 314)이 형성되어 있다.
반도체 칩(312, 313, 314)은 전도성 와이어(316)를 이용하여 제3 전극 패드(308)와 연결된다. 도 1에서는 전도성 와이어(316)이 하나의 제3 전극 패드(308)에 연결되는 것으로 도시하였으나, 전도성 와이어(316) 각각이 복수개의 전극 패드에 연결될 수도 있다. 반도체 칩(312, 313, 314) 및 전도성 와이어(316)가 형성된 회로 기판(306) 상에는 봉지층(318)이 형성되어 있다. 도 1에서는 반도체 칩(312, 313, 314)이 회로 기판(306)과 전도성 와이어(316)으로 연결되는 것으로 도시하였으나, 반도체 칩(312, 313, 314)이 플립칩(flip chip) 방식으로 회로 기판(306)에 연결될 수도 있다.
회로 기판(306)의 하면에는 포토솔더레지스트층(304b)에 의해 절연된 복수개의 제4 전극 패드(310)가 형성되어 있다. 제4 전극 패드(310) 상에는 내부 연결 단자(320)가 형성되어 있다. 내부 연결 단자(320)는 재배선층(204) 상에 적층되어 하부 반도체 패키지(100)와 상부 반도체 패키지(300)를 전기적으로 연결할 수 있다. 내부 연결 단자(320)는 솔더볼로 구성할 수 있다.
상술한 바와 같이 본 발명의 적층형 반도체 패키지(500a)는 하부 반도체 패키지(100)를 구성하는 회로 기판(106)의 전면에 형성된 봉지층(120) 내에 비아 패드(202)를 배치하고, 비아 패드(202) 상에 재배선층(204)을 형성한다.
이렇게 될 경우, 재배선층(204)은 하부 반도체 패키지(100) 상에 적층되는 상부 반도체 패키지(300)의 내부 연결 단자(320)의 미세 피치에 잘 대응할 수 있다. 다시 말해서, 상부 반도체 패키지의 내부 연결 단자(320)가 미세 피치를 갖더라도 하부 반도체 패키지(100)에 용이하게 적층할 수 있다. 또한, 재배선층(204)이 회로 기판(106)의 전면에 형성된 봉지층(120) 상부에서 상부 반도체 패키지(300)가 적층될 수 있기 때문에 적층형 반도체 패키지(500a)의 두께를 낮출 수 있다.
결과적으로, 본 발명의 적층형 반도체 패키지(500a)는 미세한 피치를 갖는 외부 연결 단자들(320)을 포함하는 상부 반도체 패키지(300)를 하부 반도체 패키지(100) 상에 보다 용이하게 적층할 수 있다.
본 발명의 적층형 반도체 패키지(500a)는 재배선층(204)이 반도체 칩(112)의 배면 상에 형성될 수도 있다. 이렇게 될 경우, 적층형 반도체 패키지(500a)는 하부 반도체 패키지(100) 상에 배치되는 상부 반도체 패키지(300)의 내부 연결 단자(320)의 미세 피치에 보다 더 잘 대응할 수 있고, 내부 연결 단자(320)가 차지하는 면적을 크게 할 수 있다.
또한, 재배선층(204)이 반도체 칩(112)의 배면 상에 형성될 경우, 상부 반도체 패키지(300)의 내부 연결 단자(320)를 반도체 칩(112) 상부로 형성할 수 있어 상부 반도체 패키지(300)의 반도체 칩(312, 313)의 크기를 작게 가져갈 수 있고, 상부 반도체 패키지(300)의 배면에 내부 입력 단자(320)를 넓게 배치할 수 있다.
결과적으로, 본 발명의 적층형 반도체 패키지(500a)는 미세한 피치를 갖는 외부 연결 단자들(320)을 포함하는 상부 반도체 패키지(300)에 맞추어 하부 반도체 패키지(100)에 미세한 피치를 갖는 비아 패드(202) 및 재배선층(204)을 형성할 수 있기 때문에 전체적인 크기나 전체 두께를 줄일 수 있다.
또한, 본 발명은 미세한 피치를 갖고 많은 수의 외부 연결 단자들(320)을 포함하는 상부 반도체 패키지(300)라도 이에 대응하여 하부 반도체 패키지(100)에 미세한 피치를 갖는 많은 수의 비아 패드(202) 및 재배선층(204)을 형성하여 적층형 반도체 패키지(500a)를 완성할 수 있다.
도 3은 본 발명의 제2 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이다.
구체적으로, 본 발명의 제2 실시예에 의한 적층형 반도체 패키지(500b)는 반도체 칩(112)을 회로 기판(106) 상에 전도성 와이어(122)로 연결하는 것을 제외하고는 제1 실시예의 적층형 반도체 패키지(500a)와 구조 및 효과면에서 동일하다.
본 발명의 제2 실시예에 의한 적층형 반도체 패키지(500b)는 회로 기판(106) 상에 접착층(미도시)을 개재하여 반도체 칩(112)을 탑재하고, 반도체 칩(112)은 와이어 본딩 방식을 이용하여 전도성 와이어(122)로 회로 기판(106)과 전기적으로 연결한다. 본 발명의 제2 실시예에 의해 제조된 적층형 반도체 패키지(500b)는 회로 기판(106) 상에 제1 실시예의 플립칩 방식이 아닌 와이어 본딩(wire bonding) 방식으로 반도체 칩(112)을 회로 기판(106)과 전기적으로 연결한다.
회로 기판(106)의 전면에 전도성 와이어(122), 반도체 칩(112) 및 비아 패드(202)를 보호하는 봉지층(120a)을 형성한다. 본 발명의 제2 실시예에 의한 적층형 반도체 패키지(500b)는 전도성 와이어(122)로 인하여 봉지층(120a)이 반도체 칩(112)의 상부에도 형성된다. 봉지층(120a) 내의 비아 패드(202) 상에 비아홀(203) 및 재배선층(204)을 형성한 후, 재배선층(204) 상에 내부 연결 단자(310)를 갖는 상부 반도체 패키지(300)가 적층되어 적층형 반도체 패키지(500b)가 완성된다.
도 4 내지 도 7은 도 1에 도시한 적층형 반도체 패키지의 제조방법의 제1 실시예를 설명하기 위하여 도시한 단면도들이다.
도 4를 참조하면, 코아층(102), 포토솔더레지스트층(104a, 104b), 제1 및 제2 전극 패드들(108, 110)을 갖는 회로 기판(106)을 준비한다. 회로 기판(102)의 상면(106a) 상에 비아 패드(202)를 형성한다.
이어서, 회로 기판(106) 상에 칩 연결 단자(114)를 갖는 반도체 칩(112)을 플립칩(flip chip) 방식으로 탑재한다. 다시 말해, 회로 기판(106) 상에 플립칩 어태치(attach) 공정으로 반도체 칩(112)을 탑재한다. 플립칩 방식은 반도체 칩(112)의 액티브면(112a)을 아래로 하여 회로 기판(106) 상에 반도체 칩(112)을 탑재하는 것이다. 반도체 칩(112)은 회로 기판(106) 상에서 칩 연결 단자(114)를 통해 전극 패드(108)와 전기적으로 연결될 수 있다.
도 4에서는 편의상 하나의 반도체 칩(112)이 회로 기판(106) 상에 탑재되는 것으로만 도시되어 있으나, 베이스 회로 기판 상에는 여러 개의 반도체 칩들(112)이 탑재되어 있을 수 있다.
계속하여, 반도체 칩(112)의 배면(비액티브면, 112b)은 노출하면서 회로 기판(106), 반도체 칩(112) 및 비아 패드(202)를 전체적으로 몰딩하는 봉지층(120)을 형성한다. 다시 말해, 반도체 칩(112) 및 비아 패드(202)가 형성된 회로 기판(106)의 상면 전체를 몰딩하는 봉지층(120)을 형성한다.
도 5 및 도 6을 참조하면, 도 5에 도시한 바와 같이 비아 패드(202) 상의 봉지층(120)을 레이저 드릴로 가공하여 비아홀(203)을 형성한다. 비아 패드(202)가 봉지층(120) 내에서 일정한 높이로 형성되어 있기 때문에 비아홀(203)을 용이하게 형성할 수 있다.
계속하여, 도 6에 도시한 바와 같이 비아 패드(202) 상에 재배선층(204)을 형성한다. 재배선층(204)은 앞서 설명한 바와 같이 비아홀(203) 내부를 채워서 형성할 수 도 있고, 비아홀(203)의 측면에만 형성할 수 있다. 재배선층(204)과 비아 패드(202)는 전기적으로 연결될 수 있다.
전극 패드들(108, 110) 및 재배선층(204)이 형성된 회로 기판(106)에 백엔드 공정을 실시한다. 백엔드 공정은 단위 반도체 칩별로 회로 기판(106)을 절단하는 싱큘레이션(singulation) 공정을 실시하고, 회로 기판(106)의 하부에 외부 연결 단자(118)를 형성하는 공정이다.
이와 같이 회로 기판(106), 제1 및 제2 전극 패드들(108, 110), 반도체 칩(112), 칩 연결 단자(114), 비아 패드(202), 재배선층(204) 및 외부 연결 단자(118)를 포함하여 하부 반도체 패키지(100)가 완성된다.
도 7을 참조하면, 앞서 설명한 바와 같은 상부 반도체 패키지(300)를 준비한다. 계속하여, 하부 반도체 패키지(100) 상에 재배선층(204)을 매개로 내부 연결 단자(320)를 갖는 상부 반도체 패키지(300)를 수직 방향으로 적층하여 전기적으로 연결한다. 이렇게 하면 앞서 설명한 적층형 반도체 패키지(500a)가 완성된다.
도 8 및 도 9는 도 1에 도시한 적층형 반도체 패키지의 제조방법의 제2 실시예를 설명하기 위하여 도시한 단면도들이다.
구체적으로, 적층형 반도체 패키지(500a) 제조 방법의 제2 실시예는 비아 패드(202)를 비아홀(203) 형성 후에 형성하는 것을 제외하고는 제1 실시예와 동일하다.
도 8을 참조하면, 코아층(102), 포토솔더레지스트층(104a, 104b), 제1 및 제2 전극 패드들(108, 110)을 갖는 회로 기판(106)을 준비한다. 회로 기판(106) 상에 칩 연결 단자(114)를 갖는 반도체 칩(112)을 플립칩(flip chip) 방식으로 탑재한다.
계속하여, 반도체 칩(112)의 배면(비액티브면, 112b)은 노출하면서 회로 기판(106), 반도체 칩(112)을 전체적으로 몰딩하는 봉지층(120)을 형성한다. 다시 말해, 반도체 칩(112)이 형성된 회로 기판(106)의 상면(106a) 전체를 몰딩하는 봉지층(120)을 형성한다.
도 9를 참조하면, 제1 전극 패드(108) 상의 봉지층(120)을 레이저 드릴로 가공하여 비아홀(203)을 형성한다. 계속하여, 도 5에 도시한 바와 같이 비아홀(203) 내에 비아 패드(202)를 형성한다. 비아 패드(202)는 비아홀(203) 내에서 일정한 높이로 형성한다. 비아 패드(202)를 비아홀(203) 형성후에 형성할 경우, 봉지층(120) 내에서 비아 패드(202)를 안정적으로 형성할 수 있고 비아 패드(202)의 높이도 용이하게 조절할 수 있다.
다음에, 도 6에 도시한 바와 같이 비아 패드(102) 상에 재배선층(204)을 형성한다. 재배선층(204) 형성후에 백엔드 공정을 실시하여 하부 반도체 패키지(100)가 완성된다. 계속하여, 도 7에 도시한 바와 같이 상부 반도체 패키지(300)를 재배선층(204)을 매개로 수직 방향으로 하부 반도체 패키지(100) 상에 적층하여 적층형 반도체 패키지(500a)를 완성한다.
도 10 내지 도 12는 도 1에 도시한 적층형 반도체 패키지의 제조방법의 제3 실시예를 설명하기 위하여 도시한 단면도들이다.
구체적으로, 적층형 반도체 패키지(500a) 제조 방법의 제3 실시예는 재배선층(204)을 리드 프레임(204)으로 형성하는 것을 제외하고는 제1 실시예 및 제2 실시예와 동일하다. 도 10 내지 도 12는 적층형 반도체 패키지(500a) 제조 방법의 제1 실시예를 이용하여 설명한다.
도 10 및 도 11을 참조하면, 도 4 및 도 5에 의한 제조 공정을 실시한다. 이렇게 되면, 도 10에 도시한 바와 같이 회로 기판(106) 상에 비아 패드(202) 및 비아홀(203)이 형성되어 있다.
계속하여, 도 10에 도시한 바와 같이 비아홀(203)에 대응되게 삽입부(IP)를 갖는 리드 프레임(204L)을 위치시킨다. 리드 프레임(204L)은 반도체 패키지 공정에서 주로 저렴하게 사용되는 것이고, 평면적으로는 다양한 모양을 갖기 때문에 별도로 설명하지는 않는다. 본 실시예에서는 리드 프레임(204L)이라 명명되지만, 삽입부(IP)를 갖는 금속층으로 명명될 수도 있다.
리드 프레임(204L)은 후에 설명하는 바와 같이 용이하게 재배선층(204)을 형성할 수 있다. 이어서, 도 10 및 도 11에 도시한 바와 같이 리드 프레임(204L)의 삽입부(IP)를 비아홀(203) 내로 삽입하여 비아 패드(202)와 전기적으로 연결한다.
도 12를 참조하면, 리드 프레임(204L)을 펀칭(punching) 공정으로 패터닝하여 재배선층(204)을 형성한다. 도 11 및 도 12에서는 편의상 재배선층(204)이 봉지층(120)에서 위쪽으로 떨어져 있는 것으로 도시하였으나, 필요에 따라서 봉지층(120)에 부착된 형태로 재배선층(204)이 형성될 수 있다. 재배선층(204)은 재배선 패드(미도시)가 형성되어 있을 수 있다. 재배선 패드는 재배선층(204)을 구성하는 리드 프레임(204L)에 형성되어 있는 것이다.
다음에, 도 6에 도시한 바와 같이 재배선층(204) 형성후에 백엔드 공정을 실시하여 하부 반도체 패키지(100)가 완성된다. 계속하여, 도 7에 도시한 바와 같이 상부 반도체 패키지(300)를 재배선층(204)을 매개로 수직 방향으로 하부 반도체 패키지(100) 상에 적층하여 적층형 반도체 패키지(500a)를 완성한다.
도 13은 본 발명의 제3 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이고, 도 14는 도 13의 재배선층과 칩 관통 전극간의 연결 관계를 설명하기 위한 일부 확대도이다.
구체적으로, 본 발명의 제3 실시예에 의한 적층형 반도체 패키지(500c)는 반도체 칩(112) 내에 칩 관통 전극(208)이 형성된 것을 제외하고는 제1 실시예의 적층형 반도체 패키지(500a)와 구조 및 효과면에서 동일하다.
본 발명의 제3 실시예에 의한 적층형 반도체 패키지(500c)는 반도체 칩(112)을 구성하는 반도체 기판, 예컨대 실리콘 기판 내에 칩 관통 전극(208)이 형성되어 있다. 칩 관통 전극(208) 상에 상부 반도체 패키지(300)의 내부 연결 단자(320a)가 형성되어 있고, 재배선층(204) 상에는 상부 반도체 패키지(300)의 내부 연결 단자(320)가 형성되어 있다.
칩 관통 전극(208)은 반도체 칩(112)을 구성하는 실리콘 기판에 칩 관통홀(206)을 형성하고, 칩 관통홀(206) 및 반도체 칩(112) 상에 도전층을 형성하여 형성할 수 있다. 칩 관통 전극(208)은 칩 관통홀(206) 내에 도전층을 형성하고, 다시 도전층과 연결되는 재배선 도전층을 형성함으로써 형성될 수도 있다.
칩 관통 전극(208)은 도 13에 도시한 바와 같이 칩 관통홀(206)의 매립하여 형성될 수 있고, 도 14에 도시한 바와 같이 칩 관통홀(206)의 양측벽 상에 형성될 수 있다. 칩 관통 전극(208)은 비아 패드(202)와 연결되는 재배선층(204)과 전기적으로 연결될 수 있다.
반도체 칩(112)의 액티브면(112a)에는 필요에 따라 칩 재배선층(126)이 형성되어 있을 수 있다. 칩 재배선층(126)을 이용할 경우 칩 연결 단자(114)와 칩 관통 전극(208)을 쉽게 전기적으로 연결할 수 있다. 도 14에서, 참조번호 124 및 128은 패드 금속층을 나타낸다.
이와 같은 구성을 통하여 본 발명의 제3 실시예에 의한 적층형 반도체 패키지(500c)에서 상부 반도체 패키지(300)의 내부 연결 단자(320a)는 칩 관통 전극(208), 칩 재배선층(126) 및 칩 연결 단자(114)를 통하여 회로 기판(106)과 바로 연결될 수 있다. 이렇게 될 경우 반도체 칩(112)과 회로 기판(106)간의 전기적 연결 거리를 짧게 하여 적층형 반도체 패키지(500c)의 성능을 향상시킬 수 있다.
또한, 본 발명의 제3 실시예에 의한 적층형 반도체 패키지(500c)에서 상부 반도체 패키지(300)의 내부 연결 단자(320)는 재배선층(204), 칩 관통 전극(208), 칩 재배선층(126) 및 칩 연결 단자(114)를 통하여 회로 기판(106)과 연결될 수 있다.
이와 같이 본 발명의 제3 실시예에 의한 적층형 반도체 패키지(500c)에서 상부 반도체 패키지(300)의 내부 연결 단자(320a)는 재배선층(204)을 거치거나 거치지 않고 회로 기판(106)과 연결될 수 있어 다양한 전기 연결 패스(path)를 구현할 수 있다.
도 15는 본 발명의 제4 실시예에 의한 적층형 반도체 패키지를 도시한 단면도이고, 도 16는 도 15의 칩 연결 단자와 외부 연결 단자와의 연결 관계를 설명하기 위한 일부 확대도이다.
구체적으로, 본 발명의 제4 실시예에 의한 적층형 반도체 패키지(500d)는 회로 기판(106) 내에 기판 관통 전극(132)이 형성된 것을 제외하고는 제3 실시예의 적층형 반도체 패키지(500c)와 구조 및 효과면에서 동일하다.
본 발명의 제4 실시예에 의한 적층형 반도체 패키지(500d)는 회로 기판(106) 내에 기판 관통홀(130)이 형성되어 있고, 기판 관통홀(130) 내에 기판 관통 전극(132)이 형성되어 있다. 회로 기판(106)은 실리콘 기판으로 구성될 수 있다. 기판 관통 전극(132)은 회로 기판(106)을 구성하는 실리콘 기판에 기판 관통홀(130)을 형성하고, 기판 관통홀(130)에 도전층을 형성하여 형성할 수 있다. 기판 관통 전극(132)은 기판 관통홀(130) 내에 도전층을 형성하고, 다시 도전층과 연결되는 재배선 도전층을 형성함으로써 형성될 수도 있다.
기판 관통 전극(132)은 도 15에 도시한 바와 같이 기판 관통홀(130)을 매립하여 형성될 수 있고, 도 16에 도시한 바와 같이 기판 관통홀(130)의 양측벽 상에 형성될 수 있다. 기판 관통 전극(132)은 칩 연결 단자(114)와 연결될 수 있다.
회로 기판(106)의 배면(106b)에는 필요에 따라 기판 재배선층(136)이 형성되어 있을 수 있다. 기판 재배선층(136)을 이용할 경우 기판 관통 전극(132)과 외부 연결 단자(118)를 쉽게 전기적으로 연결할 수 있다. 도 14에서, 참조번호 134 및 138은 패드 금속층을 나타낸다.
이와 같은 구성을 통하여 본 발명의 제4 실시예에 의한 적층형 반도체 패키지(500d)에서 칩 연결 단자(114)는 기판 관통 전극(132) 및 기판 재배선층(136)을 통하여 외부 연결 단자(118)와 바로 연결될 수 있다. 이렇게 될 경우 반도체 칩(112)과 외부 연결 단자(118)간의 전기적 연결 거리를 짧게 하여 적층형 반도체 패키지(500d)의 성능을 향상시킬 수 있다.
도 17 내지 도 20은 도 15에 도시한 적층형 반도체 패키지의 제조방법의 일실시예를 설명하기 위하여 도시한 단면도들이다.
도 17 및 도 18을 참조하면, 도 17에 도시한 바와 같이 코아층(102), 포토솔더레지스트층(104a, 104b), 제1 및 제2 전극 패드들(108, 110)을 갖는 회로 기판(106)을 준비한다. 회로 기판(106) 내에는 기판 관통 전극(132)을 형성하고, 회로 기판 상에는 비아 패드(202) 및 칩 연결 단자(114)를 형성한다.
그리고, 도 18에 도시한 바와 같이 칩 관통 전극(208)을 갖는 반도체 칩(112)을 준비한다. 필요에 따라 반도체 칩(112)의 하면(112a, 액티브면)에서는 칩 연결 단자(114a)가 형성되어 있을 수 있다.
도 19를 참조하면, 회로 기판(106) 상에 칩 연결 단자(114)를 매개로 반도체 칩(112)을 플립칩(flip chip) 방식으로 탑재한다. 다시 말해, 회로 기판(106) 상에 플립칩 어태치 공정으로 반도체 칩(112)을 탑재한다. 플립칩 방식은 반도체 칩(112)의 액티브면(112a)을 아래로 하여 회로 기판(106) 상에 반도체 칩(112)을 탑재하는 것이다. 반도체 칩(112)은 회로 기판(106) 상에서 칩 연결 단자(114) 및 기판 관통 전극(132)을 통해 전극 패드(108)와 전기적으로 연결될 수 있다.
반도체 칩(112)의 배면(비액티브면, 112b)은 노출하면서 회로 기판(106), 반도체 칩(112) 및 비아 패드(202)를 전체적으로 몰딩하는 봉지층(120)을 형성한다. 다시 말해, 반도체 칩(112) 및 비아 패드(202)가 형성된 회로 기판(106)의 상면 전체를 몰딩하는 봉지층(120)을 형성한다.
다음에, 앞서 설명한 바와 같이 비아 패드(202) 상의 봉지층(120)을 레이저 드릴로 가공하여 비아홀(203)을 형성한다. 비아 패드(202) 상에 재배선층(204)을 형성한다. 재배선층(204)은 앞서 설명한 바와 같이 비아홀(203) 내부를 채워서 형성할 수 도 있고, 비아홀(203)의 측면에만 형성할 수 있다. 이어서, 앞서 설명한 바와 같이 전극 패드들(108, 110) 및 재배선층(204)이 형성된 회로 기판(106)에 백엔드 공정을 실시한다. 이와 같은 공정을 통하여 하부 반도체 패키지(100)가 완성된다.
도 20을 참조하면, 앞서 설명한 바와 같은 상부 반도체 패키지(300)를 준비한다. 계속하여, 하부 반도체 패키지(100) 상에 칩 관통 전극(208)을 매개로 내부 연결 단자(320)를 갖는 상부 반도체 패키지(300)를 수직 방향으로 적층하여 전기적으로 연결한다. 이렇게 하면 앞서 설명한 적층형 반도체 패키지(500d)가 완성된다.
이하에서는, 본 발명에 의한 적층형 반도체 패키지(500a, 500b, 500c, 500d)를 이용한 다양한 응용예를 설명한다. 응용예는 여러 가지가 있을 수 있지만 몇 가지만 설명한다. 도 21 내지 도 23에서는, 본 발명에 의한 적층형 반도체 패키지의 참조번호를 500으로만 표시한다.
도 21은 본 발명에 의한 적층형 반도체 패키지를 이용한 패키지 모듈의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 적층형 반도체 패키지(500)는 패키지 모듈(600, package module)에 응용될 수 있다. 패키지 모듈(600)은 모듈 기판(610)에 적층형 반도체 패키지(500)가 복수개 부착되어 있다. 패키지 모듈(600)은 일측에 패키지(620)가 부착되어 있고, 타측에는 외부 접속 단자(630)가 위치한다. 본 발명에 의한 적층형 반도체 패키지(500)는 본 도면에 한정되지 않고 다양한 패키지 모듈에 적용될 수 있다.
도 22는 본 발명에 의한 적층형 반도체 패키지를 이용한 카드의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 적층형 반도체 패키지(500)는 카드(700, card)에 응용될 수 있다. 카드(700)는 멀티 미디어 카드(Multimedia card, MMC), 보안 디지털 카드(Secure digital card, SD) 등을 포함할 수 있다. 카드(700)는 컨트롤러(710) 및 메모리(720)를 포함한다. 메모리(720)는 플래쉬 메모리, PRAM(phase change RAM(random access memory)) 또는 다른 형태의 비휘발성 메모리(non-volatile memory)일 수 있다. 컨트롤러(710)에서 메모리(720)로 제어 신호를 보내고, 컨트롤러(710)와 메모리(720)간에는 데이터를 주고받는다.
본 발명의 카드(700)를 구성하는 컨트롤러(710) 및 메모리(720)를 앞서 설명한 바와 같은 본 발명의 적층형 반도체 패키지(500)로 채용할 수 있다. 이렇게 될 경우, 카드(700)는 메모리 용량을 크게 할 수 있고 다양한 기능을 갖는 컨트롤러(710)를 구비할 수 있다. 또한, 본 발명의 카드(700)는 두께를 얇게 할 수 있고, 배선 길이도 짧게 할 수 있어 성능을 향상시킬 수 있다.
도 23은 본 발명에 의한 적층형 반도체 패키지를 이용한 전자 시스템의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 전자 시스템(800)은 컴퓨터, 모바일 폰(mobile phone), MP3(MPEG Audio Layer-3) 플레이어, 네비게이터(navigator) 등을 의미한다. 본 발명에 의한 전자 시스템(800)은 프로세서(810), 메모리(820), 입출력 장치(830)를 포함한다. 프로세서(810)와 메모리(820)나 입출력 장치(830)간에는 통신 채널(840, communication channel)을 이용하여 제어신호나 데이터를 주고받는다.
본 발명에 의한 전자 시스템(800)에서 적층형 반도체 패키지(500)를 프로세서(810) 및 메모리(820)에 채용된다. 이렇게 될 경우, 본 발명에 의한 전자 시스템(800)은 다양한 기능을 구현할 수 있고, 신뢰성도 향상시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상술한 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
500a-500d: 적층형 반도체 패키지, 100: 하부 반도체 패키지, 106: 회로 기판, 108, 110, 308, 310: 전극 패드, 112, 312-314: 반도체 칩, 114: 칩 연결 단자, 118: 외부 연결 단자, 120: 봉지층, 122, 316: 전도성 와이어, 132: 기판 관통 전극, 202: 비아 패드, 203: 비아홀, 204: 재배선층, 208: 칩 관통 전극, 300: 상부 반도체 패키지, 320, 320a: 내부 연결 단자

Claims (10)

  1. 회로 기판과,
    상기 회로 기판의 상면 상에 배치된 반도체 칩과,
    상기 반도체 칩의 주위의 상기 회로 기판의 상면 상에 배치된 비아 패드와,
    상기 회로 기판 상의 전면에서 상기 반도체 칩 및 비아 패드를 보호하고 상기 비아 패드를 노출시키는 비아홀을 갖는 봉지층을 구비하는 하부 반도체 패키지; 및
    상기 봉지층 상에 배치되어 상기 하부 반도체 패키지와 전기적으로 연결되고, 하면 상에 내부 연결 단자를 구비하는 상부 반도체 패키지를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  2. 제1항에 있어서, 상기 반도체 칩은 플립칩 형태로 상기 회로 기판 상에 배치되고 칩 연결 단자를 통해 상기 회로 기판과 전기적으로 연결되고, 상기 반도체 칩의 배면은 외부로 노출되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제2항에 있어서, 상기 비아홀을 통해서 상기 비아 패드와 연결되면서 상기 반도체 칩의 배면 및 상기 봉지층 상에서 상기 내부 연결 단자와 전기적으로 연결되는 재배선층이 더 형성되어 있는 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제2항에 있어서, 상기 하부 반도체 패키지를 구성하는 상기 반도체 칩 내부에는 칩 관통 전극이 더 형성되어 상기 반도체 칩은 상기 칩 관통 전극을 통해 상기 회로 기판과 전기적으로 연결되는 것을 특징으로 하는 적층형 반도체 패키지.
  5. 제2항에 있어서, 상기 회로 기판 내부에는 기판 관통 전극이 더 형성되어 상기 하부 반도체 패키지를 구성하는 반도체 칩은 기판 관통 전극을 통해 상기 외부 연결 단자와 전기적으로 연결되는 것을 특징으로 하는 적층형 반도체 패키지.
  6. 내부에 기판 관통 전극을 포함하는 회로 기판과,
    내부에 칩 관통 전극을 포함하고, 상기 회로 기판의 상면 상에서 플립칩 형태로 배치되면서 배면은 외부로 노출되고 상기 칩 관통 전극은 상기 기판 관통 전극을 통해 상기 회로 기판과 전기적으로 연결되는 반도체 칩과,
    상기 반도체 칩 주위의 상기 회로 기판의 상면 상에 배치된 비아 패드와,
    상기 회로 기판 상의 전면에서 상기 반도체 칩 및 비아 패드를 보호하고 상기 비아 패드를 노출시키는 비아홀을 갖는 하부 반도체 패키지; 및
    상기 봉지층 상에 배치되어 상기 하부 반도체 패키지와 전기적으로 연결되고, 하면 상에 내부 연결 단자를 구비하는 상부 반도체 패키지를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  7. 회로 기판의 상면 상에 반도체 칩을 배치하는 단계와, 상기 반도체 칩 주위의 상기 회로 기판의 상면 상에 비아 패드를 형성하는 단계와, 상기 회로 기판 상에서 상기 반도체 칩을 보호하는 봉지층을 형성하는 단계와, 상기 비아 패드를 노출시키는 비아홀을 형성함으로써 하부 반도체 패키지를 완성하는 단계; 및
    상기 봉지층 상에 상기 하부 반도체 패키지와 전기적으로 연결되도록 하부에 내부 연결단자를 구비하는 상부 반도체 패키지를 배치하는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  8. 제7항에 있어서, 상기 비아홀은 상기 봉지층을 레이저 드릴로 가공하여 형성하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
  9. 제7항에 있어서, 상기 비아홀의 내부 및 봉지층 상에서 상기 비아 패드와 연결되는 재배선층을 더 형성하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  10. 제9항에 있어서, 상기 재배선층은 상기 비아홀이 형성된 봉지층 상에 삽입부를 갖는 리드 프레임을 위치시키고, 상기 리드 프레임의 삽입부를 상기 비아홀에 삽입하고 펀칭하여 형성하는 것을 특징으로 하는 적층형 반도체 패키지의 제조방법.
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