KR20090097694A - 반도체 패키지 및 이를 이용한 멀티 칩 패키지 - Google Patents

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Abstract

본 발명은 집적 회로를 포함하는 기판 상에 형성된 칩 패드와 칩 패드를 노출시키는 패시베이션층을 포함하는 반도체 칩을 구비한다. 칩 패드와 접속되면서 반도체 칩 상에 와이어 본딩을 위한 와이어 본딩 패드가 연장 형성되어 있다. 제2 반도체 칩과의 접속을 위한 제1 솔더 패드를 갖는 제1 재배선층이 형성되어 있다. 제1 재배선층 상부에서 제1 재배선층과 접속되면서 제3 반도체 칩과의 접속을 위한 제2 솔더 패드를 갖는 제2 재배선층이 형성되어 있다. 제1 재배선층의 제1 솔더 패드와 대응되는 위치에 형성된 제1 범프를 통하여 접속되는 제2 반도체 칩이 위치한다. 제2 반도체 칩 상부에 제2 재배선층의 제2 솔더 패드와 대응되는 위치에 형성된 제2 범프를 통하여 접속되는 제3 반도체 칩이 위치한다.

Description

반도체 패키지 및 이를 이용한 멀티 칩 패키지{semiconductor package and multi-chip package using the same}
본 발명은 반도체 패키지 및 이를 이용한 멀티 칩 패키지에 관한 것이다.
오늘날 전자산업은 경량화, 소형화, 고속화, 다기능화 및 고성능화된 높은 신뢰성을 갖는 반도체 제품을 저렴하게 제조하는 것이다. 이와 같은 복합적인 목표를 달성 가능하게 하는 중요한 기술중의 하나가 반도체 패키지 조립 기술이다.
특히, 반도체 패키지의 고용량화를 달성하기 위한 한가지 방법으로 반도체 칩들을 적층하는 멀티 칩 패키지가 개발되고 있다. 이러한 멀티 칩 패키지는 동일한 패키지 면적에 대해 소자 용량을 간단히 반도체 칩 수에 대응되는 배수로 증가시킬 수 있는 장점이 있다.
그런데, 배선 기판과 반도체 칩을 와이어 본딩과 범프를 함께 사용하는 멀티 칩 패키지의 경우에는 적층되는 반도체 칩과 반도체 칩 사이에 인터포저 칩(interposer chip)을 끼워 넣어야 한다. 이렇게 인터포저 칩을 끼워 넣을 경우 하나의 멀티 칩 패키지에 적층할 수 있는 반도체 칩의 수가 제약을 받게 되고, 전체 배선 길이기 증가하게 되어 패키지 설계상 많은 어려움이 따르게 된다.
본 발명이 해결하고자 하는 과제는 상술한 문제점을 해결하여 멀티 칩 패키지에서 이용할 수 있도록, 웨이퍼 레벨 상태에서 패키지 형태로 가공된 반도체 패키지를 제공하는 데 있다.
또한, 본 발명이 해결하고자 하는 다른 과제는 상술한 반도체 패키지를 이용한 멀티 칩 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 측면에 의한 반도체 패키지는 집적 회로를 포함하는 기판 상에 형성된 칩 패드와 칩 패드를 노출시키는 패시베이션층을 포함하는 반도체 칩을 구비한다. 칩 패드와 접속되면서 반도체 칩 상에 와이어 본딩을 위한 와이어 본딩 패드가 연장 형성되어 있다. 제2 반도체 칩과의 접속을 위한 제1 솔더 패드를 갖는 제1 재배선층이 형성되어 있다. 제1 재배선층 상부에서 제1 재배선층과 접속되면서 제3 반도체 칩과의 접속을 위한 제2 솔더 패드를 갖는 제2 재배선층이 형성되어 있다.
패시베이션층과 제1 재배선층 사이에는 재배선을 위해 칩 패드를 노출하는 개구부를 포함하는 재배선 절연층이 더 형성되어 있을 수 있다. 제1 재배선층 상에는 와이어 본딩 패드 및 제1 솔더 패드를 노출하는 하부 절연층이 더 형성되어 있을 수 있다.
제2 재배선층 상에는 제2 솔더 패드를 노출하는 상부 절연층이 더 형성되어 있을 수 있다. 제1 재배선층 및 제2 재배선층은 금층으로 구성될 수 있다. 칩 패드는 기판의 중앙부 또는 주변부에 형성되어 있을 수 있다.
본 발명의 다른 측면에 의한 반도체 패키지는 집적 회로를 포함하는 기판 상에 형성된 칩 패드와 칩 패드를 노출시키는 패시베이션층을 포함하는 반도체 칩을 구비한다. 칩 패드와 접속되고 반도체 칩 상에 제1 재배선층이 연장 형성되어 있다. 제1 재배선층 상에 제1 재배선층의 일부를 노출하는 복수개의 제1 개구부들을 포함하는 하부 절연층이 형성되어 있다. 제1 재배선층과 접속되면서 하부 절연층 상에 제2 재배선층이 형성되어 있다. 제2 재배선층 상에, 제2 재배선층의 일부를 노출하는 복수개의 제2 개구부들을 갖는 상부 절연층이 형성되어 있다.
제1 개구부들에 노출된 제1 재배선층은 와이어 본딩을 위한 와이어 본딩 패드 및 제2 반도체 칩과의 접속을 위한 제1 솔더 패드일 수 있다. 와이어 본딩 패드는 반도체 칩의 주변부에 형성되고, 제1 솔더 패드는 와이어 본딩 패드보다 내측에 형성되어 있을 수 있다.
제2 개구부들에 노출된 제2 재배선층은 제3 반도체 칩과의 접속을 위한 제2 솔더 패드일 수 있다. 제2 솔더 패드는 제1 솔더 패드의 외측 및 와이어 본딩 패드의 내측에 형성되어 있을 수 있다.
상술한 다른 과제를 달성하기 위하여, 본 발명의 일 예에 의한 멀티 칩 패키지는 배선 기판과, 배선 기판 상에 접착되고, 집적 회로를 포함하는 기판 상에 형성된 칩 패드와, 칩 패드를 노출시키는 패시베이션층을 포함하는 반도체 칩과, 칩 패드와 접속되면서 반도체 칩 상에 연장 형성되고 와이어 본딩 패드와 제1 솔더 패 드를 갖는 제1 재배선층을 포함한다.
제1 재배선층의 와이어 본딩 패드와 배선 기판의 배선 패드는 본딩 와이어로 연결되어 있다. 제1 재배선층 상부에서 제1 재배선층과 접속되면서 제2 솔더 패드를 갖는 제2 재배선층이 형성되어 있고, 반도체 칩 상부에 제1 재배선층의 제1 솔더 패드와 대응되는 위치에 형성된 제1 범프를 통하여 접속되는 제2 반도체 칩이 위치한다.
제2 반도체 칩 상부에 제2 재배선층의 제2 솔더 패드와 대응되는 위치에 형성된 제2 범프를 통하여 접속되는 제3 반도체 칩이 위치한다. 반도체 칩들, 재배선층들 및 본딩 와이어를 봉지재로 밀봉되어 있다.
패시베이션층과 제1 재배선층 사이에는 재배선을 위해 칩 패드를 노출하는 개구부를 포함하는 재배선 절연층이 더 형성되어 있을 수 있다. 제1 재배선층 상에는 와이어 본딩 패드 및 제1 솔더 패드를 노출하는 하부 절연층이 더 형성되어 있을 수 있다.
제2 재배선층 상에는 제2 솔더 패드를 노출하는 상부 절연층이 더 형성되어 있을 수 있다. 제2 반도체 칩 및 제3 반도체 칩의 크기는 각각 반도체 칩의 크기와 다를 수 있다.
본 발명의 다른 예에 의한 멀티 칩 패키지는 배선 기판과, 배선 기판 상에 접착되고, 집적 회로를 포함하는 기판 상에 형성된 칩 패드와, 칩 패드를 노출시키는 패시베이션층을 포함하는 반도체 칩을 구비한다. 칩 패드와 접속되고 반도체 칩 상에 제1 재배선층이 연장 형성되어 있다. 제1 재배선층 상에 제1 재배선층의 일부 를 노출하는 복수개의 제1 개구부들에 의해 와이어 본딩 패드 및 제1 솔더 패드를 갖는 하부 절연층이 형성되어 있다.
제1 재배선층과 접속되면서 하부 절연층 상에 제2 재배선층이 형성되어 있다. 제2 재배선층 상에 제2 재배선층의 일부를 노출하는 복수개의 제2 개구부들에 의해 제2 솔더 패드를 갖는 상부 절연층이 형성되어 있다. 와이어 본딩 패드와 배선 기판의 배선 패드를 본딩 와이어로 연결되어 있다.
반도체 칩 상부에 제1 솔더 패드와 대응되는 위치에 형성된 제1 범프를 통하여 접속되는 제2 반도체 칩이 위치한다. 제2 반도체 칩 상부에 제2 솔더 패드와 대응되는 위치에 형성된 제2 범프를 통하여 접속되는 제3 반도체 칩이 위치한다. 반도체 칩들, 재배선층들 및 본딩 와이어는 봉지재로 밀봉되어 있다.
와이어 본딩 패드는 반도체 칩의 주변부에 형성되고, 제1 솔더 패드는 와이어 본딩 패드보다 내측에 형성되어 있을 수 있다. 칩 패드는 기판의 중앙부 또는 주변부에 형성되어 있을 수 있다. 반도체 칩의 크기는 제2 및 제3 반도체 칩보다 크고, 제2 반도체 칩의 크기는 제3 반도체 칩보다 작을 수 있다.
본 발명의 반도체 패키지는 웨이퍼 상태에서 반도체 칩에 와이어 본딩 패드와 제1 솔더 패드를 갖는 제1 재배선층을 형성하고, 제1 재배선층 상에 제2 솔더 패드를 갖는 제2 재배선층을 형성한다. 이에 따라, 본 발명의 반도체 패키지는 둘 이상의 재배선층을 구비하여 적용되는 반도체 칩의 설계 유연성을 향상시킬 수 있다.
본 발명은 둘 이상의 재배선층을 구비하는 반도체 패키지에 반도체 칩이 적층되어 멀티 칩 패키지를 구현할 경우, 인터포저 칩이 필요 없어 전체 패키지의 두께를 낮출 수 있고 최단거리의 접속을 이루어 하나의 패키지 안에 더 많은 반도체 칩을 적층할 수 있다.
본 발명의 반도체 패키지는 소잉(sawing) 공정을 거치지 않고 웨이퍼 상태에서 바로 패키지 형태로 가공하는 것을 의미한다. 본 발명의 반도체 패키지는 웨이퍼 레벨 상태에서 웨이퍼 내의 수많은 반도체 칩들을 동시에 패키지 가공할 수 있어 제조 비용을 낮출 수 있고, 반도체 칩의 면적이 곧 패키지의 면적이 되므로 패키지가 더욱 소형화될 수 있다.
본 발명의 반도체 패키지는 웨이퍼 상태에서 반도체 칩에 와이어 본딩 패드와 제1 솔더 패드를 갖는 제1 재배선층을 형성하고, 제1 재배선층 상에 제2 솔더 패드를 갖는 제2 재배선층을 형성한다.
이에 따라, 본 발명의 반도체 패키지는 둘 이상의 재배선층을 구비하기 때문에, 멀티 칩 패키지를 구현할 경우 반도체 칩의 설계 유연성을 향상시킬 수 있다. 특히, 본 발명의 반도체 패키지에 반도체 칩이 적층되어 멀티 칩 패키지를 구현할 경우, 전체 패키지의 두께를 낮출 수 있고 최단거리의 접속을 이루어 하나의 패키지 안에 더 많은 반도체 칩을 적층할 수 있다.
본 발명의 반도체 패키지는 둘 이상의 재배선층을 구비할 수 있지만 이하에서는 편의상 두 개의 재배선층을 구비하는 것으로 한정하여 설명한다. 또한, 본 발 명의 멀티 칩 패키지는 동종 또는 이종의 반도체 칩을 적층하여 구성하는 것이다. 본 발명의 멀티 칩 패키지는 다양한 성능을 구현할 수 있어 다른 용어로 시스템 인 패키지로 명명될 수 도 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 이하의 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따라 반도체 패키지들이 배치된 웨이퍼를 개략적으로 나타낸 평면도이다.
구체적으로, 집적 회로 형성을 위한 소정의 가공 공정과 재배선 형성 등의 패키지 가공 공정 후의 웨이퍼(W)에는 아직 개별화되지 않은 복수개의 반도체 패키지(100), 즉 웨이퍼 레벨 패키지가 배치되어 있다. 이러한 웨이퍼(W) 내의 반도체 패키지(100)를 소잉 공정 등을 통해 개별화시키면 단위 반도체 패키지가 완성된다.
도 2 내지 도 6은 본 발명의 일 예에 따른 반도체 패키지 및 그 제조방법을 설명하기 위한 단면도들이다.
도 2 내지 도 6은 앞서 설명한 바와 같이 웨이퍼 상태에서 수행하는 것으로, 편의상 하나의 반도체 패키지만을 도시한 것이다. 그리고, 도 2 내지 도 6은 본 발명의 반도체 패키지를 설명하기 위하여 개략적으로 도시한 것으로, 도 2 내지 도 6 의 구조가 본 발명의 반도체 패키지를 한정하는 것은 아니다.
도 2를 참조하면, 집적 회로를 포함하는 기판(101), 예컨대 실리콘 기판과, 기판 상에 형성된 칩 패드(103)와 칩 패드(103)를 노출시키는 패시베이션층(105, passivation layer)을 포함하는 반도체 칩(110)을 준비한다. 칩 패드(103)는 도 2와 같이 기판(101)의 중앙부에 형성될 수도 있으나, 필요에 따라서 주변부에 형성될 수 도 있다. 패시베이션층(105) 상에 칩 패드(103)를 노출하는 개구부를 포함하는 재배선 절연층(106)이 형성되어 있을 수 있다. 재배선 절연층(106)은 패시베이션층(105)과 후에 형성되는 제1 재배선층 사이에는 재배선을 위해 형성된다. 재배선 절연층(106)은 필요에 따라 형성하지 않을 수도 있다.
도 3을 참조하면, 도 3에서는 편의상 재배선 절연층(106)을 생략한다. 패시베이션층(105) 상에 칩 패드(103)와 접속되면서 반도체 칩(110) 상에 연장 형성되는 제1 재배선층(121)을 형성한다. 제1 재배선층(121)은 와이어 본딩을 위한 와이어 본딩을 위한 와이어 본딩 패드와 제2 반도체 칩과의 접속을 위한 제1 솔더 패드 역할을 수행한다. 제1 재배선층(121)은 와이어 본딩 및 솔더 패드 역할을 수행해야 하므로 전해도금법을 이용하여 금층(Au layer)으로 형성한다.
도 4를 참조하면, 사진식각공정을 이용하여 제1 재배선층(121) 상에 제1 재배선층(121)의 일부를 노출하는 복수개의 제1 개구부들(125a, 125b, 125c)을 갖는 하부 절연층(123)을 형성한다. 제1 개구부들(125a, 125b)에 노출된 제1 재배선층(121)은 와이어 본딩을 위한 와이어 본딩 패드(127a) 및 후에 제2 반도체 칩과의 접속을 위한 제1 솔더 패드(1237)를 포함한다.
제1 개구부(125c)에 노출된 제1 재배선층(121)은 후에 제2 재배선층과 연결을 위한 연결부가 된다. 와이어 본딩 패드(125a)는 반도체 칩(110)의 주변부에 형성하고, 제1 솔더 패드(125b)는 와이어 본딩 패드(125a)보다 내측에 형성한다. 이와 같이 제1 재배선층(121) 및 하부 절연층(123)은 제1 재배선 레벨(130)을 구성한다.
도 5를 참조하면, 하부 절연층(123) 상에 제1 재배선층(121)과 접속되는 제2 재배선층(131)을 형성한다. 제2 재배선층(131)은 제3 반도체 칩과의 접속을 위한 제2 솔더 패드 역할을 수행한다. 제2 재배선층(131)은 솔더 패드 역할을 수행해야 하므로 전해도금법을 이용하여 금층으로 형성한다.
도 6을 참조하면, 사진식각공정을 이용하여 제2 재배선층(131) 상에 제2 재배선층(131)의 일부를 노출하는 복수개의 제2 개구부들(135a)을 갖는 상부 절연층(133)을 형성한다. 제2 개구부들(135a)에 노출된 제1 재배선층(121)은 후에 제3 반도체 칩과의 접속을 위한 제2 솔더 패드(137a)를 포함한다. 제2 솔더 패드(137a)는 제1 솔더 패드(127b)의 외측 및 와이어 본딩 패드(127a)의 내측에 형성된다. 이와 같이 제2 재배선층(131) 및 상부 절연층(133)은 제3 재배선 레벨(140)을 구성한다.
다시 도 6을 참조하여 본 발명의 반도체 패키지(100)의 구성을 설명한다. 도 6에 도시한 바와 같이, 본 발명의 반도체 패키지(100)는 집적 회로를 포함하는 기판(101) 상에 형성된 칩 패드(103)와 칩 패드(103)를 노출시키는 패시베이션층(15)으로 구성된 반도체 칩(110)을 포함한다.
본 발명의 반도체 패키지(100)는 칩 패드(103)와 접속되면서 반도체 칩(110) 상에 연장되어 와이어 본딩을 위한 와이어 본딩 패드(127a)와 제2 반도체 칩과의 접속을 위한 제1 솔더 패드(127b)를 갖는 제1 재배선층(121)이 형성되어 있다. 그리고, 본 발명의 반도체 패키지(100)는 제1 재배선층(121) 상부에서 제1 재배선층(121)과 전기적으로 접속되면서 제3 반도체 칩과의 접속을 위한 제2 솔더 패드(137a)를 갖는 제2 재배선층(131)을 포함한다.
이와 같이, 본 발명의 반도체 패키지(100)는 둘 이상의 재배선층(121, 131)을 구비할 수 있어 이를 이용하여 멀티 칩 패키지를 구현할 경우 반도체 칩의 설계 유연성을 향상시킬 수 있다. 다시 말해, 본 발명의 반도체 패키지(100)는 제1 솔더 패드(127b) 및 제2 솔더 패드(137a)의 위치를 후에 적층되는 제2 및 제3 반도체 칩의 칩 패드 위치에 따라 자유롭게 배치할 수 있어 적층되는 제2 및 제3 반도체 칩의 설계 유연성을 향상시킬 수 있다.
더하여, 본 발명의 반도체 패키지(100)에 제2 및 제3 반도체 칩이 적층되어 멀티 칩 패키지를 구현할 경우, 인터포저 칩이 필요 없어 전체 패키지의 두께를 낮출 수 있고 최단거리의 접속을 이루어 하나의 패키지 안에 더 많은 반도체 칩을 적층할 수 있다.
이하에서는, 본 발명의 반도체 패키지(100)를 이용한 멀티 칩 패키지를 설명한다.
도 7은 본 발명의 일 예에 의한 멀티 칩 패키지를 도시한 단면도이고, 도 8은 도 7의 멀티 칩 패키지의 패드 레이아웃을 설명하기 위하여 도시한 개략 평면도 이다.
구체적으로, 도 7은 도 8의 일정 방향에 따른 단면은 아니고, 본 발명의 설명을 위하여 개략적으로 도시한 것이다.
먼저, 도 7에 도시한 바와 같이, 본 발명에 의한 멀티 칩 패키지(400)는 외부 접속 단자(303)를 갖는 배선 기판(301), 예컨대 PCB(print circuit board) 기판 상에 앞서 설명한 바와 같은 반도체 패키지(100)가 접착제(미도시)를 이용하여 접착된다. 반도체 패키지(100)는 앞서 설명한 바와 같이 와이어 본딩 패드(127a)와 제1 솔더 패드(127b)를 갖는 제1 재배선층(121)을 구비한다. 제1 재배선층(121)의 와이어 본딩 패드(127a)와 배선 기판(301)의 배선 패드(미도시)는 본딩 와이어(309)로 연결되어 있다.
제2 반도체 칩(311)은 반도체 칩(110) 상에 위치하면서 제1 재배선층(121)의 제1 솔더 패드(127b)와 제1 범프(305)를 통하여 접속된다. 제2 반도체 칩(311)은 반도체 칩(110)과 동종 또는 이종의 칩일 수 있다. 제2 반도체 칩(311)의 크기는 반도체 칩(110)의 크기와 다른 것으로 구성한다.
본 실시예에서, 제2 반도체 칩(311)의 크기, 즉 길이(W2)는 반도체 칩(110), 즉 반도체 패키지의 크기, 즉 길이(W1)보다 작게 구성한다. 또한, 제1 범프(305)의 높이는 상부 절연층(133)의 표면보다 높게 구성한다. 제2 반도체 칩(311)은 제1 솔더 패드(127b)에 대응되게 위치한 제1 범프(305)를 구비한 상태로 준비되며, 제1 솔더 패드(127b) 위치에 맞추어 플립칩(flip chip) 방법으로 적층한다. 제1 범프(305)는 미리 반도체 칩(110)의 제1 솔더 패드(127b)에 맞추어 설계한다.
그리고, 본 발명의 반도체 패키지(100)는 앞서 설명한 바와 같이 제2 솔더 패드(137a)를 갖는 제2 재배선층(131)을 구비한다. 제3 반도체 칩(313)은 제2 반도체 칩(311) 상부에 위치하면서 제2 재배선층(131)의 제2 솔더 패드(137a)와 제2 범프(307)를 통하여 접속된다. 제3 반도체 칩(313)은 반도체 칩(110) 및 제2 반도체 칩(311)과 동종 또는 이종의 칩일 수 있다. 제3 반도체 칩(313)의 크기는 반도체 칩(110) 및 제2 반도체 칩(311)의 크기와 다른 것으로 구성한다.
본 실시예에서, 제3 반도체 칩(313)의 크기, 즉 길이(W3)는 반도체 칩(110), 즉 반도체 패키지의 크기, 즉 길이(W1)보다 작고, 제2 반도체 칩(311)의 크기, 즉 길이(W2)보다 크게 구성한다. 또한, 제2 펌프(307)의 높이는 제2 반도체 칩(311)의 두께보다 크게 구성한다. 제3 반도체 칩(313)은 제2 솔더 패드(137a)에 대응되는 위치에 제2 범프(307)를 구비한 상태로 준비되며, 제2 솔더 패드(137a) 위치에 맞추어 플립칩 방법으로 적층한다. 제2 범프(307)는 미리 반도체 칩(110)의 제2 솔더 패드(137a)에 맞추어 설계한다.
반도체 칩들(110, 311, 313), 재배선층들(121, 131) 및 본딩 와이어(309)는 봉지재(315, encapsulant)로 밀봉되어 멀티 칩 패키지(400)가 완성된다. 본 실시예에서, 반도체 칩(110)의 크기, 즉 길이(W1)가 제일 크고, 제2 반도체 칩(311)의 크기, 즉 길이(W2)가 제3 반도체 칩(313)의 크기, 즉 길이(W3)보다 작게 구성되어 있다. 그러나, 제2 반도체 칩(311) 및 제3 반도체 칩(313)의 크기는 재배선층(121, 131)의 솔더 패드(127b, 137a)나 칩 패드(103)의 위치에 따라 다르게 구성할 수 있다.
여하튼, 본 발명에 의한 멀티 칩 패키지(400)는 앞서 설명한 바와 같이 둘 이상의 재배선층(121, 131)을 구비하는 반도체 패키지(100)에 복수개의 반도체 칩들(311, 313)이 적층되어 구성된다. 따라서, 본 발명의 멀티 칩 패키지(400)는 인터포저 칩이 필요 없어 전체 패키지의 두께(h1)를 낮출 수 있고 최단 거리의 접속을 이루어 하나의 패키지 안에 더 많은 반도체 칩을 적층할 수 있다.
다음에, 도 8을 이용하여 멀티 칩 패키지의 패드 레이아웃을 설명한다.
도 8에 도시한 바와 같이, 반도체 칩(110)의 중앙 부분에 칩 패드(103)가 위치한다. 칩 패드(103)는 제1 재배선층(121)을 통하여 와이어 본딩 패드(127a)와 연결된다. 칩 패드(103)와 연결된 와이어 본딩 패드(127a)는 본딩 와이어(309)를 통하여 배선 기판(도 7의 301)과 연결된다.
반도체 칩(110) 상부에는 크기가 작은 제2 반도체 칩(311)이 적층된다. 즉, 반도체 칩(110) 내에 포함되는 제2 반도체 칩(311)이 적층된다. 제2 반도체 칩(311)은 제1 솔더 패드(127b) 및 제1 재배선층(121)을 통하여 와이어 본딩 패드(127a)와 연결된다. 제2 반도체 칩(311)과 제1 재배선층(121)으로 연결된 와이어 본딩 패드(127a)는 본딩 와이어(309)를 통하여 배선 기판(도 7의 301)과 연결된다.
제2 반도체 칩(311) 상부에는 크기가 큰 제3 반도체 칩(313)이 적층된다. 즉, 제2 반도체 칩(311)을 덮도록 제3 반도체 칩(313)이 적층된다. 제3 반도체 칩(313)은 제2 솔더 패드(137a) 및 제2 재배선층(131)을 통하여 와이어 본딩 패드(127a)와 연결된다. 제3 반도체 칩(313)과 제2 재배선층(131)으로 연결된 와이어 본딩 패드(127a)는 본딩 와이어(309)를 통하여 배선 기판(도 7의 301)과 연결된다. 도 8의 패드 레이아웃은 하나의 예를 도시한 것으로, 다양한 형태로 구성할 수 있다.
도 9는 본 발명의 다른 예에 따른 멀티 칩 패키지를 도시한 단면도이다.
구체적으로, 도 9는 도 8과 비교하여 칩 패드(103)가 반도체 칩(110)의 중앙 부분에 형성되어 있지 않고 주변부에 형성된 것을 제외하고는 동일하다. 도 9에서, 도 8과 동일한 참조번호는 동일한 부재를 나타낸다. 도 9에 도시한 바와 같이, 칩 패드(103)를 반도체 칩(110)의 주변부에 위치시켜도 멀티 칩 패키지(400)를 도 8과 동일하게 구현할 수 있다.
도 10은 도 8 및 도 9와 비교를 위한 멀티 칩 패키지의 비교예의 단면도이다.
구체적으로, 도 10에서, 도 8 및 도 9와 동일한 참조번호는 동일한 부재를 나타낸다. 배선 기판(301) 상에 반도체 칩(110)이 부착되어 있다. 반도체 칩(110)의 칩 패드(103)는 본딩 와이어(309)를 이용하여 배선 기판(301)과 연결된다. 반도체 칩(110)은 접착층(35)을 개재하여 제1 인터포저 칩(352)이 접착되어 있다. 제1 인터포저 칩(352)도 본딩 와이어(309)를 이용하여 배선 기판(301)과 연결된다.
제1 인터포저 칩(352) 상에 제1 범프(354)를 갖는 제1 반도체 칩(311)이 접착되어 있다. 제1 반도체 칩(311) 상에 제2 인터포저 칩(356)이 접착되어 있다. 제2 인터포저 칩(356)도 본딩 와이어(309)를 이용하여 배선 기판과 연결된다. 제2 인터포저 칩(356) 상에 제2 범프(358)를 갖는 제2 반도체 칩(313)이 접착되어 있다. 반도체 칩(110), 제2 및 제3 반도체 칩(311, 313), 제1 및 제2 인터포저 칩(352, 356)은 봉지재(360)로 밀봉되어 패키지가 완성된다.
도 10의 멀티 칩 패키지는 인터포저 칩을 사용하여 반도체 칩을 적층하기 때문에, 전체 패키지의 두께(h2)가 도 8 및 도 9의 패키지의 전체 두께에 비하여 크게 된다. 이에 따라, 도 10의 멀티 칩 패키지는 도 8 및 도 9의 멀티 칩 패키지에 비하여 배선 길이도 본딩 와이어 절단 가능성이 놓아 신뢰성이 떨어지고, 하나의 패키지 안에 적층할 수 있는 반도체 칩의 수를 늘이는데도 한계가 있다.
이하에서는, 본 발명에 의한 멀티 칩 패키지를 이용한 다양한 응용예를 설명한다. 응용예는 여러 가지가 있을 수 있지만 몇 가지만 설명한다.
도 11은 본 발명에 의한 멀티 칩 패키지를 이용한 카드의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 멀티 칩 패키지는 카드(700, card)에 응용될 수 있다. 카드(700)는 멀티 미디어 카드(Multimedia card, MMC), 보안 디지털 카드(Secure digital card, SD) 등을 포함한다. 카드(700)는 컨트롤러(710) 및 메모리(720)를 포함한다. 메모리(720)는 플래쉬 메모리, PRAM(phase change RAM(random access memory)) 또는 다른 형태의 비휘발성 메모리(non-volatile memory)일 수 있다. 컨트롤러(710)에서 메모리(720)로 제어 신호를 보내고, 컨트롤러(710)와 메모리(720)간에는 데이터를 주고받는다.
그런데, 본 발명의 카드(700)를 구성하는 컨트롤러(710) 및 메모리(720)를 앞서 설명한 바와 같은 본 발명의 멀티 칩 패키지(도 7 및 도 9의 400)로 채용한다. 이렇게 될 경우, 카드(700)는 메모리 용량을 크게 할 수 있고 다양한 기능을 갖는 컨트롤러(710)를 구비할 수 있다. 또한, 본 발명의 카드(700)는 인터포저 칩을 구비하지 않은 멀티 칩 패키지(400)를 채용하기 때문에, 카드(700)의 두께를 얇게 할 수 있고, 배선 길이도 짧게 할 수 있어 본딩 와이어 절단에 의한 신뢰성 저하를 방지할 수 있다.
도 12는 본 발명에 의한 멀티 칩 패키지를 이용한 패키지 모듈의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 멀티 칩 패키지(400)는 패키지 모듈(500, package module)에 응용될 수 있다. 패키지 모듈(500)은 모듈 기판(410)에 멀티 칩 패키지(400)가 복수개 부착되어 있다. 패키지 모듈(500)은 일측에 QFP 형태의 패키지(420)가 부착되어 있고, 타측에는 외부 접속 단자(430)가 위치한다. 본 발명에 의한 멀티 칩 패키지(400)는 도 12에 한정되지 않고 다양한 패키지 모듈에 적용될 수 있다.
도 13은 본 발명에 의한 멀티 칩 패키지를 이용한 전자 시스템의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 전자 시스템(800)은 컴퓨터, 모바일 폰(mobile phone), MP3(MPEG Audio Layer-3) 플레이어, 네비게이터(navigator) 등을 의미한다. 본 발명에 의한 전자 시스템(800)은 프로세서(810), 메모리(820), 입출력 장치(830)를 포함한다. 프로세서(810)와 메모리(820)나 입출력 장치(830)간에는 통신 채널(840, communication channel)을 이용하여 제어신호나 데이터를 주고받는다.
그런데, 본 발명에 의한 전자 시스템(800)에서 멀티 칩 패키지(400)를 프로세서(810) 및 메모리(820)에 채용된다. 이렇게 될 경우, 본 발명에 의한 전자 시스템(800)은 인터포저 칩을 구비하지 않는 멀티 칩 패키지(400)로 인해 본딩 와이어의 신뢰성이 향상된다. 이에 따라, 본 발명은 전자 시스템(800)은 신뢰성이 향상된다.
도 1은 본 발명에 따라 반도체 패키지들이 배치된 웨이퍼를 개략적으로 나타낸 평면도이다.
도 2 내지 도 6은 본 발명의 일 예에 따른 반도체 패키지 및 그 제조방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 일 예에 의한 멀티 칩 패키지를 도시한 단면도이다.
도 8은 도 7의 멀티 칩 패키지의 패드 레이아웃을 설명하기 위하여 도시한 개략 평면도이다.
도 9는 본 발명의 다른 예에 따른 멀티 칩 패키지를 도시한 단면도이다.
도 10은 도 8 및 도 9와 비교를 위한 멀티 칩 패키지의 비교예의 단면도이다.
도 11은 본 발명에 의한 멀티 칩 패키지를 이용한 카드의 구성을 도시한 개략도이다.
도 12는 본 발명에 의한 멀티 칩 패키지를 이용한 패키지 모듈의 구성을 도시한 개략도이다.
도 13은 본 발명에 의한 멀티 칩 패키지를 이용한 전자 시스템의 구성을 도시한 개략도이다.

Claims (20)

  1. 집적 회로를 포함하는 기판 상에 형성된 칩 패드와, 상기 칩 패드를 노출시키는 패시베이션층을 포함하는 반도체 칩;
    상기 칩 패드와 접속되면서 상기 반도체 칩 상에 연장 형성되고 와이어 본딩을 위한 와이어 본딩 패드와 제2 반도체 칩과의 접속을 위한 제1 솔더 패드를 갖는 제1 재배선층; 및
    상기 제1 재배선층 상부에서 상기 제1 재배선층과 접속되면서 제3 반도체 칩과의 접속을 위한 제2 솔더 패드를 갖는 제2 재배선층을 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 패시베이션층과 상기 제1 재배선층 사이에는 재배선을 위해 상기 칩 패드를 노출하는 개구부를 포함하는 재배선 절연층이 더 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 상기 제1 재배선층 상에는 상기 와이어 본딩 패드 및 제1 솔더 패드를 노출하는 하부 절연층이 더 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 제2 재배선층 상에는 상기 제2 솔더 패드를 노출하는 상부 절연층이 더 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 제1 재배선층 및 제2 재배선층은 금층으로 구성되는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서, 상기 칩 패드는 상기 기판의 중앙부 또는 주변부에 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  7. 집적 회로를 포함하는 기판 상에 형성된 칩 패드와, 상기 칩 패드를 노출시키는 패시베이션층을 포함하는 반도체 칩;
    상기 칩 패드와 접속되고 상기 반도체 칩 상에 연장 형성된 제1 재배선층;
    상기 제1 재배선층 상에 형성되고, 상기 제1 재배선층의 일부를 노출하는 복수개의 제1 개구부들을 포함하는 하부 절연층;
    상기 제1 재배선층과 접속되고 상기 하부 절연층 상에 형성된 제2 재배선층; 및
    상기 제2 재배선층 상에 형성되고, 상기 제2 재배선층의 일부를 노출하는 복수개의 제2 개구부들을 갖는 상부 절연층을 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서, 상기 제1 개구부들에 노출된 제1 재배선층은 와이어 본딩을 위한 와이어 본딩 패드 및 제2 반도체 칩과의 접속을 위한 제1 솔더 패드인 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서, 상기 와이어 본딩 패드는 상기 반도체 칩의 주변부에 형성되고, 상기 제1 솔더 패드는 상기 와이어 본딩 패드보다 내측에 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  10. 제8항에 있어서, 상기 제2 개구부들에 노출된 제2 재배선층은 제3 반도체 칩과의 접속을 위한 제2 솔더 패드인 것을 특징으로 하는 반도체 패키지.
  11. 제10항에 있어서, 상기 제2 솔더 패드는 상기 제1 솔더 패드의 외측 및 상기 와이어 본딩 패드의 내측에 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  12. 배선 기판;
    상기 배선 기판 상에 접착되고, 집적 회로를 포함하는 기판 상에 형성된 칩 패드와, 상기 칩 패드를 노출시키는 패시베이션층을 포함하는 반도체 칩;
    상기 칩 패드와 접속되면서 상기 반도체 칩 상에 연장 형성되고 와이어 본딩 패드와 제1 솔더 패드를 갖는 제1 재배선층;
    상기 제1 재배선층의 와이어 본딩 패드와 상기 배선 기판의 배선 패드를 연결하는 본딩 와이어;
    상기 제1 재배선층 상부에서 상기 제1 재배선층과 접속되면서 제2 솔더 패드를 갖는 제2 재배선층;
    상기 반도체 칩 상부에 위치하면서 상기 제1 재배선층의 제1 솔더 패드와 대응되는 위치에 형성된 제1 범프를 통하여 접속되는 제2 반도체 칩;
    상기 제2 반도체 칩 상부에 위치하면서 상기 제2 재배선층의 제2 솔더 패드와 대응되는 위치에 형성된 제2 범프를 통하여 접속되는 제3 반도체 칩; 및
    상기 반도체 칩들, 재배선층들 및 본딩 와이어를 밀봉하는 봉지재를 포함하여 이루어지는 것을 특징으로 하는 멀티 칩 패키지.
  13. 제12항에 있어서, 상기 패시베이션층과 상기 제1 재배선층 사이에는 재배선을 위해 상기 칩 패드를 노출하는 개구부를 포함하는 재배선 절연층이 더 형성되어 있는 것을 특징으로 하는 멀티 칩 패키지.
  14. 제12항에 있어서, 상기 제1 재배선층 상에는 상기 와이어 본딩 패드 및 제1 솔더 패드를 노출하는 하부 절연층이 더 형성되어 있는 것을 특징으로 하는 멀티 칩 패키지.
  15. 제12항에 있어서, 상기 제2 재배선층 상에는 상기 제2 솔더 패드를 노출하는 상부 절연층이 더 형성되어 있는 것을 특징으로 하는 멀티 칩 패키지.
  16. 제12항에 있어서, 상기 제2 반도체 칩 및 제3 반도체 칩의 크기는 각각 상기 반도체 칩의 크기와 다른 것을 특징으로 하는 멀티 칩 패키지.
  17. 배선 기판;
    상기 배선 기판 상에 접착되고, 집적 회로를 포함하는 기판 상에 형성된 칩 패드와, 상기 칩 패드를 노출시키는 패시베이션층을 포함하는 반도체 칩;
    상기 칩 패드와 접속되고 상기 반도체 칩 상에 연장 형성된 제1 재배선층;
    상기 제1 재배선층 상에 형성되고, 상기 제1 재배선층의 일부를 노출하는 복수개의 제1 개구부들에 의해 와이어 본딩 패드 및 제1 솔더 패드를 갖는 하부 절연층;
    상기 제1 재배선층과 접속되고 상기 하부 절연층 상에 형성된 제2 재배선층;
    상기 제2 재배선층 상에 형성되고, 상기 제2 재배선층의 일부를 노출하는 복수개의 제2 개구부들에 의해 제2 솔더 패드를 갖는 상부 절연층;
    상기 와이어 본딩 패드와 상기 배선 기판의 배선 패드를 연결하는 본딩 와이어;
    상기 반도체 칩 상부에 위치하면서 상기 제1 솔더 패드와 대응되는 위치에 형성된 제1 범프를 통하여 접속되는 제2 반도체 칩;
    상기 제2 반도체 칩 상부에 위치하면서 상기 제2 솔더 패드와 대응되는 위치에 형성된 제2 범프를 통하여 접속되는 제3 반도체 칩; 및
    상기 반도체 칩들, 재배선층들 및 본딩 와이어를 밀봉하는 봉지재를 포함하여 이루어지는 것을 특징으로 하는 멀티 칩 패키지.
  18. 제17항에 있어서, 상기 와이어 본딩 패드는 상기 반도체 칩의 주변부에 형성되고, 상기 제1 솔더 패드는 상기 와이어 본딩 패드보다 내측에 형성되어 있는 것을 특징으로 하는 멀티 칩 패키지.
  19. 제17항에 있어서, 상기 칩 패드는 상기 기판의 중앙부 또는 주변부에 형성되어 있는 것을 특징으로 하는 멀티 칩 패키지.
  20. 제17항에 있어서, 상기 반도체 칩의 크기는 제2 및 제3 반도체 칩보다 크고, 상기 제2 반도체 칩의 크기는 상기 제3 반도체 칩보다 작은 것을 특징으로 하는 멀티 칩 패키지.
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