KR20210145414A - 재배선층을 갖는 반도체 칩을 포함하는 반도체 패키지 - Google Patents

재배선층을 갖는 반도체 칩을 포함하는 반도체 패키지 Download PDF

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KR20210145414A
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package
pad
semiconductor chip
conductive layer
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김종현
김승환
서현철
김기영
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Abstract

반도체 패키지가 제공된다. 본 발명의 일 실시예에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상에 배치되고 중앙 영역과 가장자리 영역을 갖는 제1 반도체 칩; 및 상기 제1 반도체 칩 상의 패키지 재배선층을 포함하고, 상기 제1 반도체 칩은, 하부 구조물; 상기 하부 구조물 상에서 상기 하부 구조물과 전기적으로 연결되고, 상기 중앙 영역에 배치되는 재배선 패드를 포함하는 재배선 도전층; 및 상기 하부 구조물 및 상기 재배선 도전층을 덮으면서, 상기 재배선 패드를 노출시키는 개구를 갖는 보호층을 포함하고, 상기 패키지 재배선층은, 상기 재배선 패드와 접속하면서 상기 가장자리 영역까지 연장하고, 상기 가장자리 영역에 배치되는 패키지 재배선 패드를 포함하는 패키지 재배선 도전층을 포함하고, 상기 가장자리 영역에서 상기 재배선 도전층은 생략될 수 있다.

Description

재배선층을 갖는 반도체 칩을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE INCLUDING SEMICONDUCTOR CHIP HAVING REDISTRIBUTION LAYER}
본 특허 문헌은 반도체 패키지에 관한 것으로, 보다 상세하게는 재배선층을 갖는 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.
반도체 칩은 다양한 기능을 갖는 집적 회로를 포함할 수 있다. 이러한 반도체 칩을 외부 단자와 접속시키기 위하여 재배선층의 형성이 요구될 수 있다.
이러한 재배선층은 주로 회로 패턴이 형성된 웨이퍼를 팹-아웃(fab-out)한 상태, 즉 패키징 과정에서 형성될 수 있다. 그러나, 어떠한 경우에는, 재배선층이 웨이퍼에 회로 패턴을 형성하는 프론트 엔드(front-end) 공정에서 회로 패턴과 함께 형성될 수도 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 반도체 칩의 신뢰성 및 동작 특성을 확보하면서 공정상의 불량을 개선할 수 있는 반도체 패키지를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상에 배치되고 중앙 영역과 가장자리 영역을 갖는 제1 반도체 칩; 및 상기 제1 반도체 칩 상의 패키지 재배선층을 포함하고, 상기 제1 반도체 칩은, 하부 구조물; 상기 하부 구조물 상에서 상기 하부 구조물과 전기적으로 연결되고, 상기 중앙 영역에 배치되는 재배선 패드를 포함하는 재배선 도전층; 및 상기 하부 구조물 및 상기 재배선 도전층을 덮으면서, 상기 재배선 패드를 노출시키는 개구를 갖는 보호층을 포함하고, 상기 패키지 재배선층은, 상기 재배선 패드와 접속하면서 상기 가장자리 영역까지 연장하고, 상기 가장자리 영역에 배치되는 패키지 재배선 패드를 포함하는 패키지 재배선 도전층을 포함하고, 상기 가장자리 영역에서 상기 재배선 도전층은 생략될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지에 의하면, 반도체 칩의 신뢰성 및 동작 특성을 확보하면서 공정상의 불량을 개선할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 제1 반도체 칩을 설명하기 위한 단면도이다.
도 1b는 도 1a의 제1 반도체 칩의 재배선 도전층의 일부를 보여주는 평면도이다.
도 1c는 도 1a의 P1 부분의 일례를 상세히 나타낸 단면도이다.
도 2a는 도 1a의 제1 반도체 칩을 포함하는 반도체 패키지를 설명하기 위한 단면도이다.
도 2b는 도 2a의 제1 반도체 칩의 재배선 도전층의 일부 및 그 상부의 패키지 재배선 도전층의 일부를 보여주는 평면도이다.
도 3은 도 2b의 A2-A2' 선에 따른 단면 중 일부를 확대한 도면이다.
도 4는 도 2a의 반도체 패키지의 제1 반도체 칩 상에 제2 반도체 칩이 적층된 상태의 반도체 패키지를 보여주는 단면도이다.
도 5a는 본 발명의 다른 일 실시예에 따른 제1 반도체 칩을 설명하기 위한 단면도이다.
도 5b는 도 5a의 제1 반도체 칩의 재배선 도전층의 일부를 보여주는 평면도이다.
도 6a는 도 5a의 제1 반도체 칩을 포함하는 반도체 패키지를 설명하기 위한 단면도이다.
도 6b는 도 6a의 제1 반도체 칩의 재배선 도전층의 일부 및 그 상부의 패키지 재배선 도전층의 일부를 보여주는 평면도이다.
도 7은 도 6a의 반도체 패키지의 제1 반도체 칩 상에 제2 반도체 칩이 적층된 상태의 반도체 패키지를 보여주는 단면도이다.
도 8a는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 8b는 도 8a의 제1 반도체 칩의 재배선 패드의 일부 및 이와 접속하는 패키지 재배선 도전층을 보여주는 평면도이다.
도 8c는 도 8a의 제2 반도체 칩의 칩 패드의 일부를 보여주는 평면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
이하, 도 1a 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 반도체 칩 및 이를 포함하는 반도체 패키지에 대하여 설명하기로 한다.
도 1a는 본 발명의 일 실시예에 따른 제1 반도체 칩을 설명하기 위한 단면도로서, 도 1b의 A1-A1' 선을 기준으로 도시된 단면도이다. 도 1b는 도 1a의 제1 반도체 칩의 재배선 도전층의 일부를 보여주는 평면도이다. 도 1c는 도 1a의 P1 부분의 일례를 상세히 나타낸 단면도이다. 도 2a는 도 1a의 제1 반도체 칩을 포함하는 반도체 패키지를 설명하기 위한 단면도로서, 도 2b의 A1-A1' 선을 기준으로 도시된 단면도이다. 도 2b는 도 2a의 제1 반도체 칩의 재배선 도전층의 일부 및 그 상부의 패키지 재배선 도전층의 일부를 보여주는 평면도이다. 도 3은 도 2b의 A2-A2' 선에 따른 단면 중 일부를 확대한 도면이다. 도 4는 도 2a의 반도체 패키지의 제1 반도체 칩 상에 제2 반도체 칩이 적층된 상태의 반도체 패키지를 보여주는 단면도이다.
먼저, 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 제1 반도체 칩(100)은, 하부 구조물(110)과, 하부 구조물(110) 상에 형성되는 재배선 도전층(120)과, 하부 구조물(110) 및 재배선 도전층(120)을 덮으면서 재배선 도전층(120)의 일부를 노출시키는 보호층(130)을 포함할 수 있다. 보호층(130)에 의해 노출되는 재배선 도전층(120)의 일부를 재배선 패드(120P)라 하기로 한다.
하부 구조물(110)은, 도 1c를 함께 참조하면, 실리콘 등의 반도체 물질을 포함하는 반도체 기판(S)과, 반도체 기판(S)의 일면 상에 형성되어 집적 회로를 구성하는 다층 도전 패턴(ML)과, 다층 도전 패턴(ML)이 매립되는 층간 절연층(ILD)을 포함할 수 있다. 도시하지는 않았으나, 층간 절연층(ILD) 또한 다층 구조를 가질 수 있다.
다층 도전 패턴(ML)은 반도체 기판(S)의 상면에 대해 수직인 방향에서 다층으로 배열되고 다양한 형상을 갖는 복수의 도전체를 포함할 수 있다. 예컨대, 다층 도전 패턴(ML)은 콘택 플러그(C)와 패드(P)의 조합을 포함할 수 있다. 다층 도전 패턴(ML)은 반도체 기판(S)의 일부 예컨대, 트랜지스터의 일 접합과 접속할 수 있다.
다층 도전 패턴(ML) 및 층간 절연층(ILD)을 형성하는 물질은, 반도체 칩의 요구되는 특성을 만족시키기 위하여 적절히 선택될 수 있다. 일례로서, 다층 도전 패턴(ML) 중 적어도 일부가 낮은 저항을 갖는 구리(Cu) 등의 금속을 포함하고, 층간 절연층(ILD) 중 적어도 일부가 낮은 유전율을 갖는 물질 예컨대, 유전율이 2.7 이하인 low-k 물질을 포함할 수 있다.
그런데, 이와 같이 다층 도전 패턴(ML) 및 층간 절연층(ILD)까지 형성된 상태에서 반도체 칩을 보호층으로 덮고 팹-아웃시켜 패키징한다면, 상대적으로 흡습에 취약한 low-k 물질을 통하여 수분이 침투할 수 있고, 이 수분이 금속 이온 특히 구리 이온의 전기적 이동을 일으킴으로써, 다층 도전 패턴(ML)의 손실이나 인접한 다른 도전체와의 전기적 쇼트가 발생할 수 있다. 따라서, 본 실시예의 제1 반도체 칩(100)에서는, 층간 절연층(ILD) 상에 두꺼운 절연층(112)을 추가 형성함으로써 수분의 침투를 방지하고자 한다.
절연층(112)은 low-k 물질보다 높은 유전율 및/또는 낮은 흡습율을 갖는 절연 물질 예컨대, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 또한, 절연층(112)은 단일막 구조 또는 다중막 구조를 가질 수 있다. 절연층(112)은 수분 침투를 방지하기 위하여 상대적으로 두껍게 형성될 수 있다. 구체적으로, 절연층(112)은 다층 구조를 갖는 층간 절연층(ILD)의 어느 하나의 층보다 두꺼울 수 있다. 예컨대, 절연층(112)은 수만
Figure pat00001
의 두께를 가질 수 있다.
단, 다층 도전 패턴(ML)을 외부와 연결하는 것이 필요하므로, 절연층(112)을 관통하여 다층 도전 패턴(ML)과 접속하는 콘택 플러그(114), 및 절연층(112) 상에 형성되고 콘택 플러그(114)와 접속하는 재배선 도전층(120)이 더 형성될 수 있다. 설명의 편의상, 본 개시에서는, 절연층(112) 및 콘택 플러그(114)까지 하부 구조물(110)에 포함시켰다.
재배선 도전층(120)은 다양한 도전성 물질 예컨대, 알루미늄(Al) 등의 금속을 포함할 수 있고, 단일막 구조 또는 다중막 구조를 가질 수 있다. 또한, 재배선 도전층(120)은 원활한 신호 전달 및 절연층(112)과의 균형을 위하여 상대적으로 두껍게 형성될 수 있다. 재배선 도전층(120)은 절연층(112)과 동일 또는 유사한 두께 예컨대, 수만
Figure pat00002
의 두께를 가질 수 있다.
재배선 도전층(120) 상에는 보호층(130)이 배치될 수 있다. 보호층(130)은, 본 실시예의 제1 반도체 칩(100)을 보호하면서 재배선 패드(120P)를 정의하는 기능을 할 수 있다. 보호층(130)은 절연성의 폴리머 등 다양한 절연 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 특히, 보호층(130)은 PIQ(Polyimide Isoindro Quindzoline) 등과 같은 폴리이미드 물질을 포함할 수 있다.
이와 같은 하부 구조물(110) 형성 공정, 재배선 도전층(120) 형성 공정 및 보호층(130) 형성 공정 전부는, 팹 아웃 전에, 즉, 프론트-엔드 공정에서 수행될 수 있다. 일례로서, 하부 구조물(110) 및 재배선 도전층(120)의 형성은, 도전 물질 또는 절연 물질의 증착, 및 마스크 및 식각 공정으로 이 도전 물질 또는 절연 물질을 패터닝하는 공정을 반복하는 방식으로 형성될 수 있다. 보호층(130)의 형성은 코팅(coating) 방식으로 수행될 수 있다.
다시 도 1a 및 도 1b로 돌아와서, 재배선 도전층(120)은 하부 구조물(110) 전면 상에 형성되고, 패터닝에 따라 다양한 평면 형상을 가질 수 있다. 재배선 도전층(120)의 일부로서 재배선 패드(120P)는 제1 반도체 칩(100)을 다른 구성 요소와 전기적으로 접속시키기 위한 단자 즉, 제1 반도체 칩(100)의 칩 패드로 기능할 수 있다. 본 실시예에서, 재배선 패드(120P)는 제1 반도체 칩(100)의 중앙에 배치될 수 있다. 즉, 제1 반도체 칩(100)은 센터 패드 타입(center pad type)의 반도체 칩일 수 있다. 또한, 복수의 재배선 패드(120P)는 제1 반도체 칩(100)의 중앙에 2열로 배열될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 재배선 패드(120P)의 배열은 다양하게 변형될 수 있다. 재배선 패드(120P)는 다양한 신호, 전원 등을 인가 받을 수 있다.
복수의 재배선 패드(120P) 중 동일한 전원이 인가되는 재배선 패드(120P)는 재배선 도전층(120)을 이용하여 서로 연결될 수 있다. 이는, 반도체 칩의 동작 과정에서 필요한 전원의 효과적인 공급을 위해서이다. 일례로서, 도 1b에 도시된 바와 같이, 좌측 열에 배치되는 재배선 패드(120P) 중 일부 예컨대, 제1 재배선 패드(120P1), 제2 재배선 패드(120P2) 및 제3 재배선 패드(120P3)에 동일한 전원이 인가되는 경우, 제1 내지 제3 재배선 패드(120P1, 120P2, 120P3)은 재배선 도전층(120)에 의하여 서로 연결될 수 있다. 이를 위하여, 재배선 도전층(120)은 제1 내지 제3 재배선 패드(120P1, 120P2, 120P3) 각각과 중첩하는 부분, 및 이 부분으로부터 좌측으로 연장하여 서로 합쳐지는 부분을 가질 수 있다. 또한, 일례로서, 도 1b에 도시된 바와 같이, 좌측 열에 배치되는 재배선 패드(120P) 중 다른 일부 예컨대, 제4 재배선 패드(120P4) 및 제5 재배선 패드(120P5)에 동일한 전원이 인가되는 경우, 제4 및 제5 재배선 패드(120P4, 120P5)은 재배선 도전층(120)에 의하여 서로 연결될 수 있다. 이를 위하여, 재배선 도전층(120)은 제4 및 제5 재배선 패드(120P4, 120P5) 각각과 중첩하는 부분, 및 이 부분으로부터 좌측으로 연장하여 서로 합쳐지는 부분을 가질 수 있다. 제1 내지 제3 재배선 패드(120P1, 120P2, 120P3)에 인가되는 전원과 제4 및 제5 재배선 패드(120P4, 120P5)에 인가되는 전원이 서로 상이한 경우, 제1 내지 제3 재배선 패드(120P1, 120P2, 120P3)를 연결시키는 재배선 도전층(120)과 제4 및 제5 재배선 패드(120P4, 120P5)를 연결시키는 재배선 도전층(120)은 서로 이격 및 분리될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 재배선 도전층(120)은 동일한 전원이 인가되는 재배선 패드(120P)를 서로 연결시키면서 다양하게 굽어진 라인 형상, 판 형상, 또는 이들이 조합된 형상을 가질 수 있다. 본 실시예의 제1 반도체 칩(100)이 고속으로 동작하는 반도체 메모리인 경우에도, 이와 같이 동일한 전원이 인가되는 재배선 패드(120P)를 서로 연결하여 PDN(Power Distribution Network)을 형성하면, 순간적인 전압 변화에 대처가 가능하여 데이터 정합성(data integrity)을 확보할 수 있다. 제1 반도체 칩(100)은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리, NAND 플래시, RRAM(Resistive RAM) PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), FRAM(Ferroelectric RAM) 등과 같은 비휘발성 메모리, 기타 다양한 능동 소자 또는 수동 소자를 포함할 수 있다.
보호층(130)은, 자신의 아래에 배치되는 구조물의 단차 즉, 재배선 도전층(120)이 존재하는 영역과 존재하지 않는 영역 사이의 단차 때문에, 단차를 가질 수 있다. 다시 말하면, 보호층(130)은 재배선 도전층(120) 상에 위치하는 부분의 상면 높이가 하부 구조물(110) 상에 위치하는 부분의 상면 높이보다 높을 수 있다. 전술한 바와 같이 재배선 도전층(120)의 두께가 상당히 크기 때문에, 이러한 보호층(130)의 단차 또한 상당히 클 수 있다.
한편, 이러한 제1 반도체 칩(100) 상에 다른 반도체 칩을 적층하는 경우, 예컨대, DDP(Double Die Package) 제품을 구현하고자 하는 경우, 제1 반도체 칩(100)의 중앙에 배치된 칩 패드 즉, 재배선 패드(120P)를 제1 반도체 칩(100)의 가장자리로 재배선하는 것이 요구될 수 있다. 본 실시예에서, 재배선 패드(120P)의 재배선은, 제1 반도체 칩(100)을 팹 아웃한 상태에서 즉, 패키징 공정에서 수행될 수 있다. 만약, 재배선 패드(120P)의 재배선을, 재배선 도전층(120)과 동일/유사한 공정을 이용하여 팹 아웃 전에 수행한다면, 재배선 패드(120P)의 재배선과 재배선 도전층(120)의 중첩으로 인한 기생 캐패시턴스가 지나치게 증가하기 때문이다. 팹 아웃한 상태에서 형성되는 재배선층을, 팹 아웃 전에 형성된 재배선 도전층(120)과 구별하기 위하여, 이하, 패키지 재배선층이라 하기로 한다. 아래에서 설명될 도 2a 및 도 2b는 제1 반도체 칩(100)의 재배선 도전층(120) 상에 패키지 재배선층(200)이 형성된 상태를 보여준다. 아울러, 도 2a는 패키지 재배선층(200)과 패키지 기판(300)이 본딩 와이어(400)에 의해 연결된 상태의 반도체 패키지를 보여준다.
도 2a 및 도 2b를 참조하면, 제1 반도체 칩(100) 상에 패키지 재배선층(200)이 형성될 수 있다.
패키지 재배선층(200)은 제1 패키지 재배선 절연층(210), 패키지 재배선 도전층(220) 및 제2 패키지 재배선 절연층(230)을 포함할 수 있다. 참고로, 도 2b의 평면도에는 패키지 재배선층(200) 중 패키지 재배선 도전층(220)만이 도시되어 있다.
제1 패키지 재배선 절연층(210)은 제1 반도체 칩(100) 최상부의 보호층(130)을 덮으면서, 보호층(130)의 개구와 중첩하는 개구를 가질 수 있다. 그에 따라, 재배선 패드(120P)의 상면은, 제1 패키지 재배선 절연층(210)의 개구 및 보호층(130)의 개구를 통하여 노출될 수 있다. 도 2a의 단면도에서, 제1 패키지 재배선 절연층(210)의 개구와 보호층(130)의 개구의 사이즈는 서로 동일하고 완전히 중첩하는 것으로 도시되어 있으나, 본 개시가 이에 한정되는 것은 아니다. 제1 패키지 재배선 절연층(210)의 개구와 보호층(130)의 개구의 사이즈가 상이하거나 이들 개구가 부분적으로 중첩할 수도 있다.
제1 패키지 재배선 절연층(210)은 다양한 절연 물질을 포함할 수 있다. 예컨대, 제1 패키지 재배선 절연층(210)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 또는, 제1 패키지 재배선 절연층(210)은 에폭시(epoxy), 폴리이미드(polyimide), PBO(Polybenzoxazole), BCB(Benzocyclobuten), 실리콘 수지(Silicone), 아크릴 수지 (Acrylate) 등의 수지 물질을 포함할 수 있다. 제1 패키지 재배선 절연층(210)은 보호층(130)과 상이한 절연 물질로 형성될 수 있다. 또한, 제1 패키지 재배선 절연층(210)은 보호층(130)보다 작은 두께를 가질 수 있다.
패키지 재배선 도전층(220)은 제1 패키지 재배선 절연층(210)의 개구 및 보호층(130)의 개구를 통하여 재배선 패드(120P)와 접속하면서, 제1 패키지 재배선 절연층(210) 상에서 제1 반도체 칩(100)의 가장자리 영역까지 연장할 수 있다. 패키지 재배선 도전층(220)은 재배선 패드(120P)로부터 연장하면서 상대적으로 좁은 폭을 갖는 라인부(220L)와 라인부(220L)의 끝단에 위치하고 상대적으로 큰 폭을 갖는 판 형상의 단부(220E)를 포함할 수 있다. 패키지 재배선 도전층(220)의 단부(220E) 중 적어도 일부는 제2 패키지 재배선 절연층(230)의 개구에 의하여 노출될 수 있다. 이 노출되는 단부(220E)의 일부를 이하, 패키지 재배선 패드(220P)라 하기로 한다.
패키지 재배선 패드(220P)는 제1 반도체 칩(100)의 양측 가장자리와 중첩할 수 있다. 일례로서, 제1 반도체 칩(100)의 중앙에 배치된 2열의 재배선 패드(120P) 중 좌측 열에 배치되는 재배선 패드(120P)와 접속하는 패키지 재배선 패드(220P)는, 제1 반도체 칩(100)의 좌측 가장자리에 일렬로 배열될 수 있다. 또한, 2열의 재배선 패드(120P) 중 우측 열에 배치되는 재배선 패드(120P)와 접속하는 패키지 재배선 패드(220P)는, 제1 반도체 칩(100)의 우측 가장자리에 일렬로 배열될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 반도체 칩(100) 중앙의 재배선 패드(120P)가 제1 반도체 칩(100)의 가장자리로 연장되기만 하면, 패키지 재배선 패드(220P)의 배열은 다양하게 변형될 수 있다.
패키지 재배선 도전층(220)은 다양한 도전 물질을 포함할 수 있다. 예컨대, 패키지 재배선 도전층(220)은 구리, 금 등의 금속 물질을 포함할 수 있다. 패키지 재배선 도전층(220)은 재배선 도전층(120)과 상이한 도전 물질로 형성될 수 있다. 또한, 패키지 재배선 도전층(220)은 재배선 도전층(120)보다 작은 두께를 가질 수 있다.
제2 패키지 재배선 절연층(230)은 제1 패키지 재배선 절연층(210) 및 패키지 재배선 도전층(220)을 덮으면서, 패키지 재배선 도전층(220)의 일부를 노출시키는 개구를 가질 수 있다. 특히, 도 2a를 참조하면, 제2 패키지 재배선 절연층(230)의 개구에 의해 노출되는 패키지 재배선 도전층(220)의 일부가, 전술한 바와 같이, 패키지 재배선 패드(220P)를 형성할 수 있다.
제2 패키지 재배선 절연층(230)은 다양한 절연 물질을 포함할 수 있다. 예컨대, 제2 패키지 재배선 절연층(230)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 또는, 제2 패키지 재배선 절연층(230)은 에폭시(epoxy), 폴리이미드(polyimide), PBO(Polybenzoxazole), BCB(Benzocyclobuten), 실리콘 수지(Silicone), 아크릴 수지 (Acrylate) 등의 수지 물질을 포함할 수 있다. 제2 패키지 재배선 절연층(230)은 보호층(130)과 상이한 절연 물질 및 제1 패키지 재배선 절연층(210)과 동일한 절연 물질로 형성될 수 있다. 또한, 제2 패키지 재배선 절연층(230)은 보호층(130)보다 작은 두께를 가질 수 있다.
이상으로 설명한 패키지 재배선층(200)이 제1 반도체 칩(100) 상에 형성되면, 제1 반도체 칩(100)은 패키지 재배선층(200)을 통하여 다른 구성 요소와 전기적으로 접속할 수 있다. 일례로서, 다른 구성 요소는, 패키지 기판(300), 제1 반도체 칩(100) 상에 배치될 다른 반도체 칩(도 4의 500 참조) 등일 수 있다.
제1 반도체 칩(100)은 패키지 재배선 패드(220P)가 패키지 기판(300)을 기준으로 위를 향하도록 패키지 기판(300) 상에 실장될 수 있다. 즉, 제1 반도체 칩(100)은 페이스업(face-up) 형태로 패키지 기판(300) 상에 형성될 수 있다. 제1 반도체 칩(100)의 하면은 직접 또는 접착제(미도시됨) 등을 통하여 패키지 기판(300)의 상면에 부착될 수 있다.
패키지 기판(300)은 전기적 신호 전달을 위하여 회로 및/또는 배선 구조(미도시됨)를 갖는 반도체 패키지용 기판일 수 있다. 예컨대, 패키지 기판(300)은 인쇄 회로 기판(Printed Circuit Board: PCB)일 수 있다.
제1 반도체 칩(100)과 패키지 기판(300)은 본딩 와이어(400)를 통하여 전기적으로 연결될 수 있다. 본딩 와이어(400)는, 초음파 에너지 및/또는 열에 의하여 일단이 패키지 재배선 패드(220P)에 용접되고 타단이 패키지 기판(300)의 상면 일부 예컨대, 본딩 핑거(bonding finger, 미도시됨)에 용접될 수 있다.
이상으로 설명한 제1 반도체 칩(100) 이를 포함하는 반도체 패키지에 의하면 아래와 같은 장점이 있다.
우선, 다층 도전 패턴(ML) 및 층간 절연층(ILD) 상에 상대적으로 두꺼운 절연층(112)을 형성하기 때문에, 다층 도전 패턴(ML) 및 층간 절연층(ILD)이 흡습성에 취약한 low-k 물질 및 수분에 의하여 이온화되어 손쉽게 이동하는 구리 등의 금속을 포함하더라도, 제1 반도체 칩(100)으로의 수분 침투가 방지될 수 있다. 결과적으로, 제1 반도체 칩(100)의 신뢰성을 확보할 수 있다.
또한, 재배선 도전층(120)을 이용하여 동일한 전원이 인가되는 재배선 패드(120P)를 서로 연결시킴으로써 효과적인 전원 공급을 가능하게 할 수 있다. 결과적으로, 제1 반도체 칩(100)의 동작 특성을 향상시킬 수 있다.
또한, 재배선 패드(120P)가 제1 반도체 칩(100)의 중앙에 위치하는 경우, 패키지 재배선층(200)을 통하여 재배선 패드(120P)를 제1 반도체 칩(100)의 가장자리로 재배선할 수 있다. 이러한 경우, 캐패시턴스를 크게 증가시키지 않고서도, 칩 적층 제품의 구현이 가능할 수 있다.
한편, 도 2a의 반도체 패키지에서, 도시하지는 않았으나, 패키지 재배선층(200) 또한 하부 구조물의 단차 즉, 보호층(130)에 형성된 단차를 따라 형성될 수 있다. 이러한 단차는 대부분 크게 문제되지 않는다. 그러나, 패키지 재배선 패드(220P) 부분에서 단차가 존재하면 본딩 와이어(400)를 형성하는 공정에 문제가 발생할 수 있다. 이에 대하여는, 도 2b와 함께 도 3을 참조하여 예시적으로 설명하기로 한다.
도 2b 및 도 3을 참조하면, A2-A2' 선으로 표시한 부분에서는, 패키지 재배선 패드(220P)의 일부가 재배선 도전층(120)과 중첩하는 반면, 나머지 일부는, 하부 구조물(110)과 중첩할 수 있다. 보호층(130), 제1 패키지 재배선 절연층(210) 및 패키지 재배선 도전층(220)은 아래의 단차를 따라 형성되기 때문에, 패키지 재배선 패드(220P)에도 단차가 발생할 수 있다.
이와 같이 단차를 갖는 패키지 재배선 패드(220P) 상에 본딩 와이어(400)의 일단을 용접하는 경우, 공정이 어려워 접합 불량이 발생할 수 있다.
또한, 도 2a의 반도체 패키지에서, 칩 적층 제품 등의 구현을 위하여 제1 반도체 칩(100) 상에 다른 반도체 칩을 적층할 수도 있다. 그런데, 경우에 따라, 예컨대, 다른 반도체 칩이 제1 반도체 칩(100)의 가장자리를 덮으면서 제1 반도체 칩(100)과의 좁은 간격을 갖도록 배치되는 경우, 본딩 와이어(400)의 루프(loop)를 형성할 공간이 부족할 수도 있다. 이에 대하여는, 도 4를 참조하여 예시적으로 설명하기로 한다.
도 4를 참조하면, 도 2a의 반도체 패키지 상에 제2 반도체 칩(500)이 배치될 수 있다.
제2 반도체 칩(500)은 제1 반도체 칩(100)과 동일한 반도체 칩이거나 상이한 반도체 칩일 수 있고, 제1 반도체 칩(100)과 적어도 일부가 중첩하도록 배치될 수 있다. 또한, 제2 반도체 칩(500)은 다양한 인터커넥터를 통하여 제1 반도체 칩(100) 및/또는 패키지 기판(300)과 전기적으로 연결될 수 있다.
일례로서, 도 4의 단면도 상에서, 제2 반도체 칩(500)은 제1 반도체 칩(100)과 동일한 길이를 가지면서, 제2 반도체 칩(500)의 양측 가장자리가 제1 반도체 칩(100)의 양측 가장자리와 정렬되도록 배치될 수 있다. 그에 따라, 제1 반도체 칩(100)의 양측 가장자리가 제2 반도체 칩(500)과 중첩할 수 있다. 나아가, 일례로서, 제2 반도체 칩(500)은 칩 패드(미도시됨)가 배치되는 활성면이 아래로 향하는 페이스 다운(face-down) 형태로 제1 반도체 칩(100) 상에 형성될 수 있다. 제2 반도체 칩(500)은 칩 패드(미도시됨)와 접속되는 범프(510)를 통하여 패키지 재배선 도전층(220)과 접속하고, 그에 따라 제1 반도체 칩(100)과 전기적으로 연결될 수 있다. 제2 반도체 칩(500)의 범프(510)가 패키지 재배선 도전층(220)과 연결되기 위하여, 제2 패키지 재배선 절연층(230)은 패키지 재배선 도전층(220)의 일부를 노출시키는 개구를 가질 수 있다. 범프(510)는 이 개구를 통하여 패키지 재배선 도전층(220)과 접속할 수 있다. 도시하지는 않았으나, 범프(510)와 패키지 재배선 도전층(220)의 접속을 용이하게 하기 위하여, 범프(510)와 접속하는 부분에서 패키지 재배선 도전층(220)은 라인부(220L)보다 큰 폭을 갖는 평판 형상을 가질 수 있다. 예컨대, 범프(510)와 접속하는 패키지 재배선 도전층(220)의 일부는 단부(220E)와 동일 또는 유사한 평면 형상을 가질 수 있다.
본 실시예에서, 본딩 와이어(400)의 루프가 형성될 수 있는 공간은, 제1 반도체 칩(100)과 제2 반도체 칩(500) 사이의 간격 특히, 패키지 재배선 패드(220P)와 제2 반도체 칩(500)의 하면 사이의 간격(D1)에 따라 결정될 수 있다. 그런데, 범프(510)의 크기 제약 등으로, 제1 반도체 칩(100)과 제2 반도체 칩(500) 사이의 간격을 임의로 증가시키는 것은 어려울 수 있다. 이 때문에, 본딩 와이어(400)의 루프가 형성될 수 있는 공간이 부족하여 본딩 와이어(400)의 일부가 제2 반도체 칩(500)에 닿을 수 있다. 이 경우, 제2 반도체 칩(500)을 적층할 때 가해지는 압력에 의해, 본딩 와이어(400)가 변형되면서 서로 접촉하여 단락이 일어나거나 본딩 와이어(400)의 볼의 넥(neck) 부분이 부러지는 등의 공정 불량이 발생할 수 있다.
이하에서는, 전술한 실시예에서 발생할 수 있는 문제점까지 해결할 수 있는 실시예를 더 제안하고자 한다. 도 5a 내지 도 7을 참조하여 본 발명의 다른 일 실시예에 따른 반도체 칩 및 이를 포함하는 반도체 패키지에 대하여 설명하기로 한다.
도 5a는 본 발명의 다른 일 실시예에 따른 제1 반도체 칩을 설명하기 위한 단면도로서, 도 5b의 B1-B1' 선을 기준으로 도시된 단면도이다. 도 5b는 도 5a의 제1 반도체 칩의 재배선 도전층의 일부를 보여주는 평면도이다. 도 6a는 도 5a의 제1 반도체 칩을 포함하는 반도체 패키지를 설명하기 위한 단면도로서, 도 6b의 B1-B1' 선을 기준으로 도시된 단면도이다. 도 6b는 도 6a의 제1 반도체 칩의 재배선 도전층의 일부 및 그 상부의 패키지 재배선 도전층의 일부를 보여주는 평면도이다. 도 7은 도 6a의 반도체 패키지의 제1 반도체 칩 상에 제2 반도체 칩이 적층된 상태의 반도체 패키지를 보여주는 단면도이다. 전술한 실시예와 실질적으로 동일한 부분에 대하여는 그 상세한 설명을 생략하기로 한다.
먼저, 도 5a 및 도 5b를 참조하면, 본 발명의 일 실시예에 따른 제1 반도체 칩(1000)은, 하부 구조물(1100)과, 하부 구조물(1100) 상에 형성되는 재배선 도전층(1200)과, 하부 구조물(1100) 및 재배선 도전층(1200)을 덮으면서 재배선 도전층(1200)의 일부를 노출시키는 보호층(1300)을 포함할 수 있다. 보호층(1300)에 의해 노출되는 재배선 도전층(1200)의 일부를 재배선 패드(1200P)라 하기로 한다.
하부 구조물(1100)은, 전술한 실시예의 하부 구조물(도 1c 참조)와 실질적으로 동일할 수 있다. 즉, 하부 구조물(1100)은 다층 도전 패턴과 이를 매립하는 층간 절연층 및 그 상부에 형성되는 두꺼운 절연층을 포함할 수 있다.
재배선 도전층(1200)은 다양한 도전성 물질 예컨대, 알루미늄(Al) 등의 금속을 포함할 수 있고, 단일막 구조 또는 다중막 구조를 가질 수 있다. 또한, 재배선 도전층(1200)은 원활한 신호 전달 및 재배선 도전층(1200)의 아래에 두껍게 형성되는 절연층(미도시됨)과의 균형을 위하여 상대적으로 두껍게 형성될 수 있다. 예컨대, 재배선 도전층(1200)은 수만
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의 두께를 가질 수 있다.
재배선 도전층(1200)의 일부로서 재배선 패드(1200P)는 제1 반도체 칩(1000)을 다른 구성 요소와 전기적으로 접속시키기 위한 단자 즉, 제1 반도체 칩(1000)의 칩 패드로 기능할 수 있다. 본 실시예에서, 재배선 패드(1200P)는 제1 반도체 칩(1000)의 중앙에 배치될 수 있다. 즉, 제1 반도체 칩(1000)은 센터 패드 타입의 반도체 칩일 수 있다. 또한, 복수의 재배선 패드(1200P)는 제1 반도체 칩(1000)의 중앙에 2열로 배열될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 재배선 패드(1200P)의 배열은 다양하게 변형될 수 있다. 재배선 패드(1200P)는 다양한 신호, 전원 등을 인가 받을 수 있다.
재배선 도전층(1200)은 하부 구조물(1100) 전면 상에 형성되면서 패터닝에 따라 다양한 평면 형상을 가질 수 있다. 이때, 전술한 실시예와 달리, 재배선 도전층(1200)은 반도체 칩(1000) 양측의 가장자리 영역(EP)까지 연장하지 않을 수 있다. 즉, 반도체 칩(1000) 양측의 가장자리 영역(EP)에서 재배선 도전층(1200)은 생략될 수 있다. 가장자리 영역(EP)은 후술하는 패키지 재배선 패드가 배치될 영역일 수 있다. 이것을 제외하고는, 전술한 실시예와 마찬가지로, 재배선 도전층(1200)은 동일한 전원이 인가되는 재배선 패드(120P)를 서로 연결시키도록 패터닝될 수 있다. 이로써, 제1 반도체 칩(1000)의 동작 과정에서 필요한 전원을 효과적으로 공급할 수 있다.
재배선 도전층(1200) 상에는 보호층(1300)이 배치될 수 있다. 보호층(1300)은, 제1 반도체 칩(1000)을 보호하면서 재배선 패드(1200P)를 정의하는 기능을 할 수 있다. 보호층(1300)은 절연성의 폴리머 등 다양한 절연 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 특히, 보호층(1300)은 PIQ 등과 같은 폴리이미드 물질을 포함할 수 있다.
보호층(1300)은, 자신의 아래에 배치되는 구조물의 단차를 따라 형성될 수 있다. 그에 따라, 보호층(1300)은 재배선 도전층(1200) 상에 위치하는 부분의 상면 높이가 하부 구조물(1100) 상에 위치하는 부분의 상면 높이보다 높을 수 있다. 제1 반도체 칩(1000)의 가장자리 영역(EP)에서 재배선 도전층(1200)은 제거되어 있으므로, 이 가장자리 영역(EP)에서 보호층(1300)의 상면 높이는 낮을 수 있다.
제1 반도체 칩(1100) 상에 다른 반도체 칩을 적층하는 경우, 예컨대, DDP 제품을 구현하고자 하는 경우, 반도체 칩(1100)의 중앙에 배치된 재배선 패드(1200P)를 제1 반도체 칩(1000)의 가장자리로 재배선하는 것이 요구될 수 있다. 재배선 패드(1200P)의 재배선은 아래의 도 6a 및 도 6b를 참조하여 설명하기로 한다. 도 6a 및 도 6b는 제1 반도체 칩(1000) 상에 패키지 재배선층(2000)이 형성된 상태를 보여준다. 아울러, 도 6a는 패키지 재배선층(2000)과 패키지 기판(3000)이 본딩 와이어(4000)에 의해 연결된 상태의 반도체 패키지를 보여준다.
도 6a 및 도 6b를 참조하면, 제1 반도체 칩(1000) 상에 패키지 재배선층(2000)이 형성될 수 있다.
패키지 재배선층(2000)은 제1 패키지 재배선 절연층(2100), 패키지 재배선 도전층(2200) 및 제2 패키지 재배선 절연층(2300)을 포함할 수 있다. 참고로, 도 6b의 평면도에는 패키지 재배선층(2000) 중 패키지 재배선 도전층(2200)만이 도시되어 있다.
제1 패키지 재배선 절연층(2100)은 제1 반도체 칩(1000) 최상부의 보호층(1300)을 덮으면서, 보호층(1300)의 개구와 중첩하는 개구를 가질 수 있다. 그에 따라, 재배선 패드(1200P)의 상면은, 제1 패키지 재배선 절연층(2100)의 개구 및 보호층(1300)의 개구를 통하여 노출될 수 있다. 제1 패키지 재배선 절연층(2100)은 보호층(1300)의 단차를 따라 형성될 수 있다. 그에 따라, 제1 패키지 재배선 절연층(2100)의 상면 높이는, 제1 반도체 칩(1000)의 가장자리 영역(EP)에서 보호층(1300)의 하부에 재배선 도전층(1200)이 형성되어 있는 영역보다 낮을 수 있다. 또한, 제1 반도체 칩(1000)의 가장자리 영역(EP)에서, 제1 패키지 재배선 절연층(2100)의 상면 높이는 전술한 실시예의 제1 패키지 재배선 절연층(210)의 상면 높이보다 낮아질 수 있다.
패키지 재배선 도전층(2200)은 제1 패키지 재배선 절연층(2100)의 개구 및 보호층(1300)의 개구를 통하여 재배선 패드(1200P)와 접속하면서, 제1 패키지 재배선 절연층(2100) 상에서 제1 반도체 칩(1000)의 가장자리 영역(EP)까지 연장할 수 있다. 패키지 재배선 도전층(2200)은 제1 패키지 재배선 절연층(2100)의 단차를 따라 형성될 수 있다. 그에 따라, 패키지 재배선 도전층(2200)의 상면 높이는, 제1 반도체 칩(1000)의 가장자리 영역(EP)에서 보호층(1300)의 하부에 재배선 도전층(1200)이 형성되어 있는 영역보다 낮을 수 있다. 또한, 제1 반도체 칩(1000)의 가장자리 영역(EP)에서, 패키지 재배선 도전층(2200)의 상면 높이는 전술한 실시예의 패키지 재배선 도전층(220)의 상면 높이보다 낮아질 수 있다. 패키지 재배선 도전층(2200)은 재배선 패드(1200P)로부터 연장하면서 상대적으로 좁은 폭을 갖는 라인부(2200L)와 라인부(2200L)의 끝단에 위치하고 상대적으로 큰 폭을 갖는 판 형상의 단부(2200E)를 포함할 수 있다. 패키지 재배선 도전층(2200)의 단부(2200E) 중 적어도 일부는 제2 패키지 재배선 절연층(2300)의 개구에 의하여 노출될 수 있다. 이 노출되는 단부(2200E)의 일부를 이하, 패키지 재배선 패드(2200P)라 하기로 한다.
패키지 재배선 패드(2200P)는 제1 반도체 칩(1000) 양측의 가장자리 영역(EP)와 중첩할 수 있다. 이 때문에, 패키지 재배선 패드(2200P)의 상면 높이도 상대적으로 낮을 수 있다. 또한, 패키지 재배선 패드(2200P) 아래에는 재배선 도전층(1200)이 부존재하므로, 패키지 재배선 패드(2200P)에 단차가 발생하지 않는다. 즉, 패키지 재배선 패드(2200P)는 평탄한 표면을 가질 수 있다.
제2 패키지 재배선 절연층(2300)은 제1 패키지 재배선 절연층(2100) 및 패키지 재배선 도전층(2200)을 덮으면서, 패키지 재배선 도전층(2200)의 일부를 노출시키는 개구를 가질 수 있다. 특히, 도 6a를 참조하면, 제2 패키지 재배선 절연층(2300)의 개구에 의해 노출되는 패키지 재배선 도전층(2200)의 일부가, 전술한 바와 같이, 패키지 재배선 패드(2200P)를 형성할 수 있다. 제2 패키지 재배선 절연층(2300) 또한 하부의 단차를 따라 형성될 수 있다.
이상으로 설명한 패키지 재배선층(2000)이 제1 반도체 칩(1000) 상에 형성되면, 제1 반도체 칩(1000)은 패키지 재배선층(2000)을 통하여 다른 구성요소와 전기적으로 연결될 수 있다.
제1 반도체 칩(1000)은 패키지 재배선 패드(2200P)가 패키지 기판(3000)을 기준으로 위를 향하도록 패키지 기판(3000) 상에 실장될 수 있다. 즉, 제1 반도체 칩(1000)은 페이스업 형태로 패키지 기판(3000) 상에 형성될 수 있다.
제1 반도체 칩(1000)과 패키지 기판(3000)은 본딩 와이어(4000)를 통하여 전기적으로 연결될 수 있다. 본딩 와이어(4000)의 일단은 패키지 재배선 패드(2200P)에 용접되고 타단은 패키지 기판(3000)의 상면 일부 예컨대, 본딩 핑거에 용접될 수 있다.
이상으로 설명한 반도체 칩 이를 포함하는 반도체 패키지에 의하면 전술한 실시예의 장점을 모두 가질 수 있다.
또한, 평탄한 표면을 갖는 패키지 재배선 패드(2200P)에 본딩 와이어(4000)가 접합되므로, 본딩 공정 불량이 방지될 수 있다.
나아가, 제1 반도체 칩(1000)의 가장자리 영역(EP)에서 재배선 도전층(1200)이 생략되므로, 제1 반도체 칩(1000)의 가장자리 영역(EP)에 형성되는 층들(1300, 2100, 2200, 2300)의 총 두께가 감소할 수 있다. 특히, 패키지 재배선 패드(2200P)의 상면 높이가 감소하기 때문에, 제1 반도체 칩(1000) 상에 제1 반도체 칩(1000)과 중첩하는 다른 반도체 칩이 적층되더라도, 본딩 와이어(4000)의 루프가 형성될 공간이 충분히 확보될 수 있다. 이에 대하여는, 도 7을 참조하여 예시적으로 설명하기로 한다.
도 7을 참조하면, 패키지 재배선층(2000)이 형성된 제1 반도체 칩(1000) 상에 제2 반도체 칩(5000)이 형성될 수 있다.
제2 반도체 칩(5000)은 제1 반도체 칩(1000)과 동일한 반도체 칩이거나 상이한 반도체 칩일 수 있고, 제1 반도체 칩(1000)과 적어도 일부가 중첩하도록 배치될 수 있다. 또한, 제2 반도체 칩(5000)은 다양한 인터커넥터를 통하여 제1 반도체 칩(1000) 및/또는 패키지 기판(3000)과 전기적으로 연결될 수 있다.
일례로서, 도 7의 단면도 상에서, 제2 반도체 칩(5000)이 제1 반도체 칩(1000)과 동일한 길이를 가지면서, 제2 반도체 칩(5000)의 양측 가장자리가 제1 반도체 칩(1000)의 양측 가장자리와 정렬되도록 배치되는 경우가 도시되었다. 또한, 일례로서, 제2 반도체 칩(5000)은 칩 패드(미도시됨)가 배치되는 활성면이 아래로 향하는 페이스 다운 형태로 제1 반도체 칩(1000) 상에 형성될 수 있다. 제2 반도체 칩(5000)은 칩 패드(미도시됨)와 접속되는 범프(5100)를 통하여 패키지 재배선 도전층(2220)과 접속하고, 그에 따라 제1 반도체 칩(1000)과 전기적으로 연결될 수 있다. 제2 반도체 칩(5000)의 범프(5100)가 패키지 재배선 도전층(2200)과 연결되기 위하여, 제2 패키지 재배선 절연층(2300)은 패키지 재배선 도전층(2200)의 일부를 노출시키는 개구를 가질 수 있다. 범프(5100)는 이 개구를 통하여 패키지 재배선 도전층(2200)과 접속할 수 있다. 도시하지는 않았으나, 범프(5100)와 패키지 재배선 도전층(2200)의 접속을 용이하게 하기 위하여, 범프(5100)와 접속하는 부분에서 패키지 재배선 도전층(2200)은 라인부(2200L)보다 큰 폭을 갖는 평판 형상을 가질 수 있다.
본 실시예에서, 본딩 와이어(4000)의 루프가 형성될 수 있는 공간은, 패키지 재배선 패드(2200P)의 상면과 제2 반도체 칩(5000)의 하면 사이의 간격(D2)에 따라 결정될 수 있다. 전술한 실시예와 비교할 때, 제1 반도체 칩(1000)과 제2 반도체 칩(5000) 사이의 간격, 즉, 범프(5100)의 높이는 일정한 반면, 패키지 재배선 패드(2200P)의 상면 높이는 감소하기 때문에, 패키지 재배선 패드(2200P)의 상면과 제2 반도체 칩(5000)의 하면 사이의 간격(D2)은 전술한 실시예에서의 간격(D1)에 비하여 증가할 수 있다. 따라서, 본딩 와이어(4000)의 루프가 형성될 수 있는 공간이 증가될 수 있다. 그에 따라, 본딩 와이어(4000)의 루프의 정점은 제2 반도체 칩(5000)과 이격할 수 있다.
한편, 도 5a 내지 도 7의 실시예에 있어서, 제1 반도체 칩(1000)과 제2 반도체 칩(5000)이 동일한 종류의 반도체 칩일 수 있다. 이러한 경우, 제1 반도체 칩(1000)과 제2 반도체 칩(5000)의 칩 패드의 배열은 서로 동일할 수 있다. 그런데, 제1 반도체 칩(1000)은 칩 패드 즉, 재배선 패드(1200P)가 배치되는 활성면이 위로 향하는 반면, 제2 반도체 칩(5000)은 칩 패드가 배치되는 활성면이 아래로 향하는 상태에서 제1 반도체 칩(1000) 상에 적층될 수 있다. 이 때문에, 제1 반도체 칩(1000)의 칩 패드와 제2 반도체 칩(5000)의 칩 패드는 좌우가 반전된 상태일 수 있다. 이러한 경우, 제1 반도체 칩(1000)과 제2 반도체 칩(5000)이 완전히 중첩하도록 배치하면, 제1 반도체 칩(1000)의 칩 패드를 제2 반도체 칩(5000)의 대응하는 칩 패드와 연결시킬 수 없는 문제가 있다. 이 문제를 해결하기 위하여 제2 반도체 칩(5000)을 수평 방향에서 소정 거리 이동(shift)시키고, 제1 반도체 칩(1000)의 패키지 재배선층(2000)의 레이아웃을 조절할 수 있다. 이에 대하여는 이하의 도 8a 내지 도 8c를 참조하여 보다 상세히 설명하기로 한다.
도 8a는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도로서, 도 8b의 A3-A3' 선을 기준으로 도시된 단면도이다. 도 8b는 도 8a의 제1 반도체 칩의 재배선 패드의 일부 및 이와 접속하는 패키지 재배선 도전층을 보여주는 평면도이다. 도 8b의 재배선 패드는 도 5b의 B1-B1' 선상에 위치하는 두 개의 재배선 패드일 수 있다. 도 8c는 도 8a의 제2 반도체 칩의 칩 패드의 일부를 보여주는 평면도이다. 도 8c의 칩 패드는, 도 8b의 재배선 패드와 전기적으로 연결되는 칩 패드일 수 있다. 전술한 실시예와 실질적으로 동일한 부분에 대하여는 동일한 도면 부호를 붙였으며, 이에 대한 상세한 설명을 생략하기로 한다.
도 8a 내지 도 8c를 참조하면, 본 발명의 다른 일 실시예에 따른 반도체 패키지는, 패키지 기판(3000) 상의 제1 반도체 칩(1000), 제1 반도체 칩(1000) 상의 패키지 재배선층(2000'), 및 패키지 재배선층(2000') 상에 배치되고 패키지 재배선층(2000')을 통하여 제1 반도체 칩(1000)과 전기적으로 연결되는 제2 반도체 칩(5000')을 포함할 수 있다.
제1 반도체 칩(1000)은, 전술한 제1 반도체 칩(1000)과 실질적으로 동일할 수 있다. 그에 따라, 제1 반도체 칩(1000)은 하부 구조물(1100)과, 하부 구조물(1100) 상에 형성되고 제1 반도체 칩(1000)의 중앙에 2열로 배열되는 재배선 패드(1200P)를 갖는 재배선 도전층(1200)과, 하부 구조물(1100) 및 재배선 도전층(1200)을 덮으면서 재배선 패드(1200P)를 노출시키는 보호층(1300)을 포함할 수 있다. 이하, 설명의 편의를 위하여, 2열의 재배선 패드(1200P) 중 일측 예컨대, 좌측의 재배선 패드(1200P)를 제1 재배선 패드(1200PA)라 하고, 타측 예컨대, 우측의 재배선 패드(1200P)를 제2 재배선 패드(1200PB)라 하기로 한다.
패키지 재배선층(2000')은 제1 패키지 재배선 절연층(2100'), 패키지 재배선 도전층(2200') 및 제2 패키지 재배선 절연층(2300')을 포함할 수 있다.
제1 패키지 재배선 절연층(2100')은 전술한 실시예의 제1 패키지 재배선 절연층(2100)과 실질적으로 동일할 수 있다. 즉, 제1 패키지 재배선 절연층(2100')은 제1 반도체 칩(1000) 최상부의 보호층(1300)을 덮으면서, 보호층(1300)의 개구와 중첩하는 개구를 가질 수 있다.
패키지 재배선 도전층(2200') 전술한 실시예의 패키지 재배선 도전층(2200)과 실질적으로 동일한 부분을 포함할 수 있다. 즉, 패키지 재배선 도전층(2200')은 제1 패키지 재배선 절연층(2100')의 개구 및 보호층(1300)의 개구를 통하여 재배선 패드(1200P)와 접속하면서 제1 패키지 재배선 절연층(2100') 상에서 제1 반도체 칩(1000)의 가장자리 영역(EP)까지 연장하는 라인부(2200L), 라인부(2200L)의 끝단과 위치하고 제2 패키지 재배선 절연층(2300')의 개구에 의하여 노출되는 패키지 재배선 패드(2200P)를 포함할 수 있다. 이하, 설명의 편의를 위하여, 제1 재배선 패드(1200PA)와 접속하는 라인부(2200L) 및 패키지 재배선 패드(2200P)를 각각 제1 라인부(2200LA) 및 제1 패키지 재배선 패드(2200PA)라 하고, 제2 재배선 패드(1200PB)와 접속하는 라인부(2200L) 및 패키지 재배선 패드(2200P)를 각각 제2 라인부(2200LB) 및 제2 패키지 재배선 패드(2200PB)라 하기로 하다.
나아가, 패키지 재배선 도전층(2200')은, 제1 재배선 패드(1200PA)로부터 제1 라인부(2200LA)의 연장 방향과 반대 방향 예컨대, 우측 방향으로 연장하는 추가 제1 라인부(2200LA') 및 추가 제1 라인부(2200LA')의 끝단에 배치되는 추가 제1 패키지 재배선 패드(2200PA')를 더 포함하고, 제2 재배선 패드(1200PB)로부터 제2 라인부(2200LB)의 연장 방향과 반대 방향 예컨대, 좌측 방향으로 연장하는 추가 제2 라인부(2200LB') 및 추가 제2 라인부(2200LB')의 끝단에 배치되는 추가 제2 패키지 재배선 패드(2200PB')를 더 포함할 수 있다. 추가 제2 패키지 재배선 패드(2200PB')는 제1 재배선 패드(1200PA)와 제2 재배선 패드(1200PB)의 사이 예컨대, 제2 재배선 패드(1200PB)의 좌측에 배치될 수 있다. 추가 제1 패키지 재배선 패드(2200PA')는, 제2 재배선 패드(1200BP)를 기준으로 추가 제2 패키지 재배선 패드(2200PB')의 반대편에 예컨대, 제2 재배선 패드(1200PB)의 우측에 배치될 수 있다. 제1 재배선 패드(1200PA)와 제2 재배선 패드(1200PB) 사이의 간격이 추가 제1 패키지 재배선 패드(2200PA')와 추가 제2 패키지 재배선 패드(2200PB') 사이의 간격과 동일해지도록, 추가 제1 패키지 재배선 패드(2200PA')와 추가 제2 패키지 재배선 패드(2200PB')의 위치가 조절될 수 있다. 즉, 추가 제1 패키지 재배선 패드(2200PA')와 추가 제2 패키지 재배선 패드(2200PB')는 제1 재배선 패드(1200PA)와 제2 재배선 패드(1200PB) 사이의 간격과 동일한 간격을 유지하면서, 제1 재배선 패드(1200PA) 및 제2 재배선 패드(1200PB)보다 일측으로 예컨대, 우측으로 소정 정도 이동한 상태로 배열될 수 있다. 추가 제1 패키지 재배선 패드(2200PA') 및 추가 제2 패키지 재배선 패드(2200PB')는 후술하는 제2 반도체 칩(5000')의 칩 패드(5200)와의 접속을 위하여 형성되는 것으로서 해당 부분에서 더 상세히 설명하기로 한다.
제2 패키지 재배선 절연층(2300')은 제1 패키지 재배선 절연층(2100') 및 패키지 재배선 도전층(2200')을 덮으면서, 패키지 재배선 도전층(2200')의 제1 패키지 재배선 패드(2200PA), 추가 제1 패키지 재배선 패드(2200PA'), 제2 패키지 재배선 패드(2200PB), 및 추가 제2 패키지 재배선 패드(2200PB')를 노출시키는 개구를 가질 수 있다. 제1 패키지 재배선 패드(2200PA) 및 제2 패키지 재배선 패드(2200PB)는 본딩 와이어(4000)에 의하여 패키지 기판(3000)과 접속할 수 있다. 추가 제1 패키지 재배선 패드(2200PA') 및 추가 제2 패키지 재배선 패드(2200PB')는 제2 반도체 칩(5000')의 범프(5100')와 접속할 수 있다.
제2 반도체 칩(5000')은 제1 반도체 칩(1000)과 동일한 종류의 반도체 칩일 수 있다. 그에 따라, 제1 반도체 칩(1000)의 재배선 패드(1200P)와 동일하게 배열되는 칩 패드(5200)를 가질 수 있다. 즉, 제2 반도체 칩(5000')은 중앙에서 2열로 배열되는 칩 패드(5200)를 가질 수 있다. 다만, 재배선 패드(1200P)가 배치되는 활성면이 위를 향하도록 배치된 제1 반도체 칩(1000)과 달리, 제2 반도체 칩(5000')은 칩 패드(5200)가 배치되는 활성면이 아래로 향하도록 배치된 상태일 수 있다. 따라서, 제1 반도체 칩(1000)의 제1 재배선 패드(1200PA) 및 제2 재배선 패드(1200PB)는 각각 좌측 및 우측에 배치되는 반면, 제2 반도체 칩(5000')의 칩 패드(5200) 중 제1 재배선 패드(1200PA)와 접속할 제1 칩 패드(5200A) 및 제2 재배선 패드(1200PB)와 접속할 제2 칩 패드(5200B)는 각각 우측 및 좌측에 배치될 수 있다. 그러나, 추가 제1 패키지 재배선 패드(2200PA') 및 추가 제2 패키지 재배선 패드(2200PB')는 각각 우측 및 좌측에 배치되므로, 제1 칩 패드(5200A)는 범프(5100')를 통하여 추가 제1 패키지 재배선 패드(2200PA')에 직접 접속할 수 있고, 제2 칩 패드(5200B)는 범프(5100')를 통하여 추가 제2 패키지 재배선 패드(2200PB')에 직접 접속할 수 있다. 한편, 본 실시예의 범프(5100') 대신, 다양한 3차원 형상 예컨대, 볼, 기둥 등의 형상을 가지면서 상면이 제1 및 제2 칩 패드(5200A, 5200B)와 직접 접촉하고 하면이 추가 제1 패키지 재배선 패드(2200PA') 및 추가 제2 패키지 재배선 패드(2200PB')와 접촉하는 도전성 인터커넥터가 이용될 수도 있다.
추가 제1 및 제2 패키지 재배선 패드(2200PA', 2200PB')가 제1 반도체 칩(1000)의 중앙에 배치되는 제1 및 제2 재배선 패드(1200PA, 1200PB)보다 우측으로 소정 정도 이동한 상태이고, 제1 칩 패드(5200A)와 추가 제1 패키지 재배선 패드(2200PA')가 중첩하고 제2 칩 패드(5200B)와 추가 제2 패키지 재배선 패드(2200PB')가 중첩하기 때문에, 결과적으로 제2 반도체 칩(5000')은 제1 반도체 칩(1000)보다 우측으로 소정 정도 이동한 상태에서 제1 반도체 칩(1000)과 접속할 수 있다. 그에 따라, 제1 반도체 칩(1000)과 제2 반도체 칩(5000')은 부분적으로 접속할 수 있다.
이상으로 설명한 반도체 칩 이를 포함하는 반도체 패키지에 의하면 전술한 실시예들의 장점을 모두 가질 수 있다.
나아가, 제1 반도체 칩(1000) 상에 제1 반도체 칩(1000)과 동일한 종류의 제2 반도체 칩(5000')을 활성면이 서로 마주보도록 형성하는 경우에, 제1 반도체 칩(1000)과 제2 반도체 칩(5000') 간의 접속을 용이하게 할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
1000: 제1 반도체 칩 2000: 패키지 재배선층
3000: 패키지 기판 4000: 본딩 와이어
5000: 제2 반도체 칩

Claims (22)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되고 중앙 영역과 가장자리 영역을 갖는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상의 패키지 재배선층을 포함하고,
    상기 제1 반도체 칩은,
    하부 구조물;
    상기 하부 구조물 상에서 상기 하부 구조물과 전기적으로 연결되고, 상기 중앙 영역에 배치되는 재배선 패드를 포함하는 재배선 도전층; 및
    상기 하부 구조물 및 상기 재배선 도전층을 덮으면서, 상기 재배선 패드를 노출시키는 개구를 갖는 보호층을 포함하고,
    상기 패키지 재배선층은,
    상기 재배선 패드와 접속하면서 상기 가장자리 영역까지 연장하고, 상기 가장자리 영역에 배치되는 패키지 재배선 패드를 포함하는 패키지 재배선 도전층을 포함하고,
    상기 가장자리 영역에서 상기 재배선 도전층은 생략된
    반도체 패키지,
  2. 제1 항에 있어서,
    상기 재배선 도전층은, 상기 중앙 영역과 상기 가장자리 영역 사이의 영역에 존재하는
    반도체 패키지.
  3. 제1 항에 있어서,
    상기 보호층 위 및 상기 패키지 재배선 도전층 아래에 위치하고, 상기 보호층의 상기 개구와 중첩하는 개구를 갖는 제1 패키지 재배선 절연층; 및
    상기 제1 패키지 재배선 절연층 및 상기 패키지 재배선 도전층을 덮으면서, 상기 패키지 재배선 패드를 노출시키는 개구를 갖는 제2 패키지 재배선 절연층을 포함하는
    반도체 패키지.
  4. 제1 항에 있어서,
    상기 가장자리 영역에서 상기 패키지 재배선 패드의 상면 높이는, 상기 재배선 도전층과 중첩하는 상기 패키지 재배선 도전층의 상면 높이보다 낮은
    반도체 패키지.
  5. 제1 항에 있어서,
    상기 보호층은, 상기 하부 구조물 및 상기 재배선 도전층의 표면을 따라 형성되고,
    상기 패키지 재배선 도전층은, 상기 보호층의 표면을 따라 형성되는
    반도체 패키지.
  6. 제1 항에 있어서,
    상기 패키지 재배선 패드의 상면과 일단이 접속하고 상기 패키지 기판의 상면과 타단이 접속하는 본딩 와이어를 더 포함하는
    반도체 패키지.
  7. 제1 항에 있어서,
    상기 패키지 재배선 도전층은, 상기 재배선 도전층보다 작은 두께를 갖는
    반도체 패키지.
  8. 제1 항에 있어서,
    상기 패키지 재배선 도전층은, 상기 재배선 도전층과 상이한 금속 물질을 포함하는
    반도체 패키지.
  9. 제3 항에 있어서,
    상기 보호층은, 상기 제1 및 제2 패키지 재배선 절연층과 상이한 절연 물질을 포함하는
    반도체 패키지.
  10. 제1 항에 있어서,
    상기 하부 구조물은, 다층의 도전성 패턴 및 다층의 도전성 패턴이 매립되는 다층의 절연층을 포함하고,
    상기 다층의 절연층 중 최상부의 절연층은, 나머지 절연층 중 어느 하나보다 큰 두께를 갖는
    반도체 장치.
  11. 제10 항에 있어서,
    상기 최상부의 절연층은, 상기 나머지 절연층 중 상기 어느 하나보다 높은 유전율 또는 낮은 흡습율을 갖는
    반도체 장치.
  12. 제1 항에 있어서,
    상기 패키지 재배선층 상에서 상기 패키지 재배선 도전층과 접속하는 제2 반도체 칩을 더 포함하는
    반도체 패키지.
  13. 제12 항에 있어서,
    상기 제2 반도체 칩은, 상기 제2 반도체 칩의 하면에 형성된 칩 패드, 및 상기 칩 패드와 상단이 접속하고 상기 패키지 재배선 도전층과 하단이 접속하는 도전성 인터커넥터를 더 포함하는
    반도체 패키지.
  14. 제13 항에 있어서,
    상기 도전성 인터커넥터는, 범프인
    반도체 패키지.
  15. 제1 항에 있어서,
    상기 재배선 패드는, 상기 중앙 영역의 제1 측에 배치되는 제1 재배선 패드 및 상기 중앙 영역의 제2 측에 배치되는 제2 재배선 패드를 포함하고,
    상기 패키지 재배선 도전층은, 상기 제1 재배선 패드로부터 상기 제1 측의 상기 가장자리 영역으로 연장하는 제1 패키지 재배선 도전층, 및 상기 제2 재배선 패드로부터 상기 제2 측의 상기 가장자리 영역으로 연장하는 제2 패키지 재배선 도전층을 포함하고,
    상기 패키지 재배선 패드는, 상기 제1 측의 상기 가장자리 영역에 배치되는 제1 패키지 재배선 패드, 및 상기 제2 측의 상기 가장자리 영역에 배치되는 제2 패키지 재배선 패드를 포함하는
    반도체 패키지.
  16. 제15 항에 있어서,
    상기 패키지 재배선 패드는, 상기 제1 재배선 패드와 상기 제2 재배선 패드 사이에 위치하는 추가 제1 패키지 재배선 패드, 및 상기 제2 재배선 패드의 상기 제2 측에 위치하는 추가 제2 패키지 재배선 패드를 더 포함하고,
    상기 패키지 재배선 도전층은, 상기 제1 재배선 패드로부터 상기 제2 측을 향하여 상기 추가 제2 패키지 재배선 패드까지 연장하는 추가 제1 패키지 재배선 도전층, 및 상기 제2 재배선 패드로부터 상기 제1 측을 향하여 상기 추가 제1 패키지 재배선 패드까지 연장하는 추가 제2 패키지 재배선 도전층을 더 포함하는
    반도체 패키지.
  17. 제16 항에 있어서,
    상기 패키지 재배선층 상에 배치되고, 상기 제1 반도체 칩과 동일한 종류의 제2 반도체 칩을 더 포함하고,
    상기 제2 반도체 칩은, 상기 제2 반도체 칩의 하면에 형성되는 제1 칩 패드 및 제2 칩 패드, 및 상기 제1 칩 패드와 상기 추가 제1 패키지 재배선 패드를 접속시키고 상기 제2 칩 패드와 상기 추가 제2 패키지 재배선 패드를 접속시키는 도전성 인터커넥터를 포함하는
    반도체 패키지.
  18. 제12 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩은, 서로 정렬되는
    반도체 패키지.
  19. 제12 항에 있어서,
    상기 제2 반도체 칩은, 상기 제1 반도체 칩과 부분적으로 중첩하는
    반도체 패키지.
  20. 제1 항에 있어서,
    상기 재배선 패드는, 동일한 전원이 인가되는 복수의 제1 재배선 패드를 포함하고,
    상기 재배선 도전층은, 상기 복수의 제1 재배선 패드를 서로 연결시키는 제1 재배선 도전층을 포함하는
    반도체 패키지.
  21. 제20 항에 있어서,
    상기 재배선 패드는, 상기 복수의 제1 재배선 패드에 인가되는 전원과 상이한 전원이 인가되는 제2 재배선 패드를 더 포함하고,
    상기 재배선 도전층은, 상기 제2 재배선 패드와 접속하면서 상기 제2 재배선 도전층과 분리된 제2 재배선 도전층을 더 포함하는
    반도체 패키지.
  22. 제12 항에 있어서,
    상기 패키지 재배선 패드의 상면과 일단이 접속하고 상기 패키지 기판의 상면과 타단이 접속하는 본딩 와이어를 더 포함하고,
    상기 본딩 와이어의 루프의 정점은, 상기 제2 반도체 칩과 이격하는
    반도체 패키지.
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