KR20220022234A - 적층 반도체 칩을 포함하는 반도체 패키지 - Google Patents

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vertical
interconnector
semiconductor
interconnectors
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도은혜
김종훈
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Abstract

본 실시예이 반도체 패키지는, 제1 방향으로 연장하는 제1 측면과 인접한 가장자리 영역이 노출되도록 상기 제1 측면의 반대편을 향하여 오프셋 적층되는 제1 내지 제N 반도체 칩(여기서, N은 2 이상의 자연수); 상기 제1 내지 제N 반도체 칩의 상기 가장자리 영역 각각에 배치되는 칩 패드 - 여기서, 상기 칩 패드는, 상기 제1 방향을 따라 제1 열로 배열되는 복수의 제1 칩 패드 및 제2 열로 배열되는 복수의 제2 칩 패드를 포함하고, 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 열이 상기 제2 열보다 상기 제1 측면에 인접하고, 상기 제2 방향에서 인접한 상기 제1 칩 패드 및 상기 제2 칩 패드는 전기적으로 서로 연결됨. -; 상기 제1 내지 제N 반도체 칩 중 제k 반도체 칩(여기서, k는 1 이상 N-1 이하의 자연수)의 상기 제2 칩 패드와 일단이 접속하고 제k+1 반도체 칩의 상기 제1 칩 패드와 타단이 접속하는 수평 공통 인터커넥터; 및 상기 수평 공통 인터커넥터와 접속하는 상기 제N 반도체 칩의 상기 제1 칩 패드와 전기적으로 연결된 상기 제N 반도체 칩의 상기 제2 칩 패드와 일단이 접속하는 수직 공통 인터커넥터를 포함할 수 있다.

Description

적층 반도체 칩을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE INCLUDING STACKED SEMICONDUCTOR CHIPS}
본 특허 문헌은 반도체 패키지에 관한 것으로, 보다 상세하게는 기판 상에 복수의 칩이 적층된 반도체 패키지에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 커지고 있다.
그러나 반도체 집적 기술의 한계로 단일의 반도체 칩만으로는 요구되는 기능을 만족시키기 어려우므로, 복수의 반도체 칩을 하나의 반도체 패키지에 내장하는 형태의 반도체 패키지가 제조되고 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 고성능/고용량의 요구를 만족시키면서 두께가 얇은 반도체 패키지를 제공하는 것이다. 아울러, 공정에 기인한 불량을 감소시키고 디자인 자유도를 증가시킬 수 있는 반도체 패키지를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 제1 방향으로 연장하는 제1 측면과 인접한 가장자리 영역이 노출되도록 상기 제1 측면의 반대편을 향하여 오프셋 적층되는 제1 내지 제N 반도체 칩(여기서, N은 2 이상의 자연수); 상기 제1 내지 제N 반도체 칩의 상기 가장자리 영역 각각에 배치되는 칩 패드 - 여기서, 상기 칩 패드는, 상기 제1 방향을 따라 제1 열로 배열되는 복수의 제1 칩 패드 및 제2 열로 배열되는 복수의 제2 칩 패드를 포함하고, 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 열이 상기 제2 열보다 상기 제1 측면에 인접하고, 상기 제2 방향에서 인접한 상기 제1 칩 패드 및 상기 제2 칩 패드는 전기적으로 서로 연결됨. -; 상기 제1 내지 제N 반도체 칩 중 제k 반도체 칩(여기서, k는 1 이상 N-1 이하의 자연수)의 상기 제2 칩 패드와 일단이 접속하고 제k+1 반도체 칩의 상기 제1 칩 패드와 타단이 접속하는 수평 공통 인터커넥터; 및 상기 수평 공통 인터커넥터와 접속하는 상기 제N 반도체 칩의 상기 제1 칩 패드와 전기적으로 연결된 상기 제N 반도체 칩의 상기 제2 칩 패드와 일단이 접속하는 수직 공통 인터커넥터를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 패키지는, 제1 방향으로 연장하는 제1 측면과 인접한 가장자리 영역이 노출되도록 상기 제1 측면의 반대편을 향하여 오프셋 적층되는 제1 내지 제N 반도체 칩을 포함하는 제1 칩 스택(여기서, N은 2 이상의 자연수); 상기 제1 칩 스택 상에 형성되고, 상기 제1 내지 제N 반도체 칩의 상기 제1 측면과 반대편에 위치하는 제1 측면의 가장자리 영역이 노출되도록 상기 제1 내제 제N 반도체 칩의 오프셋 적층 방향과 반대 방향으로 오프셋 적층되는 제N+1 내지 제T 반도체 칩을 포함하는 제2 칩 스택(여기서, T는 N+2 이상의 자연수); 상기 제1 내지 제T 반도체 칩의 상기 가장자리 영역 각각에 배치되는 칩 패드 - 여기서, 상기 칩 패드는, 상기 제1 방향을 따라 제1 열로 배열되는 복수의 제1 칩 패드 및 제2 열로 배열되는 복수의 제2 칩 패드를 포함하고, 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 열이 상기 제2 열보다 상기 제1 측면에 인접하고, 상기 제2 방향에서 인접한 상기 제1 칩 패드 및 상기 제2 칩 패드는 전기적으로 서로 연결됨. -; 상기 제1 내지 제N 반도체 칩 중 제k 반도체 칩(여기서, k는 1 이상 N-1 이하의 자연수)의 상기 제2 칩 패드와 일단이 접속하고 제k+1 반도체 칩의 상기 제1 칩 패드와 타단이 접속하는 제1 수평 공통 인터커넥터; 상기 제N+1 내지 제T 반도체 칩 중 제q 반도체 칩(여기서, q는 N+1 이상 T-1 이하의 자연수)의 상기 제2 칩 패드와 일단이 접속하고 제q+1 반도체 칩의 상기 제1 칩 패드와 타단이 접속하는 제2 수평 공통 인터커넥터; 상기 제1 수평 공통 인터커넥터와 접속하는 상기 제N 반도체 칩의 상기 제1 칩 패드와 전기적으로 연결된 상기 제N 반도체 칩의 상기 제2 칩 패드와 일단이 접속하는 제1 수직 공통 인터커넥터; 및 상기 제2 수평 공통 인터커넥터와 접속하는 상기 제T 반도체 칩의 상기 제1 칩 패드와 전기적으로 연결된 상기 제T 반도체 칩의 상기 제2 칩 패드와 일단이 접속하는 제2 수직 공통 인터커넥터를 포함할 수 있다.
본 발명의 실시예들에 의하면, 고성능/고용량의 요구를 만족시키면서 두께가 얇은 반도체 패키지를 제공할 수 있다. 아울러, 공정에 기인한 불량을 감소시키고 디자인 자유도를 증가시킬 수 있는 반도체 패키지를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 칩의 활성면을 보여주는 평면도이다.
도 1b는 도 1a의 A1-A1' 선에 따른 단면도이다.
도 2a는 도 1a 및 도 1b의 반도체 칩의 최상부에 위치하는 도전층의 일례를 보여주는 평면도이다.
도 2b는 도 2a의 A2-A2' 선에 따른 단면도이다.
도 3a 및 도 4a는 본 발명의 일 실시예에 따른 반도체 패키지를 활성면 방향에서 본 평면도를 나타낸다.
도 3b 및 도 4b는 각각 도 3a 및 도 4a의 A3-A3' 선에 따른 단면도이다.
도 3c 및 도 4c는 각각 도 3a 및 도 4a의 A4-A4' 선에 따른 단면도이다.
도 5는 수직 본딩 와이어의 스위핑 현상을 설명하기 위한 도면이다.
도 6a는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 활성면 방향에서 본 평면도를 나타낸다.
도 6b는 도 6a의 B1-B1' 선에 따른 단면도이다.
도 6c는 도 6a의 B2-B2' 선에 따른 단면도이다.
도 7a는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 활성면 방향에서 본 평면도를 나타낸다.
도 7b는 도 7a의 C1-C1' 선에 따른 단면도이다.
도 7c는 도 7a의 C2-C2' 선에 따른 단면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 실시예의 반도체 패키지 및 그 제조 방법을 설명하기에 앞서, 본 실시예의 반도체 패키지에 포함되는 반도체 칩에 관하여 먼저 설명하기로 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 칩의 활성면을 보여주는 평면도이고, 도 1b는 도 1a의 A1-A1' 선에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 본 실시예의 반도체 칩(100)은, 칩 패드(110P)가 배치되는 활성면(101), 활성면(101)과 반대편에 위치하는 비활성면(102), 및 활성면(101)과 비활성면(102)을 연결하는 측면을 포함할 수 있다. 본 실시예에서, 반도체 칩(100)은 평면상 4개의 측면을 갖는 사각 형상을 가질 수 있다. 4 개의 측면 중 칩 패드(110P)와 인접한 측면을 이하, 제1 측면(105)이라 하기로 한다. 일례로서, 제1 측면(105)은 제2 방향의 좌측면과 대응할 수 있다.
칩 패드(110P)는 반도체 칩(100)의 회로 및/또는 배선 구조(미도시됨)와 전기적으로 연결되면서 반도체 칩(100)의 활성면(101)에서 노출되는 전기 전도성 요소 또는 단자일 수 있다. 참고로, 반도체 칩(100)의 회로 및/또는 배선 구조는, 반도체 칩(100)의 기능 및/또는 종류에 따라 다양하게 구현될 수 있다. 본 실시예의 반도체 칩(100)은 낸드 플래시 메모리, PRAM(Phase-change random-access memory), MRAM(Magneto-resistive random-access memory) 등과 같은 비휘발성 메모리 칩 또는 DRAM(Dynamic random-access memory), SRAM(Static random-access memory) 등과 같은 휘발성 메모리 칩일 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 반도체 칩(100)은 로직 칩 등과 같이 비메모리 칩일 수도 있다.
칩 패드(110P)는 반도체 칩(100)의 제1 측면(105)과 인접한 가장자리 영역에 배치될 수 있다. 즉, 칩 패드(110P)는 에지-패드(edge-pad) 타입으로 배치될 수 있다. 제1 측면(105)을 따라 제1 방향으로 일렬로 배열되는 복수의 칩 패드(110P)를 칩 패드(110P)의 열이라 할 때, 반도체 칩(100)의 제1 측면(105)과 인접한 가장자리 영역에는 칩 패드(110P)의 열이 두개 배치될 수 있다. 제1 측면(105)과 상대적으로 인접한 칩 패드(110P)의 열을 이하, 제1 열(C1)이라 하고, 제1 측면(105)과 상대적으로 먼 칩 패드(110P)의 열을 이하, 제2 열(C2)이라 한다. 또한, 제1 열(C1)에 포함되는 칩 패드(110P)를 이하, 제1 칩 패드(110P1)라 하고, 제2 열(C2)에 포함되는 칩 패드(110P)를 이하, 제2 칩 패드(110P2)라 하기로 한다.
일례로서, 제1 칩 패드(110P1)는 반도체 칩(100)의 특성 평가를 위한 패드일 수 있고, 제2 칩 패드(110P2)는 반도체 칩(100)을 다른 구성 요소와 전기적으로 연결시키기 위한 패드일 수 있다. 이를 위하여, 제1 칩 패드(110P1)에는 프로브(probe)가 접촉할 수 있다. 또한, 제2 칩 패드(110P2)에는 와이어 등의 전도성 인터커넥터가 접속될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 칩 패드(110P1)가 반도체 칩(100)의 특성 평가에 이용되고 제2 칩 패드(110P2)가 전기적 연결에 이용될 수도 있다. 또는, 제1 칩 패드(110P1) 또는 제2 칩 패드(110P2)가 특성 평가에 이용됨과 동시에 전기적 연결에 이용될 수도 있다. 즉, 제1 칩 패드(110P1) 또는 제2 칩 패드(110P2)에 프로브 테스트가 수행된 후에, 프로브 테스트가 수행된 제1 칩 패드(110P1) 또는 제2 칩 패드(110P2)에 전도성 인터커넥터가 연결될 수도 있다.
제2 방향에서 서로 인접한 제1 칩 패드(110P1)와 제2 칩 패드(110P2)는 전기적으로 서로 연결될 수 있다. 제2 방향에서 서로 인접한 제1 칩 패드(110P1)와 제2 칩 패드(110P2)를 이하, 한 쌍의 제1 및 제2 칩 패드(110P1, 110P2)라 하기로 한다. 도 1b의 단면도에는, 한 쌍의 제1 및 제2 칩 패드(110P1, 110P2) 사이의 전기적 연결을 선(EC 참조)으로 도시하였으나, 이는 전기적 연결 기능을 단순히 표현하기 위한 것으로, 실질적인 배선을 도시한 것이 아니다. 한 쌍의 제1 및 제2 칩 패드(110P1, 110P2) 사이의 전기적 연결은 다양한 방식으로 이루어질 수 있다. 일례로서, 한 쌍의 제1 및 제2 칩 패드(110P1, 110P2)는 반도체 칩(100)의 최상부에 배치되는 도전층을 이용하여 서로 연결될 수 있다. 이에 대하여는, 이하의 도 2a 및 도 2b를 참조하여 예시적으로 설명하기로 한다. 참고로, 반도체 칩(100)의 최상부는, 반도체 칩(100)의 측면과 평행한 방향에서 반도체 칩(100)의 활성면(101)과 가장 인접한 부분을 의미할 수 있다.
도 2a는 도 1a 및 도 1b의 반도체 칩의 최상부에 위치하는 도전층의 일례를 보여주는 평면도로서, 도 1a의 P1 부분과 대응하는 부분의 일례를 보여준다. 도 2b는 도 2a의 A2-A2' 선에 따른 단면도이다. 도 2a 및 도 2b에서 반도체 칩의 최상부에 위치하는 도전층은 예컨대, 재배선 도전층(110)일 수 있다. 도 2a는 도 2b의 재배선 도전층(110)의 상면 높이에서 도시된 평면도로서, 설명의 편의를 위하여, 칩 패드(110P)도 함께 도시하였다. 도 2b는 재배선 도전층(110)과 함께 반도체 칩(100)의 세부 구성을 더 보여준다.
도 2a 및 도 2b를 참조하면, 본 실시예의 반도체 칩(100)은, 하부 구조물(UL)과, 하부 구조물(UL) 상에 형성되는 재배선 도전층(110)과, 하부 구조물(UL) 및 재배선 도전층(110)을 덮으면서 재배선 도전층(110)의 일부를 노출시키는 보호층(120)을 포함할 수 있다. 보호층(120)에 의해 노출되는 재배선 도전층(110)의 일부는 재배선 패드로서, 전술한 칩 패드(110P)를 형성할 수 있다.
하부 구조물(UL)은, 실리콘 등의 반도체 물질을 포함하는 반도체 기판(S)과, 반도체 기판(S)의 일면 상에 형성되어 집적 회로를 구성하는 다층 도전 패턴(ML)과, 다층 도전 패턴(ML)이 매립되는 층간 절연층(ILD)을 포함할 수 있다. 도시하지는 않았으나, 층간 절연층(ILD) 또한 다층 구조를 가질 수 있다.
다층 도전 패턴(ML)은 반도체 기판(S)의 상면에 대해 수직인 방향에서 다층으로 배열되고 다양한 형상을 갖는 복수의 도전체를 포함할 수 있다. 예컨대, 다층 도전 패턴(ML)은 수직 방향에서 서로 다른 층에 위치하는 배선(L) 또는 패드(P)와, 이들 배선(L) 또는 패드(P)를 수직 방향에서 서로 연결시키는 콘택 플러그(C)의 조합을 포함할 수 있다. 다층 도전 패턴(ML)은 반도체 기판(S)의 일부 예컨대, 트랜지스터의 일 접합과 접속할 수 있다.
다층 도전 패턴(ML) 및 층간 절연층(ILD)을 형성하는 물질은, 반도체 칩(100)의 요구되는 특성을 만족시키기 위하여 적절히 선택될 수 있다. 일례로서, 다층 도전 패턴(ML) 중 적어도 일부가 낮은 저항을 갖는 구리(Cu) 등의 금속을 포함하고, 층간 절연층(ILD) 중 적어도 일부가 낮은 유전율을 갖는 물질 예컨대, 유전율이 2.7 이하인 low-k 물질을 포함할 수 있다. 그런데, 이와 같이 다층 도전 패턴(ML) 및 층간 절연층(ILD)까지 형성된 상태에서 보호층으로 덮고 팹-아웃시켜 패키징한다면, 상대적으로 흡습에 취약한 low-k 물질을 통하여 수분이 침투할 수 있다. 이 수분은 금속 이온 특히 구리 이온의 전기적 이동을 일으킴으로써, 다층 도전 패턴(ML)의 손실이나 인접한 다른 도전체와의 전기적 쇼트가 발생할 수 있다. 따라서, 본 실시예의 반도체 칩(100)에서는, 층간 절연층(ILD) 상에 두꺼운 절연층(107)을 추가 형성함으로써 수분의 침투를 방지하고자 한다.
절연층(107)은 low-k 물질보다 높은 유전율 및/또는 낮은 흡습율을 갖는 절연 물질 예컨대, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 또한, 절연층(107)은 단일막 구조 또는 다중막 구조를 가질 수 있다. 절연층(107)은 수분 침투를 방지하기 위하여 상대적으로 두껍게 형성될 수 있다. 구체적으로, 절연층(107)은 다층 구조를 갖는 층간 절연층(ILD)의 어느 하나의 층보다 두꺼울 수 있다. 예컨대, 절연층(107)은 수만
Figure pat00001
의 두께를 가질 수 있다.
단, 다층 도전 패턴(ML)과 외부와의 전기적 연결이 필요하므로, 절연층(107)을 관통하여 다층 도전 패턴(ML)과 접속하는 콘택 플러그(108), 및 절연층(107) 상에 형성되고 콘택 플러그(108)와 접속하는 재배선 도전층(110)이 더 형성될 수 있다. 설명의 편의상, 본 개시에서는, 절연층(107) 및 콘택 플러그(108)까지 하부 구조물(UL)에 포함시켰다.
재배선 도전층(110)은 다양한 도전성 물질 예컨대, 알루미늄(Al) 등의 금속을 포함할 수 있고, 단일막 구조 또는 다중막 구조를 가질 수 있다. 또한, 재배선 도전층(110)은 원활한 신호 전달 및 절연층(107)과의 균형을 위하여 상대적으로 두껍게 형성될 수 있다. 재배선 도전층(110)은 절연층(107)과 동일 또는 유사한 두께 예컨대, 수만
Figure pat00002
의 두께를 가질 수 있다.
재배선 도전층(110) 상에는 보호층(120)이 배치될 수 있다. 보호층(120)은, 본 실시예의 반도체 칩(100)을 보호하면서 칩 패드(110P)를 정의하는 기능을 할 수 있다. 보호층(120)은 절연성의 폴리머 등 다양한 절연 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 일례로서, 보호층(120)은 PIQ(Polyimide Isoindro Quindzoline) 등과 같은 폴리이미드 물질을 포함할 수 있다.
이와 같은 하부 구조물(UL) 형성 공정, 재배선 도전층(110) 형성 공정 및 보호층(120) 형성 공정 전부는, 팹 아웃 전에, 즉, 웨이퍼에 회로 패턴을 형성하는 프론트-엔드 공정에서 수행될 수 있다. 일례로서, 하부 구조물(UL) 및 재배선 도전층(110)의 형성은, 도전 물질 또는 절연 물질의 증착, 및 마스크 및 식각 공정으로 이 도전 물질 또는 절연 물질을 패터닝하는 공정을 반복하는 방식으로 형성될 수 있다. 보호층(120)의 형성은 코팅(coating) 방식으로 수행될 수 있다.
평면상 재배선 도전층(110)은 패터닝에 따라 다양한 형상을 가질 수 있다. 재배선 도전층(110)의 일부로서 칩 패드(110P)는, 전술한 바와 같이, 반도체 칩(100)의 제1 측면(105)과 인접한 가장자리 영역에 2열로 배열될 수 있고, 제1 열의 제1 칩 패드(110P1) 및 제2 열의 제2 칩 패드(110P2)를 포함할 수 있다. 이때, 제2 방향에서 서로 인접한 제1 칩 패드(110P1) 및 제2 칩 패드(110P2), 즉, 한 쌍의 제1 및 제2 칩 패드(110P1, 110P2)는 재배선 도전층(110)을 이용하여 서로 연결될 수 있다. 재배선 도전층(110)은 한 쌍의 제1 및 제2 칩 패드(110P1, 110P2)와 동시에 중첩할 수 있다. 나아가, 재배선 도전층(110)은 한 쌍의 제1 및 제2 칩 패드(110P1, 110P2)와 동시에 중첩하면서 제1 측면(105)과 멀어지는 방향으로 연장할 수도 있다. 재배선 도전층(110)의 연장부는 필요에 따라 다양하게 굽어진 라인 형상, 판 형상, 또는 이들이 조합된 형상을 가질 수 있다. 본 도면에서는, 어느 한 쌍의 제1 및 제2 칩 패드(110P1, 110P2)와 중첩하는 재배선 도전층(110)은, 다른 한 쌍의 제1 및 제2 칩 패드(110P1, 110P2)와 중첩하는 재배선 도전층(110)과 분리되는 것으로 도시되었다. 그러나, 도시하지는 않았으나, 필요에 따라, 어느 한 쌍의 제1 및 제2 칩 패드(110P1, 110P2)와 중첩하는 재배선 도전층(110)의 연장부와, 다른 한 쌍의 제1 및 제2 칩 패드(110P1, 110P2)와 중첩하는 재배선 도전층(110)의 연장부가 서로 연결될 수도 있다. 일례로서, 어느 한 쌍의 제1 및 제2 칩 패드(110P1, 110P2)와 다른 한 쌍의 제1 및 제2 칩 패드(110P1, 110P2)에 동일한 전원이 인가되는 경우, 이와 같은 연장부의 연결로 PDN(Power Distribution Network)을 형성함으로써, 안정적인 전원 공급을 가능하게 할 수 있다.
이상으로 설명한 도 2a 및 도 2b의 실시예에서는, 팹 아웃 전에 형성되는 재배선 도전층(110)이 반도체 칩(100)의 최상부에 위치하는 도전층으로서, 이 재배선 도전층(110)의 재배선 패드가 반도체 칩(100)의 칩 패드(110P)를 형성하는 경우를 설명하였다. 그러나, 본 개시가 이에 한정되는 것은 아니다. 본 실시예의 반도체 칩(100)의 칩 패드(110P)가 반도체 칩(100)의 일측 가장자리 영역에 2열로 배치되고, 서로 다른 열에 속하면서 인접한 한 쌍의 칩 패드(110P)가 반도체 칩(100)의 최상부에 위치하는 도전층을 이용하거나 또는 다른 방식을 이용하여 전기적으로 연결되기만 하면, 본 실시예의 반도체 패키지 형성이 가능하다.
한편, 위에서 설명한 반도체 칩(100)은 수직 방향으로 복수개가 적층됨으로써 반도체 패키지를 형성할 수 있다. 이에 대하여는, 이하의 도 3a 내지 4c를 참조하여 보다 상세히 설명하기로 한다.
도 3a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 패키지 및 그 제조 방법을 설명하기 위한 도면들이다. 구체적으로, 도 3a 및 도 4a는 본 발명의 일 실시예에 따른 반도체 패키지를 활성면 방향에서 본 평면도를 나타낸다. 도 3b 및 도 4b는 각각 도 3a 및 도 4a의 A3-A3' 선에 따른 단면도이다. 도 3c 및 도 4c는 각각 도 3a 및 도 4a의 A4-A4' 선에 따른 단면도이다. 전술한 도 1a 내지 도 2b에서 이미 설명된 부분과 실질적으로 동일한 부분에 대하여는 그 상세한 설명을 생략하기로 한다.
먼저, 제조 방법을 설명한다.
도 3a 내지 도 3c를 참조하면, 캐리어 기판(200)이 제공될 수 있다. 캐리어 기판(200)은 유리 캐리어 기판, 실리콘 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 또는, 캐리어 기판(200)은 웨이퍼일 수 있으며, 다수의 패키지가 캐리어 기판(200) 상에 동시에 형성될 수 있다.
이어서, 캐리어 기판(200)의 일면(201) 상에 제1 및 제2 반도체 칩(210, 220)을 캐리어 기판(200)의 일면(201)에 대해 수직 방향으로 적층할 수 있다. 제1 및 제2 반도체 칩(210, 220) 각각은 전술한 실시예의 반도체 칩(100)과 실질적으로 동일할 수 있다.
그에 따라, 제1 반도체 칩(210)은 활성면(211)에 배치되는 칩 패드(213P)를 포함할 수 있다. 칩 패드(213P)는 제1 반도체 칩(210)의 제1 측면(215)과 인접한 가장자리 영역에 제1 방향을 따라 2열로 배열될 수 있고, 제1 열의 제1 칩 패드(213P1) 및 제2 열의 제2 칩 패드(213P2)를 포함할 수 있다. 이때, 도면에는 도시하지 않았으나, 제2 방향에서 서로 인접한 제1 칩 패드(213P1) 및 제2 칩 패드(213P2), 즉, 한 쌍의 제1 및 제2 칩 패드(213P1, 213P2)는 전기적으로 연결될 수 있다.
유사하게, 제2 반도체 칩(210)은 활성면(221)에 배치되는 칩 패드(223P)를 포함할 수 있다. 칩 패드(223P)는 제2 반도체 칩(220)의 제1 측면(225)과 인접한 가장자리 영역에 제1 방향을 따라 2열로 배열될 수 있고, 제1 열의 제1 칩 패드(223P1) 및 제2 열의 제2 칩 패드(223P2)를 포함할 수 있다. 이때, 도면에는 도시하지 않았으나, 제2 방향에서 서로 인접한 제1 칩 패드(223P1) 및 제2 칩 패드(223P2), 즉, 한 쌍의 제1 및 제2 칩 패드(223P1, 223P2)는 전기적으로 연결될 수 있다.
제1 및 제2 반도체 칩(210, 220)은 활성면(211, 221)이 캐리어 기판(200)의 일면(201)을 향하지 않고 위를 향하는 형태로, 즉, 페이스업(face-up) 형태로 캐리어 기판(200) 상에 적층될 수 있다. 도시하지는 않았으나, 제1 및 제2 반도체 칩(210, 220)은 활성면(211, 221)과 반대편에 위치하는 면 상에는 접착층이 형성될 수 있고, 이 접착층에 의하여 제1 반도체 칩(210)은 캐리어 기판(200)에 부착되고, 제2 반도체 칩(220)은 제1 반도체 칩(210)에 부착될 수 있다.
또한, 제1 및 제2 반도체 칩(210, 220)은, 제1 측면(215, 225)이 서로 평행하면서 동일한 측 예컨대, 제2 방향의 좌측을 향하도록 배치된 상태에서, 제1 반도체 칩(210)의 제1 측면(215)과 인접한 가장자리 영역 즉, 칩 패드(213P)가 노출되도록 소정 방향에서 일정한 오프셋을 가지면서 적층될 수 있다. 여기서, 소정 방향은, 제1 측면(215, 225)의 반대편을 향하는 방향, 예컨대, 제2 방향의 우측 방향일 수 있다. 제2 반도체 칩(220)은 최상부에 위치하므로, 칩 패드(223P)는 노출된 상태일 수 있다.
이어서, 제1 및 제2 반도체 칩(210, 220)을 외부 구성 요소와 전기적으로 연결시키기 위하여, 칩 패드(213P, 223P)와 접속하는 인터커넥터(216, 226, 217, 227)를 형성할 수 있다. 인터커넥터(216, 226, 217, 227)의 설명에 앞서, 제1 및 제2 반도체 칩(210, 220)과 외부 구성 요소 사이에서 전달되는 신호 또는 전원을 설명하면 아래와 같다.
일례로서, 제1 반도체 칩(210) 및 제2 반도체 칩(220)에 공통적으로 이용되는 신호 또는 전원이 존재할 수 있다. 예컨대, 제1 반도체 칩(210) 및 제2 반도체 칩(220)이 낸드 플래시 메모리 등과 같은 메모리 칩인 경우, 데이터 입출력(DQ) 신호, 커맨드 어드레스(command address, CA) 신호 등은 제1 및 제2 반도체 칩(210, 220)에 공통적으로 전달될 수 있다. 또한, 접지 전압과 같은 동일 레벨의 전압 등은 제1 및 제2 반도체 칩(210, 220)에 공통적으로 인가될 수 있다. 따라서, 이들 공통 신호 또는 공통 전원이 인가되는 제1 및 제2 반도체 칩(210, 220)의 칩 패드(213P, 223P)는 전기적으로 서로 연결될 수 있다.
반면, 제1 반도체 칩(210) 및 제2 반도체 칩(220) 각각에 별개로 이용되는 신호 또는 전원이 존재할 수 있다. 예컨대, 제1 반도체 칩(210) 및 제2 반도체 칩(220)이 낸드 플래시 메모리 등과 같은 메모리 칩인 경우, 칩 선택(chip select, CS) 신호, 캘리브레이션 입력(calibration input, ZQ) 신호 등은 제1 및 제2 반도체 칩(210, 220) 각각에 별개로 전달될 수 있다. 또한, 제1 및 제2 반도체 칩(210, 220) 각각에 서로 다른 레벨의 전압 인가가 필요한 경우, 이들 전압도 제1 및 제2 반도체 칩(210, 220) 각각에 별개로 인가될 수 있다. 따라서, 이들 개별 신호 또는 개별 전원이 인가되는 제1 반도체 칩(210)의 칩 패드(213P)와 제2 반도체 칩(220)의 칩 패드(223P)는 전기적으로 분리될 수 있다.
인터커넥터(216, 226, 217, 227) 중 공통 신호 또는 공통 전원이 인가되는 칩 패드(213P, 223P)와 접속하는 것을 공통 인터커넥터(216, 226)라 하기로 한다. 공통 인터커넥터(216, 226)에 대하여는 특히, 도 3a 및 도 3b를 참조하여 설명한다. 공통 인터커넥터(216, 226)는 제1 반도체 칩(210)의 칩 패드(213P)와 제2 반도체 칩(220)의 칩 패드(223P)를 서로 연결시킴으로써, 적어도 일부가 수평 방향으로 연장하는 수평 공통 인터커넥터(216), 및 제2 반도체 칩(220)의 칩 패드(223P)와 전기적으로 연결되면서 수직 방향으로 연장하는 수직 공통 인터커넥터(226)를 포함할 수 있다.
일례로서, 수평 공통 인터커넥터(216)의 일단은 제1 반도체 칩(210)의 제2 칩 패드(213P2)와 접속하고, 수평 공통 인터커넥터(216)의 타단은 제2 반도체 칩(220)의 제1 칩 패드(223P1)와 접속할 수 있다. 하나의 수평 공통 인터커넥터(216)와 접속하는 제1 반도체 칩(210)의 제2 칩 패드(213P2) 및 제2 반도체 칩(220)의 제1 칩 패드(223P1)는 제2 방향에서 서로 인접하거나, 또는, 제2 방향의 일직선 상에 위치할 수 있다. 이러한 경우, 수평 공통 인터커넥터(216)의 길이가 가장 짧아서 수평 공통 인터커넥터(216)를 통한 신호/전원 전달이 용이할 수 있다. 수평 공통 인터커넥터(216)는 양단이 칩 패드(213P, 223P)와 각각 접속하는 본딩 와이어일 수 있다.
또한, 일례로서, 수직 공통 인터커넥터(226)는 제2 반도체 칩(220)의 제2 칩 패드(223P2)와 접속하는 일단을 가지면서 수직 방향으로 연장할 수 있다. 이 때, 수직 공통 인터커넥터(226)가 접속하는 제2 반도체 칩(220)의 제2 칩 패드(223P2)는, 전술한 수평 공통 인터커넥터(216)가 접속하는 제2 반도체 칩(220)의 제1 칩 패드(223P1)와 전기적으로 연결될 수 있다. 수직 공통 인터커넥터(216)는 일단이 제2 반도체 칩(220)의 제2 칩 패드(223P2)와 접속하는 수직 본딩 와이어일 수 있다. 참고로, 수직 본딩 와이어의 형성 방법을 예시적으로 간략히 설명하면 아래와 같다. 와이어 본딩 머신(미도시됨)을 이용하여 와이어의 일단을 칩 패드에 본딩시킬 수 있다. 와이어는, 초음파 에너지 및/또는 열에 의하여 칩 패드에 용접될 수 있는 금, 은, 구리, 백금 등의 금속 또는 이들의 합금을 포함할 수 있다. 이어서, 와이어 본딩 머신을 이용하여 와이어의 타단을 칩 패드로부터 멀어지는 수직 방향으로 예컨대, 아래에서 위로 끌어당길 수 있다. 이어서, 와이어의 타단이 원하는 위치까지 연장되면 와이어의 타단을 컷팅할 수 있다. 이로써, 수직 본딩 와이어가 획득될 수 있다.
이로써, 제1 반도체 칩(210)의 제2 칩 패드(213P2), 수평 공통 인터커넥터(216), 제2 반도체 칩(220)의 제1 칩 패드(223P1) 및 제2 방향에서 이와 인접하면서 이와 전기적으로 연결되는 제2 칩 패드(223P2), 및 수직 공통 인터커넥터(226)를 경유하는 전기적 연결 경로가 형성될 수 있다. 즉, 제1 및 제2 반도체 칩(210, 220)에 공통적으로 신호 및/또는 전원을 전달하는 경로가 형성될 수 있다.
반면, 인터커넥터(216, 226, 217, 227) 중 개별 신호 또는 개별 전원이 인가되는 칩 패드(213P, 223P)와 접속하는 것을 각각 제1 수직 인터커넥터(217) 및 제2 수직 인터커넥터(227)라 하기로 한다. 제1 및 제2 수직 인터커넥터(217, 227)에 대하여는, 특히, 도 3a 및 도 3c를 참조하여 설명하기로 한다.
일례로서, 제1 수직 인터커넥터(217)는 일단이 제1 반도체 칩(210)의 칩 패드(213P)와 접속하면서 수직 방향으로 연장하는 수직 본딩 와이어일 수 있다. 제1 수직 인터커넥터(217)는 수평 공통 인터커넥터(216)가 접속하는 제2 칩 패드(213P2) 및 이와 전기적으로 연결되는 제1 칩 패드(213P1)를 제외한 칩 패드(213P)에 접속될 수 있다. 나아가, 제1 수직 인터커넥터(217)는 칩 패드(213P) 중 프로브 테스트가 수행되지 않은 것과 접속할 수 있다. 프로브 테스트가 수행된 칩 패드의 경우, 프로브와의 접촉으로 칩 패드 표면이 변형된 상태일 수 있고, 이 때문에, 이들 패드에 와이어 본딩을 수행하는 공정이 다소 어려울 수 있다. 특히, 수직 와이어의 경우, 일단만 칩 패드에 본딩되므로, 와이어 본딩 공정이 더욱 중요할 수 있다. 따라서, 제1 수직 인터커넥터(217)를 칩 패드(213P) 중 프로브와 접촉하지 않은 것과 접속시킴으로써 와이어 본딩 공정의 불량을 감소시킬 수 있다. 본 실시예에서는, 제1 열의 제1 칩 패드(213P1, 223P1)에 프로브 테스트가 수행된 상태일 수 있다. 그에 따라, 제1 수직 인터커넥터(217)는 제1 반도체 칩(210)의 제2 칩 패드(213P2) 중 수평 공통 인터커넥터(216)와 접속하지 않는 것에 접속될 수 있다.
또한, 일례로서, 제2 수직 인터커넥터(227)는 일단이 제2 반도체 칩(220)의 칩 패드(223P)와 접속하면서 수직 방향으로 연장하는 수직 본딩 와이어일 수 있다. 제2 수직 인터커넥터(227)는 수평 공통 인터커넥터(216) 및 수직 공통 인터커넥터(226)가 접속하는 칩 패드(223P)를 제외한 칩 패드(223P)에 접속될 수 있다. 나아가, 제2 수직 인터커넥터(227)는 칩 패드(223P) 중 프로브 테스트가 수행되지 않은 것과 접속할 수 있다. 본 실시예에서는, 제1 열의 제1 칩 패드(213P1, 223P1)에 프로브 테스트가 수행된 상태일 수 있다. 그에 따라, 제2 수직 인터커넥터(227)는 제2 반도체 칩(220)의 제2 칩 패드(223P2) 중 수직 공통 인터커넥터(226)와 접속하지 않는 것에 접속될 수 있다.
제1 반도체 칩(210)의 칩 패드(213P) 및 제1 수직 인터커넥터(217)를 경유하는 전기적 연결 경로는, 제2 반도체 칩(220)의 칩 패드(223P) 및 제2 수직 인터커넥터(227)를 경유하는 전기적 연결 경로와 전기적으로 분리될 수 있다. 즉, 제1 반도체 칩(210)에 신호 및/또는 전원을 전달하는 경로와, 제2 반도체 칩(220)에 신호 및/또는 전원을 전달하는 경로가 서로 분리될 수 있다.
한편, 도시하지는 않았으나, 최상부에 위치하는 제2 반도체 칩(220)과 접속하는 수직 인터커넥터 즉, 수직 공통 인터커넥터(226) 및 제2 수직 인터커넥터(227)는, 본딩 와이어 대신 다른 타입의 인터커넥터일 수도 있다. 일례로서, 수직 공통 인터커넥터(226) 및 제2 수직 인터커넥터(227)는 금속 범프를 포함할 수 있다.
다음으로, 도 4a 내지 도 4c를 참조하면, 제1 및 제2 반도체 칩(210, 220)과 인터커넥터(216, 226, 217, 227)가 형성된 캐리어 기판(200) 상에 몰딩층(230)을 형성할 수 있다.
몰딩층(230)은 몰딩 다이(미도시됨)의 빈 공간을 몰딩 물질로 채워 넣고 이 몰딩 물질을 경화시키는 몰딩 공정을 이용하여 형성될 수 있다. 몰딩 물질은, 열경화성 수지 예컨대, EMC(Epoxy Mold Compound)를 포함할 수 있다.
몰딩층(230)은 제1 및 제2 반도체 칩(210, 220)과 인터커넥터(216, 226, 217, 227)를 덮으면서 제1 수직 인터커넥터(217), 수직 공통 인터커넥터(226) 및 제2 수직 인터커넥터(227)의 타단 예컨대, 상단을 노출시키도록 형성될 수 있다. 이를 위하여 제1 및 제2 반도체 칩(210, 220)과 인터커넥터(216, 226, 217, 227)를 충분히 덮는 두께로 몰딩층(230)이 형성된 후, 이 몰딩층(230)에 대한 그라인딩(grinding) 공정이 수행될 수 있다. 그라인딩 공정은 기계적 연마 또는 화학적 연마 방식으로 수행될 수 있다. 또는, 그라인딩 공정을 수행하는 대신, 제1 수직 인터커넥터(217), 수직 공통 인터커넥터(226) 및 제2 수직 인터커넥터(227)의 형상 및/또는 몰딩 다이의 형상을 조절함으로써, 제1 수직 인터커넥터(217), 수직 공통 인터커넥터(226) 및 제2 수직 인터커넥터(227)의 타단을 노출시킬 수도 있다.
이로써, 몰딩층(230)은 제1 수직 인터커넥터(217), 수직 공통 인터커넥터(226) 및 제2 수직 인터커넥터(227)의 타단과 실질적으로 동일한 레벨에 위치하여 이들을 노출시키는 일면(231)을 가질 수 있다.
이어서, 몰딩층(230)의 일면(231) 상에 패키지 재배선층(240)을 형성할 수 있다. 앞서 설명한 반도체 칩에 구비되는 재배선 도전층(도 2a 및 도 2b의 110 참조)과의 구별을 위하여 패키지 재배선층(240)이라고 칭하였다.
패키지 재배선층(240)은, 제1 수직 인터커넥터(217), 수직 공통 인터커넥터(226) 및 제2 수직 인터커넥터(227)와 전기적으로 연결되는 패키지 재배선 도전층(243, 244, 245)을 포함할 수 있다. 수직 공통 인터커넥터(226)와 전기적으로 연결되는 패키지 재배선 도전층(243)을 이하, 제1 패키지 재배선 도전층(243)이라 하기로 한다. 제1 패키지 재배선 도전층(243) 중 수직 공통 인터커넥터(226)의 타단과 중첩 및 접속하는 부분을 제1 재배선 랜드(243L)라 하기로 한다. 제1 수직 인터커넥터(217)와 전기적으로 연결되는 패키지 재배선 도전층(244)을 이하, 제2 패키지 재배선 도전층(244)이라 하기로 한다. 제2 패키지 재배선 도전층(244) 중 제1 수직 인터커넥터(217)의 타단과 중첩 및 접속하는 부분을 제2 재배선 랜드(244L)라 하기로 한다. 제2 수직 인터커넥터(227)와 전기적으로 연결되는 패키지 재배선 도전층(245)을 이하, 제3 패키지 재배선 도전층(245)이라 하기로 한다. 제3 패키지 재배선 도전층(245) 중 제2 수직 인터커넥터(227)의 타단과 중첩 및 접속하는 부분을 제3 재배선 랜드(245L)라 하기로 한다.
위의 패키지 재배선층(240)은 제1 패키지 재배선 절연층(241) 및 제2 패키지 재배선 절연층(242)을 더 포함할 수 있다.
제1 패키지 재배선 절연층(241)은 몰딩층(230)의 일면(230)을 덮으면서 제 제1 수직 인터커넥터(217), 수직 공통 인터커넥터(226) 및 제2 수직 인터커넥터(227)의 타단을 각각 노출시키는 개구를 가질 수 있다. 패키지 재배선 도전층(243, 244, 245)은 이들 개구를 매립하면서, 제1 패키지 재배선 절연층(241) 상에서 다양한 형상을 갖도록 패터닝될 수 있다. 패키지 재배선 도전층(243, 244, 245) 중 이들 개구에 매립된 부분이 전술한 제1 내지 제3 재배선 랜드(243L, 244L, 245L)을 형성할 수 있다. 설명의 편의를 위하여, 도 4a의 평면도에서는 패키지 재배선 도전층(243, 244, 245)의 전체적인 형상은 생략하고 제1 내지 제3 재배선 랜드(243L, 244L, 245L)만 도시하였다. 제2 패키지 재배선 절연층(242)은 제1 패키지 재배선 절연층(241) 및 패키지 재배선 도전층(243, 244, 245)을 덮으면서, 패키지 재배선 도전층(243, 244, 245)의 일부를 노출시키는 개구를 가질 수 있다.
이어서, 패키지 재배선층(240) 상에 제2 패키지 재배선 절연층(242)의 개구를 통하여 패키지 재배선 도전층(243, 244, 245)에 전기적으로 접속되는 외부 접속 단자(250)가 형성될 수 있다. 본 실시예에서는 외부 접속 단자(250)로 솔더 볼을 이용하였으나, 본 개시가 이에 한정되는 것은 아니며, 다양한 형태의 전기적 커넥터가 외부 접속 단자(250)로 이용될 수 있다.
이로써, 제1 반도체 칩(210)의 제2 칩 패드(213P2), 수평 공통 인터커넥터(216), 제2 반도체 칩(220)의 제1 칩 패드(223P1) 및 이와 전기적으로 연결되는 제2 칩 패드(223P2), 수직 공통 인터커넥터(226), 제1 패키지 재배선 도전층(243) 및 이와 접속하는 외부 접속 단자(250)를 경유하는 전기적 연결 경로가 형성될 수 있다. 즉, 제1 및 제2 반도체 칩(210, 220)과 외부 접속 단자(250)와 접속할 외부 구성 요소(미도시됨) 사이에서 공통적으로 신호 및/또는 전원 전달이 가능할 수 있다. 또한, 제1 반도체 칩(210)의 제2 칩 패드(213P2), 제1 수직 인터커넥터(217), 제2 패키지 재배선 도전층(244) 및 이와 접속하는 외부 접속 단자(250)를 경유하는 전기적 연결 경로가 형성될 수 있다. 즉, 제1 반도체 칩(210)과 외부 접속 단자(250)와 접속할 외부 구성 요소(미도시됨) 사이에서만 신호 및/또는 전원 전달이 가능할 수 있다. 또한, 제2 반도체 칩(220)의 제2 칩 패드(223P2), 제2 수직 인터커넥터(227), 제3 패키지 재배선 도전층(245) 및 이와 접속하는 외부 접속 단자(250)를 경유하는 전기적 연결 경로가 형성될 수 있다. 즉, 제2 반도체 칩(220)과 외부 접속 단자(250)와 접속할 외부 구성 요소(미도시됨) 사이에서만 신호 및/또는 전원 전달이 가능할 수 있다.
도시하지는 않았으나, 후속 공정에서 캐리어 기판(200)이 제거될 수도 있다. 캐리어 기판(200)은 몰딩층(230)의 형성 후라면 언제 제거되어도 무방하다.
이상으로 설명한 공정에 의하여 도 4a 및 도 4b에 도시된 것과 같은 반도체 패키지가 제조될 수 있다. 이 반도체 패키지의 구성요소들에 대하여는, 제조 방법을 설명하는 과정에서 이미 설명하였으므로, 상세한 설명을 생략하기로 한다.
본 실시예의 반도체 패키지 및 그 제조 방법에 의하면 다음과 같은 효과를 얻을 수 있다.
우선, 제1 및 제2 반도체 칩(210, 220)을 포함하는 반도체 패키지를 형성하여 고성능/고용량의 요구를 만족시키면서, 수직 인터커넥터(226, 217, 227)를 이용하여 기존의 기판 대신 패키지 재배선층(240)을 이용한 팬 아웃 패키지를 형성함으로써 두께가 얇은 반도체 패키지를 구현할 수 있다.
또한, 제1 및 제2 반도체 칩의 칩 패드 전부를 수직 인터커넥터로 연결하는 비교예에 비하여, 제1 및 제2 반도체 칩(210, 220)에 공통적으로 이용되는 신호 또는 전원이 인가되는 칩 패드(213P, 223P)는 수평 공통 인터커넥터(216)를 통하여 서로 연결시키기 때문에, 수직 인터커넥터(226, 217, 227)의 개수가 감소하고 수직 인터커넥터(226, 217, 227) 사이의 간격이 증가할 수 있다. 즉, 본 실시예의 반도체 패키지에서는, 수직 인터커넥터(226, 217, 227)의 밀도가 감소할 수 있다. 이 경우, 비교예에 비하여, 수직 인터커넥터(226, 217, 227) 사이의 크로스토크(crosstalk)가 감소하고, 와이어 형성을 위한 금속 물질의 사용이 감소하여 비용 절감이 가능할 수 있다. 나아가, 비교예에 비하여, 패키지 재배선층(240)의 디자인 자유도가 증가할 수 있다. 특히, 제1 내지 제3 재배선 랜드(243L, 244L, 245L)의 크기 증가가 가능하므로, 수직 인터커넥터(226, 217, 227)의 스위핑(sweeping)으로 인하여 발생하는 제1 내지 제3 재배선 랜드(243L, 244L, 245L)와의 오정렬, 및 그에 기인한 불량도 감소시킬 수 있다.
참고로, 수직 인터커넥터(226, 217, 227)로 이용되는 수직 본딩 와이어의 스위핑 현상을 도 5를 참조하여 설명하면 아래와 같다.
도 5는 수직 본딩 와이어의 스위핑 현상을 설명하기 위한 도면이다.
도 5을 참조하면, 수직 본딩 와이어(VW)는 칩 패드에 부착되는 일단(E1)과 반대편에 위치하는 타단(E2)을 가질 수 있다.
화살표 좌측에서, 수직 본딩 와이어(VW)는 형성 직후의 상태를 보여준다. 이러한 수직 본딩 와이어(VW)는 외력이 작용하지 않는 한 수직 방향으로 서 있는 상태를 유지할 수 있다.
화살표 우측에서, 수직 본딩 와이어(VW)는 외력 예컨대, 몰딩 공정시 몰딩 물질의 흐름에 의한 압력이 가해진 후의 상태를 보여준다. 이와 같이 압력이 가해진 경우, 수직 본딩 와이어(VW)의 일단(E1)은 칩 패드에 부착되어 고정되므로 이동하지 않지만 수직 본딩 와이어(VW)의 타단(E2)은 미고정되어 압력이 가해지는 방향에 따라 이동하므로, 수직 본딩 와이어(VW)가 휘는 스위핑 현상이 발생할 수 있다. 스위핑 현상의 결과로 발생하는 수직 본딩 와이어(VW) 타단(E2)의 변위는, 예컨대 도면에서 도시한 동심원 내의 임의의 위치가 될 수 있다. 수직 본딩 와이어(VW) 타단(E2)의 변위는 몰딩 물질의 주입 방향 및 압력과 주변 구조로 인한 몰딩 물질의 와류로 인해 변화할 수 있다. 한편, 이러한 스위핑 현상은 수직 본딩 와이어(VW)의 길이가 길어질수록 심화될 수 있다. 수직 와이어(VW)의 스위핑시, 인접하는 수직 와이어와의 단락 문제, 수직 와이어(VW)와 칩 패드의 연결이 끊어지는 문제 등이 발생할 수 있다. 나아가, 수직 와이어(VW)의 타단(E2)의 위치가 변동되므로 수직 와이어(VW)의 타단(E2)과 접속될 구성요소 예컨대, 패키지 재배선 도전층의 랜드(도 4a의 243L, 244L, 245L 참조)가 수직 와이어(VW)의 타단(E2)과 오정렬되어, 수직 와이어(VW)와 패키지 재배선 도전층 사이의 접속 불량이 발생할 수 있다.
다시 본 실시예의 효과 설명으로 돌아와서, 수직 인터커넥터(226, 217, 227)의 개수/밀도가 감소한다는 것은, 수직 인터커넥터(226, 217, 227)와 접속할 랜드(243L, 244L, 245L)의 개수/밀도가 감소한다는 것을 의미할 수 있다. 따라서, 랜드(243L, 244L, 245L)의 사이즈를 증가시킬 수 있으므로, 수직 인터커넥터(226, 217, 227)의 스위핑 현상이 발생하더라도 수직 인터커넥터(226, 217, 227)와 랜드(243L, 244L, 245L) 사이의 오정렬 정도를 감소시킬 수 있다.
특히, 스위핑 현상은 가장 아래에 위치하는 제1 반도체 칩(210)에 접속되어 상대적으로 길이가 긴 제1 수직 인터커넥터(217)의 경우에 문제되는데, 제1 수직 인터커넥터(217)의 개수/밀도는 제2 반도체 칩(220)에 접속되는 수직 공통 인터커넥터(226) 및 제2 수직 인터커넥터(227)의 개수/밀도보다 작을 수 있다. 따라서, 제1 수직 인터커넥터(217)와 접속하는 제1 재배선 랜드(243L)의 사이즈를 증가시키더라도 제1 재배선 랜드(243L) 사이의 단락 발생할 염려가 없고, 제1 재배선 랜드(243L)의 사이즈 증가에 따라 제1 수직 인터커넥터(217)와 제1 재배선 랜드(243L) 사이의 오정렬 정도가 더 감소될 수 있다.
제1 내지 제3 재배선 랜드(243L, 244L, 245L)의 평면 사이즈는, 전술한 도 5에서 동심원으로 나타내어진 수직 공통 인터커넥터(243L)의 타단의 변위, 제1 수직 인터커넥터(217)의 타단의 변위, 및 제2 수직 인터커넥터(227)의 타단의 변위 이상의 값을 각각 가질 수 있다.
한편, 위 도 3a 내지 도 4c의 실시예에서는 두 개의 반도체 칩(210, 220)이 일정한 방향으로 오프셋 적층되는 경우를 설명하였으나, 셋 이상의 반도체 칩이 일정한 방향으로 오프셋 적층될 수도 있다. 이에 대하여는, 이하의 도 6a 내지 도 6c를 참조하여 예시적으로 설명하기로 한다.
도 6a 내지 도 6c는 본 발명의 다른 일 실시예에 따른 반도체 패키지 및 그 제조 방법을 설명하기 위한 도면들이다. 구체적으로, 도 6a는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 활성면 방향에서 본 평면도를 나타낸다. 도 6b는 도 6a의 B1-B1' 선에 따른 단면도이다. 도 6c는 도 6a의 B2-B2' 선에 따른 단면도이다. 전술한 도 1a 내지 4c에서 이미 설명된 부분과 실질적으로 동일한 부분에 대하여는 그 상세한 설명을 생략하기로 한다.
도 6a 내지 도 6c를 참조하면, 캐리어 기판(300)의 일면(301) 상에 제1 내지 제4 반도체 칩(310, 320, 330, 340)이 수직 방향으로 적층될 수 있다. 제1 반도체 칩(310)은 활성면(311)에 배치되는 칩 패드(313P)를 포함할 수 있다. 칩 패드(313P)는 제1 반도체 칩(310)의 제1 측면(315)과 인접한 가장자리 영역에 제1 방향을 따라 2열로 배열될 수 있고, 제1 열의 제1 칩 패드(313P1) 및 제2 열의 제2 칩 패드(313P2)를 포함할 수 있다. 제2 방향에서 서로 인접한 제1 칩 패드(313P1) 및 제2 칩 패드(313P2), 즉, 한 쌍의 제1 및 제2 칩 패드(313P1, 313P2)는 전기적으로 연결될 수 있다. 유사하게, 제2 반도체 칩(320)은 활성면(321)에 배치되는 칩 패드(323P)를 포함할 수 있다. 칩 패드(323P)는 제2 반도체 칩(320)의 제1 측면(325)과 인접한 가장자리 영역에 제1 방향을 따라 2열로 배열될 수 있고, 제1 열의 제1 칩 패드(323P1) 및 제2 열의 제2 칩 패드(323P2)를 포함할 수 있다. 한 쌍의 제1 및 제2 칩 패드(323P1, 323P2)는 전기적으로 연결될 수 있다. 유사하게, 제3 반도체 칩(330)은 활성면(331)에 배치되는 칩 패드(333P)를 포함할 수 있다. 칩 패드(333P)는 제3 반도체 칩(330)의 제1 측면(335)과 인접한 가장자리 영역에 제1 방향을 따라 2열로 배열될 수 있고, 제1 열의 제1 칩 패드(333P1) 및 제2 열의 제2 칩 패드(333P2)를 포함할 수 있다. 한 쌍의 제1 및 제2 칩 패드(333P1, 333P2)는 전기적으로 연결될 수 있다. 유사하게, 제4 반도체 칩(340)은 활성면(341)에 배치되는 칩 패드(343P)를 포함할 수 있다. 칩 패드(343P)는 제4 반도체 칩(340)의 제1 측면(345)과 인접한 가장자리 영역에 제1 방향을 따라 2열로 배열될 수 있고, 제1 열의 제1 칩 패드(343P1) 및 제2 열의 제2 칩 패드(343P2)를 포함할 수 있다. 한 쌍의 제1 및 제2 칩 패드(343P1, 343P2)는 전기적으로 연결될 수 있다.
이때, 제1 내지 제4 반도체 칩(310, 320, 330, 340)은 활성면(311, 321, 331, 341)이 캐리어 기판(300)의 일면(301)을 향하지 않고 위를 향하는 형태로, 즉, 페이스업(face-up) 형태로 캐리어 기판(300) 상에 적층될 수 있다.
또한, 제1 내지 제4 반도체 칩(310, 320, 330, 340)은, 제1 측면(315, 325, 335, 345)이 서로 평행하면서 동일한 측 예컨대, 제2 방향의 좌측을 향하도록 배치된 상태에서, 제1 측면(315, 325, 335, 345)과 인접한 가장자리 영역 즉, 칩 패드(313P, 323P, 333P)가 노출되도록 소정 방향으로 오프셋 적층될 수 있다. 여기서, 소정 방향은, 제1 측면(315, 325, 335, 345)으로부터 멀어지는 방향, 예컨대, 제2 방향의 우측 방향일 수 있다. 제4 반도체 칩(340)은 최상부에 위치하므로, 칩 패드(343P)는 노출된 상태일 수 있다.
이어서, 칩 패드(313P, 323P, 333P, 343P)와 접속하는 인터커넥터(316, 326, 336, 346, 317, 327, 337, 347)를 형성할 수 있다.
인터커넥터(316, 326, 336, 346, 317, 327, 337, 347) 중 공통 신호 또는 공통 전원이 인가되는 칩 패드(313P, 323P, 333P, 343P)와 접속하는 것을 공통 인터커넥터(316, 326, 336, 346)라 하기로 한다. 공통 인터커넥터(316, 326, 336, 346)에 대하여는 특히, 도 6a 및 도 6b를 참조하여 설명한다. 공통 인터커넥터(316, 326, 336, 346)는 제1 반도체 칩(310)의 칩 패드(313P)와 제2 반도체 칩(320)의 칩 패드(323P)를 서로 연결시키는 제1 수평 공통 인터커넥터(316), 제2 반도체 칩(320)의 칩 패드(323P)와 제3 반도체 칩(330)의 칩 패드(333P)를 서로 연결시키는 제2 수평 공통 인터커넥터(326), 제3 반도체 칩(330)의 칩 패드(333P)와 제4 반도체 칩(340)의 칩 패드(343P)를 서로 연결시키는 제3 수평 공통 인터커넥터(336), 및 제4 반도체 칩(340)의 칩 패드(343P)와 전기적으로 연결되면서 수직 방향으로 연장하는 수직 공통 인터커넥터(346)를 포함할 수 있다.
일례로서, 제1 수평 공통 인터커넥터(316)의 일단 및 타단은 제1 반도체 칩(310)의 제2 칩 패드(313P2) 및 제2 반도체 칩(320)의 제1 칩 패드(323P1)와 각각 접속할 수 있다. 제2 수평 공통 인터커넥터(326)의 일단 및 타단은 제2 반도체 칩(320)의 제2 칩 패드(323P2) 및 제3 반도체 칩(330)의 제1 칩 패드(333P1)와 각각 접속할 수 있다. 제3 수평 공통 인터커넥터(336)의 일단 및 타단은 제3 반도체 칩(330)의 제2 칩 패드(333P2) 및 제4 반도체 칩(340)의 제1 칩 패드(343P1)와 각각 접속할 수 있다. 제1 내지 제3 수평 공통 인터커넥터(316, 326, 336)와 접속하는 칩 패드들(313P2, 323P1, 323P2, 333P1, 333P2, 343P1)은 제2 방향에서 일직선 상에 서로 인접하여 위치할 수 있다. 제1 내지 제3 수평 공통 인터커넥터(316, 326, 336)는 본딩 와이어일 수 있다.
또한, 일례로서, 수직 공통 인터커넥터(346)는 제4 반도체 칩(340)의 제2 칩 패드(343P2)와 접속하는 일단을 가지면서 수직 방향으로 연장할 수 있다. 이때, 수직 공통 인터커넥터(346)가 접속하는 제4 반도체 칩(340)의 제2 칩 패드(343P2)는, 전술한 제3 수평 공통 인터커넥터(336)가 저속하는 제4 반도체 칩(340)의 제1 칩 패드(343P1)와 전기적으로 연결될 수 있다. 수직 공통 인터커넥터(346)는 수직 본딩 와이어일 수 있다.
이로써, 제1 반도체 칩(310)의 제2 칩 패드(313P2), 제1 수평 공통 인터커넥터(316), 제2 반도체 칩(320)의 제1 칩 패드(323P1) 및 이와 전기적으로 연결되는 제2 칩 패드(323P2), 제2 수평 공통 인터커넥터(326), 제3 반도체 칩(330)의 제1 칩 패드(333P1) 및 이와 전기적으로 연결되는 제2 칩 패드(333P2), 제3 수평 공통 인터커넥터(336), 제4 반도체 칩(340)의 제1 칩 패드(343P1) 및 이와 전기적으로 연결되는 제2 칩 패드(343P2), 및 수직 공통 인터커넥터(346)를 경유하는 전기적 연결 경로가 형성될 수 있다. 즉, 제1 내지 제4 반도체 칩(310, 320, 330, 340)에 공통적으로 신호 및/또는 전원을 전달하는 경로가 형성될 수 있다.
반면, 인터커넥터(316, 326, 336, 346, 317, 327, 337, 347) 중 개별 신호 또는 개별 전원이 인가되는 칩 패드(313P, 323P, 333P, 343P)와 접속하는 것을 각각 제1 내지 제4 수직 인터커넥터(317, 327, 337, 347)라 하기로 한다. 제1 내지 제4 수직 인터커넥터(317, 327, 337, 347)에 대하여는, 특히, 도 6a 및 도 6c를 참조하여 설명하기로 한다.
일례로서, 제1 수직 인터커넥터(317)는 제1 수평 공통 인터커넥터(316)와 접속하는 제2 칩 패드(313P2)를 제외한 칩 패드(313P)와 접속할 수 있다. 나아가, 제1 수직 인터커넥터(317)는 프로브 테스트가 수행되지 않은 칩 패드(313P) 예컨대, 제2 칩 패드(313P2)와 접속할 수 있다. 유사하게, 제2 수직 인터커넥터(327)는 제1 및 제2 수평 공통 인터커넥터(316, 326)와 접속하는 칩 패드(323P)를 제외한 칩 패드(323P)와 접속할 수 있다. 나아가, 제2 수직 인터커넥터(327)는 프로브 테스트가 수행되지 않은 칩 패드(323P) 예컨대, 제2 칩 패드(323P2)와 접속할 수 있다. 유사하게, 제3 수직 인터커넥터(337)는 제2 및 제3 수평 공통 인터커넥터(326, 336)와 접속하는 칩 패드(333P)를 제외한 칩 패드(333P)와 접속할 수 있다. 나아가, 제3 수직 인터커넥터(337)는 프로브 테스트가 수행되지 않은 칩 패드(333P) 예컨대, 제2 칩 패드(333P2)와 접속할 수 있다. 유사하게, 제4 수직 인터커넥터(347)는 제3 수평 공통 인터커넥터(336) 및 수직 공통 인터커넥터(346)와 접속하는 칩 패드(343P)를 제외한 칩 패드(343P)와 접속할 수 있다. 나아가, 제4 수직 인터커넥터(347)는 프로브 테스트가 수행되지 않은 칩 패드(343P) 예컨대, 제2 칩 패드(343P2)와 접속할 수 있다.
제1 반도체 칩(310)의 칩 패드(313P) 및 제1 수직 인터커넥터(317)를 경유하는 전기적 연결 경로, 제2 반도체 칩(320)의 칩 패드(323P) 및 제2 수직 인터커넥터(327)를 경유하는 전기적 연결 경로, 제3 반도체 칩(330)의 칩 패드(333P) 및 제3 수직 인터커넥터(337)를 경유하는 전기적 연결 경로, 및 제4 반도체 칩(340)의 칩 패드(343P) 및 제4 수직 인터커넥터(347)를 경유하는 전기적 연결 경로는 서로 분리될 수 있다. 즉, 제1 반도체 칩(310)에 신호 및/또는 전원을 전달하는 경로, 제2 반도체 칩(320)에 신호 및/또는 전원을 전달하는 경로, 제3 반도체 칩(330)에 신호 및/또는 전원을 전달하는 경로, 및 제4 반도체 칩(340)에 신호 및/또는 전원을 전달하는 경로가 서로 분리될 수 있다.
한편, 도시하지는 않았으나, 최상부에 위치하는 제4 반도체 칩(340)과 접속하는 수직 인터커넥터 즉, 수직 공통 인터커넥터(346) 및 제4 수직 인터커넥터(347)는, 본딩 와이어 대신 다른 타입의 인터커넥터일 수도 있다. 일례로서, 수직 공통 인터커넥터(346) 및 제4 수직 인터커넥터(347)는 금속 범프를 포함할 수 있다.
도시하지는 않았으나, 도 6a 내지 도 6c의 공정 결과물 상에는 몰딩층 및 패키지 재배선층이 형성될 수 있다. 패키지 재배선 도전층의 랜드는 수직 공통 인터커넥터(346), 및 제1 내지 제4 수직 인터커넥터(317, 327, 337, 347) 타단 각각과 중첩 및 접속할 수 있다.
본 실시예에 의하는 경우에도, 전술한 실시예의 효과를 모두 달성할 수 있다. 특히, 최상부에 위치하는 제4 반도체 칩(340)에 접속하는 수직 인터커넥터(346, 347)의 개수/밀도에 비하여, 제1 반도체 칩(310)에 접속하는 수직 인터커넥터(317)의 개수/밀도, 제2 반도체 칩(320)에 접속하는 수직 인터커넥터(327)의 개수/밀도, 및 제3 반도체 칩(330)에 접속하는 수직 인터커넥터(337)의 개수/ 밀도 각각이 더 작을 수 있다. 즉, 스위핑이 문제되는 상대적으로 긴 길이의 수직 인터커넥터들(317, 327, 337)의 개수/밀도가 작으므로, 이들과 접속하는 랜드의 크기를 증가시켜 수직 인터커넥터(317, 327, 337)와 랜드 사이의 오정렬을 감소시킬 수 있다.
나아가, 전술한 실시예에 비하여, 하나의 반도체 패키지에 포함되는 반도체 칩의 개수가 증가하였으므로, 반도체 패키지의 고용량/고성능이 더욱 만족될 수 있다.
한편, 위 도 3a 내지 도 6c의 실시예들에서는 복수의 반도체 칩이 일 방향으로 오프셋 적층되는 경우를 설명하였다. 이 경우, 복수의 반도체 칩은 일체로서 하나의 반도체 칩으로 인식될 수 있다. 이 경우, 1-채널 반도체 패키지가 구현될 수 있다. 그러나 다른 실시예에서는, 2-채널 이상의 반도체 패키지가 구현될 수도 있다. 이에 대하여는, 이하의 도 7a 내지 도 7c를 참조하여 예시적으로 설명하기로 한다.
도 7a 내지 도 7c는 본 발명의 또 다른 일 실시예에 따른 반도체 패키지 및 그 제조 방법을 설명하기 위한 도면들이다. 구체적으로, 도 7a는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 활성면 방향에서 본 평면도를 나타낸다. 도 7b는 도 7a의 C1-C1' 선에 따른 단면도이다. 도 7c는 도 7a의 C2-C2' 선에 따른 단면도이다. 전술한 도 1a 내지 4c 및 도 6a 내지 6c에서 이미 설명된 부분과 실질적으로 동일한 부분에 대하여는 그 상세한 설명을 생략하기로 한다.
도 7a 내지 도 7c를 참조하면, 캐리어 기판(400)의 일면(401) 상에 제1 내지 제4 반도체 칩(410, 420, 430, 440)이 수직 방향으로 적층될 수 있다. 제1 반도체 칩(410)은 활성면(411)에 배치되는 칩 패드(413P)를 포함할 수 있다. 칩 패드(413P)는 제1 반도체 칩(410)의 제1 측면(415)과 인접한 가장자리 영역에 제1 방향을 따라 2열로 배열될 수 있고, 제1 열의 제1 칩 패드(413P1) 및 제2 열의 제2 칩 패드(413P2)를 포함할 수 있다. 제2 방향에서 서로 인접한 제1 칩 패드(413P1) 및 제2 칩 패드(413P2)는 전기적으로 연결될 수 있다. 유사하게, 제2 반도체 칩(420)은 활성면(421)에 배치되는 칩 패드(423P)를 포함할 수 있다. 칩 패드(423P)는 제2 반도체 칩(420)의 제1 측면(425)과 인접한 가장자리 영역에 제1 방향을 따라 2열로 배열될 수 있고, 제1 열의 제1 칩 패드(423P1) 및 제2 열의 제2 칩 패드(423P2)를 포함할 수 있다. 한 쌍의 제1 및 제2 칩 패드(423P1, 423P2)는 전기적으로 연결될 수 있다. 유사하게, 제3 반도체 칩(430)은 활성면(431)에 배치되는 칩 패드(433P)를 포함할 수 있다. 칩 패드(433P)는 제3 반도체 칩(430)의 제1 측면(435)과 인접한 가장자리 영역에 제1 방향을 따라 2열로 배열될 수 있고, 제1 열의 제1 칩 패드(433P1) 및 제2 열의 제2 칩 패드(433P2)를 포함할 수 있다. 한 쌍의 제1 및 제2 칩 패드(433P1, 433P2)는 전기적으로 연결될 수 있다. 유사하게, 제4 반도체 칩(440)은 활성면(441)에 배치되는 칩 패드(443P)를 포함할 수 있다. 칩 패드(443P)는 제4 반도체 칩(440)의 제1 측면(445)과 인접한 가장자리 영역에 제1 방향을 따라 2열로 배열될 수 있고, 제1 열의 제1 칩 패드(443P1) 및 제2 열의 제1 칩 패드(443P2)를 포함할 수 있다. 한 쌍의 제1 및 제2 칩 패드(443P1, 443P2)는 전기적으로 연결될 수 있다.
이때, 제1 내지 제4 반도체 칩(410, 420, 430, 440)은 활성면(411, 421, 431, 441)이 캐리어 기판(400)의 일면(401)을 향하지 않고 위를 향하는 형태로, 즉, 페이스업(face-up) 형태로 캐리어 기판(400) 상에 적층될 수 있다.
또한, 제1 및 제2 반도체 칩(410, 420)은, 제1 측면(415, 425)이 서로 평행하면서 동일한 측 예컨대, 제2 방향의 좌측을 향하도록 배치된 상태에서, 제1 측면(415)의 가장자리 영역 즉, 제1 반도체 칩(410)의 칩 패드(413P)가 노출되도록 소정 방향으로 오프셋 적층될 수 있다. 여기서, 소정 방향은, 제1 측면(415)으로부터 멀어지는 방향, 예컨대, 제2 방향의 우측 방향일 수 있다. 반면, 제3 및 제4 반도체 칩(430, 440)은, 제1 측면(435, 445)이 제1 및 제2 반도체 칩(410, 420)의 제1 측면(415, 425)과 반대측 예컨대, 제2 방향의 우측을 향하도록 배치된 상태에서, 제1 측면(430)의 가장자리 영역 즉, 제3 반도체 칩(430)의 칩 패드(433P)가 노출되도록 소정 방향으로 오프셋 적층될 수 있다. 소정 방향은 제1 및 제2 반도체 칩(410, 420)의 오프셋 적층 방향과 반대 방향 예컨대, 제2 방향의 좌측 방향일 수 있다. 제4 반도체 칩(440)은 최상부에 위치하므로, 제4 반도체 칩(440)의 칩 패드(443P)는 노출된 상태일 수 있다. 나아가, 제3 및 제4 반도체 칩(430, 440)은 제2 반도체 칩(420)의 칩 패드(423P)를 노출시키도록 적층될 수 있다.
일 방향으로 오프셋 적층된 제1 및 제2 반도체 칩(410, 420)을 포함하는 제1 칩 스택(ST1)은 하나의 반도체 칩으로 인식될 수 있고, 반대 방향으로 오프셋 적층된 제3 및 제4 반도체 칩(430, 440)을 포함하는 제2 칩 스택(ST2)은 제1 칩 스택(ST1)과 상이한 또다른 반도체 칩으로 인식될 수 있다. 제1 칩 스택(ST1)을 통하는 신호/전원 경로는 제2 칩 스택(ST2)을 통하는 신호/전원 경로와 전기적으로 분리되고 별개로 인식될 수 있다. 따라서, 이하에서는, 제1 칩 스택(ST1)과 제2 칩 스택(ST2)을 별개로 구분하여 설명한다.
제1 칩 스택(ST1) 및 이와 전기적으로 연결되는 인터커넥터(416, 426, 417, 427)는 전술한 도 3a 내지 도 3c의 구조와 실질적으로 동일할 수 있다.
보다 구체적으로, 인터커넥터(416, 426, 417, 427) 중 공통 신호 또는 공통 전원이 인가되는 칩 패드(413P, 423P)와 접속하는 것을 공통 인터커넥터(416, 426)라 하기로 한다. 공통 인터커넥터(416, 426)는 수평 공통 인터커넥터(416) 및 수직 공통 인터커넥터(426)를 포함할 수 있다. 수평 공통 인터커넥터(416)의 일단은 제1 반도체 칩(410)의 제2 칩 패드(413P2)와 접속하고, 수평 공통 인터커넥터(416)의 타단은 제2 반도체 칩(420)의 제1 칩 패드(423P1)와 접속할 수 있다. 수직 공통 인터커넥터(426)는 제2 반도체 칩(420)의 제2 칩 패드(423P2)와 접속하는 일단을 가지면서 수직 방향으로 연장할 수 있다.
또한, 인터커넥터(416, 426, 417, 427) 중 개별 신호 또는 개별 전원이 인가되는 칩 패드(413P, 423P)와 접속하는 것을 각각 제1 수직 인터커넥터(417) 및 제2 수직 인터커넥터(427)라 하기로 한다. 제1 수직 인터커넥터(417)는 수평 공통 인터커넥터(416)가 접속하는 제2 칩 패드(413P2) 및 이와 전기적으로 연결되는 제1 칩 패드(413P1)를 제외한 칩 패드(413P)에 접속될 수 있다. 나아가, 제1 수직 인터커넥터(417)는 칩 패드(413P) 중 프로브 테스트가 수행되지 않은 것 예컨대, 제2 칩 패드(413P2)와 접속할 수 있다. 제2 수직 인터커넥터(427)는 수평 공통 인터커넥터(416)가 접속하는 제1 칩 패드(423P1) 및 수직 공통 인터커넥터(426)가 접속하는 제2 칩 패드(423P2)를 제외한 칩 패드(423P)에 접속될 수 있다. 나아가, 제2 수직 인터커넥터(427)는 칩 패드(423P) 중 프로브 테스트가 수행되지 않은 것 예컨대, 제2 칩 패드(423P2)와 접속할 수 있다.
제2 칩 스택(ST2)에 전기적으로 연결되는 인터커넥터(436, 446, 437, 437)를 설명하면 아래와 같다.
인터커넥터(436, 446, 437, 447) 중 공통 신호 또는 공통 전원이 인가되는 칩 패드(433P, 443P)와 접속하는 것을 공통 인터커넥터(436, 446)라 하기로 한다. 공통 인터커넥터(436, 446)는 수평 공통 인터커넥터(436) 및 수직 공통 인터커넥터(446)를 포함할 수 있다. 수평 공통 인터커넥터(436)의 일단은 제3 반도체 칩(430)의 제2 칩 패드(433P2)와 접속하고, 수평 공통 인터커넥터(436)의 타단은 제4 반도체 칩(440)의 제1 칩 패드(443P1)와 접속할 수 있다. 수직 공통 인터커넥터(446)는 제4 반도체 칩(440)의 제2 칩 패드(443P2)와 접속하는 일단을 가지면서 수직 방향으로 연장할 수 있다.
또한, 인터커넥터(436, 446, 437, 447) 중 개별 신호 또는 개별 전원이 인가되는 칩 패드(433P, 443P)와 접속하는 것을 각각 제3 수직 인터커넥터(437) 및 제4 수직 인터커넥터(447)라 하기로 한다. 제3 수직 인터커넥터(437)는 수평 공통 인터커넥터(436)가 접속하는 제2 칩 패드(433P2) 및 이와 전기적으로 연결되는 제1 칩 패드(433P1)를 제외한 칩 패드(433P)에 접속될 수 있다. 나아가, 제3 수직 인터커넥터(437)는 칩 패드(433P) 중 프로브 테스트가 수행되지 않은 것 예컨대, 제2 칩 패드(433P2)와 접속할 수 있다. 제4 수직 인터커넥터(447)는 수평 공통 인터커넥터(436)가 접속하는 제1 칩 패드(443P1) 및 수직 공통 인터커넥터(446)가 접속하는 제2 칩 패드(443P2)를 제외한 칩 패드(443P)에 접속될 수 있다. 나아가, 제4 수직 인터커넥터(447)는 칩 패드(443P) 중 프로브 테스트가 수행되지 않은 것 예컨대, 제2 칩 패드(443P2)와 접속할 수 있다.
제2 칩 스택(ST2) 및 이와 전기적으로 연결되는 인터커넥터(436, 446, 437, 437)는, 제1 칩 스택(ST1) 및 이와 전기적으로 연결되는 인터커넥터(416, 426, 417, 427)가 수직 방향의 일 축을 중심으로 180도 회전한 상태와 실질적으로 동일할 수 있다.
한편, 도시하지는 않았으나, 최상부에 위치하는 제4 반도체 칩(440)과 접속하는 수직 인터커넥터 즉, 수직 공통 인터커넥터(446) 및 제4 수직 인터커넥터(447)는, 본딩 와이어 대신 다른 타입의 인터커넥터일 수도 있다. 일례로서, 수직 공통 인터커넥터(446) 및 제4 수직 인터커넥터(447)는 금속 범프를 포함할 수 있다.
도시하지는 않았으나, 도 7a 내지 도 7c의 공정 결과물 상에는 몰딩층 및 패키지 재배선층이 형성될 수 있다. 패키지 재배선 도전층의 랜드는 수직 공통 인터커넥터(426, 446), 및 제1 내지 제4 수직 인터커넥터(417, 427, 437, 447) 타단 각각과 중첩 및 접속할 수 있다.
본 실시예에 의하는 경우에도, 전술한 실시예의 효과를 모두 달성할 수 있다.
나아가, 전술한 실시예에 비하여, 하나의 반도체 패키지에 포함되는 반도체 칩의 개수가 증가하였으므로, 반도체 패키지의 고용량/고성능이 더욱 만족될 수 있다. 나아가, 제1 칩 스택(ST1)과 제2 칩 스택(ST2)이 서로 다른 반도체 칩으로 인식되므로, 2-채널로 기능하는 반도체 패키지의 구현이 가능할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200: 캐리어 기판 210: 제1 반도체 칩
220: 제2 반도체 칩 213P, 223P: 칩 패드
216: 수평 공통 인터커넥터 226: 수직 공통 인터커넥터
217: 제1 수직 인터커넥터 227: 제2 수직 인터커넥터

Claims (26)

  1. 제1 방향으로 연장하는 제1 측면과 인접한 가장자리 영역이 노출되도록 상기 제1 측면의 반대편을 향하여 오프셋 적층되는 제1 내지 제N 반도체 칩(여기서, N은 2 이상의 자연수);
    상기 제1 내지 제N 반도체 칩의 상기 가장자리 영역 각각에 배치되는 칩 패드 - 여기서, 상기 칩 패드는, 상기 제1 방향을 따라 제1 열로 배열되는 복수의 제1 칩 패드 및 제2 열로 배열되는 복수의 제2 칩 패드를 포함하고, 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 열이 상기 제2 열보다 상기 제1 측면에 인접하고, 상기 제2 방향에서 인접한 상기 제1 칩 패드 및 상기 제2 칩 패드는 전기적으로 서로 연결됨. -;
    상기 제1 내지 제N 반도체 칩 중 제k 반도체 칩(여기서, k는 1 이상 N-1 이하의 자연수)의 상기 제2 칩 패드와 일단이 접속하고 제k+1 반도체 칩의 상기 제1 칩 패드와 타단이 접속하는 수평 공통 인터커넥터; 및
    상기 수평 공통 인터커넥터와 접속하는 상기 제N 반도체 칩의 상기 제1 칩 패드와 전기적으로 연결된 상기 제N 반도체 칩의 상기 제2 칩 패드와 일단이 접속하는 수직 공통 인터커넥터를 포함하는
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 수평 공통 인터커넥터 및 상기 수직 공통 인터커넥터와 접속하지 않는 상기 제1 내지 제N 반도체 칩 각각의 상기 제1 칩 패드 또는 상기 제2 칩 패드와 일단이 접속하는 제1 내지 제N 수직 인터커넥터를 더 포함하는
    반도체 패키지.
  3. 제1 항에 있어서,
    상기 수직 공통 인터커넥터 및 상기 수평 공통 인터커넥터를 통하여 인가되는 전원 또는 신호는, 상기 제1 내지 제N 반도체 칩에 공통적으로 이용되는
    반도체 패키지.
  4. 제2 항에 있어서,
    상기 제1 내지 제N 수직 인터커넥터 중 상기 제k 반도체 칩과 접속하는 제k 수직 인터커넥터를 통하여 인가되는 전원 또는 신호는, 상기 제k+1 반도체 칩과 접속하는 제k+1 수직 인터커넥터를 통하여 인가되는 전원 또는 신호와 별개인
    반도체 패키지.
  5. 제1 항에 있어서,
    상기 수직 공통 인터커넥터 및 상기 수평 공통 인터커넥터는, 본딩 와이어를 포함하는
    반도체 패키지.
  6. 제1 항에 있어서,
    상기 수평 공통 인터커넥터는, 본딩 와이어를 포함하고,
    상기 수직 공통 인터커넥터는, 범프를 포함하는
    반도체 패키지.
  7. 제2 항에 있어서,
    상기 수직 공통 인터커넥터, 상기 수평 공통 인터커넥터, 및 상기 제1 내지 제N 수직 인터커넥터는, 본딩 와이어를 포함하는
    반도체 패키지.
  8. 제2 항에 있어서,
    상기 수평 공통 인터커넥터, 및 상기 제1 내지 제N-1 수직 인터커넥터는, 본딩 와이어를 포함하고,
    상기 수직 공통 인터커넥터, 및 상기 제N 수직 인터커넥터는, 범프를 포함하는
    반도체 패키지.
  9. 제2 항에 있어서,
    상기 제1 내지 제N 반도체 칩을 덮으면서, 상기 수직 공통 인터커넥터 및 상기 제1 내지 제N 수직 인터커넥터의 타단을 노출시키는 몰딩층; 및
    상기 몰딩층 상에 형성되고 상기 수직 공통 인터커넥터 및 상기 제1 내지 제N 수직 인터커넥터의 상기 타단과 전기적으로 연결되는 패키지 재배선층을 더 포함하는
    반도체 패키지.
  10. 제9 항에 있어서,
    상기 패키지 재배선층은,
    상기 수직 공통 인터커넥터 및 상기 제1 내지 제N 수직 인터커넥터의 상기 타단과 각각 접속하는 재배선 랜드를 갖는 패키지 재배선 도전층을 포함하고,
    상기 재배선 랜드의 크기는, 상기 수직 공통 인터커넥터 및 상기 제1 내지 제N 수직 인터커넥터의 상기 타단의 변위 이상의 값을 갖는
    반도체 패키지.
  11. 제9 항에 있어서,
    상기 패키지 재배선층은,
    상기 몰딩층 상에 형성되고 상기 수직 공통 인터커넥터 및 상기 제1 내지 제N 수직 인터커넥터의 상기 타단을 각각 노출시키는 개구를 갖는 제1 패키지 재배선 절연층;
    상기 제1 패키지 재배선 절연층 상에 형성되고 상기 제1 패키지 재배선 절연층의 상기 개구를 매립하는 재배선 랜드를 포함하는 상기 패키지 재배선 도전층; 및
    상기 제1 패키지 재배선 절연층 및 상기 패키지 재배선 도전층을 덮는 제2 패키지 재배선 절연층을 포함하는
    반도체 패키지.
  12. 제11 항에 있어서,
    상기 제2 패키지 재배선 절연층은, 상기 패키지 재배선 도전층의 일부를 노출시키는 개구를 포함하고,
    상기 제2 패키지 재배선 절연층의 상기 개구를 통하여 상기 패키지 재배선 도전층과 접속하는 외부 접속 단자를 더 포함하는
    반도체 패키지.
  13. 제1 항에 있어서,
    상기 제1 내지 제N 반도체 칩 각각은
    도전층; 및
    상기 도전층 상에 형성되고, 상기 도전층의 일부를 노출시켜 상기 제1 및 제2 칩 패드를 정의하는 개구를 갖는 보호층을 포함하고,
    상기 제2 방향에서 인접한 상기 제1 칩 패드 및 상기 제2 칩 패드는 상기 도전층과 동시에 중첩하는
    반도체 패키지.
  14. 제2 항에 있어서,
    상기 수직 공통 인터커넥터, 및 상기 제1 내지 제N 수직 인터커넥터는, 프로브 테스트가 수행되지 않은 상기 제1 칩 패드 또는 상기 제2 칩 패드와 접속하는
    반도체 패키지.
  15. 제2 항에 있어서,
    상기 제1 칩 패드에 대하여 프로브 테스트가 수행되고,
    상기 수직 공통 인터커넥터, 및 상기 제1 내지 제N 수직 인터커넥터는, 상기 제2 칩 패드와 접속하는
    반도체 패키지.
  16. 제1 방향으로 연장하는 제1 측면과 인접한 가장자리 영역이 노출되도록 상기 제1 측면의 반대편을 향하여 오프셋 적층되는 제1 내지 제N 반도체 칩을 포함하는 제1 칩 스택(여기서, N은 2 이상의 자연수);
    상기 제1 칩 스택 상에 형성되고, 상기 제1 내지 제N 반도체 칩의 상기 제1 측면과 반대편에 위치하는 제1 측면의 가장자리 영역이 노출되도록 상기 제1 내제 제N 반도체 칩의 오프셋 적층 방향과 반대 방향으로 오프셋 적층되는 제N+1 내지 제T 반도체 칩을 포함하는 제2 칩 스택(여기서, T는 N+2 이상의 자연수);
    상기 제1 내지 제T 반도체 칩의 상기 가장자리 영역 각각에 배치되는 칩 패드 - 여기서, 상기 칩 패드는, 상기 제1 방향을 따라 제1 열로 배열되는 복수의 제1 칩 패드 및 제2 열로 배열되는 복수의 제2 칩 패드를 포함하고, 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 열이 상기 제2 열보다 상기 제1 측면에 인접하고, 상기 제2 방향에서 인접한 상기 제1 칩 패드 및 상기 제2 칩 패드는 전기적으로 서로 연결됨. -;
    상기 제1 내지 제N 반도체 칩 중 제k 반도체 칩(여기서, k는 1 이상 N-1 이하의 자연수)의 상기 제2 칩 패드와 일단이 접속하고 제k+1 반도체 칩의 상기 제1 칩 패드와 타단이 접속하는 제1 수평 공통 인터커넥터;
    상기 제N+1 내지 제T 반도체 칩 중 제q 반도체 칩(여기서, q는 N+1 이상 T-1 이하의 자연수)의 상기 제2 칩 패드와 일단이 접속하고 제q+1 반도체 칩의 상기 제1 칩 패드와 타단이 접속하는 제2 수평 공통 인터커넥터;
    상기 제1 수평 공통 인터커넥터와 접속하는 상기 제N 반도체 칩의 상기 제1 칩 패드와 전기적으로 연결된 상기 제N 반도체 칩의 상기 제2 칩 패드와 일단이 접속하는 제1 수직 공통 인터커넥터; 및
    상기 제2 수평 공통 인터커넥터와 접속하는 상기 제T 반도체 칩의 상기 제1 칩 패드와 전기적으로 연결된 상기 제T 반도체 칩의 상기 제2 칩 패드와 일단이 접속하는 제2 수직 공통 인터커넥터를 포함하는
    반도체 패키지.
  17. 제16 항에 있어서,
    상기 제1 및 제2 수평 공통 인터커넥터 및 상기 제1 및 제2 수직 공통 인터커넥터와 접속하지 않는 상기 제1 내지 제T 반도체 칩 각각의 상기 제1 칩 패드 또는 상기 제2 칩 패드와 일단이 접속하는 제1 내지 제T 수직 인터커넥터를 더 포함하는
    반도체 패키지.
  18. 제16 항에 있어서,
    상기 제1 수직 공통 인터커넥터 및 상기 제1 수평 공통 인터커넥터를 통하여 인가되는 전원 또는 신호는, 상기 제1 내지 제N 반도체 칩에 공통적으로 이용되고,
    상기 제2 수직 공통 인터커넥터 및 상기 제2 수평 공통 인터커넥터를 통하여 인가되는 전원 또는 신호는, 상기 제N+1 내지 제T 반도체 칩에 공통적으로 이용되는
    반도체 패키지.
  19. 제17 항에 있어서,
    상기 제1 내지 제N 수직 인터커넥터 중 상기 제k 반도체 칩과 접속하는 제k 수직 인터커넥터를 통하여 인가되는 전원 또는 신호는, 상기 제k+1 반도체 칩과 접속하는 제k+1 수직 인터커넥터를 통하여 인가되는 전원 또는 신호와 별개이고,
    상기 제N+1 내지 제T 수직 인터커넥터 중 상기 제q 반도체 칩과 접속하는 제q 수직 인터커넥터를 통하여 인가되는 전원 또는 신호는, 상기 제q+1 반도체 칩과 접속하는 제q+1 수직 인터커넥터를 통하여 인가되는 전원 또는 신호와 별개인
    반도체 패키지.
  20. 제16 항에 있어서,
    상기 제1 및 제2 수직 공통 인터커넥터 및 상기 제1 및 제2 수평 공통 인터커넥터는, 본딩 와이어를 포함하는
    반도체 패키지.
  21. 제16 항에 있어서,
    상기 제1 및 제2 수평 공통 인터커넥터, 및 상기 제1 수직 공통 인터커넥터는, 본딩 와이어를 포함하고,
    상기 제2 수직 공통 인터커넥터는, 범프를 포함하는
    반도체 패키지.
  22. 제17 항에 있어서,
    상기 제1 및 제2 수직 공통 인터커넥터, 상기 제1 및 제2 수평 공통 인터커넥터, 및 상기 제1 내지 제T 수직 인터커넥터는, 본딩 와이어를 포함하는
    반도체 패키지.
  23. 제17 항에 있어서,
    상기 제1 및 제2 수평 공통 인터커넥터, 상기 제1 수직 공통 인터커넥터, 및 상기 제1 내지 제T-1 수직 인터커넥터는, 본딩 와이어를 포함하고,
    상기 제2 수직 공통 인터커넥터, 및 상기 제T 수직 인터커넥터는, 범프를 포함하는
    반도체 패키지.
  24. 제17 항에 있어서,
    상기 제1 내지 제T 반도체 칩을 덮으면서, 상기 제1 및 제2 수직 공통 인터커넥터 및 상기 제1 내지 제T 수직 인터커넥터의 타단을 노출시키는 몰딩층; 및
    상기 몰딩층 상에 형성되고 상기 제1 및 제2 수직 공통 인터커넥터 및 상기 제1 내지 제N 수직 인터커넥터의 상기 타단과 전기적으로 연결되는 패키지 재배선층을 더 포함하는
    반도체 패키지.
  25. 제17 항에 있어서,
    상기 제2 칩 스택 및 상기 제2 칩 스택과 전기적으로 연결되는 상기 제2 수평 공통 인터커넥터, 상기 제2 수직 공통 인터커넥터, 및 상기 제N+1 내지 제T 수직 인터커넥터는,
    상기 제1 칩 스택 및 상기 제1 칩 스택과 전기적으로 연결되는 상기 제1 수평 공통 인터커넥터, 상기 제1 수직 공통 인터커넥터, 및 상기 제1 내지 제N 수직 인터커넥터가 수직 방향의 일 축을 중심으로 180도 회전된 상태와 동일한
    반도체 패키지.
  26. 제16 항에 있어서,
    상기 제2 칩 스택은, 상기 제N 반도체 칩의 상기 제1 측면의 상기 가장자리 영역을 노출시키도록 배치되는
    반도체 패키지.
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