KR102509048B1 - 반도체 패키지 - Google Patents

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Abstract

패키지 기판의 제1표면 상에 측방향으로 배치된 반도체 제1다이 및 제2다이들을 포함하는 플래너 듀얼 다이 패키지(Planar Dual Die Package)를 제시한다. 패키지 기판은 제2표면에 커맨드 및 어드레스 신호들을 위한 커맨드 어드레스 볼 영역(command address ball region), 및 데이터 입출력 신호를 위한 데이터 볼 영역(data ball region)에 배치된 외측 접속부들을 더 포함하고, 반도체 제1다이 및 제2다이들은 각각 커맨드 및 어드레스 패드 영역, 및 데이터 패드 영역에 배치된 다이 패드(die pad)들을 더 포함하고, 커맨드 어드레스 볼 영역으로부터 데이터 볼 영역으로 향하는 제1방향과 커맨드 및 어드레스 패드 영역으로부터 데이터 패드 영역으로 향하는 제2방향이 일치하도록 반도체 제1다이 및 제2다이들은 패키지 기판 상에 배치한 플래너 듀얼 다이 패키지(Planar Dual Die Package)를 제시한다.

Description

반도체 패키지{Semiconductor package}
본 출원은 플래너 듀얼 다이 패키지(P-DDP; Planar Dual Died Package) 및 이를 포함하는 멀티 다이(multi die) 반도체 패키지에 관한 것이다.
전자 제품 또는 시스템(system)에 요구되는 반도체 메모리(memory)는, 메모리 모듈(memory module) 형태로 구성되어 시스템의 보드(board)에 연결되고 있다. 모듈 보드에 다수 개의 메모리 패키지들이 실장되어, 듀얼 인라인 메모리 모듈(DIMM: Dual In-line Memory Module)과 같은 메모리 모듈이 구성될 수 있다. 전자 시스템에서 고용량의 메모리를 요구함에 따라, 고밀도 모듈(High Density Module)을 개발하고자 노력하고 있다.
고밀도 모듈을 제작하기 위해서, 다수의 반도체 메모리 칩(chip) 또는 다이(die)들을 하나의 패키지에 실장한 다중 칩 패키지(multi chip package)가 메모리 모듈에 요구되고 있다. 개별 반도체 패키지의 메모리 용량의 증가를 위해서, 메모리 다이(die)들이 스택(stack)된 형태, 예컨대 듀얼 다이 패키지(DDP: Dual Die Package) 형태로 패키지가 구성될 수 있다.
고속 동작하도록 전자 시스템을 구현할 때, 시그널 인티그리티(SI: Signal Integrity) 문제가 중요시 되고 있다. 고밀도 메모리 모듈은 고용량을 확보하기 위해서 다수의 메모리 반도체 패키지들을 실장하고 있으므로, 메모리 모듈의 고속 동작을 위해서는 메모리 모듈에 실장된 개별 메모리 패키지에서 시그널 인티그리티를 확보하는 것이 우선적으로 더 중요할 수 있다.
본 출원은 플래너 듀얼 다이 패키지(P-DDP; Planar Dual Died Package) 및 이를 포함하는 멀티 다이(multi die) 반도체 패키지를 제시하고자 한다.
본 출원의 일 관점은, 상호 반대측에 위치하는 제1표면 및 제2표면을 가지는 패키지 기판; 및 상기 패키지 기판의 제1표면 상에 측방향으로 배치된 반도체 제1다이 및 제2다이들;을 포함하고, 상기 패키지 기판은 상기 제2표면의 일측에 커맨드 및 어드레스 신호들을 위한 커맨드 어드레스 볼 영역(command address ball region), 및 상기 제2표면의 다른 일측에 데이터 입출력 신호를 위한 데이터 볼 영역(data ball region)에 배치된 외측 접속부들을 더 포함하고, 상기 반도체 제1다이 및 제2다이들은 각각 상기 커맨드 및 어드레스 신호들을 위한 커맨드 및 어드레스 패드 영역, 및 데이터 입출력 신호를 위한 데이터 패드 영역에 배치된 다이 패드(die pad)들을 더 포함하고, 상기 커맨드 어드레스 볼 영역으로부터 상기 데이터 볼 영역으로 향하는 제1방향과 상기 커맨드 및 어드레스 패드 영역으로부터 상기 데이터 패드 영역으로 향하는 제2방향이 일치하도록 상기 반도체 제1다이 및 제2다이들은 상기 패키지 기판 상에 배치되고, 상기 패키지 기판은 상기 반도체 제1다이의 어느 하나의 상기 다이 패드와 상기 반도체 제2다이의 어느 다른 하나의 상기 다이 패드를 어느 하나의 상기 외측 접속부에 공통으로 연결시키는 신호 경로를 더 포함하는 플래너 듀얼 다이 패키지(Planar Dual Die Package)를 제시한다.
본 출원의 다른 일 관점은, 상호 반대측에 위치하는 제1표면 및 제2표면을 가지는 패키지 기판; 및 상기 패키지 기판의 제1표면 상에 측방향으로 배치되고 다이 패드(die pad)들을 가지는 반도체 제1다이 및 제2다이들;을 포함하고, 상기 패키지 기판은 상기 제2표면에 배치된 외측 접속부들; 및 상기 패키지 기판은 상기 반도체 제1다이의 어느 하나의 상기 다이 패드와 상기 반도체 제2다이의 어느 다른 하나의 상기 다이 패드를 어느 하나의 상기 외측 접속부에 공통으로 연결시키는 신호 경로를 더 포함하는 플래너 듀얼 다이 패키지(Planar Dual Die Package)를 제시한다.
본 출원의 다른 일 관점은, 상호 반대측에 위치하는 제1표면 및 제2표면을 가지는 패키지 기판; 및 상기 패키지 기판의 제1표면 상에 측방향으로 배치된 반도체 제1다이 및 제2다이들;을 포함하고, 상기 패키지 기판은 상기 제2표면에 배치된 제 1 및 제2외측 접속부들을 더 포함하고, 상기 반도체 제1다이들은 제1 및 제2다이 패드들을 더 포함하고, 상기 반도체 제2다이들은 제3 및 제4다이 패드(die pad)들을 더 포함하고, 상기 패키지 기판은 상기 제1다이 패드와 상기 제3다이 패드를 상기 제1외측 접속부에 공통으로 접속시키는 제1트레이스 패턴을 더 포함하고, 상기 패키지 기판은 상기 제2다이 패드와 상기 제4다이 패드를 상기 제2외측 접속부에 공통으로 접속시키는 제2트레이스 패턴을 더 포함하고, 상기 제1트레이스 패턴과 상기 제2트레이스 패턴은 서로 다른 층위(level)에 위치하는 플래너 듀얼 다이 패키지(Planar Dual Die Package)를 제시한다.
본 출원의 일 관점은, 상호 반대측에 위치하는 제1표면 및 제2표면을 가지는 패키지 기판; 상기 패키지 기판의 제1표면 상에 측방향으로 배치된 반도체 제1다이 및 제2다이들; 상기 반도체 제1다이 상에 적층된 반도체 제3다이; 상기 반도체 제2다이 상에 적층된 반도체 제4다이; 및 상기 반도체 제1다이 및 상기 반도체 제3다이 상호 간을 전기적으로 연결하는 관통 전극(through electrode) 및 다이간 접속부;를 포함하고, 상기 패키지 기판은 상기 제2표면의 일측에 커맨드 및 어드레스 신호들을 위한 커맨드 어드레스 볼 영역(command address ball region), 및 상기 제2표면의 다른 일측에 데이터 입출력 신호를 위한 데이터 볼 영역(data ball region)에 배치된 외측 접속부들을 더 포함하고, 상기 반도체 제1다이 및 제2다이들은 각각 상기 커맨드 및 어드레스 신호들을 위한 커맨드 및 어드레스 패드 영역, 및 데이터 입출력 신호를 위한 데이터 패드 영역에 배치된 다이 패드(die pad)들을 더 포함하고, 상기 커맨드 어드레스 볼 영역으로부터 상기 데이터 볼 영역으로 향하는 제1방향과 상기 커맨드 및 어드레스 패드 영역으로부터 상기 데이터 패드 영역으로 향하는 제2방향이 일치하도록 상기 반도체 제1다이 및 제2다이들은 상기 패키지 기판 상에 배치되고, 상기 패키지 기판은 상기 반도체 제1다이의 어느 하나의 상기 다이 패드와 상기 반도체 제2다이의 어느 다른 하나의 상기 다이 패드를 어느 하나의 상기 외측 접속부에 공통으로 연결시키는 신호 경로를 더 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 상호 반대측에 위치하는 제1표면 및 제2표면을 가지는 패키지 기판; 상기 패키지 기판의 제1표면 상에 측방향으로 배치되고 다이 패드(die pad)들을 가지는 반도체 제1다이 및 제2다이들; 상기 반도체 제1다이 상에 적층된 반도체 제3다이; 상기 반도체 제2다이 상에 적층된 반도체 제4다이; 및 상기 반도체 제1다이 및 상기 반도체 제3다이 상호 간을 전기적으로 연결하는 관통 전극(through electrode) 및 다이간 접속부;를 포함하고, 상기 패키지 기판은 상기 제2표면에 배치된 외측 접속부들; 및 상기 패키지 기판은 상기 반도체 제1다이의 어느 하나의 상기 다이 패드와 상기 반도체 제2다이의 어느 다른 하나의 상기 다이 패드를 어느 하나의 상기 외측 접속부에 공통으로 연결시키는 신호 경로를 더 포함하는 반도체 패키지를 제시한다.
본 출원의 실시예들에 따르면, 플래너 듀얼 다이 패키지(P-DDP; Planar Dual Died Package) 및 이를 포함하는 멀티 다이(multi die) 반도체 패키지를 제시할 수 있다.
도 1은 듀얼 다이 패키지(DDP)의 일례를 보여주는 단면도이다.
도 2 및 도 3은 일 예에 따른 플래너 듀얼 다이 패키지(Planar Dual Die Package)을 보여주는 도면들이다.
도 4 내지 도 6은 일 예에 따른 플래너 듀얼 다이 패키지(Planar Dual Die Package)의 반도체 다이를 보여주는 도면들이다.
도 7은 일 예에 따른 플래너 듀얼 다이 패키지의 외측 접속부의 평면 배열을 보여주는 볼 맵(ball map) 도면이다.
도 8 내지 도 11은 일 예에 따른 플래너 듀얼 다이 패키지의 반도체 다이의 배치 방향을 보여주는 도면들이다.
도 12 내지 도 18은 일 예에 따른 플래너 듀얼 다이 패키지의 패키지 트레이스(trace) 구조를 보여주는 도면들이다.
도 19는 일 예에 따른 반도체 패키지들에서의 커패시턴스값들을 시뮬레이션(simulation)한 결과를 보여주는 도면이다.
도 20 및 도 21은 일 예에 따른 반도체 패키지들에서의 시그널 인티그리티 특성을 시뮬레이션한 결과를 보여주는 도면들이다.
도 22는 일 예에 따른 반도체 패키지를 보여주는 도면이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 칩 또는 다이와 같은 전자 소자들을 포함할 수 있으며, 반도체 다이는 전자 회로가 집적된 반도체 기판이 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 다이는 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 다이일 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
반도체 메모리 모듈, 예컨대, DIMM (dual in-line memory module) 모듈은 고용량의 메모리 용량을 구현하기 위해서, 다수 개의 반도체 메모리 패키지들과 함께 버퍼(buffer) 소자의 패키지들을 함께 실장하고 있다. 메모리 패키지들을 데이터(data)를 저장하는 역할을 하도록 구비되고 있으며, 버퍼 소자들은 반도체 메모리 다이들과 외부 시스템과의 데이터를 교환하는 과정에서의 병목 현상을 줄여주는 버퍼 역할을 하도록 구비될 수 있다. 버퍼 소자들은 커멘더/어드레스(CA: Command/ Address) 신호들을 제어하는 레지스터 클럭 드라이버(RCD: Register Clock Driver)와 입출력(I/O) 신호들을 제어하는 데이터 버퍼(DB: Data Buffer)들을 포함할 수 있다. 메모리 모듈에서 하나의 RCD가 수십 개의 메모리 다이들을 제어하도록 구비되고 있어, CA 채널에서의 시그널 인티그리티 특성이 저하되는 현상이 심화될 수 있다. 시그널 인티그리티를 저하시키는 요인으로 개개의 메모리 패키지에서의 커패시턴스(Capacitance)를 고려할 수 있다. 신호의 지연 시간(time delay)은 커패시턴스와 연관되므로, 패키지의 커패시턴스를 줄이는 노력이 요구될 수 있다.
도 1은 듀얼 다이 패키지(DDP; dual die package: 10)의 일례를 보여준다. 듀얼 다이 패키지(10)는 패키지 기판(20) 상에 반도체 메모리 제1다이(31)와 제2다이(33)이 실질적으로 수직하게 적층된 DDP 구조로 구비될 수 있다. 반도체 메모리 제1다이(31)는 패키지 기판(20) 상에 제1접착층(51)을 개재하여 부착될 수 있고, 제2다이(33)는 제1다이(31) 상에 제2접착층(53)에 의해 부착될 수 있다. 제1다이(31)와 패키지 기판(20)은 제1와이어 본딩(71: first wire bonding)에 의해 전기 신호적으로 연결되고, 제2다이(33)와 패키지 기판(20)은 제2와이어 본딩(73)에 의해 전기 신호적으로 연결될 수 있다. 반도체 메모리 다이들(31, 33)을 덮는 밀봉층(80)이 구비될 수 있다.
반도체 메모리 제1다이(31)는 표면에 전기 신호적 접속을 위한 제1다이 패드(41)들을 구비하고, 제1다이 패드(41)를 다이 가장자리(edge)쪽으로 연장하는 제1재배선층(RDL: Re-Distributed Layer: 72)가 제1유전층(61)과 제2유전층(62) 사이에 위치할 수 있다. 제1재배선층(72)의 일부에 제1와이어 본딩(71)이 체결될 수 있다. 반도체 메모리 제2다이(33)는 표면에 전기 신호적 접속을 위한 제2다이 패드(43)들을 구비하고, 제2다이 패드(43)를 다이 가장자리(edge)쪽으로 연장하는 제2재배선층(74)이 제3유전층(63)과 제4유전층(64) 사이에 위치할 수 있다. 제2재배선층(74)의 일부에 제2와이어 본딩(73)이 체결될 수 있다. 패키지 기판(20)에는 접속 볼(ball: 90)이 구비될 수 있다.
듀얼 다이 패키지(10)는 패키지 기판(20)에 연결된 와이어 본딩(71, 73) 및 재배선층(72, 74)을 통해 다이(31, 33)의 다이 패드(41, 43)에 이르는 신호 경로를 가질 수 있다. 다이들(31, 33)의 적층 구조에서 재배선층(72, 74)들의 존재는 패키지(10) 전체의 커패시턴스를 증가시키는 요인으로 작용할 수 있다. 재배선층(72, 74)과 다이(31, 33)들 사이에 기생 커패시터가 형성되고, 이러한 기생 커패시터는 신호 경로의 커패시턴스를 증가시킬 수 있다. 다이들(31, 33)이 적층된 구조에 기인하는 커패시턴스 증가분이 전체 패키지(10)의 커패시턴스를 증가시킬 수 있다. 신호 경로 전체(signal net)의 커패시턴스의 증가는 패키지(10)의 시그널 인티그리티에 문제를 야기할 수 있다.
도 2는 일 예에 따른 플래너 듀얼 다이 패키지(P-DDP: Planar Dual Die Package)를 보여주는 평면도이고, 도 3은 도 2의 A-A' 절단선을 따르는 단면도이다. 반도체 패키지(11)는, 도 2에 제시된 바와 같이, 패키지 기판(100) 상에 다수 개의 반도체 다이(200)들을 배치한 플래너 듀얼 다이 패키지(P-DDP)로 구성될 수 있다. 반도체 다이(200)들은 DRAM과 같은 메모리 소자일 수 있다. 반도체 다이(200)들은 측방향(lateral direction)으로 나란히 패키지 기판(100)상에 배치될 수 있다. 좌측의 반도체 제1다이(200A)와 우측의 반도체 제2다이(200B)는 실질적으로 동일한 형태를 가지고 동일한 기능을 하는 동일한 반도체 다이일 수 있다. 반도체 패키지(11)에서 반도체 다이(200)들이 수직으로 적층되지 않으므로, 반도체 다이(200)에 재배선층이 구비되지 않는다. 재배선층과 반도체 다이(200)들 사이의 기생 커패시턴스가 유효하게 배제될 수 있다. 기생 커패시턴스를 억제할 수 있어, 신호 경로 전체의 커패시턴스를 줄일 수 있다. 이에 따라, 반도체 패키지(11)의 시그널 인티그리티를 보다 신뢰성있게 개선할 수 있다.
도 3에 보이듯이, 반도체 패키지(11)에서 반도체 다이(200)들은 패키지 기판(100)의 바디(body: 105)의 제1표면(101) 상에 플립 칩(flip chip) 본딩 방식으로 마운팅(mounting)될 수 있다. 패키지 기판(100)의 제1표면(101)에 반도체 다이(200)의 제3표면(201)이 대향되고, 반도체 다이(200)의 제4표면(203)은 제1표면(101)과 같은 방향을 바라볼 수 있다. 반도체 다이(200)의 제3표면(201)에는 반도체 다이(200)의 다이 패드(210)들이 위치할 수 있다. 패키지 기판(100)과 반도체 다이(200)의 사이에 내측 접속부(300)가 위치하고, 내측 접속부(300)는 다이 패드(210)와 패키지 기판(100)을 전기 신호적으로 연결시키는 부재로 작용할 수 있다. 내측 접속부(300)는 범프(bump) 형상을 가질 수 있다. 패키지 기판(100)의 바디(105)의 제1표면(101)에 반대되는 제2표면(103)에는 패키지(11)를 외부 기기, 예컨대, 모듈 보드에 전기적으로 접속시키는 솔더 볼(solder ball)과 같은 외측 접속부(400)들이 접속될 수 있다. 패키지 기판(100)의 제1표면(101)을 덮는 밀봉재(600)가 구비될 수 있다. 밀봉재(600)는 에폭시몰딩화합물(EMC: Epoxy Molding Compound)의 몰딩층(molding layer)으로 구비될 수 있다.
패키지 기판(100) 내에는 신호 경로(500)가 내장될 수 있다. 신호 경로(500)는 패키지 기판(100) 상에서 위치하는 좌측의 반도체 제1다이(200A)와 우측의 반도체 제2다이(200B)에 공통으로 접속되도록 구성될 수 있다. 예컨대, 특정한 하나의 외측 접촉부(401A)에 좌측의 반도체 제1다이(200A)의 특정한 하나의 다이 패드(210A)와 함께 우측의 반도체 제2다이(200B)의 특정한 하나의 다이 패드(210B)가 공통으로 접속되도록 신호 경로(500)가 라우팅(routing)될 수 있다.
신호 경로(500)에 함께 접속되는 다이 패드(210A)와 다이 패드(210B)는 동일한 신호(signal)가 입력 또는 출력되는 신호 핀(signal pin)일 수 있다. 예컨대, 다이 패드(210A)가 예컨대 어드레스 신호 A1을 위한 신호 핀으로 구비된 경우, 다이 패드(210B) 또한 동일한 어드레스 신호 A1을 위한 신호 핀으로 구비될 수 있다. 반도체 제1다이(200A)와 제2다이(200B)가 실질적으로 동일한 반도체 다이로 구비되므로, 신호 경로(500)가 반도체 제1다이(200A)와 제2다이(200B)에 동일한 신호를 입력 또는 출력하도록 구비될 수 있다. 반도체 제1다이(200A)와 제2다이(200B)가 신호 경로(500)를 통해 하나의 외부 접속부(401A)에 공통으로 연결되므로, 하나의 외부 접속부(401A)를 통해 반도체 제1다이(200A)와 제2다이(200B)로의 입력 또는 출력이 함께 이루어질 수 있다. 반도체 제1다이(200A)와 제2다이(200B)가 측방향으로 상호 간에 위치하도록 구비되면서도 듀얼 다이 패키지 구조가 이루어질 수 있다.
도 4 내지 도 6은 일 예에 따른 플래너 듀얼 다이 패키지의 반도체 다이(200)의 다이 패드(210) 배열을 보여주는 도면들이다.
도 4에 보이듯이, 반도체 다이(200)의 제3표면(201) 상에 다이 패드(210)들이 배열될 수 있다. 다이 패드(210)들은 반도체 다이(200)의 제3표면(201)의 가운데 부분에 센터 패드(center pad) 배열 방식으로 배열될 수 있다. 다이 패드(210)들은 2열로 배열될 수 있다. 다이 패드(210)들은 크게 2개의 그룹(group)들로 나누어 배치될 수 있다. 다이 패드(210)들이 위치할 영역(210C, 210D)은 제1영역으로서의 커맨드/어드레스 패드 영역(Command/Address pads region: 210C)과 제2영역으로서의 데이터 패드 영역(DQ pads region: 201D)로 나뉠 수 있다.
반도체 다이(200)에 집적된 메모리 셀 또는 메모리 회로의 동작을 제어하는 커맨드(command) 신호 및 어드레스 위치를 제공하는 어드레스 신호를 제공하는 데 사용될 다이 패드(210)들 일부가 CA 패드 영역(210C)에 위치하고, 지정된 어드레스에서 데이터를 입력하거나 출력하는 데 사용되는 다이 패드(210)들의 다른 일부가 DQ 패드 영역(210D)에 위치할 수 있다. CA 패드 영역(210C)에 위치하는 일부의 다이 패드(210)들은 A0 내지 A17, CAS_N, CS_N, RAS_N, CKE, CKE1, RESET_N, ALERT_N 등을 위한 신호 핀들일 수 있다. DQ 패드 영역(210D)에 위치하는 다른 일부의 다이 패드(210)들은 DQ0 내지 DQ7 등을 위한 신호 핀들일 수 있다. 효율적인 다이 설계를 위해서, DQ 패드 영역(210D)의 상측에 CA 패드 영역(210C)이 위치하도록 배치될 수 있다.
도 5 및 도 6에 보이듯이, 반도체 다이(200)의 다이 패드(210)들 각각에는 다이 패드(210)를 패키지 기판(도 3의 100)에 접속시키기 위한 내측 접속부(300)가 체결될 수 있다. 내측 접속부(300)는 구리 포스트(Cu post)와 같은 도전성 포스트(301)와 도전성 포스트(301)의 끝단 표면에 형성된 솔더층(solder layer: 303)를 포함할 수 있다. 내측 접속부(300)가 범프 형상을 가지도록 형성되어 플립칩 본딩 구조로 패키지 기판에 연결될 수 있지만, 다른 실시예에서 반도체 다이(200)의 다이 패드(210)가 패키지 기판(100)에 와이어 본딩(wire bonding: 도시되지 않음)으로 연결될 수도 있다.
도 7은 일 예에 따른 플래너 듀얼 다이 패키지의 패키지 기판(100)의 외측 접속부(400)의 배열을 보여주는 도면이다. 도 3과 함께 도 7을 참조하면, 반도체 다이(200)가 실장되는 패키지 기판(100)의 제1표면(101)에 반대되는 제2표면(103)에는 외측 접속부(400)가 배치될 수 있다. 외측 접속부(400)는 외부 연결용 전극으로 도입될 수 있다. 외측 접속부(400)는 제품(application)에 따라 볼 그리드 어레이(BGA: Ball Grid Array) 형태로 구성되거나, 또는 랜드 그리드 어레이(LGA: Land Grid Array) 형태로 구성될 수 있다. 도 7은 외측 접속부(400)가 BGA 형태로 배치될 경우에, 볼들이 배치된 볼 맵(ball map)을 보여준다.
외측 접속부(400)들은 크게 2개의 그룹들로 나누어 배치될 수 있다. 외측 접속부(400)들이 위치할 볼 영역(400C, 400D)은 제3영역으로서의 커맨드/어드레스 볼 영역(CA balls region: 400C)과 제4영역으로서의 데이터 볼 영역(DQ ball region: 400D)로 나뉠 수 있다. 반도체 다이(도 3의 200)에 집적된 메모리 셀 또는 메모리 회로의 동작을 제어하는 커맨드 신호 및 어드레스 위치를 제공하는 어드레스 신호를 제공하는 데 사용될 외측 접속부(400)들 일부가 CA 볼 영역(400C)에 위치하고, 지정된 어드레스에서 데이터를 입력하거나 출력하는 데 사용되는 외측 접속부(400)들의 다른 일부가 DQ 볼 영역(400D)에 위치할 수 있다. CA 볼 영역(400C)에 위치하는 일부의 외측 접속부(400)들은 A0 내지 A17, CAS_N, CS_N, RAS_N, CKE, CKE1, RESET_N, ALERT_N 등을 위한 신호 핀들일 수 있다. DQ 볼 영역(400D)에 위치하는 다른 일부의 외측 접속부(400)들은 DQ0 내지 DQ7 등을 위한 신호 핀들일 수 있다. 효율적인 다이 설계를 위해서, DQ 볼 영역(400D)의 상측에 CA 볼 영역(400C)이 위치하도록 배치될 수 있다.
도 8 및 도 9는 일 예에 따른 플래너 듀얼 다이 패키지의 반도체 다이(200)의 배치 방향을 보여주는 도면들이다. 도 8은 패키지 기판(100)의 제1표면(101) 상에 반도체 다이(200)들이 배치된 평면도이고, 도 9는 반도체 다이(200)의 다이 패드(210)들 및 패키지 기판(100)의 외측 접속부(400)들의 배치 방향을 보여주는 평면도이다.
도 8에 보이듯이, 패키지 기판(100) 상에 반도체 다이(200)들이 실장될 때, 좌측의 반도체 제1다이(200A)와 우측의 제2다이(200B)의 다이 패드(210)들의 배열 방향이 동일한 방향을 가지도록 반도체 다이(200)들이 나란히 배치될 수 있다. 도 9에 보이듯이, 반도체 다이(200)의 다이 패드(210)들의 배열 방향 D1은 아래측에 DQ 패드 영역(210D)이 위치하고, DQ 패드 영역(210D) 상측에 CA 패드 영역(210C)에 위치하는 형태를 가질 수 있다. DQ 패드 영역(210D)으로부터 CA 패드 영역(210C)으로 다이 패드(210)들이 2 열을 이루며 배치될 수 있다. 패키지 기판(100)은 예컨대 아래측에 DQ 볼 영역(400D)이 배치되고, DQ 볼 영역(400D) 상측에 CA 볼 영역(400C)이 위치하도록 외측 접속부(400)들의 배열 방향 D2가 설정될 수 있다.
반도체 다이(200)는 다이 패드(210)들의 배열 방향 D1과 외측 접속부(400)들의 배열 방향 D2이 실질적으로 일치하도록 방향을 맞춰, 패키지 기판(100) 상에 도 8과 같이 배치될 수 있다. 반도체 다이(200)의 DQ 패드 영역(210D)이 CA 패드 영역(210C) 보다 패키지 기판(100)의 DQ 볼 영역(400D)에 가깝게 위치하도록, 반도체 다이(200)가 배치될 수 있다. 반도체 다이(200)의 CA 패드 영역(210C)은 DQ 패드 영역(210D) 보다 패키지 기판(100)의 CA 볼 영역(400C)에 가깝게 위치할 수 있다. 이와 같이 반도체 다이(200)는 다이 패드(210)들의 배열 방향 D1과 외측 접속부(400)들의 배열 방향 D2이 동일한 방향을 향하도록 패키지 기판(100) 상에 배치될 수 있다.
반도체 다이(200)들이 패키지 기판(100) 상에 배치되는 방향에 따라, 특정한 하나의 다이 패드(200)로부터 특정한 하나의 외측 접촉부(400)에 이르는 신호 경로 또는 라우팅 길이가 달라질 수 있다. 다이 패드(210)들의 배열 방향 D1과 외측 접속부(400)들의 배열 방향 D2이 동일한 방향을 향하도록, 반도체 다이(200)들을 패키지 기판(100) 상에 배치함으로써, 다이 패드(200)들로부터 외측 접촉부(400)들 각각에 이르는 전체적인 라우팅 길이를 유효하게 줄일 수 있다.
시스템의 시그널 인티그리티에 영향을 미치는 반도체 패키지(도 2의 11)의 전체 커패시턴스는, 패키지 기판(100) 상에 실장된 다이(200)들에 의한 커패시턴스(Cdie)에 의한 기여분뿐만 아니라, 패키지 기판(100)에 의한 커패시턴스(Cpackage substrate)에 의한 기여분을 포함할 수 있다. 패키지 기판(100)에 구비되는 배선 구조 또는 트레이스(trace)의 라우팅 길이가 길어질수록, 패키지 기판(100)에 의한 커패시턴스(Cpackage substrate)가 증가될 수 있다. 반도체 다이(200)들이 패키지 기판(100) 상에 배치된 방향을 조절하여, 다이 패드(200)들로부터 외측 접촉부(400)들 각각에 이르는 전체적인 트레이스의 라우팅 길이를 줄여줌으로써, 패키지 기판(100)에 의한 커패시턴스(Cpackage substrate)를 감소시킬 수 있다. 이에 따라, 반도체 패키지(11) 및 반도체 패키지(11)가 장착되는 반도체 모듈의 시그널 인티그리티를 개선할 수 있다.
도 10 및 도 11은 패키지 기판(100) 상에 배치된 반도체 다이(200, 200P)들의 배치 방향을 보여주는 평면도들이다. 도 10은 다이 패드(210)들의 배열 방향 D1과 외측 접속부(400)들의 배열 방향 D2이 동일한 방향을 향하도록, 반도체 다이(200)가 패키지 기판(100) 상에 배치된 경우를 보여주고, 도 11은 다이 패드(210P)들의 배열 방향 D1과 외측 접속부(400P)들의 배열 방향 D2이 상호 간에 수직하도록, 반도체 다이(200P)가 패키지 기판(100P) 상에 배치된 경우를 보여준다.
도 10에 보이듯이, 다이 패드(210)들의 배열 방향 D1과 외측 접속부(400)들의 배열 방향 D2이 동일한 방향을 향하도록, 반도체 다이(200)가 패키지 기판(100) 상에 배치된 경우에 신호 경로(501, 502)를 보다 짧게 설정할 수 있다. 예컨대, 특정한 하나의 CA 신호를 위한 다이 제1패드(211)가 전기 신호적으로 연결될 특정한 하나의 CA 신호를 위한 제1외측 접속부(401)는 상대적으로 인접하여 위치하고 있으므로, 다이 제1패드(211)와 제1외측 접속부(401)를 전기 신호적으로 연결할 CA 신호 경로(501)는 상대적으로 짧은 트레이스 라우팅 길이를 가지도록 설정될 수 있다. 다른 특정한 하나의 DQ 신호를 위한 다이 제2패드(212)가 전기 신호적으로 연결될 다른 특정한 하나의 DQ 신호를 위한 제2외측 접속부(402)는 상대적으로 인접하여 위치하고 있으므로, 다이 제2패드(212)와 제2외측 접속부(402)를 전기 신호적으로 연결할 DQ 신호 경로(502)는 상대적으로 짧은 트레이스 라우팅 길이를 가지도록 설정될 수 있다.
도 11에 보이듯이, 다이 패드(210P)들의 배열 방향 D1과 외측 접속부(400P)들의 배열 방향 D2이 상호 간에 수직하도록, 반도체 다이(200P)가 패키지 기판(100P) 상에 배치된 경우, 특정한 하나의 CA 신호를 위한 다이 제3패드(211P)가 전기 신호적으로 연결될 특정한 하나의 CA 신호를 위한 제3외측 접속부(401P)는 상대적으로 멀리 떨어진 지점에 위치하고 있으므로, 다이 제3패드(211P)와 제3외측 접속부(401P)를 전기 신호적으로 연결할 CA 신호 경로(501P)는 상대적으로 긴 트레이스 라우팅 길이를 가지도록 설정될 수 있다. 다른 특정한 하나의 DQ 신호를 위한 다이 제4패드(212P)가 전기 신호적으로 연결될 다른 특정한 하나의 DQ 신호를 위한 제4외측 접속부(402P)는 상대적으로 멀리 떨어진 지점에 위치하고 있으므로, 다이 제4패드(212P)와 제4외측 접속부(402P)를 전기 신호적으로 연결할 DQ 신호 경로(502P)는 상대적으로 긴 트레이스 라우팅 길이를 가지도록 설정될 수 있다.
도 10 및 도 11에 보이듯이, 반도체 다이(200, 200P)의 배치 방향에 따라 패키지 기판(100, 100P) 내의 신호 경로(501, 501P, 502, 502P)의 길이 차이가 유발될 수 있다. 다이 패드(210)들의 배열 방향 D1과 외측 접속부(400)들의 배열 방향 D2이 동일한 방향을 향하도록, 반도체 다이(200)를 패키지 기판(100) 상에 배치함으로써, 신호 경로(501, 502)의 라우팅 길이를 유효하게 감소시킬 수 있다. 이에 따라, 패키지 기판(100)에 의한 커패시턴스(Cpackage substrate)를 상대적으로 낮게 유도하여 전체 패키지(11)의 커패시턴스를 감소시킬 수 있다. 또한 라우팅 길이가 감소되므로, 파워 인덕턴스(power inductance) 또한 상대적으로 줄일 수 있다. 전체 패키지(11)의 커패시턴스의 감소를 유도함으로써, 패키지(11)의 시그널 인티그리티를 개선할 수 있다.
도 12 내지 도 18은 일 예에 따른 플래너 듀얼 다이 패키지의 패키지 트레이스(trace) 구조를 보여주는 도면들이다.
도 12에 보이듯이, 다이 패드(210)들의 배열 방향 D1과 외측 접속부(400)들의 배열 방향 D2이 동일한 방향을 향하도록, 좌측의 반도체 제1다이(200A)와 제2다이(200B)가 패키지 기판(100) 상에 나란히 배치될 수 있다. 좌측의 반도체 제1다이(200A)의 제1다이 제1패드(211A)는 제1신호 경로(501A)에 의해서 제1외측 접속부(401)에 접속되고, 우측의 반도체 제2다이(200B)의 제2다이 제1패드(211B)는 제2신호 경로(501B)에 의해서 동일한 제1외측 접속부(401)에 접속될 수 있다. 이러한 신호 경로(501A, 501B)는 패키지 기판(100) 내에 도전성 트레이스 구조로 구비될 수 있다. 다이 패드(210)들 각각을 외측 접속부(401)들 각각에 접속시키는 도전성 트레이스 구조가 패키지 기판(100) 내에 구비될 수 있다. 패키지 기판(100)은 하나의 반도체 다이(200) 내에 속한 서로 다른 다이 패드(210)들이 단락(short)되지 않도록 트레이스 구조가 패키지 기판(100) 내에 배치되는 다층 트레이스 구조를 구비할 수 있다.
반도체 제1다이(200A) 및 제2다이(200B)들은 데이터 패드 영역(210D)이 데이터 볼 영역(400D)과 일부 부분 중첩되고, 커맨드 및 어드레스 패드 영역(210C)이 커맨드 및 어드레스 볼 영역(400C)과 일부 부분 중첩되도록 패키지 기판(100) 상에 배치될 수 있다. 데이터 볼 영역(400D)과 커맨드 및 어드레스 볼 영역(400C)의 다른 일부 영역은 반도체 제1다이(200A) 및 제2다이(200B)들과 중첩되지 않고 반도체 제1다이(200A) 및 제2다이(200B)들 바깥에 위치할 수 있다.
도 13은 패키지 기판(100)의 제1표면(101) 방향에서 바라본 평면 형상을 보여준다. 패키지 기판(100)의 제1표면(101)은 반도체 다이(도 12의 200)를 바라보는 표면일 수 있다. 패키지 기판(100)의 제1표면(101)은 제1레지스트층(resist layer: 140)의 표면으로 이루어질 수 있다. 제1레지스트층(140)은 솔더 레지스트(solder resist) 물질을 포함할 수 있다. 제1레지스트층(140)은 패키지 기판(100)의 제1트레이스 패턴(160)들을 덮어 보호하도록 형성될 수 있다. 제1트레이스 패턴(160)들은 반도체 다이(200)에 접속되는 도전 라인(conductive line)들을 포함할 수 있다. 제1레지스트층(140)은 제1트레이스 패턴(160)의 일부일 수 있는 제1랜딩부(landing portion: 161)를 노출하는 제1윈도우(141)를 가질 수 있다. 제1윈도우(141)는 전체 제1랜딩부(161)들을 한꺼번에 노출하는 바(bar) 형상을 가질 수 있다. 제1트레이스 패턴(160)들의 제1랜딩부(161)들은 각각 반도체 다이(도 12의 200)의 다이 패드(도 12의 210)들에 대응되어 중첩될 수 있는 위치에 위치할 수 있다. 패키지 기판(100) 상에 2개의 반도체 다이(200)들이 나란히 실장되므로, 2개의 윈도우(141)들이 나란히 배치될 수 있다. 각각의 윈도우(141)들에는 반도체 다이(200)들 각각이 접속될 제1랜딩부(161)들이 노출될 수 있다. 좌측의 제1트레이스 패턴(160)들의 배열과 우측의 제1트레이스 패턴(160)들의 배열은 실질적으로 동일한 형상을 가질 수 있다.
도 14는 패키지 기판(100)의 제2표면(103) 방향에서 바라본 평면 형상을 보여준다. 패키지 기판(100)의 제2표면(103)은 외측 접속부(도 3의 400)가 부착될 방향으로 바라보는 표면일 수 있다. 패키지 기판(100)의 제3표면(103)은 제2레지스트층(150)의 표면으로 이루어질 수 있다. 제2레지스트층(150)은 솔더 레지스트 물질을 포함할 수 있다. 제2레지스트층(150)은 패키지 기판(100)의 제4트레이스 패턴의 일부인 제2랜딩부(194)들을 노출하는 제2윈도우(151)를 가질 수 있다. 제2랜딩부(194)들은 도 7에 제시된 볼 맵에서의 외부 접속부(400)들이 위치하는 위치와 실질적으로 동일한 위치에 배치될 수 있다.
도 15는 패키지 기판(100)의 코어층(core layer: 104) 상에 위치하는 제1트레이스 패턴(160)들의 평면 배치 형상을 보여주고, 도 16은 도 15의 A1- A1' 절단선을 따르는 단면 형상을 보여주고, 도 17은 도 15의 A2-A2' 절단선을 따르는 단면 형상을 보여준다.
도 15에서 제1트레이스 패턴(160)들의 배치 형상을 명확하게 나타내기 위하여, 제1트레이스 패턴(160)들의 일부를 덮는 제1레지스트층(140)이 생략된, 코어층(104)의 표면에 위치하는 제1트레이스 패턴(160)들의 평면 형상이 예시된다. 도 12를 참조하여 도 15를 보면, 제1트레이스 패턴(160)들은 반도체 다이들(도 12의 200A, 200B)이 실장된 위치에 중첩된 지점에 제1랜딩부(161)들이 위치하도록 배치될 수 있다. 도 12에 보이듯이, 좌측의 반도체 제1다이(도 12의 200A)의 제1다이 제1패드(도 12의 211A)로부터 연장되는 제1신호 경로(501A)와, 우측의 반도체 제2다이(도 12의 200B)의 제2다이 제1패드(도 2의 211B)로부터 연장되는 제2신호 경로(도 12는 501B)는 제1외측 접속부(도 12의 401)에 공통으로 연결될 수 있다. 이러한 신호 경로(501A, 501B)는 패키지 기판(100) 내에 구비된 다층 트레이스 구조에 의해 구현될 수 있다.
도 16에 보이듯이, 패키지 기판(100)은 제1레지스트층(140) 아래에 코어층(104)이 배치되고, 코어층(104)의 반대측에 제2레지스트층(150)이 위치할 수 있다. 제1 및 제2레지스트층(140, 150) 사이에 위치하는 코어층(104)은 실질적으로 패키지 기판(100)의 바디를 이룰 수 있다. 코어층(104)은 유전물질을 포함하는 층으로 이루어질 수 있으며, 트레이스 구조가 다층으로 구성되도록 코어층(104) 또한 다층 구조로 이루어질 수 있다. 코어층(104)은 제1레지스트층(140)과 접하는 제1코어층(110), 제1코어층(110) 아래의 제2코어층(120), 제2코어층(120) 아래의 제3코어층(130)을 포함할 수 있다. 제3코어층(130)은 제2레지스트층(150)가 접하도록 위치할 수 있다.
제1코어층(110) 상에는 제1레지스트층(140)에 의해 보호되는 제1트레이스 패턴(160)들이 위치할 수 있고, 제1코어층(110)과 제2코어층(120) 사이에는 제2트레이스 패턴(170)들이 위치할 수 있고, 제2코어층(120)과 제3코어층(130) 사이에는 제3트레이스 패턴(180)들이 위치할 수 있고, 제3코어층(130)과 제2레지스트층(150) 사이에는 제4트레이스 패턴(190)들이 위치할 수 있다.
제1트레이스 패턴(160)들의 일부와 제2트레이스 패턴(170)들의 일부는 제1코어층(110)을 수직하게 관통하는 도전성 제1비아(via: 162)들에 의해서 연결될 수 있다. 제2트레이스 패턴(170)들의 일부와 제3트레이스 패턴(180)들의 일부는 제2코어층(120)을 수직하게 관통하는 도전성 제2비아(172)에 의해서 연결될 수 있다. 제3트레이스 패턴(180)들의 일부와 제4트레이스 패턴(190)들의 일부는 제3코어층(130)을 수직하게 관통하는 도전성 제3비아(182)에 의해서 연결될 수 있다. 도전성 비아들(162, 172, 182)은 각각 서로 다른 층위(level)에 위치하는 트레이스 패턴들(160, 170, 180)로부터 연장되는 일부로 형성될 수 있다.
도 12에서 좌측의 반도체 제1다이(도 12의 200A)의 제1다이 제1패드(도 12의 211A)로부터 연장되는 제1신호 경로(도 12의 501A)는, 도 16에서 좌측의 제1랜딩부(161L)와 이에 연결된 도전성 제1비아(162L), 제2트레이스 패턴(170)의 일부(171), 도전성 제2비아(172), 이에 접속된 도전성 제3비아(182) 및 제4트레이스 패턴(190-1)을 통해 하나의 제2랜딩부(194-1)에 접속되는 경로로 구축될 수 있다.
도 12에서 우측의 반도체 제2다이(도 12의 200B)의 제2다이 제1패드(211B) 로부터 연장되는 제2신호 경로(도 12의 501B)는, 도 16에서 우측의 제1랜딩부(161R)와 이에 연결된 도전성 제1비아(162R), 제2트레이스 패턴(170)의 일부(171), 도전성 제2비아(172), 이에 접속된 도전성 제3비아(182) 및 제4트레이스 패턴(190-1)을 통해 하나의 제2랜딩부(194-1)에 접속되는 경로로 구축될 수 있다. 제2트레이스 패턴(170)의 일부(171)에서 두 신호 경로(501A, 501B)는 하나의 신호경로로 묶이도록 라우팅될 수 있다.
도 17에 보이듯이, 제1신호 경로(도 16의 501A)와 구분되어 독립적으로 구축되는 제3신호 경로(502A)는, 좌측의 제1랜딩부(161L-1)와 이에 연결된 좌측의 도전성 제1비아(162L-2), 좌측의 도전성 제2비아(172L-1), 제3트레이스 패턴(180)의 일부(181), 이에 접속된 도전성 제3비아(182-2) 및 제4트레이스 패턴(190-2)을 통해 하나의 제2랜딩부(194-2)에 접속되는 경로로 구축될 수 있다. 제2신호 경로(도 16의 501B)와 구분되어 독립적으로 구축되는 제4신호 경로(502B)는, 우측의 제1랜딩부(161R-1)와 이에 연결된 도전성 제1비아(162R-2), 우측의 도전성 제2비아(172R-2), 제3트레이스 패턴(180)의 일부(181), 이에 접속된 도전성 제3비아(182-2) 및 제4트레이스 패턴(190-2)을 통해 하나의 제2랜딩부(194-2)에 접속되는 경로로 구축될 수 있다. 제2트레이스 패턴(도 16의 170)의 일부(도 16의 171)와 다른 층에 위치하는 제3트레이스 패턴(180)의 일부(181)에서 두 신호 경로(502A, 502B)는 하나의 신호경로로 묶이도록 라우팅될 수 있다. 도 16 및 도 17에 보이듯이, 신호 경로(도 16의 501A, 501B)와 신호 경로(도 17의 502A, 502B)는 서로 다른 트레이스 구조로 패키지 기판(100) 내에 구축될 수 있다.
도 18에 보이듯이, 신호 경로(도 16의 501A, 501B)와 신호 경로(도 17의 502A, 502B)들이 트레이스 구조로 구비된 패키지 기판(100) 상에 반도체 제1다이(200A)와 반도체 제2다이(200B)가 나란히 실장되어 반도체 패키지(12)가 구성될 수 있다. 반도체 제1다이(200A)는 예컨대, 제3신호 경로(도 16의 502A)를 통해 하나의 제2랜딩부(194-2)에 접속되고, 반도체 제2다이(200B)는 예컨대, 제4신호 경로(도 17의 502B)를 통해 하나의 제2랜딩부(194-2)에 함께 공통으로 접속될 수 있다.
도 19는 일 예에 따른 반도체 패키지들에서의 패키지 기판의 커패시턴스 값들을 시뮬레이션(simulation)한 결과를 보여준다. 도 19의 그래프(graph)에서 X축에 각 신호 핀들을 표시하고, Y축에 각 신호 핀에서 검출되는 커패시턴스 값을 pF 단위로 표기하고 있다. 도 19의 결과 그래프 1901로 제시된 커패시턴스 값들은 도 10에서 묘사된 바와 같이, 다이 패드(도 10의 210)들의 배열 방향 D1과 신호 핀일 수 있는 외측 접속부(도 10의 400)들의 배열 방향 D2이 동일한 방향을 향하도록, 반도체 다이(도 10의 200)가 패키지 기판(도 10의 100) 상에 배치된 경우에 얻어지는 값들이다. 도 19의 결과 그래프 1903로 제시된 커패시턴스 값들은 도 11에서 묘사된 바와 같이, 다이 패드(도 11의 210P)들의 배열 방향 D1과 외측 접속부(도 11의 400P)들의 배열 방향 D2이 상호 간에 수직하도록, 반도체 다이(도 11의 200P)가 패키지 기판(도 11의 100P) 상에 배치된 경우에 얻어지는 값들이다. 도 19의 결과 그래프들(1901, 1903)은 다이 패드(도 10의 210)들의 배열 방향 D1과 신호 핀일 수 있는 외측 접속부(도 10의 400)들의 배열 방향 D2이 동일한 방향을 향하도록, 반도체 다이(도 10의 200)가 패키지 기판(도 10의 100) 상에 배치된 경우에, 상대적으로 패키지의 커패시턴스 값을 낮게 유도할 수 있음을 보여준다.
도 20 및 도 21은 일 예에 따른 반도체 패키지들에서의 시그널 인티그리티 특성을 시뮬레이션한 결과를 보여준다. 도 20은 2,933Mbps 동작 속도에서 시뮬레이션한 SI 마진(margin)을 보여주고, 도 21은 3,200Mbps 동작 속도에서 시뮬레이션한 SI 마진을 보여준다. 도 20 및 도 21 각각의 그래프에서 X축은 비트오류율(BER)을 나타내고 Y축은 신호의 전압 값을 나타낸다. 패키지에서 스윙(swing)하는 시그널들의 아이 오픈 전압(signal EYE open voltage)은 기준 전압(reference) 0.6V를 기준으로 할 때, 신호의 전압 스윙(swing) 폭을 나타낸다. 시그널 아이 오픈 전압 값이 클수록 SI 마진이 좋은 것으로 평가할 수 있다.
도 20 및 도 21의 그래프는 기준 전압(reference) 0.6V를 기준으로 할 때, 신호의 아이 오픈 전압 값, 즉, 신호의 스윙(swing) 폭이 얼마나 차이가 나는지 표현하는 그래프들이다. 도 20의 결과 그래프에서 신호의 아이 오픈 전압 값 2001 및 도 21의 결과 그래프에서 신호의 아이 오픈 전압 값 2101은, 도 10에서 묘사된 바와 같이 다이 패드(도 10의 210)들의 배열 방향 D1과 신호 핀일 수 있는 외측 접속부(도 10의 400)들의 배열 방향 D2이 동일한 방향을 향하도록, 반도체 다이(도 10의 200)가 패키지 기판(도 10의 100) 상에 배치된 제1경우에서 시뮬레이션되어 얻어지는 값들이다. 도 20의 결과 그래프의 아이 오픈 전압 값 2003 및 도 21의 결과 그래프의 아이 오픈 전압 값 2103은, 도 11에서 묘사된 바와 같이, 다이 패드(도 11의 210P)들의 배열 방향 D1과 외측 접속부(도 11의 400P)들의 배열 방향 D2이 상호 간에 수직하도록, 반도체 다이(도 11의 200P)가 패키지 기판(도 11의 100P) 상에 배치된 제2경우에 얻어지는 신호의 전압 스윙 폭 또는 차이 값들이다.
도 20의 시뮬레이션 결과를 고려하며, 2,933Mbps의 동작 속도에서 제1경우는 제2경우에 비해 대략 10mV의 마진을 더 확보할 수 있는 것을 보여준다. 아이 오픈 전압 값 2001은 대략 322mV이고, 아이 오픈 전압 값 2003은 대략 312mV로, 제1경우에 10mV의 마진을 더 확보할 수 있다. 아이 오픈 전압 값들이 클수록 시그널 인티그리티(SI) 마진이 좋은 것으로 평가될 수 있으므로, 제1경우가 제2경우에 비해 보다 좋은 SI 마진을 가지는 것으로 평가될 수 있다. 도 21의 시뮬레이션 결과를 고려하며, 3,200Mbps의 동작 속도에서 제1경우는 제2경우에 비해 대략 60mV의 마진을 더 확보할 수 있는 것을 보여준다. 아이 오픈 전압 값 2101은 대략 324mV이고, 아이 오픈 전압 값 2103은 대략 264mV로, 60mV의 마진을 더 확보할 수 있다.
이러한 결과는 패키지의 동작 속도가 상대적으로 낮은 동작 속도인 2,933Mbps에서는 칩 배치에 따른 SI 마진 차이는 상대적으로 적을 수 있으나, 3,200Mbps와 같이 고속 동작에서는, 도 10에서 묘사된 바와 같이 다이 패드(도 10의 210)들의 배열 방향 D1과 신호 핀일 수 있는 외측 접속부(도 10의 400)들의 배열 방향 D2이 동일한 방향을 향하도록, 반도체 다이(도 10의 200)가 패키지 기판(도 10의 100) 상에 배치된 제1경우가, 보다 큰 SI 마진을 확보할 수 있어, 전체적인 성능 향상에 유리할 수 있다.
도 22는 일 예에 의한 반도체 패키지(13)를 보여주는 도면이다. 반도체 패키지(13)는 패키지 기판(2100) 상에 반도체 제1다이(2200A)와 제2다이(2200B)가 나란히 측방향으로 실장되고, 반도체 제1다이(2200A) 상에 제3다이(2200C)가 적층되고, 반도체 제2다이(2200B) 상에 제4다이(2200D)가 적층될 수 있다. 반도체 제1다이(2200A)와 제3다이(2200C)는 관통실리콘비아(TSV: Through Silicon Via)와 같은 관통전극(2500)과 범프와 같은 다이간 접속부(2550)을 포함하는 상호연결(interconnect) 구조로 상호간에 접속될 수 있다. 반도체 제2다이(2200B)와 제4다이(2200D) 또한 TSV를 포함하는 상호연결 구조로 접속될 수 있다. 반도체 패키지(130)는 도 2의 플래너 듀얼 다이 패키지(P-DDP) 구조를 유지하면서, 추가로 TSV를 이용한 적층 구조를 구비하도록 할 수 있다. 반도체 패키지(13)는 플래너 스택 멀티 다이 패키지(planar stack multi die package) 형상을 가질 수 있다. TSV를 이용한 적층 구조에서 반도체 제1다이(2200A)와 반도체 제2다이(2200B)는 TSV를 이용한 짧은 신호 전달 경로를 가질 수 있다. 반도체 패키지(13)는 TSV 적층 구조를 포함하므로, 도 2 및 도 3의 반도체 패키지(11)적어도 2배 이상 밀도(density)를 높일 수 있다.
반도체 제1다이(2200A)와 제2다이(2200B)는 내측 접속부(2300)으로 패키지 기판(2100)에 접속될 수 있다. 내측 접속부(2300)는 같은 도전성 포스트(2301)와 솔더층(2303)를 포함할 수 있다. 패키지 기판(2100)은 다층의 코어층(2104) 구조 및 다층의 트레이스 구조를 포함할 수 있다. 패키지 기판(2100)에서 제1코어층(2110), 제2코어층(2120), 제3코어층(2130)이 적층되어 코어층(2104)를 이루고, 제1레지스트층(2140) 아래에 코어층(2104)이 배치되고, 코어층(2104)의 반대측에 제2레지스트층(2150)이 위치할 수 있다. 제1코어층(2110) 상에 제1트레이스 패턴(2160)들이 위치하고, 제1코어층(2110) 상에는 제1레지스트층(2140)에 의해 보호되는 제1트레이스 패턴(2160)들이 위치할 수 있고, 제1코어층(2110)과 제2코어층(2120) 사이에는 제2트레이스 패턴(2170)들이 위치할 수 있고, 제2코어층(2120)과 제3코어층(2130) 사이에는 제3트레이스 패턴(2180)들이 위치할 수 있고, 제3코어층(2130)과 제2레지스트층(2150) 사이에는 제4트레이스 패턴(2190)들이 위치할 수 있다. 제4트레이스 패턴(2190)에 솔더 볼과 같은 외측 접속부(2400)가 접속될 수 있다. 제1트레이스 패턴(2160)들의 일부와 제2트레이스 패턴(2170)들의 일부는 제1코어층(2110)을 수직하게 관통하는 도전성 제1비아(2162)들에 의해서 연결될 수 있다. 제2트레이스 패턴(2170)들의 일부와 제3트레이스 패턴(2180)들의 일부는 제2코어층(2120)을 수직하게 관통하는 도전성 제2비아(2172)에 의해서 연결될 수 있다. 제3트레이스 패턴(2180)들의 일부와 제4트레이스 패턴(2190)들의 일부는 제3코어층(2130)을 수직하게 관통하는 도전성 제3비아(2182)에 의해서 연결될 수 있다. 반도체 제1다이(2200A)와 제2다이(2200B)와, 패키지 기판(2100) 각각은 도 3 내지 도 18을 인용하여 설명한 반도체 다이(200) 및 패키지 기판(100)과 같은 구조로 구비될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 패키지 기판,
200: 반도체 다이,
400: 외측 접속부.

Claims (20)

  1. 상호 반대측에 위치하는 제1표면 및 제2표면을 가지는 패키지 기판; 및
    상기 패키지 기판의 제1표면 상에 측방향으로 배치된 반도체 제1다이 및 제2다이들;을 포함하고,
    상기 패키지 기판은 상기 제2표면의 일측에 커맨드 및 어드레스 신호들을 위한 커맨드 어드레스 볼 영역(command address ball region), 및 상기 제2표면의 다른 일측에 데이터 입출력 신호를 위한 데이터 볼 영역(data ball region)에 배치된 외측 접속부들을 더 포함하고,
    상기 반도체 제1다이 및 제2다이들은 각각 상기 커맨드 및 어드레스 신호들을 위한 커맨드 및 어드레스 패드 영역, 및 데이터 입출력 신호를 위한 데이터 패드 영역에 배치된 다이 패드(die pad)들을 더 포함하고,
    상기 커맨드 어드레스 볼 영역으로부터 상기 데이터 볼 영역으로 향하는 제1방향과 상기 커맨드 및 어드레스 패드 영역으로부터 상기 데이터 패드 영역으로 향하는 제2방향이 일치하도록 상기 반도체 제1다이 및 제2다이들은 상기 패키지 기판 상에 배치되고,
    상기 패키지 기판은 상기 반도체 제1다이의 어느 하나의 상기 다이 패드와 상기 반도체 제2다이의 어느 다른 하나의 상기 다이 패드를 어느 하나의 상기 외측 접속부에 공통으로 연결시키는 신호 경로를 더 포함하고,
    상기 반도체 제1다이 및 제2다이는,
    상기 반도체 제1다이의 상기 커맨드 및 어드레스 패드 영역과 상기 반도체 제2다이의 상기 커맨드 및 어드레스 패드 영역은 상기 패키지 기판의 상기 커맨드 및 어드레스 볼 영역에 중첩되고,
    상기 반도체 제1다이의 상기 데이터 패드 영역과 상기 반도체 제2다이의 상기 데이터 패드 영역은 상기 패키지 기판의 상기 데이터 볼 영역에 중첩되도록,
    상기 패키지 기판 상에 배치된 플래너 듀얼 다이 패키지(Planar Dual Die Package).
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 커맨드 어드레스 볼 영역 및 데이터 볼 영역은
    상기 패키지 기판의 제2표면에 상호 구분되는 두 개의 영역들로 설정되는 플래너 듀얼 다이 패키지(Planar Dual Die Package).
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 반도체 제1다이 및 제2다이들은
    상기 다이 패드들이 상기 패키지 기판의 제1표면으로 대향되도록 상기 패키지 기판 상에 배치되는 플래너 듀얼 다이 패키지(Planar Dual Die Package).
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 반도체 제1다이와 상기 반도체 제2다이는 동일한 형상 및 기능을 가지는 반도체 다이들인 플래너 듀얼 다이 패키지(Planar Dual Die Package).
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 외측 접속부는
    솔더 볼(solder ball) 형상을 가지는 플래너 듀얼 다이 패키지(Planar Dual Die Package).
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 반도체 제1 및 제2다이들은 각각
    상기 패키지 기판의 제1표면과 상기 다이 패드들을 각각 연결시키는 내측 접속부를 더 포함하는 플래너 듀얼 다이 패키지(Planar Dual Die Package).
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 패키지 기판은
    상기 신호 경로를 위한 다층 트레이스(trace) 구조를 가지는 플래너 듀얼 다이 패키지(Planar Dual Die Package).
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 트레이스 구조는
    상기 반도체 제1다이의 어느 하나의 상기 다이 패드로부터 라우팅(routing)되는 하나의 신호 경로와 상기 반도체 제2다이의 어느 다른 하나의 상기 다이 패드로부터 라우팅되는 다른 하나의 신호 경로를 묶어 하나의 공통된 경로로 라우팅하는 트레이스 패턴을 상기 패키지 기판 내부에 포함하는 플래너 듀얼 다이 패키지(Planar Dual Die Package).
  10. 삭제
  11. 삭제
  12. 상호 반대측에 위치하는 제1표면 및 제2표면을 가지는 패키지 기판; 및
    상기 패키지 기판의 제1표면 상에 측방향으로 배치된 반도체 제1다이 및 제2다이들;을 포함하고,
    상기 패키지 기판은 상기 제2표면에 배치된 제 1 및 제2외측 접속부들을 더 포함하고,
    상기 반도체 제1다이들은 제1 및 제2다이 패드들을 더 포함하고, 상기 반도체 제2다이들은 제3 및 제4다이 패드(die pad)들을 더 포함하고,
    상기 패키지 기판은 상기 제1다이 패드와 상기 제3다이 패드를 상기 제1외측 접속부에 공통으로 접속시키는 제1트레이스 패턴을 더 포함하고,
    상기 패키지 기판은 상기 제2다이 패드와 상기 제4다이 패드를 상기 제2외측 접속부에 공통으로 접속시키는 제2트레이스 패턴을 더 포함하고,
    상기 제1트레이스 패턴과 상기 제2트레이스 패턴은 서로 다른 층위(level)에 위치하고,
    상기 패키지 기판은 상기 제2표면에 커맨드 및 어드레스 신호들을 위한 커맨드 어드레스 볼 영역, 및 데이터 입출력 신호를 위한 데이터 볼 영역을 더 포함하고,
    상기 반도체 제1다이 및 제2다이들은 각각 상기 커맨드 및 어드레스 신호들을 위한 커맨드 및 어드레스 패드 영역, 및 데이터 입출력 신호를 위한 데이터 패드 영역에 배치된 다이 패드들을 더 포함하고,
    상기 반도체 제1다이 및 제2다이는,
    상기 반도체 제1다이의 상기 커맨드 및 어드레스 패드 영역과 상기 반도체 제2다이의 상기 커맨드 및 어드레스 패드 영역은 상기 패키지 기판의 상기 커맨드 및 어드레스 볼 영역에 중첩되고,
    상기 반도체 제1다이의 상기 데이터 패드 영역과 상기 반도체 제2다이의 상기 데이터 패드 영역은 상기 패키지 기판의 상기 데이터 볼 영역에 중첩되도록,
    상기 패키지 기판 상에 배치된 플래너 듀얼 다이 패키지(Planar Dual Die Package).
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 커맨드 어드레스 볼 영역으로부터 상기 데이터 볼 영역으로 향하는 제1방향과 상기 커맨드 및 어드레스 패드 영역으로부터 상기 데이터 패드 영역으로 향하는 제2방향이 일치하도록 상기 반도체 제1다이 및 제2다이들은 상기 패키지 기판 상에 배치되는 플래너 듀얼 다이 패키지(Planar Dual Die Package).
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 커맨드 어드레스 볼 영역 및 데이터 볼 영역은
    상기 패키지 기판의 제2표면에 상호 구분되는 두 개의 영역들로 설정되는 플래너 듀얼 다이 패키지(Planar Dual Die Package).
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 반도체 제1다이와 상기 반도체 제2다이는 동일한 형상 및 기능을 가지는 반도체 다이들인 플래너 듀얼 다이 패키지(Planar Dual Die Package).
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 반도체 제1다이 상에 적층된 반도체 제3다이; 및
    상기 반도체 제2다이 상에 적층된 반도체 제4다이를 더 포함하고,
    상기 반도체 제1다이 및 상기 반도체 제3다이는 상호 간에 관통 전극(through electrode) 및 다이간 접속부에 의해 상호 연결된 플래너 듀얼 다이 패키지(Planar Dual Die Package).
  18. 삭제
  19. 상호 반대측에 위치하는 제1표면 및 제2표면을 가지는 패키지 기판;
    상기 패키지 기판의 제1표면 상에 측방향으로 배치된 반도체 제1다이 및 제2다이들;
    상기 반도체 제1다이 상에 적층된 반도체 제3다이;
    상기 반도체 제2다이 상에 적층된 반도체 제4다이; 및
    상기 반도체 제1다이 및 상기 반도체 제3다이 상호 간을 전기적으로 연결하는 관통 전극(through electrode) 및 다이간 접속부;를 포함하고,
    상기 패키지 기판은 상기 제2표면의 일측에 커맨드 및 어드레스 신호들을 위한 커맨드 어드레스 볼 영역(command address ball region), 및 상기 제2표면의 다른 일측에 데이터 입출력 신호를 위한 데이터 볼 영역(data ball region)에 배치된 외측 접속부들을 더 포함하고,
    상기 반도체 제1다이 및 제2다이들은 각각 상기 커맨드 및 어드레스 신호들을 위한 커맨드 및 어드레스 패드 영역, 및 데이터 입출력 신호를 위한 데이터 패드 영역에 배치된 다이 패드(die pad)들을 더 포함하고,
    상기 커맨드 어드레스 볼 영역으로부터 상기 데이터 볼 영역으로 향하는 제1방향과 상기 커맨드 및 어드레스 패드 영역으로부터 상기 데이터 패드 영역으로 향하는 제2방향이 일치하도록 상기 반도체 제1다이 및 제2다이들은 상기 패키지 기판 상에 배치되고,
    상기 패키지 기판은 상기 반도체 제1다이의 어느 하나의 상기 다이 패드와 상기 반도체 제2다이의 어느 다른 하나의 상기 다이 패드를 어느 하나의 상기 외측 접속부에 공통으로 연결시키는 신호 경로를 더 포함하고,
    상기 반도체 제1다이 및 제2다이는,
    상기 반도체 제1다이의 상기 커맨드 및 어드레스 패드 영역과 상기 반도체 제2다이의 상기 커맨드 및 어드레스 패드 영역은 상기 패키지 기판의 상기 커맨드 및 어드레스 볼 영역에 중첩되고,
    상기 반도체 제1다이의 상기 데이터 패드 영역과 상기 반도체 제2다이의 상기 데이터 패드 영역은 상기 패키지 기판의 상기 데이터 볼 영역에 중첩되도록,
    상기 패키지 기판 상에 배치된 반도체 패키지.
  20. 삭제
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019054160A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置
US11133261B2 (en) * 2017-09-29 2021-09-28 Intel Corporation Electronic device packaging
US10021784B1 (en) * 2017-12-19 2018-07-10 Powertech Technology Inc. Electronic device and electronic circuit board thereof
US20190312019A1 (en) * 2018-04-10 2019-10-10 Intel Corporation Techniques for die tiling
US11342267B2 (en) * 2018-11-23 2022-05-24 Mediatek Inc. Semiconductor package structure and method for forming the same
KR102620865B1 (ko) * 2018-12-03 2024-01-04 에스케이하이닉스 주식회사 반도체 패키지
KR102538705B1 (ko) * 2018-12-04 2023-06-01 에스케이하이닉스 주식회사 반도체 패키지
US10978426B2 (en) * 2018-12-31 2021-04-13 Micron Technology, Inc. Semiconductor packages with pass-through clock traces and associated systems and methods
US20230108962A1 (en) * 2021-10-06 2023-04-06 Xilinx, Inc. Routing a communication bus within multiple layers of a printed circuit board

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100881400B1 (ko) * 2007-09-10 2009-02-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060009087A (ko) 2004-07-20 2006-01-31 주식회사 하이닉스반도체 플립-칩 패키지용 기판 제조방법
JP4309368B2 (ja) * 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
JP4662474B2 (ja) * 2006-02-10 2011-03-30 ルネサスエレクトロニクス株式会社 データ処理デバイス
JP4362784B2 (ja) * 2006-07-06 2009-11-11 エルピーダメモリ株式会社 半導体装置
US8124429B2 (en) * 2006-12-15 2012-02-28 Richard Norman Reprogrammable circuit board with alignment-insensitive support for multiple component contact types
KR20100015603A (ko) * 2007-03-30 2010-02-12 램버스 인코포레이티드 조정 가능한 폭 스트로브 인터페이스
US8202765B2 (en) 2009-01-22 2012-06-19 International Business Machines Corporation Achieving mechanical and thermal stability in a multi-chip package
DE112010003762B4 (de) * 2009-12-11 2012-12-06 International Business Machines Corporation Flash-Speicher-Steuereinheit
KR101784507B1 (ko) * 2011-12-14 2017-10-12 에스케이하이닉스 주식회사 반도체 적층 패키지 및 제조 방법, 이를 포함하는 전자 시스템
JP6076068B2 (ja) * 2012-12-17 2017-02-08 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR102021077B1 (ko) * 2013-01-24 2019-09-11 삼성전자주식회사 적층된 다이 패키지, 이를 포함하는 시스템 및 이의 제조 방법
US10439284B2 (en) * 2013-01-28 2019-10-08 Tubis Technology Inc. Hierarchically elaborated phased-array antenna modules and method of operation
US9813129B2 (en) * 2013-01-28 2017-11-07 Tubis Technology Hierarchically elaborated phased-array antenna modules and faster beam steering method of operation
EP2764919A1 (de) * 2013-02-12 2014-08-13 Sulzer Mixpac AG Vorrichtung zur Analyse einer Test-Flüssigkeit
KR102110984B1 (ko) * 2013-03-04 2020-05-14 삼성전자주식회사 적층형 반도체 패키지
US8916981B2 (en) * 2013-05-10 2014-12-23 Intel Corporation Epoxy-amine underfill materials for semiconductor packages
US10192810B2 (en) * 2013-06-28 2019-01-29 Intel Corporation Underfill material flow control for reduced die-to-die spacing in semiconductor packages
US10644400B2 (en) * 2013-08-05 2020-05-05 Tubis Technology Inc Hierarchically elaborated phased-array antenna modules and faster beam steering method of operation by a host processor
KR20150066184A (ko) * 2013-12-06 2015-06-16 삼성전자주식회사 반도체 패키지 및 그 제조방법
US9299688B2 (en) * 2013-12-10 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and methods of packaging semiconductor devices
KR102179297B1 (ko) * 2014-07-09 2020-11-18 삼성전자주식회사 모노 패키지 내에서 인터커넥션을 가지는 반도체 장치 및 그에 따른 제조 방법
KR102215826B1 (ko) * 2014-12-22 2021-02-16 삼성전자주식회사 입출력 부하를 감소하는 적층형 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템
US9337170B1 (en) * 2015-01-30 2016-05-10 Invensas Corporation Contact arrangements for stackable microelectronic package structures
US9349707B1 (en) * 2015-01-30 2016-05-24 Invensas Corporation Contact arrangements for stackable microelectronic package structures with multiple ranks
US10515939B2 (en) * 2015-02-17 2019-12-24 Mediatek Inc. Wafer-level package having multiple dies arranged in side-by-side fashion and associated yield improvement method
US10269767B2 (en) * 2015-07-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip packages with multi-fan-out scheme and methods of manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100881400B1 (ko) * 2007-09-10 2009-02-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법

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