KR100881400B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 일측면에 회로 패턴들이 형성된 절연 기판, 상기 각 회로 패턴과 전기적으로 접속된 적어도 2 개의 반도체 칩들, 상기 반도체 칩들 사이에 채워진 절연 부재를 포함하는 반도체 패키지 모듈, 상기 반도체 패키지 모듈의 상기 반도체 칩들과 마주하며 상기 반도체 패키지 모듈을 덮는 커버 플레이트 및 상기 반도체 패키지 모듈 및 상기 커버 플레이트를 관통하며 상기 회로 패턴과 전기적으로 연결된 관통 전극을 포함한다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTRUING THE SAME}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
일반적으로, 반도체 패키지는 반도체 칩 제조 공정, 전기적 검사 공정 및 패키지 공정에 의하여 제조된다. 반도체 칩 제조 공정은 트랜지스터, 저항, 커패시터 등과 같은 소자를 웨이퍼 상에 형성한다. 전기적 검사 공정은 반도체 칩을 전기적으로 검사하여 양품 반도체 칩 및 불량 반도체 칩을 구분한다. 패키지 공정은 취성이 약한 반도체 칩을 외부로부터 인가된 충격 및/또는 진동으로부터 보호한다.
반도체 소자를 포함하는 반도체 패키지는 퍼스널 컴퓨터, 텔레비전 수신기, 가전 제품, 정보통신 기기 등에 적용되고 있다.
최근 반도체 패키지의 기술 개발에 따라 반도체 칩 사이즈의 100% 내지 105%에 불과한 사이즈를 갖는 "칩 스케일 패키지"가 개발되고 있다. 이에 더하여, 최근에는 복수개의 반도체 칩들 및/또는 반도체 패키지들을 적층 하여 데이터 저장 용량 및 데이터 처리 속도를 향상시킨 "적층 반도체 패키지"가 개발되고 있다.
본 발명은 박형화, 신뢰성 향상, 휨 방지 및 열 방출을 향상시킨 반도체 패키지를 제공한다.
본 발명은 상기 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지는 일측면에 회로 패턴들이 형성된 절연 기판, 상기 각 회로 패턴과 전기적으로 접속된 적어도 2 개의 반도체 칩들, 상기 반도체 칩들 사이에 채워진 절연 부재를 포함하는 반도체 패키지 모듈 및 상기 반도체 패키지 모듈을 관통하며 상기 회로 패턴과 전기적으로 연결된 관통 전극을 포함한다.
반도체 패키지의 상기 회로 패턴들은 구리를 포함한다.
반도체 패키지의 상기 절연 기판은 상기 회로 패턴을 덮는 도금층을 포함한다. 반도체 패키지의 상기 도금층은 금, 팔라듐, 니켈로 이루어진 군으로부터 선택된 적어도 하나의 금속을 포함한다.
반도체 패키지의 상기 절연 기판은 상기 절연 기판의 외측면 상에 배치되며, 상기 관통 전극과 전기적으로 연결된 외부 회로 패턴을 포함한다. 상기 절연 기판은 외부 회로 패턴에 전기적으로 접속된 도전볼을 더 포함한다. 상기 절연 기판은 상기 회로 패턴과 전기적으로 접속된 트랜지스터, 저항, 커패시터로 이루어진 군으로부터 선택된 적어도 하나의 소자를 포함한다.
반도체 패키지의 상기 커버 플레이트는 상기 반도체 칩과 마주하는 상기 커버 플레이트의 일측면 상에 배치된 접착 부재를 포함한다.
반도체 패키지의 상기 반도체 패키지 모듈의 상기 반도체 칩들과 마주하며 상기 반도체 패키지 모듈을 덮는 커버 플레이트를 포함한다.
반도체 패키지의 상기 커버 플레이트는 상기 반도체 패키지 모듈과 마주하는 내측면 상에 부착되어 상기 반도체 칩에서 발생 된 열을 방열하기 위한 방열 부재를 포함한다.
반도체 패키지의 상기 커버 플레이트 상에는 상기 관통 전극과 연결된 추가 외부 회로 패턴이 배치된다.
반도체 패키지의 상기 관통 전극은 상기 관통 전극의 표면에 배치된 금속 씨드 패턴을 포함한다.
반도체 패키지의 상기 반도체 칩들은 상기 회로 패턴과 플립 칩 방식으로 연결된다.
반도체 패키지의 상기 반도체 칩들은 도전성 와이어에 의하여 상기 회로 패턴과 연결되는 본딩 패드를 포함한다.
반도체 패키지의 상기 반도체 칩 모듈들은 적어도 2 개가 적층 된다.
본 발명에 따른 반도체 패키지의 제조 방법은 일측면에 회로 패턴들이 형성된 절연 기판, 상기 각 회로 패턴과 전기적으로 접속된 적어도 2 개의 반도체 칩들, 상기 반도체 칩들 사이에 채워진 절연 부재를 포함하는 반도체 패키지 모듈을 형성하는 단계, 상기 반도체 패키지 모듈의 상기 반도체 칩들과 마주하는 커버 플레이트로 상기 반도체 패키지 모듈을 덮는 단계 및 상기 반도체 패키지 모듈 및 상기 커버 플레이트를 관통하며 상기 회로 패턴과 전기적으로 연결된 관통 전극을 형 성하는 단계를 포함한다.
반도체 패키지의 제조 방법에서 상기 반도체 패키지 모듈을 형성하는 단계는 상기 회로 패턴 상에 도금층을 형성하는 단계를 포함한다. 상기 도금층은 금, 팔라듐 및 니켈로 이루어진 군으로부터 선택된 적어도 하나의 금속을 포함한다.
반도체 패키지의 제조 방법에서 상기 각 반도체 칩 및 상기 회로 패턴들은 상기 반도체 칩에 형성된 범프에 의하여 상호 전기적으로 연결된다.
반도체 패키지의 제조 방법에서 상기 반도체 칩들 사이에 절연 부재를 배치하는 단계 이전에, 트랜지스터, 저항, 커패시터를 포함하는 소자를 상기 회로 패턴에 전기적으로 접속하는 단계를 포함한다.
반도체 패키지의 제조 방법에서 상기 반도체 패키지 모듈을 제조하는 단계 이후, 반도체 칩의 후면을 연마하는 단계를 더 포함한다.
반도체 패키지의 제조 방법에서 상기 커버 플레이트를 부착하는 단계 이전에 상기 커버 플레이트에 방열 부재를 부착하는 단계를 포함한다.
반도체 패키지의 제조 방법에서 상기 커버 플레이트를 상기 반도체 패키지 모듈에 부착하는 단계는, 상기 커버 플레이트 및 상기 반도체 칩 중 어느 하나에 열에 의하여 용융되는 접착 물질을 포함하는 접착 부재를 도포하는 단계를 포함한다.
반도체 패키지의 제조 방법에서 상기 반도체 패키지 모듈을 형성하는 단계 이후, 상기 절연 기판의 외측면에 상기 관통 전극과 연결된 외부 회로 패턴을 형성하는 단계를 포함한다.
반도체 패키지의 제조 방법에서 상기 외부 회로 패턴을 형성하는 단계는 상기 절연 기판의 외측면 상에 도금층을 형성하는 단계 및 상기 도금층을 패터닝 하는 단계를 포함한다.
반도체 패키지의 제조 방법에서 상기 관통 전극을 형성하는 단계는 상기 절연 기판, 상기 절연 부재 및 상기 커버 플레이트를 관통하는 비아홀을 형성하는 단계, 상기 비아홀 내부에 씨드 금속층을 형성하는 단계 및 상기 씨드 금속층을 이용하여 상기 비아홀 내부에 금속을 채우는 단계를 포함한다.
반도체 패키지의 제조 방법은 상기 비아홀을 형성하는 단계에서 복수개의 상기 비아홀이 상기 반도체 패키지 모듈 및 커버 플레이트를 관통한다.
반도체 패키지의 제조 방법에서 상기 반도체 칩 및 상기 회로 패턴들은 도전성 와이어에 의하여 상호 전기적으로 연결된다.
반도체 패키지의 제조 방법에서 상기 도전성 와이어는 상기 절연 부재에 의하여 덮인다.
반도체 패키지의 제조 방법에서 커버 플레이트로 상기 반도체 패키지 모듈을 덮는 단계 이전에, 상기 반도체 패키지 모듈들은 적어도 2 개가 적층 된다.
반도체 패키지의 제조 방법에서 상기 반도체 패키지 모듈 사이에는 접착 부재가 개재된다.
본 발명에 의하면, 기판을 제조하는 공정 및 반도체 칩의 패키지 공정을 함께 수행하여, 반도체 패키지의 사이즈를 감소, 반도체 패키지의 데이터 처리속도 및 데이터 저장 용량을 크게 향상, 반도체 패키지의 신뢰성 향상, 휨(warpage)을 억제 및 반도체 칩에서 발생 된 열을 신속하게 방열할 수 있는 다양한 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 반도체 패키지(400)는 반도체 패키지 모듈(100) 및 관통 전극(300)을 포함한다. 이에 더하여, 반도체 패키지(400)는 커버 플레이트(200)를 포함할 수 있다.
반도체 패키지 모듈(100)은 절연 기판(110), 반도체 칩(120)들, 절연 부재(130)들을 포함한다.
절연 기판(110)은, 예를 들어, 플레이트 형상을 갖는다. 플레이트 형상을 갖는 절연 기판(100)은 제1 면(112) 및 제1 면(112)과 대향 하는 제2 면(114)을 갖는다.
절연 기판(110)은 회로 패턴(116)들을 포함한다. 이에 더하여, 절연 기판(110)은 외부 회로 패턴(119) 및 도전볼(119a)을 더 포함할 수 있다.
회로 패턴(116)들은 절연 기판(110)의 제1 면(112) 상에 배치된다. 회로 패턴(116)들은 후술 될 반도체 칩(120)들 및 후술 될 관통 전극(300)과 전기적으로 연결된다. 회로 패턴(116)들은, 예를 들어, 구리를 포함할 수 있다.
구리를 포함하는 회로 패턴(116) 및 각 반도체 칩(120)의 솔더 범프의 부착력을 향상시키기 위해 회로 패턴(116)은 도금층(118)을 포함할 수 있다. 도금층(118)으로 사용될 수 있는 물질의 예로서는 금, 니켈, 팔라듐 및 이들의 합금을 들 수 있다.
도 2는 도 1에 도시된 절연 기판상에 배치된 외부 회로 패턴을 도시한 단면도이다.
도 2를 참조하면, 외부 회로 패턴(119)은 절연 기판(110)의 제2 면(114) 상에 배치된다. 외부 회로 패턴(119)은, 예를 들어, 구리를 포함할 수 있고, 외부 회로 패턴(119)은 후술 될 관통 전극(300)과 전기적으로 연결된다.
구리를 포함하는 외부 회로 패턴(119) 및 도전볼(119a)의 부착력을 향상시키기 위해 외부 회로 패턴(119)은 도금층(119b)을 포함할 수 있다. 도금층(119b)으로서 사용될 수 있는 물질의 예로서는 금, 니켈, 팔라듐 및 이들의 합금을 들 수 있다.
도전볼(119a)은 외부 회로 패턴(119)과 전기적으로 접속되고, 이로 인해 도전볼(119a)을 통해 입력된 신호는 외부 회로 패턴(119) 및 관통 전극(300)을 통해 반도체 칩(120)들로 제공된다.
도 3은 도 1에 도시된 절연 기판상에 배치된 전기 소자들을 도시한 단면도이 다.
도 3을 참조하면, 절연 기판(110)은 전기 소자(electrical element;140)들을 더 포함할 수 있다. 전기 소자(140)들은 절연 기판(110)의 제1 면(112) 상에 배치된 전기 소자용 회로 패턴(117) 상에 전기적으로 접속된다. 전기 소자용 회로 패턴(117)은 절연 기판(110)에 배치된 회로 패턴(116)과 전기적으로 연결된다.
본 실시예에서, 전기 소자용 회로 패턴(117)들은, 예를 들어, 트랜지스터, 커패시터, 저항 및 인덕터 등을 들 수 있다.
도 1을 다시 참조하면, 반도체 패키지 모듈(100)의 적어도 2 개의 반도체 칩(120)들은 각 회로 패턴(116)과 전기적으로 접속된다. 이하, 반도체 칩(120)들은 제1 반도체 칩(122) 및 제2 반도체 칩(124)들로서 정의된다.
본 실시예에서, 제1 및 제2 반도체 칩(122,124)들은 웨이퍼(미도시)로부터 절다된 후, 예를 들어, 전기적 다이 소팅(Electrical Die Sorting, EDS) 공정에 의하여 선별된 양품 반도체 칩들이다.
제1 및 제2 반도체 칩(122,124)들은, 예를 들어, 본딩 패드(미도시)들 및 각 본딩 패드에 전기적으로 접속된 범프(bump;123,125)들을 포함한다. 본 실시예에서, 범프(123,125)들은 플립 칩(flip chip) 방식으로 회로 패턴(116)과 전기적으로 접속된다. 이때, 회로 패턴(116) 상에는 도금층(119b)이 형성되기 때문에 회로 패턴(116) 및 도금층(119b)의 부착력을 크게 향상시킬 수 있다.
한편, 본 실시예에서, 제1 및 제2 반도체 칩(122,124)들이 회로 패턴(116)과 직접 전기적으로 접속될 경우, 제1 및 제2 반도체 칩(122,1224)들로 입력되는 데이 터의 전송 경로 및 제1 및 제2 반도체 칩(122,1224)들로부터 출력되는 데이터의 전송 경로가 짧아져 제1 및 제2 반도체 칩(122,124)들의 고속으로 데이터를 입력 또는 출력할 수 있게 된다.
한편, 제1 및 제2 반도체 칩(122,124)들의 범프(123,125)들을 회로 패턴(116)과 플립 칩 방식으로 접속할 경우, 반도체 패키지 모듈(100)의 두께를 감소시킬 수 있을 뿐만 아니라 반도체 패키지 모듈(100)의 신뢰성을 크게 향상시킬 수 있다.
도 1을 다시 참조하면, 반도체 패키지 모듈(100)의 절연 부재(130)는 제1 및 제2 반도체 칩(122,124)들 및 절연 기판(110)의 제1 면(112) 사이 및 제1 및 제2 반도체 칩(122,124)들의 측면을 감싼다. 절연 부재(130)는 제1 및 제2 반도체 칩(122,124)들 및 절연 기판(110)의 제1 면(112) 사이에 갭(gap)이 형성되는 것을 방지 및 제1 및 제2 반도체 칩(122,124)들과 절연 기판(110) 사이의 부착력을 향상시킨다. 본 실시예에서, 제1 및 제2 반도체 칩(122,124)들의 측면은 절연 부재(130)에 의하여 덮이고, 범프(125)가 배치된 제1 및 제2 반도체 칩(122,124)들의 상면과 대향 하는 하면은 절연 부재(130)로부터 노출된다.
절연 부재(130)는, 예를 들어, 열에 의하여 경화되는 열 경화성 물질 또는 자외선과 같은 광에 의하여 경화되는 광 경화성 물질을 포함할 수 있다.
커버 플레이트(200)는 상술한 바와 같이 절연 기판(110), 반도체 칩(120)들 및 절연 부재(130)를 포함하는 반도체 패키지 모듈(100) 상에 배치된다.
커버 플레이트(200)는, 예를 들어, 플레이트 형상을 갖는다. 커버 플레이 트(200)는 제1 및 제2 반도체 칩(122,124)들의 하면과 접촉된다. 예를 들어, 커버 플레이트(200)는 제1 및 제2 반도체 칩(122,124)들을 외부로부터 인가된 충격 및/또는 진동으로부터 보호한다.
커버 플레이트(200)는 접착 부재(210)를 포함한다. 접착 부재(210)는 커버 플레이트(200)를 반도체 패키지 모듈(100)에 부착한다. 접착 부재(210)는 커버 플레이트(200) 및 제1 및 제2 반도체 칩(122,124)들 사이에 개재된다. 본 실시예에서, 접착 부재(210)는 열에 의하여 커버 플레이트(200) 및 반도체 패키지 모듈(100)을 물리적으로 부착한다.
도 4는 도 1에 도시된 커버 플레이트에 방열 부재가 배치된 것을 도시한 단면도이다.
도 4를 참조하면, 반도체 패키지 모듈(100)에 포함된 제1 및 제2 반도체 칩(122,124)들이 고속으로 데이터를 입력 또는 출력할 경우, 제1 및 제2 반도체 칩(122,124)들로부터는 다량의 열이 발생 되고, 이로 인해 제1 및 제2 반도체 칩(122,124)들의 데이터 처리 속도가 감소 될 수 있다.
본 실시예에서 제1 및 제2 반도체 칩(122,124)들로부터 발생 된 열을 신속하게 반도체 패키지 모듈(100)의 외부로 방열하기 위해, 커버 플레이트(200)는 방열 부재(220)를 포함한다.
방열 부재(220)는, 상대적으로 높은 열전도율을 갖는 금속을 포함할 수 있다. 예를 들어, 방열 부재(220)로 사용될 수 있는 물질의 예로서는 구리, 구리 합금, 알루미늄, 알루미늄 합금, 은, 은 합금 및 이들의 합금 등을 들 수 있다.
방열 부재(220)는, 예를 들어, 커버 플레이트(200) 및 제1 및 제2 반도체 칩(122,124)들 사이에 개재될 수 있다. 예를 들어, 방열 부재(220)는 제1 및 제2 반도체 칩(122,124)들과 인접하게 배치된다.
한편, 후술 될 관통 전극(300)과 대응하는 방열 부재(220)는 도전성 방열 부재(220) 및 관통 전극(300)의 전기적인 쇼트를 방지하기 위한 관통공을 포함한다. 본 실시예에서, 방열 부재(220)의 관통공의 직경은, 예를 들어, 관통 전극(300)의 직경보다 큰 직경을 갖는다.
도 5는 도 1에 도시된 커버 플레이트에 추가 회로 패턴이 형성된 것을 도시한 단면도이다.
도 5를 참조하면, 커버 플레이트(200)는 추가 회로 패턴(additional circuit pattern, 230)을 포함할 수 있다.
추가 회로 패턴(230)은, 예를 들어, 커버 플레이트(200)의 외측면 상에 배치되며, 추가 회로 패턴(230)은 후술 될 관통 전극(300)과 전기적으로 연결된다.
추가 회로 패턴(230)에는 트랜지스터, 저항, 커패시터 및 인덕터와 같은 전기 소자가 전기적으로 연결 및/또는 다른 반도체 패키지가 전기적으로 연결될 수 있다.
도 1을 다시 참조하면, 관통 전극(300)은 커버 플레이트(200), 절연 부재(130), 회로 패턴(116) 및 절연 기판(110)을 관통한다. 관통 전극(300)은 회로 패턴(116)과 전기적으로 접속된다.
본 실시예에서, 관통 전극(300)은, 예를 들어, 도금층일 수 있다. 관통 전 극(300)으로 사용될 수 있는 물질의 예로서는 구리 등을 들 수 있다. 관통 전극(300)을 도금 방법에 의하여 형성하기 위해서, 관통 전극(300)의 표면에는 씨드 금속층(310)이 형성될 수 있다.
비록, 도 1에 도시된 본 발명의 제1 실시예에서는 하나의 반도체 패키지 모듈(100) 및 커버 플레이트(200)로 이루어진 반도체 패키지(300)가 도시 및 설명되고 있지만, 도 6에 도시된 바와 같이 복수개의 반도체 패키지 모듈(100)들을 상호 적층하고, 상부에 배치된 반도체 패키지 모듈(100)에 커버 플레이트(200)를 결합함으로써 적층 반도체 패키지(310)를 쉽게 구현할 수 있다.
도 7은 본 발명의 제2 실시예에 의한 반도체 패키지의 단면도이다. 본 발명의 제2 실시예에 의한 반도체 패키지는 반도체 칩들 및 회로 패턴을 제외하면 앞서 설명한 제1 실시예에 의한 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 부분에 대한 중복된 설명은 생략하기로 하며, 동일한 부분에 대해서는 동일한 명칭 및 동일한 참조부호를 부여하기로 한다.
도 7을 참조하면, 절연 기판(110)상에는 적어도 2 개의 반도체 칩(126,128)들이 배치된다. 반도체 칩(126,128)들은 본딩 패드(127,129)들이 배치된 상면 및 상면과 대향 하는 하면을 갖는다. 반도체 칩(126,128)들의 하면은 절연 기판(110)상에 부착된다.
절연 기판(110) 상에는 회로 패턴(115)들이 배치된다. 회로 패턴(115)들은 반도체 칩(126,128)들의 주변에 배치된다. 각 반도체 칩(126,128)들은 각 회로 패턴(115)과 전기적으로 연결된다. 예를 들어, 각 반도체 칩(126,128)들 및 각 회로 패턴(115)은 도전성 와이어(127a, 129a)에 의하여 전기적으로 연결된다.
절연 부재(130)는 도전성 와이어(127a, 129a)들 및 반도체 칩(127,129)를 덮는다.
관통 전극(300)은 반도체 칩(126,128)들의 사이에 배치된 회로 패턴(115)을 관통하며, 이 결과 관통 전극(300)은 회로 패턴(115)과 전기적으로 연결된다.
도 8 내지 도 17들은 본 발명의 제3 실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 8 및 도 9들은 본 발명의 제3 실시예에서 절연 기판 상에 회로 패턴을 제조하는 공정을 도시한 단면도들이다.
도 8을 참조하면, 플레이트 형상을 갖는 절연 기판(110) 상에 회로 패턴(116)을 제조하기 위해서, 절연 기판(110) 상에 금속막(116a)을 형성한다.
본 실시예에서, 금속막(116a)은, 예를 들어, 구리막 일 수 있다. 금속막(116a)은 접착제를 매개로 절연 기판(110)의 제1 면(112) 상에 부착될 수 있다. 이와 다르게, 금속막(116a)은 무전해 도금과 같은 도금 방법에 의하여 절연 기판(110)의 제1 면(112) 상에 형성될 수 있다.
도 9를 참조하면, 금속막(116a)이 절연 기판(110) 상에 부착 또는 형성된 후, 금속막(116a) 상에는 포토레지스트 필름(미도시)이 형성된다. 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정(photo process)에 의하여 패터닝 되어 금속막(116a) 상에는 포토레지스트 패턴이 형성된다.
금속막(116a)은 포토레지스트 패턴을 식각 마스크로 이용하여 패터닝 되어 절연 기판(110)의 제1 면(112) 상에는 회로 패턴(116)이 형성된다.
회로 패턴(116)이 절연 기판(110)의 제1 면(112) 상에 형성된 후, 회로 패턴(116)의 표면에는 도금층(118)이 형성될 수 있다. 도금층(118)으로 사용될 수 있는 물질의 예로서는 금, 니켈, 팔라듐 및 이들의 합금 등을 들 수 있다.
도 10은 도 9에 도시된 회로 패턴에 반도체 칩들을 전기적으로 접속한 것을 도시한 단면도이다.
도 10을 참조하면, 절연 기판(110)의 제1 면(112) 상에 회로 패턴(116)이 형성된 후, 회로 패턴(116)들에는 적어도 2 개의 반도체 칩(122,124)들이 전기적으로 접속된다. 이하, 회로 패턴(116)과 전기적으로 접속된 반도체 칩(122,124)들을 제1 반도체 칩(122) 및 제2 반도체 칩(124)으로 정의하기로 한다.
본 실시예에서, 제1 및 제2 반도체 칩(122,124)들의 상면에는 본딩 패드(미도시)가 배치되고, 본딩 패드에는 솔더 범프(123,125)들이 전기적으로 접속된다.
제1 및 제2 반도체 칩(122,124)들의 솔더 범프(123,125)들은 회로 패턴(116)에 플립 칩 방식으로 접속된다.
도 11은 도 10에 도시된 회로 패턴에 전기 소자들을 전기적으로 접속한 것을 도시한 단면도이다.
도 11을 참조하면, 절연 기판(110)의 제1 면(112) 상에 회로 패턴(116)을 형성할 때, 절연 기판(110) 상에는 회로 패턴(116)과 함께 전기 소자용 회로 패턴(117)이 형성될 수 있다. 전기 소자용 회로 패턴(117)은 회로 패턴(116)과 전기적으로 연결될 수 있다.
전기 소자용 회로 패턴(117)에는 전기 소자(140)가 전기적으로 접속된다. 전기 소자(140)는, 예를 들어, 트랜지스터, 커패시터, 저항 및 인덕터일 수 있다.
도 12는 도 10에 도시된 절연 기판상에 도포 된 예비 절연 부재를 도시한 단면도이다.
도 12를 참조하면, 절연 기판(110)의 제1 면(112) 상에 형성된 회로 패턴(116)에 반도체 칩(122,124)들이 전기적으로 접속된 후, 절연 기판(110)의 제1 면(112) 상에는 예비 절연 부재(preliminary insulation member;132)가 형성된다. 예비 절연 부재(132)를 형성하기 위하여 솔벤트를 포함하는 유동성 절연 물질은 절연 기판(110)의 제1 면(112) 상에 도포 된다. 절연 물질은, 예를 들어, 절연 기판(110)의 제1 면(112) 및 반도체 칩(122,124)들의 사이에 개재될 수 있고, 이에 더하여, 절연 물질은 반도체 칩(122,124)들의 측면들을 덮을 수 있다.
본 실시예에서, 절연 기판(110)의 제1 면(112) 상에 도포 된 예비 절연 부재(132)에 포함된 절연물질은 경화된다. 절연 물질은, 예를 들어, 열에 의하여 경화되는 열 경화성 물질을 포함한다.
도 13은 도 12에 도시된 반도체 칩 및 예비 절연 부재를 연마한 것을 도시한 단면도이다.
도 13을 참조하면, 절연 기판(110)의 제1 면(112) 상에 반도체 칩(122,124)들 및 예비 절연 부재(132)가 형성된 후, 반도체 칩(122,124)의 후면은, 예를 들어, 화학적 기계적 연마(CMP) 공정에 의하여 연마된다. 따라서, 반도체 칩(122,124)들의 두께는 크게 감소 된다. 또한, 반도체 칩(122,124)들을 CMP 공정 에 의하여 연마하는 도중 예비 절연 부재(132)도 함께 연마되고 이 결과 절연 기판(110)의 제1 면(112) 상에는 연마된 절연 부재(130)가 배치된다. 도 8 내지 도 13의 공정들을 통해 반도체 패키지 모듈(100)이 제조된다.
도 14는 도 13에 도시된 반도체 패키지 모듈에 커버 플레이트를 배치한 것을 도시한 단면도이다.
도 14를 참조하면, 도 13에 도시된 반도체 패키지 모듈(100)이 제조된 후, 반도체 패키지 모듈(100)의 연마된 반도체 칩(122,124)들 상에는 커버 플레이트(200)가 배치된다.
커버 플레이트(200)는, 예를 들어, 플레이트 형상을 갖는 절연 기판이다. 커버 플레이트(200)는 반도체 패키지 모듈(100)의 반도체 칩(122,124)들을 외부에서 가해진 충격 및/또는 진동으로부터 보호한다.
반도체 패키지 모듈(100)과 마주하는 커버 플레이트(200)의 하면에는 접착 부재(210)가 형성된다. 접착 부재(210)는 반도체 패키지 모듈(100) 및 커버 플레이트(200)들을 상호 접착한다. 접착 부재(210)는, 예를 들어, 열에 의하여 용융되는 접착 물질을 포함한다.
반도체 패키지 모듈(100)의 반도체 칩(122,124)들은 커버 플레이트(200), 반도체 패키지 모듈(100)의 절연 기판(110) 및 절연 부재(130)에 의하여 외부로부터 고립된다.
도 15는 도 14에 도시된 커버 플레이트에 방열 부재가 부착된 것을 도시한 단면도이다.
도 15를 참조하면, 반도체 패키지 모듈(100)의 반도체 칩(122,124)들이 고속으로 데이터를 처리할 경우, 반도체 칩(122,124)들로부터는 다량의 열이 발생 된다. 반도체 칩(122,124)들로부터 발생 된 열은 반도체 칩(122,124)들의 성능을 크게 감소시킨다.
반도체 칩(122,124)들로부터 발생 된 열을 신속하게 반도체 패키지 모듈(100)로부터 방열하기 위해서, 반도체 칩(122,124)와 마주하는 커버 플레이트(200)의 하면에는 방열 부재(220)가 부착된다.
방열 부재(220)는 플레이트 형상을 갖는다. 방열 부재(220)는 반도체 칩(122,124)들에 비하여 상대적으로 높은 열 전달률을 갖는 금속을 포함할 수 있다. 방열 부재(220)로서 사용될 수 있는 물질의 예로서는 구리, 구리 합금, 알루미늄, 알루미늄 합금 및 이들의 합금을 들 수 있다.
한편, 도전성 방열 부재(220) 중 후술 될 관통 전극(300)과 대응하는 부분에는 관통공이 형성될 수 있다. 방열 부재(220)의 관통공의 사이즈는 관통 전극(300)의 사이즈보다 크게 형성되어, 방열 부재(220) 및 관통 전극(300)이 전기적으로 쇼트되는 것을 방지한다.
도 16은 도 14에 도시된 반도체 패키지 모듈 및 커버 플레이트를 관통하는 관통 전극을 도시한 단면도이다.
도 15를 참조하면, 커버 플레이트(200)를 반도체 패키지 모듈(100) 상에 부착한 후, 커버 플레이트(200) 및 반도체 패키지 모듈(100)에는 커버 플레이트(200) 및 반도체 패키지 모듈(100)을 관통하는 비아홀이 형성된다. 본 실시예에서, 비아 홀은 복수개로 이루어질 수 있다.
비아홀은, 예를 들어, 드릴을 이용하는 드릴링 공정, 레이저 빔을 이용한 레이저 드릴링 공정에 의하여 형성될 수 있다. 비아홀은 커버 플레이트(200), 반도체 패키지 모듈(100)의 절연 부재(130), 회로 패턴(116) 및 절연 기판(110)을 관통한다.
비아홀이 형성된 후, 비아홀의 내측면에는 무전해 도금에 의하여 씨드 금속층(310)이 형성된다. 씨드 금속층(310)이 형성된 후, 씨드 금속층(310)을 이용하여 비아홀 내부에는 관통 전극(300)이 형성되어 반도체 패키지(400)가 제조된다.
도 17은 도 16에 도시된 반도체 패키지의 절연 기판에 외부 회로 패턴이 형성되는 것을 도시한 단면도이다.
도 17을 참조하면, 도 16에서 반도체 패키지 모듈(100), 커버 플레이트(200) 및 관통 전극(300)을 갖는 반도체 패키지(400)가 제조된 후, 반도체 패키지 모듈(100)의 절연 기판(110)의 외측면에는 외부 회로 패턴(119)이 형성된다. 외부 회로 패턴(119)을 형성하기 위해서, 반도체 패키지(400)의 절연 기판(110)의 외측면에는 금속막(미도시)이 형성 또는 배치된다.
금속막은 절연 기판(110)의 외측면에 도금 방법에 의하여 형성되거나, 금속막은 접착제를 이용하여 절연 기판(110)의 외측면 상에 부착될 수 있다.
금속막이 절연 기판(110)의 외측면 상에 부착된 후, 금속막 상에는, 예를 들어, 포토레지스트 필름이 형성된다. 포토레지스트 필름은 사진 공정 및 현상 공정을 포함하는 포토 공정(photo process)에 의하여 패터닝 되어, 금속막 상에는 포토 레지스트 패턴이 형성된다.
금속막은 포토레지스트 패턴을 이용하여 패터닝 되어 절연 기판(110) 상에는 외부 회로 패턴(119)이 형성된다. 외부 회로 패턴(119)은 관통 전극(300)과 전기적으로 연결된다.
본 실시예에 의한 외부 회로 패턴(119)은 절연 기판(110)에 회로 패턴(116)을 형성할 때 함께 형성될 수 있다. 이와 다르게, 본 실시예에 의한 외부 회로 패턴(119)을 형성할 때, 커버 플레이트(200) 상에도 외부 회로 패턴을 함께 형성할 수 있다.
한편, 비록 본 실시예에서는 회로 패턴(116)과 반도체 칩(122,124)의 범프를 플립 칩 방식으로 접속하는 것에 대하여 도시 및 설명되고 있지만, 도 7에 도시된 바와 같이 절연 기판(110)상에는 적어도 2 개의 반도체 칩(126,128)들을 부착하고, 반도체 칩(126,128) 및 반도체 칩(126,128)들의 주변에 배치된 회로 패턴(115)들을 도전성 와이어(127a, 129a)에 의하여 전기적으로 연결하고, 절연 부재(130)로 도전성 와이어(127a, 129a)들 및 반도체 칩(127,129)를 덮을 수 있다.
또한, 비록 본 실시예에서는 하나의 반도체 패키지 모듈(100)이 커버 플레이트(200)와 결합 되는 것이 도시 및 설명되고 있지만, 도 6에 도시된 바와 같이 복수개의 반도체 패키지 모듈(100)들을 접착 부재를 매개로 상호 적층하고, 상부에 배치된 반도체 패키지 모듈(100)에 커버 플레이트(200)를 배치하여 적층 반도체 패키지를 구현할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 도 1에 도시된 절연 기판상에 배치된 외부 회로 패턴을 도시한 단면도이다.
도 3은 도 1에 도시된 절연 기판상에 배치된 전기 소자들을 도시한 단면도이다.
도 4는 도 1에 도시된 커버 플레이트에 방열 부재가 배치된 것을 도시한 단면도이다.
도 5는 도 1에 도시된 커버 플레이트에 추가 회로 패턴이 형성된 것을 도시한 단면도이다.
도 6은 본 발명에서 복수개의 반도체 패키지 모듈들을 포함하는 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 제2 실시예에 의한 반도체 패키지의 단면도이다.
도 8 내지 도 17들은 본 발명의 제3 실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들이다.

Claims (31)

  1. 일측면에 회로 패턴들이 형성된 절연 기판, 상기 각 회로 패턴과 전기적으로 접속된 적어도 2 개의 반도체 칩들, 상기 반도체 칩들 사이에 채워진 절연 부재를 포함하는 반도체 패키지 모듈; 및
    상기 반도체 패키지 모듈을 관통하며, 상기 회로 패턴과 전기적으로 연결된 관통 전극을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 회로 패턴들은 구리를 포함하는 구리 패턴인 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 절연 기판은 상기 회로 패턴을 덮는 도금층을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제2항에 있어서,
    상기 도금층은 금, 팔라듐, 니켈로 이루어진 군으로부터 선택된 적어도 하나의 금속을 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 절연 기판은 상기 절연 기판의 외측면 상에 배치되며, 상기 관통 전극과 전기적으로 연결된 외부 회로 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 절연 기판은 외부 회로 패턴에 전기적으로 접속된 도전볼을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 절연 기판은 상기 회로 패턴과 전기적으로 접속된 트랜지스터, 저항, 커패시터로 이루어진 군으로부터 선택된 적어도 하나의 소자를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 반도체 패키지 모듈의 상기 반도체 칩들과 마주하며 상기 반도체 패키지 모듈을 덮는 커버 플레이트를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 커버 플레이트는 상기 반도체 칩과 마주하는 상기 커버 플레이트의 일 측면 상에 배치된 접착 부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제8항에 있어서,
    상기 커버 플레이트는 상기 반도체 패키지 모듈과 마주하는 내측면 상에 부착되어 상기 반도체 칩에서 발생 된 열을 방열하기 위한 방열 부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제8항에 있어서,
    상기 커버 플레이트 상에는 상기 관통 전극과 연결된 추가 외부 회로 패턴이 배치된 것을 특징으로 하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 관통 전극은 상기 관통 전극의 표면에 배치된 금속 씨드 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제1항에 있어서,
    상기 반도체 칩들은 상기 회로 패턴과 플립 칩 방식으로 연결되는 범프를 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제1항에 있어서,
    상기 반도체 칩들은 도전성 와이어에 의하여 상기 회로 패턴과 연결되는 본딩 패드를 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제1항에 있어서,
    상기 반도체 칩 모듈들은 적어도 2 개가 적층 되는 것을 특징으로 하는 반도체 패키지.
  16. 일측면에 회로 패턴들이 형성된 절연 기판, 상기 각 회로 패턴과 전기적으로 접속된 적어도 2 개의 반도체 칩들, 상기 반도체 칩들 사이에 채워진 절연 부재를 포함하는 반도체 패키지 모듈을 형성하는 단계;
    상기 반도체 패키지 모듈의 상기 반도체 칩들과 마주하는 커버 플레이트로 상기 반도체 패키지 모듈을 덮는 단계; 및
    상기 반도체 패키지 모듈 및 상기 커버 플레이트를 관통하며 상기 회로 패턴과 전기적으로 연결된 관통 전극을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  17. 제16항에 있어서,
    상기 반도체 패키지 모듈을 형성하는 단계는 상기 회로 패턴 상에 도금층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제17항에 있어서,
    상기 도금층은 금, 팔라듐 및 니켈로 이루어진 군으로부터 선택된 적어도 하나의 금속을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제16항에 있어서,
    상기 각 반도체 칩 및 상기 회로 패턴들은 상기 반도체 칩에 형성된 범프에 의하여 상호 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제16항에 있어서, 상기 반도체 칩들 사이에 절연 부재를 배치하는 단계 이전에,
    트랜지스터, 저항, 커패시터를 포함하는 소자를 상기 회로 패턴에 전기적으로 접속하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  21. 제16항에 있어서,
    상기 반도체 패키지 모듈을 제조하는 단계 이후, 반도체 칩의 후면을 연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  22. 제16항에 있어서,
    상기 커버 플레이트를 부착하는 단계 이전에 상기 커버 플레이트에 방열 부재를 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  23. 제16항에 있어서,
    상기 커버 플레이트를 상기 반도체 패키지 모듈에 부착하는 단계는, 상기 커버 플레이트 및 상기 반도체 칩 중 어느 하나에 열에 의하여 용융되는 접착 물질을 포함하는 접착 부재를 도포하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  24. 제16항에 있어서, 상기 반도체 패키지 모듈을 형성하는 단계 이후,
    상기 절연 기판의 외측면에 상기 관통 전극과 연결된 외부 회로 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  25. 제24항에 있어서, 상기 외부 회로 패턴을 형성하는 단계는
    상기 절연 기판의 외측면 상에 도금층을 형성하는 단계; 및
    상기 도금층을 패터닝 하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  26. 제16항에 있어서, 상기 관통 전극을 형성하는 단계는
    상기 절연 기판, 상기 절연 부재 및 상기 커버 플레이트를 관통하는 비아홀을 형성하는 단계;
    상기 비아홀 내부에 씨드 금속층을 형성하는 단계; 및
    상기 씨드 금속층을 이용하여 상기 비아홀 내부에 금속을 채우는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  27. 제26항에 있어서, 상기 비아홀을 형성하는 단계에서,
    복수개의 상기 비아홀이 상기 반도체 패키지 모듈 및 커버 플레이트를 관통하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  28. 제16항에 있어서,
    상기 반도체 칩 및 상기 회로 패턴들은 도전성 와이어에 의하여 상호 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  29. 제28항에 있어서,
    상기 도전성 와이어는 상기 절연 부재에 의하여 덮이는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  30. 제16항에 있어서,
    커버 플레이트로 상기 반도체 패키지 모듈을 덮는 단계 이전에, 상기 반도체 패키지 모듈들은 적어도 2 개가 적층 되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  31. 제30항에 있어서,
    상기 반도체 패키지 모듈 사이에는 접착 부재가 개재되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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