KR101096045B1 - 적층 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

적층 반도체 패키지 및 그 제조방법이 개시되어 있다. 개시된 적층 반도체 패키지는, 상면, 하면, 상기 상면 및 하면을 연결하는 측면, 상기 측면에 상기 상면 및 하면을 관통하도록 형성된 관통홀을 포함하며 상기 관통홀이 수직하게 연결되도록 적층된 복수개의 반도체 패키지들과, 상기 반도체 패키지들 사이에 형성되어 상기 반도체 패키지들을 상호 부착하는 접착부재를 포함하는 반도체 패키지 모듈; 상기 반도체 패키지 모듈을 지지하며 상기 반도체 패키지 모듈과 대응하는 일면에 상기 관통홀들과 대응하는 메인접속패드가 형성된 메인 기판; 상기 관통홀에 형성되어 상기 반도체 패키지들과 상기 메인접속패드를 연결하는 전도성 연결부재;를 포함하는 것을 특징으로 한다.

Description

적층 반도체 패키지 및 그 제조방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD FOR FABRICATING THE SAME}
본 발명은 적층 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시켜 왔으며 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적ㆍ전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시켜 왔다.
또한, 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 적층(stack) 기술이 제안되었으며 현재 다양한 형태로 개발되고 있다.
반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 반도체 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 적층 기술에 의하면 예컨데 2개의 256M DRAM을 스택하여 512M DRAM을 구성할 수 있다. 또한, 적층 반도체 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점이 있기 때문에 이러한 적층 반도체 패키지에 대한 연구 및 개발은 가속화되고 있는 실정이다.
도 1은 종래의 POP(Package On Package) 형태의 적층 반도체 패키지를 도시한 단면도로, 메인 기판(10) 상에 하부 패키지(20)와 상부 패키지(30)가 솔더볼(41, 42)을 매개로 적층되어 있다.
구체적으로, 메인 기판(10)과 하부 패키지(20)는 메인 기판(10) 상부면에 형성된 볼랜드 패턴(11)과 하부 패키지(20)의 기판(21) 하부면에 형성된 볼랜드 패턴(23A) 사이에 형성되는 솔더볼(41)에 의해 전기적으로 연결되고, 하부 패키지(20)와 상부 패키지(30)는 하부 패키지(20)의 기판(21) 상부면에 형성된 볼랜드 패턴(23B)과 상부 패키지(30)의 기판(31) 하부면에 형성된 볼랜드 패턴(33) 사이에 형성되는 솔더볼(42)에 의해 전기적으로 연결된다.
미설명된 도면 부호 22, 24, 25 및 26은 각각 하부 패키지(20)를 구성하는 제 1 반도체 칩, 접착층, 본딩 와이어 및 하부 몰드부를 나타내고, 32, 34, 35 및 36은 각각 상부 패키지(30)를 구성하는 제 2 반도체 칩, 접착층, 본딩 와이어 및 상부 몰드부를 나타낸다.
그러나, 종래의 적층 반도체 패키지의 경우, 솔더볼(41, 42) 리플로우 공정시 메인 기판(10), 하부 패키지(20) 및 상부 패키지(30)에 휨(warpage)이 발생되고, 휨으로 인하여 하부 패키지(20) 및 상부 패키지(30)를 연결하는 솔더볼(41, 42)에 크랙(crack)이 빈번히 발생되는 문제점이 있다. 상술한 솔더볼 크랙은 불량으로 이어져 수율 및 생산성을 저하시킨다.
본 발명은, 불량을 줄이기 위한 적층 반도체 패키지 및 그 제조방법을 제공하는데, 그 목적이 있다.
본 발명의 일 견지에 따른 적층 반도체 패키지는, 상면, 하면, 상기 상면 및 하면을 연결하는 측면, 상기 측면에 상기 상면 및 하면을 관통하도록 형성된 관통홀을 포함하며 상기 관통홀이 수직하게 연결되도록 적층된 복수개의 반도체 패키지들 및 상기 반도체 패키지들 사이에 형성되어 상기 반도체 패키지들을 상호 부착하는 접착부재를 포함하는 반도체 패키지 모듈; 상기 반도체 패키지 모듈을 지지하며 상기 반도체 패키지 모듈과 대응하는 일면에 상기 관통홀들과 대응하는 메인접속패드가 형성된 메인 기판; 상기 관통홀에 형성되어 상기 반도체 패키지들과 상기 메인접속패드를 전기적으로 연결하는 전도성 연결부재;를 포함하는 것을 특징으로 한다.
상기 반도체 패키지는, 일면, 상기 일면과 대향하는 타면, 상기 일면 및 상기 타면을 연결하는 측면을 가지며 상기 일면에 접속 패드가 형성되고 상기 측면에 상기 관통홀이 형성된 기판; 상기 기판상에 형성되며 상기 접속 패드와 연결되는 본딩 패드를 갖는 반도체 칩; 상기 반도체 칩을 포함한 상기 기판 상부면을 밀봉하며 측면에 상기 관통홀이 형성된 몰드부;를 포함하는 것을 특징으로 한다.
상기 기판은 상기 기판 측면에 위치하는 관통홀 내벽에 형성되는 측면 패드를 포함하는 것을 특징으로 한다.
상기 관통홀은, 원기둥 또는 3각 이상의 각을 갖는 각기둥 형태인 것을 특징으로 한다.
상기 반도체 패키지 측면으로 개방되는 상기 관통홀의 개구폭은 상기 관통홀의 내경보다 작은 사이즈를 갖는 것을 특징으로 한다.
상기 반도체 패키지 측면으로 개방되는 상기 관통홀의 개구폭은 상기 관통홀 내경의 10% 이상 50% 미만의 사이즈를 갖는 것을 특징으로 한다.
상기 접착부재는 플렉시블한 접착 시트로 형성되는 것을 특징으로 한다.
상기 접착부재는 WBL(Wafer Backside Lamination) 필름, 스페이서 테이프(spacer tape), 프리프레그(prepreg) 중 어느 하나로 형성되는 것을 특징으로 한다.
상기 접착부재는 상기 반도체 패키지 상면 및 하면으로 노출되는 상기 관통홀 단면의 일부를 덮도록 형성되는 것을 특징으로 한다.
상기 접착부재는 상기 관통홀 단면의 20% 이상 50% 미만을 덮도록 형성되는 것을 특징으로 한다.
상기 전도성 연결부재는 솔더볼로 형성되는 것을 특징으로 한다.
본 발명의 다른 견지에 따른 적층 반도체 패키지 제조방법은, 상면, 하면, 상기 상면 및 하면을 연결하는 측면을 가지며 상기 측면에 상기 상면 및 하면을 관통하는 관통홀이 형성된 반도체 패키지를 복수개 형성하는 단계; 상기 반도체 패키지 하면에 상기 반도체 패키지 하면으로 노출되는 상기 관통홀 단면의 일부를 덮는 제 1 접착부재를 형성하는 단계; 상기 관통홀에 솔더볼을 삽입하는 단계; 상기 반도체 패키지들을 상기 관통홀이 수직하게 연결되도록 메인접속패드가 형성된 메인 기판의 일면에 적층하는 단계; 상기 솔더볼들을 리플로우시키어 상기 반도체 패키지들 및 상기 메인접속패드를 전기적으로 연결하는 전도성 연결부재를 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 관통홀은 드릴링 공정 또는 레이저 드릴링 공정으로 형성하는 것을 특징으로 한다.
상기 접착부재는 상기 반도체 패키지 하면으로 노출되는 상기 관통홀 단면의 20% 이상 50% 미만을 덮도록 형성하는 것을 특징으로 한다.
본 발명의 또 다른 견지에 따른 적층 반도체 패키지는, 상면, 하면, 상기 상면 및 하면을 연결하는 측면, 상기 측면에 상기 상면 및 하면을 관통하도록 형성된 관통홀을 포함하며 상기 관통홀이 수직하게 연결되도록 수직 방향으로 적층된 복수개의 반도체 패키지들 및 상기 반도체 패키지들 사이에 형성되어 상기 반도체 패키지들을 상호 부착하는 접착부재를 각각 포함하며 상기 각각의 상기 수직하게 연결된 관통홀들이 수평 방향으로 연결되도록 매트릭스 형태로 이웃하여 배치되는 복수개의 반도체 패키지 모듈들; 상기 반도체 패키지 모듈들을 지지하며 상기 반도체 패키지 모듈들과 대응하는 일면에 상기 수직 방향으로 연결된 관통홀들과 대응하는 메인접속패드들이 형성된 메인 기판; 상기 관통홀들에 형성되어 상기 반도체 패키지들과 상기 메인접속패드를 전기적으로 연결하는 전도성 연결부재;를 포함하는 것을 특징으로 한다.
상기 반도체 패키지는, 일면, 상기 일면과 대향하는 타면, 상기 일면 및 상기 타면을 연결하는 측면을 가지며 상기 일면에 접속 패드가 형성되고 상기 측면에 상기 관통홀이 형성된 기판; 상기 기판상에 형성되며 상기 접속 패드와 연결되는 본딩 패드를 갖는 반도체 칩; 및상기 반도체 칩을 포함한 상기 기판 상부면을 밀봉하며 측면에 상기 관통홀이 형성된 몰드부;를 포함하는 것을 특징으로 한다.
상기 기판은 상기 기판 측면에 위치하는 관통홀 내벽에 형성되는 측면 패드를 포함하는 것을 특징으로 한다.
상기 관통홀은, 원기둥 또는 3각 이상의 각을 갖는 각기둥 형태인 것을 특징으로 한다.
상기 반도체 패키지 측면으로 개방되는 상기 관통홀의 개구폭은 상기 관통홀의 내경보다 작은 사이즈를 갖는 것을 특징으로 한다.
상기 반도체 패키지 측면으로 개방되는 상기 관통홀의 개구폭은 상기 관통홀 내경의 10% 이상 50% 미만의 사이즈를 갖는 것을 특징으로 한다.
상기 접착부재는 플렉시블한 접착 시트로 형성되는 것을 특징으로 한다.
상기 접착부재는 WBL 필름, 스페이서 테이프, 프리프레그 중 어느 하나로 형성되는 것을 특징으로 한다.
상기 접착부재는 상기 반도체 패키지 상면 및 하면으로 노출되는 상기 관통홀 단면의 일부를 덮도록 형성되는 것을 특징으로 한다.
상기 접착부재는 상기 관통홀 단면의 20% 이상 50% 미만을 덮도록 형성되는 것을 특징으로 한다.
상기 전도성 연결부재는 솔더볼로 형성되는 것을 특징으로 한다.
본 발명에 따르면, 적층되는 반도체 패키지들이 접착부재를 매개로 완전히 부착되므로 반도체 패키지들에 휨 발생이 억제된다. 또한, 반도체 패키지들의 휨에 의한 응력이 플렉시블한 접착부재에 의하여 완화되므로 반도체 패키지들을 연결하는 솔더볼에 크랙 발생이 억제된다. 그리고, 반도체 패키지들을 연결하는 솔더볼이 반도체 패키지들 측면에 형성되므로 적층 반도체 패키지의 높이를 낮출 수 있다. 또한, 적층된 복수개의 반도체 패키지들로 이루어진 반도체 패키지 모듈이 연결부재를 통해 이웃하는 반도체 패키지 모듈과 연결되므로 메인 기판에 필요한 회로 배선의 개수가 감소된다.
도 1은 종래의 POP 형태의 적층 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 제 1 실시예에 의한 적층 반도체 패키지를 도시한 사시도이다.
도 3은 도 2를 Ⅰ-Ⅰ' 라인을 따라 절단한 단면도이다.
도 4는 반도체 패키지의 부분 절개 사시도이다.
도 5 내지 도 12는 본 발명의 제 1 실시예에 의한 적층 반도체 패키지 제조방법을 설명하기 위한 도면들이다.
도 13은 본 발명의 제 2 실시예에 의한 적층 반도체 패키지를 도시한 사시도이다.
도 14는 도 13의 Ⅱ-Ⅱ' 라인을 따라 절단한 단면도이다.
도 15a 및 도 15b는 각각 종래 기술과 본 발명의 제 2 실시예에 의한 적층 반도체 패키지를 비교하기 위한 평면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하도록 한다.
도 2는 본 발명의 제 1 실시예에 의한 적층 반도체 패키지를 나타낸 사시도이고, 도 3은 도 2의 Ⅰ-Ⅰ' 라인에 따른 단면도이고, 도 4는 반도체 패키지의 부분 절개 사시도이다 .
도 2 및 도 3을 참조하면, 본 발명의 제 1 실시예에 의한 적층 반도체 패키지는 반도체 패키지 모듈(40), 메인 기판(50) 및 전도성 연결부재(60)를 포함한다.
반도체 패키지 모듈(40)은 복수개의 반도체 패키지(100)들 및 제 1 접착부재(200)를 포함한다. 본 실시예에서, 반도체 패키지 모듈(40)은 3개의 반도체 패키지(100)들을 포함한다.
도 4를 참조하면, 반도체 패키지(100)는 상면(100A), 상면(110A)과 대향하는 하면(100B), 상면(100A) 및 하면(100B)을 연결하는 측면(100C)을 갖는다. 본 실시예에서, 반도체 패키지(100)는 직육면체 형상을 갖는다. 직육면체 형상을 갖는 반도체 패키지(100)는 4개의 측면(100C)을 갖는다. 반도체 패키지(100) 측면(100C)에는 상면(100A) 및 하면(100B)을 관통하는 관통홀(140)이 형성된다. 본 실시예에서, 관통홀(140)은 반도체 패키지(100) 측면(100C)에 복수개 형성된다.
관통홀(140)에 의하여 반도체 패키지(100) 측면(100C)에는 예를 들어, 대략 원기둥 형상의 홈이 형성된다.
관통홀(140)의 내경(D)은 솔더볼이 삽입될 수 있도록 솔더볼 직경보다 큰 사이즈를 갖는다. 또한, 삽입된 솔더볼이 관통홀(140) 측면으로 빠져나가지 못하도록 반도체 패키지(100) 측면(100C)으로 개방되는 관통홀(140)의 개구폭(opening width, W)은 솔더볼 직경 및 관통홀(140) 내경(D)보다 작은 사이즈를 갖는다. 예컨데, 관통홀(140) 개구폭(W)은 관통홀(140) 내경(D)의 10% 이상 50% 미만일 수 있다. 본 실시예에서는, 관통홀(140)이 대략 원기둥 형태를 갖지만, 3각 이상의 각을 갖는 각기둥 형태를 가질 수도 있다.
본 실시예에서, 반도체 패키지(100)는 관통홀(140)이 형성된 기판 및 몰드부(110, 130)와 반도체 칩(120)을 포함한다.
본 실시예에서, 기판(110)은 대략 사각 플레이트 형상을 갖는다. 사각 플레이트 형상을 갖는 기판(110)은 일면(110A), 일면(110A)과 대향하는 타면(110B), 일면(110A) 및 타면(110B)을 연결하는 4개의 측면(110C)들을 갖는다.
기판(110) 일면(110A)에는 접속 패드(112)가 형성되고 측면(110C)의 관통홀(140) 내벽에는 측면 패드(113)가 형성된다. 도시하지 않았지만, 기판(110)은 내부에 복수개의 층들로 이루어진 회로 패턴 및 서로 다른 층에 배치된 회로 패턴들을 상호 전기적으로 연결하는 비아(via)를 포함한다. 접속 패드(112)와 측면 패드(113)는 기판(110) 내부에 형성된 회로 패턴 및 비아(미도시) 등을 통해 전기적으로 연결된다.
반도체 칩(120)은 기판(110)과 대응하는 제1면(121), 제1면(121)과 대향하는 제2면(122)을 갖는다.
반도체 칩(120) 제1면(121)은 제 2 접착부재(150)를 매개로 기판(110) 일면(110A)에 부착되고, 반도체 칩(120) 제2면(122)에는 기판(100)의 접속 패드(112)와 연결되는 본딩 패드(123)가 형성된다. 도시하지 않았지만, 반도체 칩(120)에는 데이터를 저장 및 처리하기 위해 트랜지스터, 커패시터, 저항 등과 같은 소자들로 이루어진 회로부(미도시)가 형성되며, 본딩 패드(123)는 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.
본 실시예에서, 기판(100)의 접속 패드(112)와 반도체 칩(120)의 본딩 패드(123)는 본딩 와이어(124)를 매개로 상호 연결된다. 본 실시예에서는 기판(110)과 반도체 칩(120)이 본딩 와이어(124)를 매개로 하여 와이어 본딩 방식으로 연결되었으나, 플립칩 본딩(flip-chip bonding) 방식으로 연결될 수도 있다.
몰드부(130)는 반도체 칩(120) 및 본딩 와이어(124)를 포함한 기판(110) 상부면을 밀봉한다.
도 2 및 도 3을 다시 참조하면, 복수개의 반도체 패키지(100)들은 관통홀(140)이 수직하게 연결되도록 적층되어 반도체 패키지 모듈(40)을 구성한다.
이웃하여 적층되는 반도체 패키지(100)들 사이에는 제 1 접착부재(200)가 형성된다. 제 1 접착부재(200)는 상부에 위치하는 상부 반도체 패키지의 하면(100B)과 하부 반도체 패키지의 상면(100A)을 부착한다.
제 1 접착 부재(200)는 반도체 패키지(100) 상면(100A) 및 하면(100B)으로 노출되는 관통홀(140) 단면을 일부 덮도록 형성된다. 예컨데, 제 1 접착부재(200)는 관통홀(140) 단면의 20% 이상 50% 미만을 덮도록 형성된다. 제 1 접착부재(200)는 관통홀(140)에 삽입되는 솔더볼이 관통홀(140) 외부로 빠져나가지 않도록 솔더볼을 지지(support)한다.
제 1 접착 부재(200)는 플렉시블한 접착시트로 형성될 수 있다. 접착 시트로는, 예컨대 WBL(Wafer Backside Lamination) 필름, 스페이서 테이프(spacer tape), 프리프레그(prepreg)가 사용될 수 있다.
메인 기판(50)은 반도체 패키지 모듈(40)을 지지한다.
반도체 패키지 모듈(40)은 최하부에 위치하는 반도체 패키지(100) 하면(100B)에 부착된 제 1 접착 부재(200)를 매개로 메인 기판(50)에 부착된다.
메인 기판(50)은 반도체 패키지 모듈(40)과 대응하는 일면(51), 일면(51)과 대향하는 타면(52)을 갖는다. 메인 기판(50) 일면(51)에는 관통홀(140)과 대응하는 메인접속패드(53)가 형성된다.
전도성 연결부재(60)는 수직하게 연결된 관통홀(140)들에 형성되어, 적층된 반도체 패키지(100)들과 메인 기판(200)의 메인접속패드(53)를 전기적으로 연결한다. 본 실시예에서, 전도성 연결부재(60)는 적층된 반도체 패키지(100)들의 기판(110) 측면(110C)에 형성된 측면 패드(113)와 메인 기판(200)의 메인접속패드(53)를 전기적으로 연결한다.
전도성 연결부재(60)는, 관통홀(140)에 솔더볼들이 삽입된 반도체 패키지(100)들을 메인 기판(50) 일면(51) 수직하게 적층하고 리플로우 공정으로 솔더볼을 용융시키어 형성된다.
도면으로 도시하지 않았지만, 전도성 연결부재(60)와 전기적으로 분리되어야 하는 반도체 패키지(100)의 경우 해당 반도체 패키지(100)에 형성된 관통홀(140)에는 솔더볼 대신에 절연볼을 삽입하여, 해당 반도체 패키지(100)의 기판(110) 측면(110C)에 형성된 측면 패드(113)와 전도성 연결부재(60)가 전기적으로 분리되도록 한다. 절연볼로는 실리카 볼(silica ball)이 사용될 수 있다.
전술한 구조를 갖는 적층 반도체 패키지의 제조방법은 다음과 같다.
도 5 내지 도 12는 본 발명의 제 1 실시예에 의한 적층 반도체 패키지 제조방법을 설명하기 위한 도면들이다.
도 5, 도 7, 도 9, 도 11 및 도 12는 공정 수순에 따른 단면도이고, 도 6, 도 8 및 도 10은 각각 도 5, 도 7 및 도 9에 도시된 공정에서의 평면도를 나타낸다. 이해를 돕기 위하여, 도 6, 도 8 및 도 10에서는 몰드부(130)를 표시하지 않았다.
도 5 및 도 6을 참조하면, 일면에 접속 패드(112)가 형성되고 가장자리에 측면 패드용 도전막(113A)이 형성된 복수개의 유닛 레벨 기판(110)들을 갖는 스트립 레벨 기판(70)을 마련한다.
인접한 유닛 레벨 기판(110)들은 쏘잉 라인(S)을 사이에 두고 연결되며 인접하는 유닛 레벨 기판(110)들의 측면 패드용 도전막(113A)들은 상호 연결된다.
도시하지 않았지만, 각 유닛 레벨 기판(110) 내부에는 복수개의 층들로 이루어진 회로 패턴 및 서로 다른 층에 배치된 회로 패턴들을 상호 전기적으로 연결하는 비아(via)를 포함하며, 접속 패드(112) 및 측면 패드용 도전막(113A)은 회로 패턴들 및 비아 등을 통해 전기적으로 연결된다.
이어, 각 유닛 레벨 기판(110) 상에 제2접착부재(150)를 매개로 반도체 칩(120)을 부착하고, 반도체 칩(120)의 본딩 패드(123)와 기판(110)의 접속 패드(112)를 본딩 와이어(124)를 매개로 연결한다.
그런 다음, 본딩 와이어(124) 및 반도체 칩(120)들을 포함한 스트립 레벨 기판(70) 상면에 몰드부(130)를 형성하여, 스트립 레벨의 복수개의 반도체 패키지(100)들을 형성한다.
도 7 및 도 8을 참조하면, 유닛 레벨 기판(110)의 측면 패드용 도전막(113A)이 관통되도록 스트립 레벨 기판 및 몰드부(70, 130)에 관통홀(140)을 형성한다. 관통홀(140)은 드릴링 공정 또는 레이저 드릴링 공정으로 형성할 수 있다.
이때, 유닛 레벨 기판(110)의 가장자리에서 개방되는 관통홀(140)의 개구폭(W)이 관통홀(140)의 내경(D) 및 솔더볼 직경보다 작은 사이즈를 갖도록 한다.
이때, 측면 패드용 도전막(113A)은 완전히 제거되지 않고 관통홀(140) 내벽에 잔류되며, 잔류된 측면 패드용 도전막(113A)에 의하여 유닛 레벨 기판(110)에 형성된 관통홀(140) 내벽에는 측면 패드(113)가 형성된다.
본 실시예에서는 유닛 레벨 기판(110)에 형성된 관통홀(140)이 대략 원기둥 형태를 갖지만, 3각 이상의 각을 갖는 각기둥 형태를 가질 수도 있다.
도 9 및 도 10을 참조하면, 쏘잉 라인(S)을 따라서 스트립 레벨 기판(70) 및 몰드부(130)를 절단하여 반도체 패키지(100)들을 개별화시킨다.
도 11을 참조하면, 개별화된 반도체 패키지(100)의 하면에 제 1 접착 부재(200)를 부착한다.
제 1 접착부재(200)는 반도체 패키지(100) 하면으로 노출되는 관통홀(140) 단면의 일부를 덮도록 형성된다. 예컨데, 제 1 접착부재(200)는 반도체 패키지(100) 하면으로 노출되는 관통홀(140) 단면의 20% 이상 50% 미만을 덮도록 형성된다.
제 1 접착 부재(200)는 플렉시블한 접착시트로 형성될 수 있다. 접착 시트로는, 예컨대 WBL 필름, 스페이서 테이프, 프리프레그가 사용될 수 있다.
그 다음, 관통홀(140)에 솔더볼(300)들을 삽입한다. 관통홀(140)에 삽입되는 솔더볼(300)들은 제 1 접착부재(200)에 의해 지지되어 관통홀(140) 아래쪽으로 빠져나가지 않는다. 또한, 반도체 패키지(100) 측면으로 개방된 관통홀(140)의 개구폭(W)이 솔더볼(300)의 직경보다 작은 사이즈를 가지므로 관통홀(140)에 삽입된 솔더볼(300)은 관통홀(140) 측면으로도 빠져나가지 않고, 관통홀(140)에 삽입된 채로 머무르게 된다.
도면으로 나타내지 않았지만, 전기적인 연결을 원하지 않는 반도체 패키지(100) 측면에 형성된 관통홀(140)에는 솔더볼(300) 대신 절연볼을 삽입한다. 절연볼로는 실리카 볼이 사용될 수 있다.
도 12를 참조하면, 반도체 패키지(100)들을 메인접속패드(53)가 형성된 메인 기판(50)의 일면(51)상에 관통홀(140)들이 메인접속패드(53)들 상에 수직하게 연결되도록 적층한다.
도 2 및 도 3을 다시 참조하면, 리플로우 공정으로 솔더볼(300)을 용융시키어 반도체 패키지(100)들의 기판(110)에 형성된 측면 패드(113)와 메인접속패드(53)를 전기적으로 연결하는 전도성 연결부재(60)를 형성한다.
리플로우 공정시 솔더볼(300)이 용융되어 아래쪽으로 흘러내림에 따라서 상부에 적층된 반도체 패키지(100)의 관통홀(140)에 전도성 연결부재(60)가 형성되지 않을 수 있다. 이러한 경우, 리플로우 공정 이후에 관통홀(140)에 추가로 솔더볼을 삽입하고, 다시 리플로우 공정을 실시한다.
전술한 실시예에서는, 메인 기판(50) 상에 복수의 반도체 패키지(100)들을 적층한 후에 리플로우 공정을 실시하여 복수의 반도체 패키지(100)들의 관통홀(140)에 삽입된 솔더볼(300)을 한꺼번에 용융시키는 경우를 설명하였으나, 하나의 반도체 패키지(100)를 적층할 때마다 리플로우 공정을 실시하여 반도체 패키지(100) 단위로 솔더볼(300)을 용융시킬 수도 있다.
도 13은 본 발명의 제 2 실시예에 의한 적층 반도체 패키지를 도시한 사시도이고, 도 14는 도 13을 Ⅱ-Ⅱ' 라인에 따라 절단한 단면도이다.
도 13 및 도 14를 참조하면, 본 발명의 제 2 실시예에 의한 적층 반도체 패키지는, 복수개의 반도체 패키지 모듈들(40A, 40B, 40C, 40D), 메인 기판(50) 및 전도성 연결부재(60)를 포함한다.
본 실시예에서, 적층 반도체 패키지는 4개의 반도체 패키지 모듈들(40A, 40B, 40C, 40D)을 포함한다. 여기서, 4개의 반도체 패키지 모듈들(40A, 40B, 40C, 40D)을 각각 제 1 내지 제 4 반도체 패키지 모듈로 정의하고, 이후부터는 여기서 정의된 용어를 사용하여 설명할 것이다.
제 1 내지 제 4 반도체 패키지 모듈들(40A, 40B, 40C, 40D)은 메인 기판(50) 상에 2×2 형태의 매트릭스 형태로 측면이 서로 닿도록 이웃하여 배치된다. 즉, 제 2 반도체 패키지 모듈(40B)은 제 1 반도체 패키지 모듈(40A)과 제1방향으로 이웃하여 배치되고, 제 3 반도체 패키지 모듈(40C)은 제 1 반도체 패키지 모듈(40A)과 제1방향과 수직한 제2방향으로 이웃하여 배치된다. 그리고, 제 4 반도체 패키지 모듈(40D)은 제 1 반도체 패키지 모듈(40A)과 대각선 방향으로 이웃하여 배치된다.
제 1 내지 제 4 반도체 패키지 모듈(40A, 40B, 40C, 40D) 각각은 앞서 제 1 실시예에서 설명한 반도체 패키지 모듈(40)과 동일한 구조를 갖는다. 따라서, 동일한 구조에 대한 중복설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
반도체 패키지(100)들은 관통홀(140)이 수직하게 연결되도록 적층되어 반도체 패키지 모듈(40)을 구성한다. 제 1 내지 제 4 반도체 패키지 모듈들(40A, 40B, 40C, 40D)의 측면에 형성된 관통홀(140)들은 이웃하여 배치된 다른 반도체 패키지 모듈의 관통홀(140)들과 수평한 방향으로 연결된다.
메인 기판(50)은 제 1 내지 제 4 반도체 패키지 모듈들(40A, 40B, 40C, 40D)을 지지한다.
제 1 내지 제 4 반도체 패키지 모듈들(40A, 40B, 40C, 40D)은 최하부에 위치하는 반도체 패키지(100)의 기판(110) 하면에 부착된 제 1 접착 부재(200)를 매개로 메인 기판(50)에 부착된다.
메인 기판(50)은 제 1 내지 제 4 반도체 패키지 모듈들(40A, 40B, 40C, 40D)과 대응하는 일면(51), 일면(51)과 대향하는 타면(52)을 갖는다. 메인 기판(50)의 일면(51)에는 제 1 내지 제 4 반도체 패키지 모듈들(40A, 40B, 40C, 40D)의 관통홀(140)들과 대응하는 메인접속패드(53)들이 형성된다.
전술한 바와 같이, 제 1 내지 제 4 반도체 패키지 모듈들(40A, 40B, 40C, 40D)의 측면에 형성된 관통홀(140)들은 이웃하여 배치된 다른 반도체 패키지 모듈의 관통홀(140)들과 수평한 방향으로 연결되므로, 메인 기판(50)에 필요한 메인접속패드(53)의 개수 및 회로 배선의 개수는 종래에 비해 감소된다.
즉, 도 15a를 참조하면, 4개의 반도체 패키지 모듈들(40A, 40B, 40C,40D)을 메인 기판(50) 상에 따로 실장할 경우 메인 기판(60)에 필요한 회로 배선의 개수는 16개(4×4)이다. 그러나, 도 15b를 참조하면, 4개의 반도체 패키지 모듈들(40A, 40B, 40C,40D)을 전도성 연결부재(60)를 매개로 하여 수평 방향으로 2×2 형태로 이웃하여 배치시킬 경우 메인 기판(50)에 필요한 회로 배선의 개수는 6개에 불과하다.
전도성 연결부재(60)는 제 1 내지 제 4 반도체 패키지 모듈(40A, 40B, 40C, 40D)의 관통홀(140) 내부에 형성되어, 제 1 내지 제 4 반도체 패키지 모듈(40A, 40B, 40C, 40D)에 포함된 반도체 패키지(100)들의 기판(110)에 형성된 측면 패드(113)와 메인 기판(50)의 메인접속패드(53)를 전기적으로 연결한다.
전도성 연결부재(60)는, 관통홀(140)들에 솔더볼들이 삽입된 반도체 패키지(100)들을 적층하고 리플로우 공정으로 솔더볼을 용융시키어 형성된다.
도면으로 도시하지 않았지만, 전도성 연결부재(60)와 전기적으로 분리되어야 하는 반도체 패키지(100)의 경우 해당 반도체 패키지(100)의 기판 몸체(111)에 형성된 관통홀(140)에는 솔더볼 대신에 절연볼을 삽입하여, 해당 반도체 패키지(100)의 기판(110)에 형성된 측면 패드(113)와 전도성 연결부재(60)가 전기적으로 분리되도록 한다. 절연볼로는 실리카 볼(silica ball)이 사용될 수 있다.
이상에서 설명한 바에 의하면, 적층되는 반도체 패키지들이 접착부재를 매개로 완전히 부착되므로 반도체 패키지들에 휨 발생이 억제된다. 또한, 반도체 패키지들의 휨에 의한 응력이 플렉시블한 접착부재에 의하여 완화되어 연결부재로 사용되는 솔더볼에 크랙 발생이 억제된다. 그리고, 연결부재로 사용되는 솔더볼이 반도체 패키지들 측면에 형성되므로 적층 반도체 패키지의 높이를 낮출 수 있다. 또한, 반도체 패키지 모듈이 연결부재를 통해 이웃하여 배치된 반도체 패키지 모듈과 연결되므로 메인 기판에 필요한 회로 배선의 개수가 감소된다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
40 : 반도체 패키지 모듈
50 : 메인 기판
60 : 연결부재

Claims (25)

  1. 상면, 하면, 상기 상면 및 하면을 연결하는 측면, 상기 측면에 상기 상면 및 하면을 관통하도록 형성된 관통홀을 포함하며 상기 관통홀이 수직하게 연결되도록 적층된 복수개의 반도체 패키지 및 상기 반도체 패키지들 사이에 형성되어 상기 반도체 패키지들을 상호 부착하는 접착부재를 포함하는 반도체 패키지 모듈;
    상기 반도체 패키지 모듈을 지지하며 상기 반도체 패키지 모듈과 대응하는 일면에 상기 관통홀들과 대응하는 메인접속패드가 형성된 메인 기판;및
    상기 관통홀에 형성되어 상기 반도체 패키지들과 상기 메인접속패드를 전기적으로 연결하는 전도성 연결부재;를 포함하며,
    상기 접착부재는 플렉시블한 접착 시트로 구성되며, 상기 반도체 패키지 상면 및 하면으로 노출되는 상기 관통홀 단면의 일부를 덮도록 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  2. 제 1항에 있어서,
    상기 반도체 패키지는,
    일면, 상기 일면과 대향하는 타면, 상기 일면 및 상기 타면을 연결하는 측면을 가지며 상기 일면에 접속 패드가 형성되고 상기 측면에 상기 관통홀이 형성된 기판;
    상기 기판상에 형성되며 상기 접속 패드와 연결되는 본딩 패드를 갖는 반도체 칩;
    상기 반도체 칩을 포함한 상기 기판 상부면을 밀봉하며 측면에 상기 관통홀이 형성된 몰드부;및
    를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  3. 제 2항에 있어서,
    상기 기판은 상기 기판 측면에 위치하는 관통홀 내벽에 형성되는 측면 패드를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  4. 제 1항에 있어서,
    상기 관통홀은, 원기둥 또는 3각 이상의 각을 갖는 각기둥 형태인 것을 특징으로 하는 적층 반도체 패키지.
  5. 제 1항에 있어서,
    상기 반도체 패키지 측면으로 개방되는 상기 관통홀의 개구폭은 상기 관통홀의 내경보다 작은 사이즈를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제 5항에 있어서,
    상기 반도체 패키지 측면으로 개방되는 상기 관통홀의 개구폭은 상기 관통홀 내경의 10% 이상 50% 미만의 사이즈를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  7. 삭제
  8. 제 1항에 있어서,
    상기 접착부재는 WBL(Wafer Backside Lamination) 필름, 스페이서 테이프(spacer tape), 프리프레그(prepreg) 중 어느 하나로 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  9. 삭제
  10. 제 1항에 있어서,
    상기 접착부재는 상기 관통홀 단면의 20% 이상 50% 미만을 덮도록 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  11. 제 1항에 있어서,
    상기 전도성 연결부재는 솔더볼로 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  12. 상면, 하면, 상기 상면 및 하면을 연결하는 측면을 가지며 상기 측면에 상기 상면 및 하면을 관통하는 관통홀이 형성된 반도체 패키지를 복수개 형성하는 단계;
    상기 반도체 패키지 하면에 상기 반도체 패키지 하면으로 노출되는 상기 관통홀 단면의 일부를 덮는 제 1 접착부재를 형성하는 단계;
    상기 관통홀에 솔더볼을 삽입하는 단계;
    상기 반도체 패키지들을 상기 관통홀이 수직하게 연결되도록 메인접속패드가 형성된 메인 기판의 일면에 적층하는 단계;및
    상기 솔더볼들을 리플로우시키어 상기 반도체 패키지들 및 상기 메인접속패드를 전기적으로 연결하는 전도성 연결부재를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 적층 반도체 패키지 형성방법.
  13. 제 12항에 있어서,
    상기 관통홀은 드릴링 공정 또는 레이저 드릴링 공정으로 형성하는 것을 특징으로 하는 적층 반도체 패키지 형성방법.
  14. 제 12항에 있어서,
    상기 접착부재는 상기 반도체 패키지 하면으로 노출되는 상기 관통홀 단면의 20% 이상 50% 미만을 덮도록 형성하는 것을 특징으로 하는 적층 반도체 패키지 형성방법.
  15. 상면, 하면, 상기 상면 및 하면을 연결하는 측면, 상기 측면에 상기 상면 및 하면을 관통하도록 형성된 관통홀을 포함하며 상기 관통홀이 수직하게 연결되도록 수직 방향으로 적층된 복수개의 반도체 패키지들 및 상기 반도체 패키지들 사이에 형성되어 상기 반도체 패키지들을 상호 부착하는 접착부재를 각각 포함하며, 상기 각각의 상기 수직하게 연결된 관통홀들이 수평 방향으로 연결되도록 매트릭스 형태로 이웃하여 배치되는 복수개의 반도체 패키지 모듈들;
    상기 반도체 패키지 모듈들을 지지하며 상기 반도체 패키지 모듈들과 대응하는 일면에 상기 수직 방향으로 연결된 관통홀들과 대응하는 메인접속패드들이 형성된 메인 기판;및
    상기 관통홀들에 형성되어 상기 반도체 패키지들과 상기 메인접속패드를 전기적으로 연결하는 전도성 연결부재;
    를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  16. 제 15항에 있어서,
    상기 반도체 패키지는,
    일면, 상기 일면과 대향하는 타면, 상기 일면 및 상기 타면을 연결하는 측면을 가지며 상기 일면에 접속 패드가 형성되고 상기 측면에 상기 관통홀이 형성된 기판;
    상기 기판상에 형성되며 상기 접속 패드와 연결되는 본딩 패드를 갖는 반도체 칩;
    상기 반도체 칩을 포함한 상기 기판 상부면을 밀봉하며 측면에 상기 관통홀이 형성된 몰드부;및
    를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  17. 제 15항에 있어서,
    상기 기판은 상기 기판 측면에 위치하는 관통홀 내벽에 형성되는 측면 패드를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  18. 제 15항에 있어서,
    상기 관통홀은, 원기둥 또는 3각 이상의 각을 갖는 각기둥 형태인 것을 특징으로 하는 적층 반도체 패키지.
  19. 제 15항에 있어서,
    상기 반도체 패키지 측면으로 개방되는 상기 관통홀의 개구폭은 상기 관통홀의 내경보다 작은 사이즈를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  20. 제 19항에 있어서,
    상기 반도체 패키지 측면으로 개방되는 상기 관통홀의 개구폭은 상기 관통홀 내경의 10% 이상 50% 미만의 사이즈를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  21. 제 15항에 있어서,
    상기 접착부재는 플렉시블한 접착 시트로 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  22. 제 21항에 있어서,
    상기 접착부재는 WBL(Wafer Backside Lamination) 필름, 스페이서 테이프(spacer tape), 프리프레그(prepreg) 중 어느 하나로 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  23. 제 15항에 있어서,
    상기 접착부재는 상기 반도체 패키지 상면 및 하면으로 노출되는 상기 관통홀 단면의 일부를 덮도록 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  24. 제 23항에 있어서,
    상기 접착부재는 상기 관통홀 단면의 20% 이상 50% 미만을 덮도록 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  25. 제 15항에 있어서,
    상기 전도성 연결부재는 솔더볼로 형성되는 것을 특징으로 하는 적층 반도체 패키지.
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