CN111128977A - 一种多层芯片的封装结构和封装方法 - Google Patents

一种多层芯片的封装结构和封装方法 Download PDF

Info

Publication number
CN111128977A
CN111128977A CN201911358360.8A CN201911358360A CN111128977A CN 111128977 A CN111128977 A CN 111128977A CN 201911358360 A CN201911358360 A CN 201911358360A CN 111128977 A CN111128977 A CN 111128977A
Authority
CN
China
Prior art keywords
chip
columnar
metal frame
substrate
connectors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911358360.8A
Other languages
English (en)
Inventor
任玉龙
孙鹏
曹立强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201911358360.8A priority Critical patent/CN111128977A/zh
Publication of CN111128977A publication Critical patent/CN111128977A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

本发明公开了一种多层芯片的封装结构和封装方法。本发明中的封装结构包括：从上至下依次层叠设置的若干芯片组件，金属框架；每个芯片组件均包括基板，连接在基板上的芯片单体，设置在基板上的若干通孔；金属框架的上表面固定若干柱状连接体；若干的芯片组件均位于金属框架上方且芯片组件的通孔套在柱状连接体上，芯片组件的基板通过焊体与柱状连接体连通。本发明采用焊体实现柱状连接体和基板之间的固定和连通的功能，可以有效提高集成化的封装结构的成品良率，焊体位置处的连接能够进行返工操作，降低制备成本。

Description

一种多层芯片的封装结构和封装方法
技术领域
本发明涉及封装领域，具体涉及一种多层芯片的封装结构和封装方法。
背景技术
随着人们对电子产品小型化、系统化、多功能等方向的持续追求，超大规模集成电路的特征尺寸在不断缩小。但是，当IC的特征尺寸即将达到物理极限时，人们不得不去寻求新技术、新设计、新材料来“超越摩尔”。以2.5D、3D为代表的系统级封装技术就是人们在“超越摩尔”之路上的一个里程碑。其中，2.5D封装是指堆叠硅片互连技术，3D封装是采用硅通孔技术以垂直短线方式取代传统的芯片互连线方法。
常规的3D封装中通常是在硅通孔中填充金属柱的方式。如中国文献CN102024782B中，其公开了一种三维垂直互联结构，包括顺次堆叠或面对面堆叠在一起的至少两层芯片，各层所述芯片之间采用粘结材料粘结，各层所述芯片由下至上依次为衬底层和表面介质层，所述芯片的上表面具有横截面为环形的第一凹坑，所述第一凹坑内填充有金属形成第一导电环，所述第一导电环通过重新布局布线层与所述芯片内部的微电子器件连接，与所述第一导电环形状相同且中心一致的第一通孔贯穿所述堆叠的芯片，所述第一通孔内具有第一微型导电柱。其公开了采用第一微型导电柱实现竖直方向上多个堆叠芯片之间的互连。
上述互连结构中，上下层芯片之间采用粘结材料粘结，因此，上下芯片之间的互连只能通过金属填充的方式。而采用金属填充的方式无法进行单层芯片电测信号的检测，只能是在芯片完全连接好后进行整体性能的电测，当其中一层芯片连接不良时，也无法进行返工操作，导致成品率低。
发明内容
本发明要解决的技术问题在于：现有的多层芯片进行封装时不能实现每层芯片的电测，也不便于返工的问题；本发明提供了一种每层芯片可电测且便于返工，有效提高成品良率的多层芯片的封装结构和封装方法。
一种多层芯片的封装结构，包括：
从上至下依次层叠设置的若干芯片组件；每个芯片组件均包括基板，连接在基板上的芯片单体，设置在基板上的若干通孔；
金属框架，上表面固定若干柱状连接体；
若干的芯片组件均位于金属框架上方且芯片组件的通孔套在柱状连接体上，芯片组件的基板通过焊体与柱状连接体连通。
所述金属框架和柱状连接体的材质为铜。
所述金属框架和柱状连接体一体成型。
所述柱状连接体的中轴线与金属框架所在平面垂直。
所述焊体的材质为焊锡。
一种多层芯片的封装结构的封装方法，包括：
步骤一、准备若干的芯片组件：将芯片单体连接在基板上，并根据设计需求在基板上设置若干的通孔进而获得芯片组件；
准备金属框架：在金属框架的上表面设置若干的柱状连接体；
步骤二、将芯片组件放置在金属框架上方，并使芯片组件的通孔对准金属框架上的柱状连接体，将芯片组件套在柱状连接体上，采用焊接的方式将芯片组件的基板与柱状连接体连通；
步骤三、重复上述步骤二直至所有芯片组件均依次堆叠在金属框架的上方，并均通过焊接与柱状连接体连接后形成封装结构。
所述芯片单体与基板之间的连接方式为微凸点倒装焊接的方式或者引线键合的方式。
所述封装结构进行切割后冲压形成单颗带管脚的模组。
所述金属框架与柱状连接体一体成型，所述柱状连接体的材质为铜。
所述柱状连接体与基板之间通过焊锡固定并导通。
本发明技术方案，具有如下优点：
1.本发明中直接采用焊体实现柱状连接体和基板之间的固定和连通的功能。该设置改变了现有技术中通过胶粘实现上下两个相邻芯片组件之间固定的方式，该固定方式的改变，致使每层芯片组件上均可以实现电测信号端口的设置，进而可以达到多层芯片分别进行测量的目的，该多层分别测量的方式可以提前排除异常，有效提高集成化的封装结构的成品良率，效果优异。同时，本发明中同时改变了上下层芯片组件之间的互连方式，由现有技术中的金属填充的互连方式改变为柱状连接体间接连通的方式，具体为：上下层的芯片组件均通过焊体将基板连接在柱状连接体上，上下层的芯片组件之间通过柱状连接体实现间接连通，由于焊体位置处的连接能够进行返工操作，该连通方式的改变促使制备过程中如果出现连接不良的情况时，有效实现芯片组件之间的重新互连，降低制备成本。
2.本发明中的焊接既可以实现连通，也可以实现固定；即本发明中的封装方法中只需焊接一步就能同时达到固定和连接的作用，因此，本发明方法能够有效简化多层芯片之间的封装过程，简化操作步骤，使封装过程更加简单、易操作。
3.本发明中的芯片组件是直接堆放在金属框架上方，相邻两个芯片组件不存在直接连接的关系，因此，本发明的方法可以适用于多层异质的模块堆叠，有效实现多种多层芯片的集成化。
附图说明
为了更清楚地显示本发明的产品结构，本发明还提供以下附图。
图1为本发明中芯片组件的结构示意图。
图2为本发明中一种多层芯片的封装结构的示意图。
图3为本发明的封装工艺流程图。
附图标记说明：
1-芯片组件，2-金属框架，3-柱状连接体，4-焊体；
11-基板，12-芯片单体，13-通孔。
具体实施方式
提供下述实施例是为了更好地进一步理解本发明，并不局限于所述最佳实施方式，不对本发明的内容和保护范围构成限制，任何人在本发明的启示下或是将本发明与其他现有技术的特征进行组合而得出的任何与本发明相同或相近似的产品，均落在本发明的保护范围之内。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例1
一种多层芯片的封装结构，如图1和图2所示，包括金属框架2、若干的柱状连接体3和若干的芯片组件1。其中，若干的芯片组件1从上至下依次层叠设置在金属框架2的上方，柱状连接体3的底端固定在金属框架2的上表面。每个芯片组件1均包括基板11，连接在基板11上的芯片单体12，设置在基板11上的若干通孔13，如图1所示。本发明中柱状连接体3的数量大于或等于封装结构中芯片组件1信号输出种类，基板11上与每个柱状连接体3对应的位置处设置有便于该柱状连接体3贯穿的通孔13，每个柱状连接体3上可连接同种信号输出的芯片组件1，芯片组件1与柱状连接体3之间通过焊体4固定并连接。
本发明中直接采用焊体4实现柱状连接体3和基板11之间的固定和连通的功能。该设置改变了现有技术中通过胶粘实现上下两个相邻芯片组件固定的方式，该固定方式的改变，致使每层芯片组件上均可以实现电测信号端口的设置，进而达到了多层芯片分别进行测量的目的，该多层分别测量的方式可以提前排除异常，有效提高集成化的封装结构的成品良率，效果优异。同时，本发明中同时改变了上下层芯片组件之间的互连方式，由现有技术中的金属填充的互连方式改变为柱状连接体3间接连通的方式，具体为：上下层的芯片组件均通过焊体4将基板11连接在柱状连接体3上，上下层的芯片组件1之间通过柱状连接体3实现间接连通，由于焊体4位置处的连接能够进行返工操作，该连通方式的改变促使制备过程中如果出现连接不良的情况时，有效实现芯片组件1之间的重新互连，降低制备成本。
本发明中，所述金属框架2和柱状连接体3的材质为铜、银、金等，从成本考虑，优选为铜。该金属框架2和柱状连接体3可以采用一体成型的结构，也可以采用粘接或者焊接的方式固定为一体，本实施例中采用一体成型的结构，该柱状连接体3垂直设置在金属框架2的上表面，如图2所示。本发明中焊体4的材质可以为多种，只要是能够实现焊接并实现信号导通的材质均可，如：金、银、铜、焊锡等，本实施例中优选采用焊锡。
实施例2
本实施例提供了一种多层芯片的封装结构的封装方法，如图3所示，具体过程如下：
步骤一、准备金属框架2和若干的芯片组件1。
金属框架2准备时，先根据需要集成的若干的芯片组件1输出的信号种类的数量在金属框架2的上表面固定不低于信号种类数量的柱状连接体3，如：若干的芯片组件1输出的信号种类为两种时，在金属框架2的上表面则设置不低于两个的柱状连接体3，本实施例以设置两个柱状连接体3为例，如图3所示；
若干的芯片组件1准备时，每个芯片组件1的制备方法相同，均是将芯片单体12连接在基板11上，并在基板11上设置若干的通孔13进而获得芯片组件1；本实施例中的通孔13的数量和位置均与柱状连接体3的数量和位置一一对应，如图3所示。
步骤二、将芯片组件1放置在金属框架2上方，并使芯片组件1的通孔13对准金属框架2上的柱状连接体3，将芯片组件1套在柱状连接体3上，采用焊接的方式将芯片组件1的基板11与柱状连接体3连通；此时焊接处形成焊体4，该焊体4不仅仅实现了基板11与柱状连接体3之间的连通，同时也是将芯片组件1固定在柱状连接体3上实现固定的目的。本发明中焊接的材料可以是金、银、铜等具有导通性的金属物质，也可以是焊锡类能够实现信号导通的复合物。本实施例中焊接的材料采用的是焊锡。
步骤三、重复上述步骤二直至将所有的芯片组件1均依次堆叠在金属框架2的上方，如图3所示，当芯片组件1为三个时，依次将三个芯片组件1堆叠在金属框架2的上方，并均通过焊体4实现芯片组件1与柱状连接体3之间的连接。通过焊接的方式，在柱状连接体3与某个芯片组件1的基板11之间的连接不良时，可以重复返工操作，即在检测出连接不合格时，可以重新进行焊接，有效降低原料的损耗，降低成本。
当所有芯片组件1堆叠完成后即完成了封装结构的制备，在封装结构完成后，可以再进行切割，最后进行冲压形成单颗带管脚的模组。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (9)

1.一种多层芯片的封装结构，其特征在于，包括：
从上至下依次层叠设置的若干芯片组件(1)；每个芯片组件(1)均包括基板(11)，连接在基板(11)上的芯片单体(12)，设置在基板(11)上的若干通孔(13)；
金属框架(2)，上表面固定若干柱状连接体(3)；
若干的芯片组件(1)均位于金属框架(2)上方且芯片组件(1)的通孔(13)套在柱状连接体(3)上，芯片组件(1)的基板(11)通过焊体(4)与柱状连接体(3)连通。
2.根据权利要求1所述的多层芯片的封装结构，其特征在于，所述金属框架(2)和柱状连接体(3)的材质为铜。
3.根据权利要求1或2所述的多层芯片的封装结构，其特征在于，所述金属框架(2)和柱状连接体(3)一体成型。
4.根据权利要求1-3任一项所述的多层芯片的封装结构，其特征在于，所述柱状连接体(3)的中轴线与金属框架(2)所在平面垂直。
5.根据权利要求1-4任一项所述的多层芯片的封装结构，其特征在于，所述焊体(4)的材质为焊锡。
6.一种多层芯片的封装结构的封装方法，其特征在于，包括：
步骤一、准备若干的芯片组件(1)：将芯片单体(12)连接在基板(11)上，并根据设计需求在基板(11)上设置若干的通孔(13)进而获得芯片组件(1)；
准备金属框架(2)：在金属框架(2)的上表面设置若干的柱状连接体(3)；
步骤二、将芯片组件(1)放置在金属框架(2)上方，并使芯片组件(1)的通孔(13)对准金属框架(2)上的柱状连接体(3)，将芯片组件(1)套在柱状连接体(3)上，采用焊接的方式将芯片组件(1)的基板(11)与柱状连接体(3)连通；
步骤三、重复上述步骤二直至所有芯片组件(1)均依次堆叠在金属框架(2)的上方，并均通过焊接与柱状连接体(3)连接后形成封装结构。
7.根据权利要求6所述的制造方法，其特征在于，所述封装结构进行切割后冲压形成单颗带管脚的模组。
8.根据权利要求6或7所述的制造方法，其特征在于，所述金属框架(2)与柱状连接体(3)一体成型，所述柱状连接体(3)的材质为铜。
9.根据权利要求8所述的制造方法，其特征在于，所述柱状连接体(3)与基板(11)之间通过焊锡固定并导通。
CN201911358360.8A 2019-12-25 2019-12-25 一种多层芯片的封装结构和封装方法 Pending CN111128977A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911358360.8A CN111128977A (zh) 2019-12-25 2019-12-25 一种多层芯片的封装结构和封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911358360.8A CN111128977A (zh) 2019-12-25 2019-12-25 一种多层芯片的封装结构和封装方法

Publications (1)

Publication Number Publication Date
CN111128977A true CN111128977A (zh) 2020-05-08

Family

ID=70502285

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911358360.8A Pending CN111128977A (zh) 2019-12-25 2019-12-25 一种多层芯片的封装结构和封装方法

Country Status (1)

Country Link
CN (1) CN111128977A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113719175A (zh) * 2020-05-25 2021-11-30 中国石油化工股份有限公司 一种多层夹芯式铝蒙皮及球面铝网壳
CN114759130A (zh) * 2022-06-15 2022-07-15 镭昱光电科技(苏州)有限公司 一种Micro-LED显示芯片及其制备方法
CN116344441A (zh) * 2023-02-03 2023-06-27 佛山市顺德区舜欣电子有限公司 一种芯片封装方法及计算机可读存储介质
CN117133760A (zh) * 2023-10-23 2023-11-28 北京宏动科技股份有限公司 一种PoP封装器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1625926A (zh) * 2002-01-31 2005-06-08 伊姆贝拉电子有限公司 用于将元件置入于基座中的方法
CN101097906A (zh) * 2006-06-29 2008-01-02 海力士半导体有限公司 具有垂直形成的热沉的层叠封装
CN102820267A (zh) * 2011-06-10 2012-12-12 钰桥半导体股份有限公司 插销式半导体封装堆栈结构
US20130256887A1 (en) * 2010-05-06 2013-10-03 SK Hynix Inc. Stacked semiconductor package and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1625926A (zh) * 2002-01-31 2005-06-08 伊姆贝拉电子有限公司 用于将元件置入于基座中的方法
CN101097906A (zh) * 2006-06-29 2008-01-02 海力士半导体有限公司 具有垂直形成的热沉的层叠封装
US20130256887A1 (en) * 2010-05-06 2013-10-03 SK Hynix Inc. Stacked semiconductor package and method for manufacturing the same
CN102820267A (zh) * 2011-06-10 2012-12-12 钰桥半导体股份有限公司 插销式半导体封装堆栈结构

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113719175A (zh) * 2020-05-25 2021-11-30 中国石油化工股份有限公司 一种多层夹芯式铝蒙皮及球面铝网壳
CN113719175B (zh) * 2020-05-25 2023-06-13 中国石油化工股份有限公司 一种多层夹芯式铝蒙皮及球面铝网壳
CN114759130A (zh) * 2022-06-15 2022-07-15 镭昱光电科技(苏州)有限公司 一种Micro-LED显示芯片及其制备方法
CN116344441A (zh) * 2023-02-03 2023-06-27 佛山市顺德区舜欣电子有限公司 一种芯片封装方法及计算机可读存储介质
CN116344441B (zh) * 2023-02-03 2024-01-12 深圳华芯星半导体有限公司 一种芯片封装方法及计算机可读存储介质
CN117133760A (zh) * 2023-10-23 2023-11-28 北京宏动科技股份有限公司 一种PoP封装器件及其制备方法

Similar Documents

Publication Publication Date Title
CN111128977A (zh) 一种多层芯片的封装结构和封装方法
US7352058B2 (en) Methods for a multiple die integrated circuit package
US7939920B2 (en) Multiple die integrated circuit package
US20180240789A1 (en) Stackable electronic package and method of fabricating same
US9006872B2 (en) Semiconductor chip package having via hole and semiconductor module thereof
CN108140616A (zh) 半导体器件
EP2850649A1 (en) Three-dimensional modules for electronic integration
EP2596530A2 (en) Stackable molded microelectronic packages with area array unit connectors
CN109244045B (zh) 一种厚膜基板小型化金属管壳封装结构
US20100258952A1 (en) Interconnection of IC Chips by Flex Circuit Superstructure
US9972606B2 (en) Three-dimensional hybrid packaging with through-silicon-vias and tape-automated-bonding
CN111146194A (zh) 一种系统级封装结构及制造方法
CN216435891U (zh) 芯片立体封装结构及其中介板、载板
CN111199957A (zh) 一种芯片和天线集成的三维封装结构及其制备方法
US8633057B2 (en) Semiconductor package and method of fabricating the same
CN205692826U (zh) 芯片封装用垂直过渡连接器、基板结构
CN111029262A (zh) 一种芯片封装结构的制作方法
CN108461483B (zh) 一种嵌入式电容转接板封装结构及制造方法
CN105742274B (zh) 芯片封装用垂直过渡连接器、基板结构及制作方法
TWM540449U (zh) 多功能系統級封裝的堆疊結構（一）
CN112928107A (zh) 一种半导体封装结构及其制造方法、半导体器件
US7114252B2 (en) Large scale simultaneous circuit encapsulating apparatus
CN110634832A (zh) 一种基于硅通孔转接板的封装结构及其制作方法
CN219842980U (zh) 高性能互连封装结构、模组及电子产品
CN115995454A (zh) 低温共烧陶瓷立体封装结构及其制法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200508

RJ01 Rejection of invention patent application after publication