CN111029262A - 一种芯片封装结构的制作方法 - Google Patents

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Abstract

本发明提供一种芯片封装结构的制作方法，包括：提供载片并在其上键合具有窗口的介质层；在介质层背离载片的一侧贴装第一芯片，使第一芯片的裸露单元与窗口的位置对应，在第一芯片的第一芯片焊盘处连接第一导电组件；在介质层背离载片的一侧贴装第二芯片，在第二芯片的第二芯片焊盘处连接第二导电组件和第三导电组件，使第一芯片和第二芯片通过第一导电组件和第二导电组件电连接；制作包封第一芯片、第二芯片、第一导电组件、第二导电组件和第三导电组件的塑封体；在塑封体上制作重布线层，使第二芯片通过第三导电组件与重布线层电连接。将第一芯片和第二芯片共封装，具有更短的互连路径、更小的寄生电感、更低的损耗，有利于高带宽传输。

Description

一种芯片封装结构的制作方法
技术领域
本发明涉及芯片封装技术领域，具体涉及一种芯片封装结构的制作方法。
背景技术
封装不仅起着安装、固定、密封、保护芯片及增强电热性能等方面的作用，而且能够实现内部芯片与外部电路的连接，具体而言，芯片上的焊盘用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件相连接。裸芯片是指半导体集成电路芯片制造完成，封装之前的产品形式，为了增加芯片的可靠性和连接稳定性，目前大多数裸芯片都会预先进行封装。然而一些种类的芯片具有需要与外界环境进行交互的裸露单元，如光芯片上存在用于接受外界光信号或发射光信号的光学接口，某些传感器(如声波传感器、气体传感器等)芯片上存在需要暴露在外界环境中的传感区域，这些芯片的裸露单元一般具有free-standing悬臂梁结构、薄膜结构或者多孔结构，需要裸露在外并与外界进行交互，因此这类芯片通常不进行封装。
对于前述光芯片、传感器芯片等，往往需要与其他芯片(如电芯片)进行互联，由于这类芯片不进行封装，通常采用将多个芯片分别与PCB板连接的方式来实现芯片互联，其中，光芯片、传感器芯片常采用打线连接的方式直接将裸芯片连接到PCB板上，裸露单元背离PCB板以实现与外界的交互，或者在裸芯片上开硅通孔，通过硅通孔与PCB板连接。打线连接的方式虽然成本低、装配方便，但是由于光芯片、传感器芯片等与其他诸如电芯片的其他芯片距离远，电互联路径较长，在电信号传输过程中损耗巨大，使其在高频高速系统中应用受限；通过硅通孔互联的方式虽然可以提高带宽，但是在芯片上制造硅通孔的工艺复杂，成本较高。此外，由于芯片不预先进行封装，以裸芯片形式直接使用，可靠性差、使用寿命短。
发明内容
因此，本发明要解决的技术问题在于克服现有技术中具有裸露单元的芯片与其他芯片互联时芯片距离远，电互联路径较长，在电信号传输过程中损耗大，以及芯片不进行封装，可靠性差、使用寿命短的缺陷，从而提供一种芯片的封装结构的制作方法。
本发明提供一种芯片封装结构的制作方法，包括：
提供载片并在其上键合具有窗口的介质层；
在所述介质层背离所述载片的一侧贴装第一芯片，使所述第一芯片的裸露单元与所述窗口的位置对应，在所述第一芯片的第一芯片焊盘处连接第一导电组件；
在所述介质层背离所述载片的一侧贴装第二芯片，在所述第二芯片的第二芯片焊盘处连接第二导电组件和第三导电组件，使所述第一芯片和第二芯片通过所述第一导电组件和第二导电组件电连接；
制作包封所述第一芯片、第二芯片、第一导电组件、第二导电组件和第三导电组件的塑封体；
在所述塑封体上制作重布线层，使所述第二芯片通过所述第三导电组件与所述重布线层电连接。
进一步地，在所述载片上键合介质层后，开设所述窗口。
进一步地，所述的芯片封装结构的制作方法还包括：在所述介质层中设置第一导电转移线，
所述第一导电组件为连接所述第一芯片和所述第一导电转移线的第一导电凸块，所述第二导电组件为连接所述第二芯片和所述第一导电转移线的第二导电凸块；
或者，所述第一导电组件为连接所述第一芯片和所述第一导电转移线的第一导电凸块，以及连接所述第一导电转移线和所述重布线层的第一导电件，所述第二导电组件为连接所述第二芯片和所述重布线层的第二导电凸块；
或者，所述第一导电组件为连接所述第一芯片和所述重布线层的第一导电凸块，以及连接所述重布线层和所述第一导电转移线的第一导电件，所述第二导电组件为连接所述第二芯片和所述第一导电转移线的第二导电凸块。
进一步地，所述的芯片封装结构的制作方法还包括：在所述介质层中设置第二导电转移线，
所述第三导电组件为连接所述第二芯片和所述第二导电转移线的第三导电凸块，以及连接所述第二导电转移线和所述重布线层的第二导电件。
进一步地，所述的芯片封装结构的制作方法还包括：在所述介质层上围绕所述窗口的周缘制作阻隔层。
进一步地，所述第一导电组件为第一导电凸块，所述第二导电组件为第二导电凸块，所述第三导电组件为第三导电凸块，所述第一导电凸块和第二导电凸块通过重布线层电连接，所述第三导电凸块与重布线层电连接。
进一步地，所述的芯片封装结构的制作方法还包括：在所述第一芯片的第一芯片焊盘处连接第四导电组件，使所述第一芯片通过所述第四导电组件与所述重布线层电连接。
进一步地，所述的芯片封装结构的制作方法还包括：在所述重布线层制作完成后解键合去除所述载片。
进一步地，所述的芯片封装结构的制作方法还包括：所述重布线层制作完成后，在所述重布线层上制作外接焊球。
进一步地，所述第一芯片为光芯片，所述裸露单元为光学接口，所述第二芯片为电芯片。
本发明技术方案，具有如下优点：
1.本发明提供的芯片封装结构的制作方法，通过在载片上键合具有窗口的介质层，贴装第一芯片并使其裸露单元与窗口位置对应，贴装第二芯片并使第一芯片和第二芯片电连接，制作塑封体和重布线层，使得第二芯片与重布线层电连接，从而实现第一芯片、第二芯片与外部互联，基于上述方法，通过介质层及开设在介质层上的窗口对裸露单元进行了保护，使得在制作导电组件、介质层与塑封体时不会直接对具有裸露单元的面施加化学药液以及塑封材料，避免封装过程中污染或损坏裸露单元，通过对裸芯片进行封装提高了芯片稳定性和可靠性；将第一芯片和第二芯片共封装，使两者具有更短的互连路径、更小的寄生电感、更低的损耗，有利于高带宽传输，使其满足在高频高速系统中应用。
2.本发明提供的芯片封装结构的制作方法，通过在介质层上围绕窗口的周缘制作阻隔层，避免了第一芯片与介质层中导电转移线焊接后制作底填胶或塑封时溢胶污染裸露单元，增加封装可靠性。
3.本发明提供的芯片封装结构的制作方法，根据实际情况可以将第一芯片通过第四导电组件与重布线层连接，从而实现第一芯片与外界的交互，例如对于需要独立供电的芯片，需要通过重布线层与电路板连接。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的第一种芯片封装结构的示意图；
图2为本发明提供的第二种芯片封装结构的示意图；
图3为本发明提供的第三种芯片封装结构的示意图；
图4为本发明提供的第四种芯片封装结构的示意图；
图5为本发明提供的第一种芯片封装结构制作方法的流程示意图；
图6为第一种实施方式中步骤S103得到的结构的示意图；
图7为第一种实施方式中步骤S104得到的结构的示意图；
图8为第一种实施方式中步骤S105得到的结构的示意图；
图9为第一种实施方式中步骤S107得到的结构的示意图；
图10为第一种实施方式中步骤S108得到的结构的示意图；
图11为第一种实施方式中步骤S109得到的结构的示意图；
图12为本发明提供的第二种芯片封装结构制作方法的流程示意图；
图13为本发明提供的第三种芯片封装结构制作方法的流程示意图；
图14为本发明提供的第四种芯片封装结构制作方法的流程示意图。
附图标记说明：
1-第一芯片；2-裸露单元；3-第一芯片焊盘；4-第二芯片；5-第二芯片焊盘；6-介质层；7-载片；8-窗口；9-键合层；10-第一导电转移线；11-第二导电转移线；12-第三导电转移线；13-重布线层；14-第一导电凸块；15-第二导电凸块；16-第三导电凸块；17-第四导电凸块；18-阻隔层；19-第二导电件；20-第三导电件；21-塑封体；22-外接焊盘；23-外接焊球；24-第一导电件；25-散热器。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”、“第四”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本发明提供一种芯片封装结构的制作方法，包括：
提供载片并在其上键合具有窗口的介质层；
在介质层背离载片的一侧贴装第一芯片，使第一芯片的裸露单元与窗口的位置对应，在第一芯片的第一芯片焊盘处连接第一导电组件；
在介质层背离载片的一侧贴装第二芯片，在第二芯片的第二芯片焊盘处连接第二导电组件和第三导电组件，使第一芯片和第二芯片通过第一导电组件和第二导电组件电连接；
制作包封第一芯片、第二芯片、第一导电组件、第二导电组件和第三导电组件的塑封体；
在塑封体上制作重布线层，使第二芯片通过第三导电组件与重布线层电连接。
本发明提供的芯片封装结构的制作方法，通过在载片上键合具有窗口的介质层，贴装第一芯片并使其裸露单元与窗口位置对应，贴装第二芯片并使第一芯片和第二芯片电连接，制作塑封体和重布线层，使得第二芯片与重布线层电连接，从而实现第一芯片、第二芯片与外部互联，基于上述方法，通过介质层及开设在介质层上的窗口对裸露单元进行了保护，使得在制作导电组件、介质层与塑封体时不会直接对具有裸露单元的面施加化学药液以及塑封材料，避免封装过程中污染或损坏裸露单元，通过对裸芯片进行封装提高了芯片稳定性和可靠性；将第一芯片和第二芯片共封装，使两者具有更短的互连路径、更小的寄生电感、更低的损耗，有利于高带宽传输，使其满足在高频高速系统中应用。
本发明提供的方法中所述第一芯片为具有与外界进行交互的裸露单元的芯片，如光芯片(DFB、VCSEL、LED、PD、CIS等)，其裸露单元即为光学接口，需要与外界交换光信号；又如气体传感器芯片，其裸露单元为探测单元，用于感知环境中气体浓度变化，这些单元均需要裸露出来。本发明提供的方法中所述第二芯片可以为电芯片(Driver、TIA、ASIC等)，当然本发明提供的方法不仅限于上述芯片。第一芯片和第二芯片的数量也不仅限于一个。
图1-图4分别示出了四种采用本发明提供的方法制作的芯片封装结构。如图1所示，被封装的第一芯片1的裸露单元2与第一芯片焊盘3分布在第一芯片1的同一面上，第二芯片4采用倒贴(即第二芯片焊盘5朝向介质层6)的方式贴附到介质层6上。如图2所示，被封装的第一芯片1的裸露单元2与第一芯片焊盘3分布在第一芯片1的同一面上，第二芯片4采用正贴(即第二芯片焊盘5背离介质层6)的方式贴附到介质层6上。如图3所示，被封装的第一芯片1的裸露单元2与第一芯片焊盘3分布在第一芯片1的正反两面上，第二芯片4采用正贴(即第二芯片焊盘5背离介质层6)的方式贴附到介质层6上。如图4所示，被封装的第一芯片1的裸露单元2与第一芯片焊盘3分布在第一芯片1的正反两面上，第二芯片4采用倒贴(即第二芯片焊盘5朝向介质层6)的方式贴附到介质层6上。
以下结合具体制作步骤对本发明提供的四种芯片封装结构的制作方法进行详细说明。
图5示出了一种如图1所示芯片封装结构的制作方法，包括：
步骤S101，提供载片7，在载片7上键合介质层6，在介质层6上开窗口8。
载片7的材料可以选用玻璃、硅等。介质层6的材料可以选用苯并环丁烯(BCB)、聚酰亚胺(PI)、树脂、固化胶、半固化胶等。介质层6通过键合层9与载片7键合。
可以通过化学刻蚀或激光打孔的方式在介质层6上开窗口8，窗口8位置与后续贴装第一芯片1时裸露单元2的位置相应。
步骤S102，在介质层6内制作第一导电转移线10、第二导电转移线11和第三导电转移线12。
对于被封装的第一芯片1的裸露单元2与第一芯片焊盘3分布在第一芯片1的同一面上，第二芯片4采用倒贴(即第二芯片焊盘5朝向介质层6)的方式贴附到介质层6上的情况，需要提前在介质层6中制作导电转移线，其中，第一导电转移线10用于后续将第一芯片1和第二芯片4实现互联；第二导电转移线11用于后续将第二芯片4与重布线层13实现互联；第三导电转移线12用于后续将第一芯片1与重布线层13实现互联。介质层6和第一导电转移线10、第二导电转移线11和第三导电转移线12共同形成重布线层(RDL)。需要注意的是，第一导电转移线10、第二导电转移线11和第三导电转移线12可以由一层或多层组成，图中仅为示意图，并不限定其数目，其制作工艺可参照现有技术中RDL的制作方法，在此不做赘述。
步骤S103，在第一导电转移线10两端分别焊接第一导电凸块14和第二导电凸块15，在第二导电转移线11的一端焊接第三导电凸块16，在第三导电转移线12的一端焊接第四导电凸块17。
为了便于后续对第一芯片焊盘3、第二芯片焊盘5与导电转移线进行焊接，可以在导电转移线上预先焊接导电凸块，其中，第一导电凸块14用于将第一芯片焊盘3与第一导电转移线10焊接；第二导电凸块15用于将第二芯片焊盘5与第一导电转移线10焊接；第三导电凸块16用于将第二芯片焊盘5与第二导电转移线11焊接；第四导电凸块17用于将第一芯片焊盘3与第三导电转移线12焊接。上述第一导电凸块14、第二导电凸块15、第三导电凸块16和第四导电凸块17形状不限，可以为块状、片状、柱状等，材质可以为铜、镍、锡、银等。步骤S103得到的结构如图6所示。
步骤S104，在介质层6上围绕窗口8的周缘制作阻隔层18。
制作阻隔层18的目的在于避免芯片与介质层6中导电转移线通过导电凸块焊接后制作底填胶或塑封时溢胶污染裸露单元，增加封装可靠性。阻隔层18的材料可以选用(苯并环丁烯(BCB)、聚酰亚胺(PI)、树脂)等，可以通过(光刻显影、干法刻蚀)等方法制作。步骤S104得到的结构如图7所示。
步骤S105，制作第二导电件19，使第二导电件19与第二导电转移线11电连接，制作第三导电件20，使第三导电件20与第三导电转移线12电连接。
为实现芯片焊盘的引出，可以在导电转移线上制作导电件，材质可以为铜、铝、钨、钛等金属，形状为柱状，可以通过电镀等方法制作。第二导电件19和第三导电件20的高度至少高于第一芯片1和第二芯片4的厚度。其中，第一芯片1依次通过第一导电凸块14、第一导电转移线10、第二导电凸块15和第二芯片4电连接；第一芯片1依次通过第四导电凸块17、第三导电转移线12、第三导电件20和重布线层13连接；第二芯片4依次通过第三导电凸块16、第二导电转移线11、第二导电件19和重布线层13连接。也即，第一导电凸块14形成第一导电组件，第二导电凸块15形成第二导电组件，第三导电凸块16和第二导电件19形成第三导电组件，第四导电凸块17和第三导电件20形成第四导电组件。步骤S105得到的结构如图8所示。
步骤S106，贴装第一芯片1，使第一芯片1的裸露单元2与窗口8的位置对应，使第一芯片焊盘3分别与第一导电凸块14和第四导电凸块17电连接。
贴装第一芯片1时使第一芯片焊盘3与第一导电转移线10通过预先制作的第一导电凸块14焊接，第一芯片焊盘3与第三导电转移线12通过预先制作的第四导电凸块17焊接，由此实现第一芯片焊盘3的引出。
步骤S107，贴装第二芯片4，使第二芯片焊盘5分别与第二导电凸块15和第三导电凸块16电连接。
贴装第二芯片4时使第二芯片焊盘5与第一导电转移线10通过预先制作的第二导电凸块15焊接，第二芯片焊盘5与第二导电转移线11通过预先制作的第三导电凸块16焊接，由此实现第二芯片焊盘5的引出。步骤S107得到的结构如图9所示。
步骤S108，制作塑封体21包封第一芯片1、第二芯片4、第一导电凸块14、第二导电凸块15、第三导电凸块16、第四导电凸块17、第二导电件19和第三导电件20。
制作塑封体21的材料可以选用环氧树脂、酚醛树脂等有机材料或其他材料。利用塑封体21对第一芯片1、第二芯片4背离介质层6的表面及侧面以及各导电凸块、导电件进行封装，其中塑封体21还可以包括包封第一导电凸块14、第二导电凸块15、第三导电凸块16、第四导电凸块17的底填胶。可以根据需要通过研磨、化学腐蚀，UV光照等工艺方式实现塑封体21减薄直至露出第二导电件19和第三导电件20的顶面。步骤S108得到的结构如图10所示。
还需要说明的是，以上仅给出了第二导电件19、第三导电件20的一种可选制作方式，还可以先制作塑封体21包封第一芯片1、第二芯片4、第二导电件19、第三导电件20，再通过激光打孔、干法刻蚀或湿法腐蚀的方法形成贯通塑封体21上表面和下表面的通孔，然后在通孔中形成实心的导电柱结构或者空心的导电通孔结构，即第二导电件19和第三导电件20，材质可以为铜、铝、钨、钛等金属。
步骤S109，在塑封体21上制作重布线层13，使第二导电件19和第三导电件20分别与重布线层13电连接。
通过制作与第二导电件19、第三导电件20电连接的重布线层13实现了第一芯片焊盘3、第二芯片焊盘5的引出和重新分布。重布线层13的具有一层或多层，其中最外层的重布线层13具有外接焊盘22。步骤S109得到的结构如图11所示。
步骤S110，在重布线层13上制作外接焊球2323。
通过外接焊球2323可以实现芯片封装体与其他器件的导电互联。外接焊球2323可以通过植球、电镀等工艺制作，其材质可以为无铅焊球或者导电铜柱等。
步骤S111，解键合去除载片7。
在完成封装之后通过解键合工艺去除载片7和键合层9，可以通过加热、UV照射、激光或者机械外力等方式实现。步骤S111最终得到如图1所示的芯片封装结构。
图12示出了一种如图2所示芯片封装结构的制作方法，包括：
步骤S201，提供载片7，在载片7上键合介质层6，在介质层6上开窗口8。
参照步骤S101。
步骤S202，在介质层6内制作第一导电转移线10和第三导电转移线12。
对于被封装的第一芯片1的裸露单元2与第一芯片焊盘3分布在第一芯片1的同一面上，第二芯片4采用正贴(即第二芯片焊盘4背离介质层6)的方式贴附到介质层6上的情况，需要提前在介质层6中制作导电转移线，其中，第一导电转移线10用于后续将第一芯片1和第二芯片4实现互联；第三导电转移线12用于后续将第一芯片1与重布线层13实现互联。介质层6和第一导电转移线10、第三导电转移线12共同形成重布线层13(RDL)。
步骤S203，在第一导电转移线10一端焊接第一导电凸块14，在第三导电转移线12一端焊接第四导电凸块17。
为了便于后续对第一芯片焊盘3、第二芯片焊盘4与导电转移线进行焊接，可以在导电转移线上预先焊接导电凸块，其中，第一导电凸块14用于将第一芯片焊盘3与第一导电转移线10焊接；第四导电凸块17用于将第一芯片焊盘3与第三导电转移线12焊接。上述第一导电凸块14和第四导电凸块17形状不限，可以为块状、片状、柱状等，材质可以为铜、镍、锡、银等。
步骤S204，在介质层6上围绕窗口8的周缘制作阻隔层18。
参照步骤S104。
步骤S205，制作第一导电件24，使第一导电件24与第一导电转移线10电连接，制作第三导电件20，使第三导电件20与第三导电转移线12电连接。
第一芯片焊盘3通过第一导电转移线10、第一导电件24引出，用于后续与第二芯片4实现电连接。第一芯片焊盘3通过第三导电转移线12、第三导电件20引出，用于后续与重布线层13实现电连接。
步骤S206，贴装第一芯片1，使第一芯片1的裸露单元2与窗口8的位置对应，使第一芯片焊盘3分别与第一导电凸块14和第四导电凸块17电连接。
步骤S207，贴装第二芯片4，使第二芯片焊盘4背离介质层6，在第二芯片焊盘4上焊接第二导电凸块15和第三导电凸块16。
第二导电凸块15用于将第二芯片焊盘4引出，便于后续与第一芯片1电连接，第三导电凸块16用于将第二芯片焊盘4引出，便于与重布线层13电连接。
步骤S208，制作塑封体21包封第一芯片1、第二芯片4、第一导电凸块14、第二导电凸块15、第三导电凸块16、第四导电凸块17、第一导电件24和第三导电件20。
步骤S209，在塑封体21上制作重布线层13，使第三导电件20、第三导电凸块16分别与重布线层13电连接，使第一导电件24和第二导电凸块15通过重布线层13电连接。
第一芯片1依次通过第一导电凸块14、第一导电转移线10、第一导电件24、重布线层13、第二导电凸块15和第二芯片4电连接；第一芯片1依次通过第四导电凸块17、第三导电转移线12、第三导电件20和重布线层13连接，实现第一芯片焊盘3引出；第二芯片4通过第三导电凸块16和重布线层13连接，实现第二芯片焊盘4引出。也即，第一导电凸块14、第一导电件24形成第一导电组件，第二导电凸块15形成第二导电组件，第三导电凸块16形成第三导电组件，第四导电凸块17和第三导电件20形成第四导电组件。
步骤S210，在重布线层13上制作外接焊球23。
参照步骤S110。
步骤S211，解键合去除载片7。
参照步骤S111。
步骤S212，去除第二芯片4表面的介质层6并布置散热器25。
为了加快第二芯片4散热，避免第二芯片4工作时温度过高，可以在第二芯片4背面布置散热器25。
图13示出了一种如图3所示芯片封装结构的制作方法，包括：
步骤S301，提供载片7，在载片7上键合介质层6，在介质层6上开窗口8。
参照步骤S101。
步骤S302，贴装第一芯片1，使第一芯片1的裸露单元2与窗口8的位置对应，在第一芯片焊盘3上分别焊接第一导电凸块14和第四导电凸块17。
步骤S303，贴装第二芯片4，在第二芯片焊盘4上分别焊接第二导电凸块15和第三导电凸块16。
对于被封装的第一芯片1的裸露单元2与第一芯片焊盘3分布在第一芯片1的正反两面上，第二芯片4采用正贴(即第二芯片焊盘4背离介质层6)的方式贴附到介质层6上的情况。无需在介质层6中制作导电转移线，可以将第一芯片1、第二芯片4直接贴装在介质层6上。
步骤S304，制作塑封体21包封第一芯片1、第二芯片4、第一导电凸块14、第二导电凸块15、第三导电凸块16、第四导电凸块17。
步骤S305，在塑封体21上制作重布线层13，使第一导电凸块14和第二导电凸块15通过重布线层13电连接，使第三导电凸块16和第四导电凸块17分别与重布线层13电连接。
第一芯片1依次通过第一导电凸块14、重布线层13、第二导电凸块15和第二芯片4电连接；第一芯片1通过第四导电凸块17和重布线层13连接，实现第一芯片焊盘3引出；第二芯片4通过第三导电凸块16和重布线层13连接，实现第二芯片焊盘4引出。也即，第一导电凸块14形成第一导电组件，第二导电凸块15形成第二导电组件，第三导电凸块16形成第三导电组件，第四导电凸块17形成第四导电组件。
步骤S306，在重布线层13上制作外接焊球23。
参照步骤S110。
步骤S307，解键合去除载片7。
参照步骤S111。
图14示出了一种如图4所示芯片封装结构的制作方法，包括：
步骤S401，提供载片7，在载片7上键合介质层6，在介质层6上开窗口8。
参照步骤S101。
步骤S402，在介质层6内制作第一导电转移线10和第二导电转移线11。
对于被封装的第一芯片1的裸露单元2与第一芯片焊盘3分布在第一芯片1的正反两面上，第二芯片4采用倒贴(即第二芯片焊盘4朝向介质层6)的方式贴附到介质层6上的情况，需要提前在介质层6中制作导电转移线，其中，第一导电转移线10用于后续将第一芯片1和第二芯片4实现互联；第二导电转移线11用于后续将第二芯片4与重布线层13实现互联。介质层6和第一导电转移线10、第二导电转移线11共同形成重布线层13(RDL)。
步骤S403，在第一导电转移线10一端焊接第二导电凸块15，在第二导电转移线11的一端焊接第三导电凸块16。
为了便于后续对第二芯片焊盘4与导电转移线进行焊接，可以在导电转移线上预先焊接导电凸块，其中，第二导电凸块15用于将第二芯片焊盘4与第一导电转移线10焊接；第三导电凸块16用于将第二芯片焊盘4与第二导电转移线11焊接。
步骤S404，制作第一导电件24，使第一导电件24与第一导电转移线10电连接，制作第二导电件19，使第二导电件19与第二导电转移线11电连接。
步骤S405，贴装第一芯片1，使第一芯片1的裸露单元2与窗口8的位置对应，在第一芯片焊盘3上分别焊接第一导电凸块14和第四导电凸块17。
步骤S406，贴装第二芯片4，使第二芯片焊盘4分别与第二导电凸块15和第三导电凸块16电连接。
步骤S407，制作塑封体21包封第一芯片1、第二芯片4、第一导电凸块14、第二导电凸块15、第三导电凸块16、第四导电凸块17、第一导电件24和第二导电件19。
步骤S408，在塑封体21上制作重布线层13，使第二导电件19和第四导电凸块17分别与重布线层13电连接，使第一导电件24和第一导电凸块14通过重布线层13电连接。
第一芯片1依次通过第一导电凸块14、重布线层13、第一导电件24、第一导电转移线10、第二导电凸块15和第二芯片4电连接；第一芯片1通过第四导电凸块17和重布线层13连接，实现第一芯片焊盘3引出；第二芯片4依次通过第三导电凸块16、第二导电转移线11、第二导电件19和重布线层13连接，实现第二芯片焊盘4引出。也即，第一导电凸块14、第一导电件24形成第一导电组件，第二导电凸块15形成第二导电组件，第三导电凸块16和第二导电件19形成第三导电组件，第四导电凸块17形成第四导电组件。
步骤S409，在重布线层13上制作外接焊球23。
参照步骤S110。
步骤S410，解键合去除载片7。
参照步骤S111。
需要注意的是，以上实施方式均示出了第一芯片1与重布线层13连接以实现与PCB板互联的情况，对于无需与PCB板进行互联的第一芯片1也可以省去第四导电组件的制作步骤，均在本发明请求保护的范围内。
本发明提供的芯片封装结构，如图1-4所示，在介质层6上形成用于暴露出裸露单元2的窗口8，可以直接使裸露单元2与外界进行交互，使用方便，通过介质层6和塑封体21实现了第一芯片1的可靠封装，避免了裸芯片直接使用稳定性、可靠性差的问题，将第一芯片1和第二芯片4共封装，使两者具有更短的互连路径、更小的寄生电感、更低的损耗，有利于高带宽传输，使其满足在高频高速系统中应用。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (10)

1.一种芯片封装结构的制作方法，其特征在于，包括：
提供载片并在其上键合具有窗口的介质层；
在所述介质层背离所述载片的一侧贴装第一芯片，使所述第一芯片的裸露单元与所述窗口的位置对应，在所述第一芯片的第一芯片焊盘处连接第一导电组件；
在所述介质层背离所述载片的一侧贴装第二芯片，在所述第二芯片的第二芯片焊盘处连接第二导电组件和第三导电组件，使所述第一芯片和第二芯片通过所述第一导电组件和第二导电组件电连接；
制作包封所述第一芯片、第二芯片、第一导电组件、第二导电组件和第三导电组件的塑封体；
在所述塑封体上制作重布线层，使所述第二芯片通过所述第三导电组件与所述重布线层电连接。
2.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，在所述载片上键合介质层后，开设所述窗口。
3.根据权利要求1或2所述的芯片封装结构的制作方法，其特征在于，还包括：在所述介质层中设置第一导电转移线，
所述第一导电组件为连接所述第一芯片和所述第一导电转移线的第一导电凸块，所述第二导电组件为连接所述第二芯片和所述第一导电转移线的第二导电凸块；
或者，所述第一导电组件为连接所述第一芯片和所述第一导电转移线的第一导电凸块，以及连接所述第一导电转移线和所述重布线层的第一导电件，所述第二导电组件为连接所述第二芯片和所述重布线层的第二导电凸块；
或者，所述第一导电组件为连接所述第一芯片和所述重布线层的第一导电凸块，以及连接所述重布线层和所述第一导电转移线的第一导电件，所述第二导电组件为连接所述第二芯片和所述第一导电转移线的第二导电凸块。
4.根据权利要求1-3任一所述的芯片封装结构的制作方法，其特征在于，还包括：在所述介质层中设置第二导电转移线，
所述第三导电组件为连接所述第二芯片和所述第二导电转移线的第三导电凸块，以及连接所述第二导电转移线和所述重布线层的第二导电件。
5.根据权利要求1-4任一所述的芯片封装结构的制作方法，其特征在于，还包括：在所述介质层上围绕所述窗口的周缘制作阻隔层。
6.根据权利要求1或2所述的芯片封装结构的制作方法，其特征在于，所述第一导电组件为第一导电凸块，所述第二导电组件为第二导电凸块，所述第三导电组件为第三导电凸块，所述第一导电凸块和第二导电凸块通过重布线层电连接，所述第三导电凸块与重布线层电连接。
7.根据权利要求1-6任一所述的芯片封装结构的制作方法，其特征在于，还包括：在所述第一芯片的第一芯片焊盘处连接第四导电组件，使所述第一芯片通过所述第四导电组件与所述重布线层电连接。
8.根据权利要求1-7任一所述的芯片封装结构的制作方法，其特征在于，还包括：在所述重布线层制作完成后解键合去除所述载片。
9.根据权利要求1-8任一所述的芯片封装结构的制作方法，其特征在于，还包括：所述重布线层制作完成后，在所述重布线层上制作外接焊球。
10.根据权利要求1-9任一所述的芯片封装结构的制作方法，其特征在于，所述第一芯片为光芯片，所述裸露单元为光学接口，所述第二芯片为电芯片。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111977609A (zh) * 2020-08-28 2020-11-24 青岛歌尔智能传感器有限公司 传感器封装结构及传感器封装工艺
WO2022012532A1 (zh) * 2020-07-13 2022-01-20 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
WO2024113750A1 (zh) * 2022-11-28 2024-06-06 盛合晶微半导体(江阴)有限公司 光电集成式半导体封装结构及制备方法
WO2024120408A1 (zh) * 2022-12-09 2024-06-13 上海曦智科技有限公司 封装结构及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060266938A1 (en) * 2005-05-05 2006-11-30 Stats Chippac Ltd. Optical Die-Down Quad Flat Non-Leaded Package
CN105845635A (zh) * 2015-01-16 2016-08-10 恒劲科技股份有限公司 电子封装结构
CN109935603A (zh) * 2017-12-15 2019-06-25 三星电机株式会社 扇出型传感器封装件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060266938A1 (en) * 2005-05-05 2006-11-30 Stats Chippac Ltd. Optical Die-Down Quad Flat Non-Leaded Package
CN105845635A (zh) * 2015-01-16 2016-08-10 恒劲科技股份有限公司 电子封装结构
CN109935603A (zh) * 2017-12-15 2019-06-25 三星电机株式会社 扇出型传感器封装件

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022012532A1 (zh) * 2020-07-13 2022-01-20 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
CN111977609A (zh) * 2020-08-28 2020-11-24 青岛歌尔智能传感器有限公司 传感器封装结构及传感器封装工艺
WO2024113750A1 (zh) * 2022-11-28 2024-06-06 盛合晶微半导体(江阴)有限公司 光电集成式半导体封装结构及制备方法
WO2024120408A1 (zh) * 2022-12-09 2024-06-13 上海曦智科技有限公司 封装结构及其制作方法

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