KR101681031B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

관통 비아를 포함하는 반도체 패키지 및 이의 제조방법이 개시된다. 본 발명의 실시예에 따른 반도체 패키지는 수용부가 형성되고 수용부 주위에 마련되는 관통 비아를 통해 상부와 하부 사이에 전기적 신호의 전달이 가능한 프레임과, 수용부 내부에 수용되는 하나 이상의 반도체 칩과, 프레임과 반도체 칩의 하부에 마련되고 관통 비아와 반도체 칩을 전기적으로 연결하는 배선부와, 프레임과 반도체 칩을 일체화하도록 몰딩하는 봉지재와, 관통 비아의 상부에 접속되는 도전성 볼을 포함한다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method of manufacturing the same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 관통 비아를 포함하는 반도체 패키지 및 이의 제조방법에 관한 것이다.
최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한, 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다.
한편 이러한 기술 개선요구와 더불어 제품 가격 상승을 제어하기 위하여 생산성이 높고 제조 원가를 절감하기 위하여, 복수의 반도체 칩을 적층하여 구성된 반도체 패키지를 도입하고 있다. 예를 들어, 하나의 반도체 패키지 않에 복수개의 반도체 칩들이 적층되어 있는 멀티 칩 패키지(Multi-Chip Package, MCP), 적층된 이종의 칩들이 하나의 시스템으로 동작하는 시스템 인 패키지(System in Package, SiP)를 구현하고 있다.
시스템 인 패키지(System In Package; SIP)는 반도체 다이(Semiconductor die)와 같은 고밀도 집적 회로들을 모듈화하기 위한 패키지로서, 실장 공간의 확보가 어려운 휴대용 단말기 등에 응용되고 있으나, 근래에는 다양하게 응용되고 있다.
이처럼 최근에는 반도체 패키지를 점점 더 작게 만들면서 두께를 얇게 하는 추세에 있다.
그러나 종래의 패키지 온 패키지 타입의 경우에는 박형화(Slim)하는 데 한계가 있으며, 소형화에 따른 미세 피치를 만족시키는 데 어려움이 있다.
본 발명의 실시예는 패키지의 박형화 및 미세 피치화를 가능하게 하는 반도체 패키지 및 그 제조방법을 제공하고자 한다.
본 발명의 일 측면에 따르면, 수용부가 형성되고, 상기 수용부 주위에 마련되는 관통 비아를 통해 상부와 하부 사이에 전기적 신호의 전달이 가능한 프레임; 상기 수용부 내부에 수용되는 하나 이상의 반도체 칩; 상기 프레임과 상기 반도체 칩의 하부에 마련되고, 상기 관통 비아와 상기 반도체 칩을 전기적으로 연결하는 배선부; 상기 프레임과 상기 반도체 칩을 일체화하도록 몰딩하는 봉지재; 및 상기 관통 비아의 상부에 접속되는 도전성 볼을 포함하는 반도체 패키지가 제공될 수 있다.
또한, 상기 프레임은 중앙부에 수용부가 형성되고, 상기 수용부 주위에 복수의 비아홀이 형성되고, 상기 관통 비아는 상기 비아홀에 충진되는 관통부와 상기 관통부의 상부에서 상기 관통부의 외측으로 연장되는 접속 연장부를 포함하고, 상기 도전성 볼은 상기 관통 비아의 상부에 마련되는 접속 연장부에 접속될 수 있다.
또한, 상기 접속 연장부는 상기 관통부의 단면적을 상기 프레임의 너비 방향으로 확장할 수 있다.
또한, 상기 프레임은 중앙에 코어층이 마련되고, 상기 코어층의 상부면과 하부면에 보호층이 적층되는 인쇄기판으로 마련되고, 상기 접속 연장부는 상기 코어층의 일 면을 따라 연장되고, 상기 보호층은 상기 접속 연장부를 노출하도록 개구가 형성될 수 있다.
또한, 상기 개구는 상기 접속 연장부를 내측에 수용하도록 상기 접속 연장부 보다 넓은 면적으로 마련되고, 상기 개구를 통해 상기 접속 연장부의 측면이 노출될 수 있다.
또한, 상기 봉지재는 상기 도전성 볼의 주위가 요입되어 리세스 영역을 형성하고, 상기 리세스 영역으로 상기 도전성 볼의 측면이 노출될 수 있다.
또한, 상기 리세스 영역은 아래로 갈수록 좁아지도록 형성되고, 상기 리세스 영역의 내측면에 경사면이 마련될 수 있다.
또한, 상기 배선부는 상기 반도체 칩의 신호패드와 상기 관통 비아의 일 면을 노출하도록 상기 프레임과 상기 반도체 칩의 일 면에 적층되는 제1 절연층과, 상기 제1 절연층 위에 마련되고 상기 반도체 칩의 신호패드와 상기 관통 비아의 일 면을 전기적으로 연결하는 배선층과, 상기 배선층을 절연하도록 덮는 제2 절연층을 포함할 수 있다.
또한, 상기 배선부의 하부에 상기 배선층과 전기적으로 연결되도록 마련되는 외부 연결단자를 더 포함할 수 있다.
또한, 상기 도전성 볼은 솔더 볼을 포함하는 반도체 패키지.
또한, 상기 도전성 볼은 상부면이 평면으로 마련되고, 상기 봉지재의 상부면과 상기 도전성 볼의 상부면은 동일 평면으로 마련될 수 있다.
또한, 상기 프레임의 높이는 상기 반도체 칩의 높이와 같거나 그보다 높도록 마련될 수 있다.
본 발명의 다른 측면에 따르면, 관통 비아가 형성된 프레임을 마련하고, 상기 관통 비아의 일 측에 도전성 볼을 부착하고, 상기 도전성 볼이 위에 배치되도록 상기 프레임을 제1 캐리어 상에 배치하고, 상기 프레임의 수용부에 반도체 칩이 수용되도록 배치하되, 상기 반도체 칩의 활성면이 아래를 향하도록 배치하고, 상기 프레임과 상기 반도체 칩과 상기 도전성 볼을 봉지재로 밀봉하여 하나의 구조체로 일체화시키고, 상기 제1 캐리어를 제거하고, 상기 봉지재의 일 면을 제2 캐리어에 배치하고, 상기 제1 캐리어가 제거된 면에 배선층을 형성하고, 상기 제2 캐리어를 제거하고, 상기 제2 캐리어가 제거된 면을 그라인딩하여 상기 도전성 볼을 노출시키는 반도체 패키지 제조방법이 제공될 수 있다.
또한, 상기 노출되는 도전성 볼의 주위를 둘러싸는 상기 봉지재를 식각하여 상기 도전성 볼의 외측면이 노출되도록 리세스 영역을 형성할 수 있다.
본 발명의 실시예에 따른 반도체 패키지 및 그 제조방법은 프레임을 관통하는 관통 비아와 그 위에 마련되는 도전성 포스트를 이용함으로써 패키지의 박형화를 가능하게 하면서도, 미세 피치 한계를 극복할 수 있다.
또한, 리세스 영역을 형성함으로써 미세 피치 오차 발생을 줄일 수 있다.
또한, 도전성 포스트를 솔더로 마련하는 경우 자기 정렬이 가능하고, 워페이지에 대응할 수 있다.
또한, 프레임을 금속으로 마련하는 경우 패키지의 워페이지를 줄일 수 있고, 열 방출 및 소음 제거에 유리할 수 있다.
또한, 봉지재를 그라인딩하면서 도전성 포스트를 노출시키는 공정을 이용함으로써 도전성 포스트를 노출하는 공정의 난이도를 낮출 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2 내지 도 11은 본 발명의 제1 실시예에 따른 반도체 패키지를 제작하는 공정을 나타내는 도면으로,
도 2는 관통 비아가 형성되는 프레임을 준비하는 과정을, 도 3은 보호층에 개구를 형성하여 관통 비아를 노출시키는 과정을, 도 4는 도전성 포스트를 부착하는 과정을, 도 5는 제1 캐리어에 부착하는 공정을, 도 6은 봉지재를 몰딩하는 공정을, 도 7은 제2 캐리어에 부착하는 과정을, 도 8은 배선부와 외부 연결단자를 형성하는 과정을, 도 9는 제2 캐리어를 제거하는 과정을, 도 10은 봉지재를 그라인딩하여 도전성 포스트를 노출시키는 과정을, 도 11은 도전성 포스트 주위에 리세스 영역을 형성하는 과정을 나타낸다.
도 12는 본 발명의 제1 실시예에 따른 패키지 온 패키지를 나타내는 단면도이다.
도 13은 본 발명의 제1 실시예의 제1 변형 실시예에 따른 반도체 패키지를 나타내는 도면이다.
도 14는 본 발명의 제1 실시예의 제2 변형 실시예에 따른 반도체 패키지를 나타내는 도면이다.
도 15는 본 발명의 제2 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 16 내지 도 25는 본 발명의 제2 실시예에 따른 반도체 패키지를 제작하는 공정을 나타내는 도면으로,
도 16은 관통 비아가 형성되는 프레임을 준비하는 과정을, 도 17은 보호층에 개구를 형성하여 관통 비아를 노출시키는 과정을, 도 18은 솔더 볼을 부착하는 과정을, 도 19는 제1 캐리어에 부착하는 공정을, 도 20은 봉지재를 몰딩하는 공정을, 도 21은 제2 캐리어에 부착하는 과정을, 도 22는 배선부와 외부 연결단자를 형성하는 과정을, 도 23는 제2 캐리어를 제거하는 과정을, 도 24는 봉지재를 그라인딩하여 솔더 볼을 노출시키는 과정을, 도 25는 솔더 볼 주위에 리세스 영역을 형성하는 과정을 나타낸다.
도 26은 본 발명의 제2 실시예에 따른 패키지 온 패키지를 나타내는 단면도이다.
도 27은 본 발명의 제2 실시예의 변형 실시예에 따른 패키지 온 패키지를 나타내는 도면이다.
이하에서는 본 발명의 실시예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것일 뿐, 본 발명이 제시하는 실시예만으로 한정되는 것은 아니다. 본 발명은 다른 실시형태로도 구체화될 수 있다. 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 이하 사용되는 용어 중 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지(100)를 나타내는 단면도이다.
본 발명의 제1 실시예에 따른 반도체 패키지(100)는 관통 비아(160)를 포함하는 프레임(120)과, 프레임(120)의 수용부(121)에 수용되는 하나 이상의 반도체 칩(110: 110-1, 110-2)과, 반도체 칩(110)과 관통 비아(160)에 전기적으로 연결되는 배선부(130)와, 프레임(120)과 반도체 칩(110)을 일체화하도록 몰딩하는 봉지재(140)와, 배선부(130)에 전기적으로 연결되어 외부 회로(미도시)에 반도체 패키지(100)를 접속시키는 외부 연결단자(150)를 포함할 수 있다.
반도체 칩은 제1 반도체 칩(110-1)과 제2 반도체 칩(110-2)을 포함할 수 있다. 제1 반도체 칩(110-1)은 집적회로(Die 또는 IC: Integrated Circuit)일 수 있고, 제2 반도체 칩(110-2)은 능동소자 또는 수동소자일 수 있다. 또는 본 발명의 실시예에 따른 반도체 패키지(100)는 도면과 달리 하나의 반도체 칩만을 포함할 수 있다.
또는 제1 반도체 칩(110-1)과 제2 반도체 칩(110-2)은 메모리칩이거나 로직칩일 수 있다. 일 예인 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등을 포함할 수 있다. 일 예인 로직칩은 메모리칩들을 제어하는 제어기일 수 있다.
제1 반도체 칩(110-1)과 제2 반도체 칩(110-2)은 서로 같은 종류의 것일 수도, 또는 서로 다른 종류의 것일 수도 있다. 일 예로, 제1 반도체 칩(110-1)과 제2 반도체 칩(110-2)이 다른 종류의 것으로 마련되되 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(System in Package, SiP)일 수 있다.
제1 반도체 칩(110-1)은 회로가 형성되는 활성영역을 포함하는 활성면(111)을 구비할 수 있다. 그리고 활성면(111)의 반대면은 비활성면(112)일 수 있다. 활성면(111)에는 외부와 신호를 교환하기 위한 신호패드(113)가 형성될 수 있다. 신호패드(113)는 제1 반도체 칩(110-1)과 일체로 형성되는 것을 포함한다.
신호패드(113)는 배선부(130)와 전기적으로 연결된다. 신호패드(113)와 배선부(130)의 연결은 범프 또는 도전성 접착물질에 의할 수 있다. 예를 들어, 금속(납(Pb) 혹은 주석(Sn)을 포함)의 용융재에 의한 솔더 조인트 접합일 수 있다.
제1 반도체 칩(110-1)과 제2 반도체 칩(110-2)은 프레임(120)의 중앙부에 형성되는 수용부(121) 내측에 마련될 수 있다. 그리고 반도체 칩(110)의 측면은 프레임(120)과 떨어져 배치될 수 있다. 그리고 반도체 칩(110)과 프레임(120)의 사이에는 봉지재(140)가 충진될 수 있다.
또한, 제1 반도체 칩(110-1)은 활성면(111)이 아래를 향하도록 배치되어 배선부(130)를 마주볼 수 있다. 이 때, 제1 반도체 칩(110-1)의 활성면(즉, 아랫면)과 프레임(120)의 아랫면은 동일 평면을 형성할 수 있다.
또한, 제1 반도체 칩(110-1)과 제2 반도체 칩(110-2)의 높이는 프레임(120)의 높이와 같거나 낮을 수 있다. 도면에는 제1 반도체 칩(110-1)의 높이가 프레임(120)의 높이와 동일하고, 제2 반도체 칩(110-2)의 높이가 프레임(120)의 높이보다 낮은 것을 도시하였다. 반도체 칩(110)이 프레임(120)의 위로 돌출되지 않음으로써 외부의 충격으로부터 안전할 수 있다.
프레임(120)은 반도체 칩(110)을 수용하는 수용부(121)가 중앙에 형성되고, 수용부(121)의 주위에 복수의 관통홀, 즉 비아홀(122)이 형성될 수 있다. 수용부(121)는 프레임(120)의 중앙에 개구된 영역으로 마련되거나 프레임(120)을 관통하도록 형성될 수 있다.
일 예로, 프레임(120)은 위에서 바라보았을 때, 수용부(121)에 해당하는 영역만큼 속이 빈 사각형 형상이거나, 수용부(121)에 해당하는 영역만큼 떨어져 배치되는 한 쌍의 직사각형 형상일 수 있다. 또한, 프레임(120)은 위의 형상들 외에도 다양한 형상으로 마련될 수 있음은 물론이다.
그리고 비아홀(122)은 프레임(120)을 관통하도록 형성되며, 반도체 칩(110)의 외곽을 따라 복수로 마련될 수 있다. 그리고 비아홀(122)에는 상하 방향으로 전기적 신호를 전달하는 관통 비아(160)가 마련된다. 관통 비아(160)에 대해서는 뒤에 상세히 설명하기로 한다.
프레임(120)은 비아 프레임(Via frame)일 수 있다. 비아 프레임은 관통 비아(160)(Through Via)가 형성되는 기판(Substrate)으로 마련될 수 있다. 일 예로, 프레임(120)은 회로가 형성되는 인쇄회로기판(PCB: Printed Circuit board)일 수 있다. 또는 프레임(120)은 절연 프레임(Insulation Substrate)일 수 있다. 절연 프레임은 절연 물질을 포함할 수 있다. 일 예로, 실리콘(silicon), 글래스(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다.
도면에는 프레임(120)의 일 예로 인쇄회로기판을 도시하였다. 인쇄회로기판은 중앙에 배치되는 코어층(123)과 코어층(123)의 상부와 하부에 배치되는 보호층(124)을 포함할 수 있다. 일 예로, 코어층(123)은 인터포저(interposer)일 수 있고, 보호층(124)은 인터포저의 양 면을 커버하는 패시베이션(Passivation)일 수 있다.
또한, 프레임(120)은 반도체 패키지(100)를 지지하는 지지부재로서 역할을 할 수 있다. 프레임(120)은 외부의 습기 또는 충격 등으로부터 반도체 칩들을 보호 및 지지하는 골격 역할을 할 수 있다.
또한, 프레임(120)이 금속으로 마련되는 경우 제조 공정에서 발생하는 열 등에 의해 나타날 수 있는 워페이지(warpate)를 최소화할 수 있고, 열 방출 및 소음 제거(shielding)에 유리할 수 있다.
관통 비아(160)는 반도체 패키지(100)의 상하 방향으로 전기적 신호를 전달할 수 있다. 일 예로, 관통 비아(160)의 일 측은 프레임(120)의 일 면에 마련되는 배선부(130)와 접속되되 배선층(132, 134)을 통해 제1 반도체 칩(110-1) 및/또는 제2 반도체 칩(110-2)과 전기적으로 연결되고, 타 측은 반도체 패키지(100)의 상부에 적층되는 외부 회로 또는 다른 반도체 패키지(미도시)에 전기적으로 연결될 수 있다.
또한, 관통 비아(160)의 일 측은 외부 연결단자(150)와 전기적으로 연결될 수 있다.
또한, 관통 비아(160)는 프레임(120)에 마련되는 비아홀(122)을 통해 상하 방향으로 배치될 수 있다. 관통 비아(160)는 비아홀(122)에 충진되는 도전성 물질일 수 있다. 일 예로, 관통 비아(160)는 원기둥 형상으로 마련될 수 있다.
또는 관통 비아(160)는 비아홀(122)의 내주면에 코팅되는 금속층일 수 있다. 또는 관통 비아(160)는 솔더 볼 등의 형태로 마련되어 비아홀(122)을 관통하거나, 비아홀(122)에 충진되는 솔더 레지스트 잉크(Solder resist ink)일 수 있다.
한편, 관통 비아(160)의 형성 방법은 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등을 포함한다.
한편, 도면에 도시되지는 않았지만 프레임(120)은 복수의 신호 리드(미도시)들을 포함할 수 있다. 신호 리드들은 프레임(120)의 일 면에 부착되어 마련될 수 있다.
또한, 관통 비아(160)는 비아홀(122)에 수용되는 관통부(161)와 관통부(161)의 상부와 하부 중 어느 하나 이상에 마련되는 접속 연장부(162)를 포함할 수 있다. 접속 연장부(162)는 관통부(161)의 면적보다 큰 면적을 가지도록 마련될 수 있다. 따라서 접속 연장부(162)는 관통 비아(160)의 접속 영역을 넓게 하여 접속 신뢰성을 향상시킬 수 있다.
도면을 참고하면, 접속 연장부(162)는 관통부(161)와 일체로 형성될 수 있다. 또는, 도면과 달리 접속 연장부(162)는 관통부(161)의 일 단에 부착되는 패드(Pad) 형상일 수 있다.
또한, 관통 비아(160)의 일 면에는 관통부(161) 또는 접속 연장부(162)의 상부에 전기적으로 연결되는 도전성 포스트(163)가 부착될 수 있다. 도전성 포스트(163)는 관통 비아(160)의 상부에 마련되어 반도체 패키지(100)의 상부에 적층될 수 있는 패키지의 하부에 마련되는 외부 단자(미도시)와 전기적으로 연결될 수 있다.
도전성 포스트(163)는 금속을 포함하는 도전성 물질로 마련될 수 있으며, 예를 들어 구리(Cu)를 포함할 수 있다. 또한, 도전성 포스트(163)는 원통 형상으로 마련될 수 있다. 그리고 도전성 포스트(163)의 상면은 후술할 봉지재(140)의 상면 보다 높지 않을 수 있다. 일 에로, 도전성 포스트(163)의 상면과 봉지재(140)의 상면이 동일 평면으로 마련될 수 있다.
배선부(130)는 반도체 칩(110)과 관통 비아(160)를 전기적으로 연결할 수 있다. 배선부(130)는 예를 들어 금속배선의 재배치 공정으로 형성할 수 있다.
배선부(130)는 배선층(132, 134)과 절연층(131, 133, 135)을 포함할 수 있다. 배선층(132, 134)은 도전성 물질을 포함하며, 예를 들어 금속을 포함할 수 있다. 일 예로, 배선층(132, 134)은 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 그리고 절연층(132)은 유기 또는 무기 절연 물질을 포함할 수 있다. 일 예로, 절연층(132)은 에폭시(epoxy) 수지를 포함할 수 있다.
절연층(131, 133, 135)는 3층(three layer) 구조로 형성되고, 그 사이에 배선층(132, 134)이 개재될 수 있다. 예를 들어, 배선부(130)는 2층 구조로 마련되고 서로 전기적으로 접속되는 제1 및 제2 배선층(132, 134)과, 반도체 칩(110) 및 프레임(120)과 제1 배선층(132)의 일 면 사이를 절연하는 제1 절연층(131)과, 제1 배선층(132)의 타 면과 제2 배선층(134)의 일 면 사이를 절연하는 제2 절연층(133)과, 제2 배선층(134)의 타 면과 외부 사이를 절연하는 제3절연층(135)을 포함할 수 있다.
그리고 제1 배선층(132)은 관통 비아(160)와 반도체 칩(110)에 접속되고, 제2 배선층(134)은 후술하는 외부 연결단자(150)에 접속될 수 있다.
배선부(130)는 반도체 칩(110)을 재배선하여 회로를 형성할 수 있다. 이를 빌드업(Build-up) 공정이라 부르기도 한다. 즉, 반도체 칩(110)이 배선부(130)에 의해 재배선됨으로서 반도체 패키지(100)는 팬아웃 구조를 가질 수 있다. 따라서 반도체 칩(110)의 입출력 단자를 미세화하는 동시에 입출력 단자의 개수를 증가시킬 수 있다.
봉지재(140)는 제1 및 제2 반도체 칩(110-1, 110-2)과 프레임(120)과 배선부(130)를 일체화하도록 몰딩할 수 있다. 봉지재(140)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다.
봉지재(140)는 유동성이 있는 상태에서 주입된 후 고온 환경에서 경화될 수 있다. 일 예로, 봉지재(140)를 가열함과 동시에 가압하는 과정을 포함할 수 있으며, 이 때 진공 공정을 추가하여 봉지재(140) 내부의 가스 등을 제거할 수 있다. 봉지재(140)가 경화되면서 프레임(120)과 제1 및 제2 반도체 칩(110-1, 110-2) 등은 일체화되어 하나의 구조체를 이룬다.
또한, 봉지재(140)는 프레임(120)의 수용부(121)와 반도체 칩(110)의 사이 그리고 제1 반도체 칩(110-1)과 제2 반도체 칩(110-2)의 사이에 충진될 수 있다. 또한, 봉지재(140)는 프레임(120)과 반도체 칩(110)의 상부를 덮도록 마련될 수 있다. 또한, 봉지재(140)는 프레임(120)의 외곽을 둘러싸도록 마련될 수 있다. 따라서 프레임(120)과 반도체 칩(110)은 봉지재(140)에 둘러싸여 외부로 노출되지 않을 수 있고, 외부 충격으로부터 보호될 수 있다.
또한, 봉지재(140)가 프레임(120)과 반도체 칩(110)의 측면 및 상면을 밀봉함으로써, 제조 공정에서 프레임(120)의 흡습에 의해 발생되는 가스의 발생량을 최소화할 수 있어 공정 안정화가 가능하다. 그리고 프레임(120)이 직접적으로 흡습하는 것을 방지하여 흡습에 의한 변형을 최소화할 수 있다.
팬아웃 구조를 가지는 반도체 패키지(100)는 외부 연결단자(150)의 연결영역이 반도체 칩(110)의 활성영역 보다 더 넓도록 마련된다. 여기서 외부 연결단자(150)의 연결영역은 최외곽에 위치하는 외부 연결단자(150)를 연결하였을 때 형성되는 영역을 의미하고, 반도체 칩(110)의 활성영역은 최외곽에 위치하는 신호패드(113)를 연결하였을 때 형성되는 영역을 의미한다.
외부 연결단자(150)는 배선층(132, 134)에 접속되어 반도체 패키지(100)와 외부 회로 또는 다른 반도체 패키지(미도시) 등을 전기적으로 연결한다. 도면에는 외부 연결단자(150)의 일 예로 솔더 볼을 도시하였지만, 솔더 범프 등을 포함한다. 또한, 외부 연결단자(150)의 표면에는 유기물 코팅 또는 금속도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 예를 들면, 유기물은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속도금은 금(Au), 니켈(Ni), 납(Pb), 또는 실버(Ag) 도금 등으로 처리될 수 있다.
본 발명의 제1 실시예에 따른 반도체 패키지(100)는 프레임(120)을 상하 방향으로 관통하는 관통 비아(160)를 포함함으로써 수직 방향으로 전기적 신호를 전달할 수 있다. 구체적으로 관통 비아(160)의 상부에 접속되는 외부 단자(미도시)와 관통 비아(160)의 하부에 접속되는 배선부(130)를 전기적으로 연결할 수 있고, 배선부(130)는 반도체 칩(110)에 접속될 수 있다.
또한, 관통 비아(160)의 상부에 접속되는 도전성 포스트(163)를 통해 외부 단자(미도시)와의 접속이 용이할 수 있다.
구체적으로, 봉지재(140)는 도전성 포스트(163)를 노출하는 리세스 영역(141)을 형성할 수 있다. 또한, 리세스 영역(141)은 외부 단자(미도시)를 도전성 포스트(163)로 안내하는 안내면을 포함할 수 있다. 일 예로, 리세스 영역(141)은 하부로 갈수록 좁아지도록 마련될 수 있다. 예를 들어, 리세스 영역(141)의 형상은 원뿔의 일부 형상일 수 있다.
위와 같이 도전성 포스트(163)를 마련하고, 봉지재(140)에 리세스 영역(141)을 형성함으로써, 반도체 패키지(100)의 상부에 다른 패키지(미도시)를 적층하는 때에, 다른 패키지의 외부 단자(미도시)와 도전성 포스트(163)의 정렬과정이 용이해지고, 접속 신뢰성이 향상될 수 있다.
다음으로 도면을 참고하여 제1 실시예에 따른 반도체 패키지(100)의 제작 공정을 설명하기로 한다. 도 2 내지 도 11은 본 발명의 제1 실시예에 따른 반도체 패키지(100)를 제작하는 공정을 나타내는 단면도이다.
도 2는 관통 비아(160)가 형성되는 프레임(120)을 준비하는 과정을 도시한다.
도 2를 참고하면, 프레임(120)은 인쇄회로기판으로 마련될 수 있다. 즉, 프레임(120)은 중앙에 위치하는 코어층(123)과 코어층(123)의 상부와 하부에 적층되는 보호층(124)을 포함할 수 있다.
또한, 프레임(120)은 관통 비아(160)가 마련된 상태일 수 있다. 즉, 프레임(120)에 형성되는 비아홀(122) 내부에 관통 비아(160)가 충진될 수 있다.
그리고 관통 비아(160)는 코어층(123)을 상하 방향으로 관통하는 관통부(161)와 코어층(123)의 상부면과 하부면을 따라 관통부(161)의 접속 면적을 연장시키는 접속 연장부(162)를 포함할 수 있다.
도면에는 접속 연장부(162)가 코어층(123)의 상부면과 하부면에 모두 형성되는 것을 도시하였다. 그러나 도면과 달리 접속 연장부(162)는 어느 일 면에만 형성되거나 어느 면에도 형성되지 않을 수 있다.
그리고 관통 비아(160)와 접속 연장부(162)는 하나의 공정으로 형성될 수 있다. 일 예로, 접속 연장부(162)는 신호 리드일 수 있다. 또는 접속 연장부(162)는 관통 비아(160)가 형성된 이후에 부착되어 형성될 수 있다. 일 예로, 접속 연장부(162)는 신호 패드일 수 있다.
그리고 보호층(124)은 접속 연장부(162)를 덮도록 마련될 수 있다. 이 때, 보호층(124)은 절연체를 포함할 수 있다.
도 3은 보호층(124)에 개구(124a)를 형성하여 관통 비아(160)를 노출시키는 과정을, 도 4는 도전성 포스트(163)를 부착하는 과정을 도시한다.
도 3을 참고하면, 프레임(120)은 양 면에 형성되는 개구(124a, 124b)를 통해 관통 비아(160)가 노출된다. 일 예로, 프레임(120)의 일 면에 형성되는 개구(124a, 124b)를 통해 관통 비아(160)의 접속 연장부(162)가 노출될 수 있다.
도면에는 프레임(120)의 일 면에 형성되는 개구(124a, 124b)의 면적이 접속 연장부(162)의 면적보다 작게 마련되는 것을 도시하였다. 그리고 개구(124a, 124b)를 통해 코어층(123)이 노출되지 않도록 할 수 있다.
또는 도면과 달리 개구(124a, 124b)의 면적이 접속 연장부(162)의 면적보다 크게 마련될 수 있다. 이 경우 접속 연장부(162)의 측면이 노출되기 때문에 도전성 포스트(163)의 접속 신뢰성이 향상될 수 있다. 즉, 도전성 포스트(163)의 정렬이 어긋나는 경우에도 도전성 포스트(163)와 접속 연장부(162)가 전기적으로 접속할 수 있는 확률이 증가한다.
도 4를 참고하면, 도전성 포스트(163)는 예를 들어, 구리 포스트(Cu post)일 수 있다. 그리고 도전성 포스트(163)의 하부 단면적은 프레임(120)의 일 면에 형성되는 개구(124a)의 단면적보다 작게 마련될 수 있다. 즉, 상대적으로 작은 면적의 도전성 포스트(163)가 개구(124a)를 통해 노출되는 상대적으로 큰 면적의 접속 연장부(162)에 접속됨으로써 도전성 포스트(163)의 정렬 과정이 용이할 수 있고, 접속 신뢰성을 향상시킬 수 있다. 그리고 앞에서 설명한 것처럼 개구(124a)의 면적이 접속 연장부(162)의 면적보다 커서 접속 연장부(162)의 측면이 노출되는 경우 도전성 포스트(163)를 부착하는 과정에서 접속 신뢰성이 더 향상될 수 있다.
도면을 참고하면, 관통 비아(160)의 상부에 형성되는 개구(124a)는 도전성 포스트(163)가 접속되는 영역이고, 관통 비아(160)의 하부에 형성되는 개구(124b)는 후술할 제1 배선층(132)이 접속되는 영역이다.
도 5는 제1 캐리어(170)에 부착하는 공정을 도시한다.
도 5를 참고하면, 제1 캐리어(170) 상에 프레임(120)을 배치하고, 프레임(120)의 중앙에 형성되는 수용부(121) 내부에 제1 반도체 칩(110-1) 및 제2 반도체 칩(110-2)을 배치한다. 프레임(120)과 제1 및 제2 반도체 칩(110-1, 110-2)은 접착층(171)에 의해 제1 캐리어(170)에 고정될 수 있다.
이 때, 프레임(120)은 도전성 포스트(163)가 위를 향하도록 제1 캐리어(170) 상에 배치되고, 제1 반도체 칩(110-1)은 활성면(111)이 아래를 향하도록 제1 캐리어(170)에 배치된다.
그리고 제1 및 제2 반도체 칩(110-1, 110-2)은 프레임(120)의 수용부(121) 내측면과 떨어지도록 배치되고, 두 반도체 칩(110-1, 110-2)은 서로 떨어지도록 배치될 수 있다.
한편, 도 5는 제1 반도체 칩(110-1)의 활성면(111)이 직접 접착층(11)에 부착되는 것을 도시하고 있으나, 이와 달리 신호패드(113)와 전기적으로 연결되는 신호 전달부(미도시)가 접착층(171)에 접착되어 제1 반도체 칩(110-1)이 접착층(171)과 떨어지도록 배치되는 것을 포함한다.
한편, 도면에는 제1 캐리어(170) 상에 하나의 반도체 패키지(100)가 제조되는 것을 도시하였지만, 이와 달리 제1 캐리어(170) 상에는 소정 간격을 두고 다수의 프레임(120)과 반도체 칩(110)들이 부착되어, 한 번의 공정으로 다수의 반도체 패키지(100)를 동시에 제조할 수 있다.
제1 캐리어(170)는 프레임(120)과 반도체 칩(110)을 지지하기 위한 것으로 강성이 상당하고 열변형이 적은 재질로 마련될 수 있다. 제1 캐리어(170)는 고형(rigid type)의 재료일 수 있으며, 예를 들어, 몰드 성형물 내지 폴리이미드 테이프(polyimide tape) 등의 재료를 사용할 수 있다.
접착층(171)은 양면 접착필름을 사용할 수 있으며, 일 면이 제1 캐리어(170) 상에 부착되어 고정되고 타 면에 프레임(120) 등이 부착될 수 있다.
도 6은 봉지재(140)를 몰딩하는 공정을 도시한다.
도 6을 참고하면, 봉지재(140)는 제1 캐리어(170)와 상부 금형(미도시) 사이에 유동성이 있는 상태로 주입되어 제1 캐리어(170) 상에 제공될 수 있으며, 상부 금형에 의해 고온 상태에서 압착되어 경화될 수 있다.
봉지재(140)는 금형 안에 부어져 프레임(120)과 제1 및 제2 반도체 칩(110-1, 110-2)들 간의 사이에 충진되고, 프레임(120)과 제1 및 제2 반도체 칩(110-1, 110-2)의 상부를 덮도록 제공되고, 프레임(120)의 양 측부를 둘러싸도록 제공된다.
시간의 경과에 따라 봉지재(140)가 경화되고, 이 과정에서 프레임(120)과 제1 및 제2 반도체 칩(110-1, 110-2)가 일체화된다.
봉지재(140)를 밀봉하는 방법으로 봉지재(140)가 유동성 있는 상태로 주입되는 것을 설명하였지만, 이와 달리 도포되거나 인쇄되는 등의 방법을 사용할 수 있다. 또한, 봉지재(140)의 몰딩 방법으로 관련 기술분야에서 통상적으로 사용되는 다양한 기술들이 사용될 수 있다.
한편, 도면에서는 봉지재(140)가 도전성 포스트(163)를 덮는 정도의 높이로 마련되는 것을 도시하였다. 그러나 도면과 달리 봉지재(140)는 도전성 포스트(163)의 단부를 노출시키도록 형성될 수 있다. 즉, 봉지재(140)를 몰딩하는 과정에서 도전성 포스트(163)의 단부를 노출하기 위해 봉지재(140)의 두께를 조절할 수 있다. 이는 이후 과정에서 도전성 포스트(163)의 단부를 노출하기 위해 봉지재(140)를 식각하는 과정을 생략할 수 있는데 의미가 있다.
봉지재(140)의 두께를 조절하기 위해 도전성 포스트(163)의 노출부에 마스킹 부재(미도시)를 접촉시킬 수 있다. 마스킹 부재는 상부 금형(미도시)과 봉지재(140)가 들러붙는 것을 방지하기 위한 필름일 수 있으며, 일 예로 이형필름(Release Film)일 수 있다. 또한, 상부 금형의 하부에 별도로 삽입되는 부재를 포함한다.
마스킹 부재는 신축성을 가질 수 있으며, 이에 의해 도전성 포스트(163)의 노출부를 수용할 수 있다. 따라서 봉지재(140)가 제1 캐리어(170)와 마스킹 부재 사이에 충진될 때 도전성 포스트(163)의 노출부는 봉지재(140)에 의해 밀봉되지 않을 수 있다.
도 7은 제2 캐리어(180)에 부착하는 과정을, 도 8은 배선부(130)와 외부 연결단자(150)를 형성하는 과정을 도시한다.
도 7을 참고하면, 제2 캐리어(180) 상에 경화된 봉지재(140)의 일 면을 배치한다. 이 때, 제1 및 제2 반도체 칩(110-1, 110-2)의 활성면(111)과 프레임(120)의 일 면이 상부로 노출되도록 봉지재(140)를 배치한다. 그리고 프레임(120)의 상부면에는 관통 비아(160)의 일 단이 노출된다.
제2 캐리어(180)는 프레임(120)과 반도체 칩(110)과 봉지재(140)를 지지하기 위한 것으로 강성이 상당하고 열변형이 적은 재질로 마련될 수 있다. 제2 캐리어(180)는 고형(rigid type)의 재료일 수 있으며, 예를 들어, 몰드 성형물 내지 폴리이미드 테이프(polyimide tape) 등의 재료를 사용할 수 있다.
접착층(181)은 양면 접착필름을 사용할 수 있으며, 일 면이 제2 캐리어(180) 상에 부착되어 고정되고 타 면에 봉지재(140)가 부착될 수 있다.
도 8을 참고하면, 프레임(120)과 제1 및 제2 반도체 칩(110-1, 110-2)의 일 면 상에 배선부(130)가 형성될 수 있다. 그리고 배선부(130)의 상부에 외부 연결단자(150)가 부착될 수 있다.
구체적으로, 프레임(120)과 제1 및 제2 반도체 칩(110-1, 110-2)의 일 면에 제1 절연층(131)을 적층하되, 관통 비아(160)의 일부와 제1 반도체 칩(110-1)의 신호 패드(113)가 노출되도록 적층한다. 제1 절연층(131)의 일부를 노출하는 방법으로 레이저 가공 또는 화학 가공 등에 의해 식각하는 방법을 사용할 수 있다.
그리고 제1 절연층(131) 상에 제1 배선층(132)이 형성한다. 제1 배선층(132)은 제1 절연층(131)의 노출부를 통해 신호패드(113) 및 관통 비아(160)와 전기적으로 연결되고 재배선층을 형성할 수 있다. 그리고 제1 배선층(132)은 증착 또는 도금 등 다양한 방법을 이용하여 형성될 수 있다. 그리고 제1 배선층(132)은 미리 패턴이 형성된 상태로 적층되거나 적층 후에 마스크를 통해 패턴이 형성될 수 있다.
그리고 제1 절연층(131)의 일 면에 제2 절연층(133)을 적층하되, 제1 배선층(132)의 일부가 노출되도록 적층할 수 있다. 그리고 제2 절연층(133) 상에 제2 배선층(134)을 형성할 수 있다. 제2 배선층(134)은 제1 배선층(132)과 접속되도록 형성되며, 재배선층을 형성할 수 있다. 그리고 제2 절연층(133)의 일 면에 제3 절연층(135)을 적층하되, 제2 배선층(134)의 일부가 노출되도록 적층할 수 있다. 그리고 제3 절연층(135)의 노출되는 영역에 외부 연결단자(150)가 부착되어 제2 배선층(134)과 전기적으로 연결될 수 있다.
제2 및 제3 절연층(133, 135)은 제1 절연층(131)의 설명이 적용될 수 있으며, 제2 배선층(134)은 제1 배선층(132)의 설명이 적용될 수 있다.
또한, 도면에는 2층 구조의 배선층(132, 134)을 포함하는 배선부(130)를 도시하였지만, 이와 달리 배선부(130)는 1층 구조의 배선층을 포함할 수 있다. 이 경우 2층 구조의 절연층이 마련될 수 있다.
외부 연결단자(150)는 배선부(130)의 일 면에 부착되어 반도체 패키지(100)를 외부와 전기적으로 연결한다. 외부는 외부 회로 또는 다른 반도체 패키지(미도시)가 될 수 있다. 도면에는 외부 연결단자(150)의 일 예로 솔더 볼을 나타내었지만 솔더범프 등을 포함한다.
도 9는 제2 캐리어(180)를 제거하는 과정을, 도 10은 봉지재(140)를 그라인딩하여 도전성 포스트(163)를 노출시키는 과정을, 도 11은 도전성 포스트(163) 주위에 리세스 영역(141)을 형성하는 과정을 나타낸다.
도 9를 참고하면, 봉지재(140)의 일 면을 지지하고 있던 제2 캐리어(180)를 제거할 수 있다. 그리고 외부 연결단자(150)가 아래를 향하도록 중간 제품을 배치할 수 있다.
한편, 도면에는 도시하지 않았지만 중간 제품은 접착층에 의해 다른 캐리어(미도시)에 고정될 수 있다. 또한, 접착층 또는 캐리어는 외부 연결단자(150)를 수용하여 파손을 방지하도록 마련될 수 있다.
도 10을 참고하면, 봉지재(140)의 일 면을 그라인딩하여 도전성 포스트(163)의 단부를 노출시킬 수 있다. 이 때, 도전성 포스트(163)의 단부 일부도 그라인딩되는 것을 포함한다.
도 11을 참고하면, 도전성 포스트(163)의 주위를 식각하여 리세스 영역(141)을 형성할 수 있다. 리세스 영역(141)은 도전성 포스트(163)와 접속되는 외부 단자(미도시)가 도전성 포스트(163)에 전기적으로 연결되는 것을 안내할 수 있다. 또한, 도전성 포스트(163)와 외부 단자(미도시)와의 접속 영역을 넓힘으로써 정렬 오차를 허용할 수 있다. 즉, 정렬 과정의 난이도가 감소할 수 있다.
한편, 도면에는 리세스 영역(141)이 프레임(120)을 일부 노출하도록 식각되는 것을 도시하였지만, 이와 달리 프레임(120)이 노출되지 않도록 식각되는 것도 가능하다.
도 12는 본 발명의 제1 실시예에 따른 패키지 온 패키지를 나타내는 단면도이다.
본 발명의 제1 실시예에 따른 패키지 온 패키지는 도 11에 도시된 반도체 패키지(100)의 상부에 다른 패키지(190)를 적층하여 접속시킨다. 적층되는 패키지(190)는 반도체 칩, 반도체 패키지, 또는 회로 기판 등일 수 있다.
적층되는 패키지(190)는 회로부(191)와 접속단자(192)를 포함할 수 있다. 접속단자(192)는 회로부(191)와 전기적으로 연결된다.
접속단자(192)는 반도체 패키지(100)의 도전성 포스트(163)와 접속할 수 있다. 일 예로, 접속단자(192)는 솔더 볼로 마련될 수 있다. 그리고 접속단자(192)와 도전성 포스트(163)가 접속하는 때에 관통 비아(160)의 단부가 외부로 노출되지 않도록 접속할 수 있다.
도 13은 본 발명의 제1 실시예의 제1 변형 실시예에 따른 반도체 패키지(101)를 나타내는 도면이다.
제1 변형 실시예에 따른 반도체 패키지(101)는 도전성 포스트(163-1)가 상이하게 마련될 수 있다. 구체적으로 도전성 포스트(163-1)는 관통 비아(160)의 접속 연장부(162) 보다 단면적이 크도록 마련될 수 있다. 즉, 제1 변형 실시예에 따른 반도체 패키지(101)는 도전성 포스트(163-1)의 단면적을 관통 비아(160)의 단면적 보다 상대적으로 크게 마련함으로써 접속 신뢰도를 향상시킬 수 있다.
일 예로, 접속 연장부(162)는 전 영역이 노출되도록 마련될 수 있다. 구체적으로 프레임(160)의 보호층(124)에 형성되는 개구(124c)는 접속 연장부(162)를 내부에 수용하는 크기로 형성될 수 있다. 따라서 접속 연장부(162)의 측면이 개구(124c)를 통해 노출될 수 있다.
그리고 도전성 포스트(163-1)는 개구(124c)를 통해 노출되는 접속 연장부(162)의 전 영역에 접속되도록 마련될 수 있다. 즉, 도전성 포스트(163-1)는 접속 연장부(162)의 상면뿐만 아니라 측면에도 접속될 수 있다.
한편, 도전성 포스트(163-1)의 정렬이 어긋나는 경우 도전성 포스트(163-1)는 접속 연장부(162)의 일 면에만 접속될 수도 있다. 그러나 이 경우에도 도전성 포스트(163-1)의 접속 신뢰성은 유지될 수 있다.
도 14는 본 발명의 제1 실시예의 제2 변형 실시예에 따른 반도체 패키지(102)를 나타내는 도면이다.
제2 실시예에 따른 반도체 패키지(102)는 봉지재(104) 상에 상부 배선부(200)가 적층될 수 있다. 상부 배선부(200)는 봉지재 상에 적층되되, 도전성 포스트(163)의 단부를 노출하도록 마련되는 제1 상부 절연층(201)과, 제1 상부 절연층(201) 상에 패턴이 형성되고 도전성 포스트(163)와 전기적으로 접속되는 상부 배선층(202)과, 제1 상부 절연층(201) 상에 적층되되, 상부 배선층(202)의 일부를 노출하도록 마련되는 제2 상부 절연층(203)을 포함할 수 있다.
또한, 제2 실시예에 따른 반도체 패키지(102)는 도전성 포스트(163)의 주위에 리세스 영역(도 11의 식별번호 141 참고)이 형성되지 않을 수 있다. 즉, 도 10과 같이 봉지재(104)의 일 면을 그라인딩하여 도전성 포스트(163)의 단부를 노출시킨 후에 상부 배선부(200)를 형성하여 제작할 수 있다.
도 15는 본 발명의 제2 실시예에 따른 반도체 패키지(103)를 나타내는 단면도이다.
본 발명의 제2 실시예에 따른 반도체 패키지(103)는 도전성 포스트(163-2)가 볼의 형태로 마련될 수 있다. 일 예로, 도전성 포스트(163-2)는 솔더 볼일 수 있다.
도전성 포스트(163-2)는 형상 변형이 가능한 볼 형태로 마련됨으로써 관통 비아(160)에 접속되기 용이할 수 있다. 도전성 포스트(163-2)가 솔더로 마련되는 경우 접속 과정에서 형상이 변형될 수 있으며, 형상이 변형되는 과정에서 관통 비아(160)와의 접촉 면적이 넓어질 수 있다.
또한, 도전성 포스트(163-2)가 솔더로 마련되는 경우 외부 단자(미도시)와의 접속이 용이할 수 있다. 일 예로, 외부 단자(미도시) 역시 솔더 볼로 마련되는 경우, 외부 단자(미도시)와 도전성 포스트(163-2)가 접속되는 과정에서 자기 정렬(Self-align)이 가능할 수 있다. 또한, 솔더의 유연함(솔더의 형상 변형 가능성)으로 인하여 패키지의 워페이지(warpage)로 인한 단차를 극복할 수 있다.
또한, 관통 비아(160)의 접속 연장부(162)는 전 영역이 노출되도록 마련될 수 있다. 구체적으로 프레임(160)의 보호층(124)에 형성되는 개구(124c)는 접속 연장부(162)를 내부에 수용하는 크기로 형성될 수 있다. 따라서 접속 연장부(162)의 측면이 개구(124c)를 통해 노출될 수 있다.
도면에는 도전성 포스트(163-2)가 접속 연장부(162)의 상면에만 접속되는 것을 도시하였다. 그러나 이와 달리 도전성 포스트(163-2)는 접속 연장부(162)를 내부에 수용하도록 접속될 수 있다. 즉, 도전성 포스트(163-2)는 접속 연장부(162)의 상면뿐만 아니라 측면에도 접속될 수 있다. 즉, 도전성 포스트(163-2)의 정렬 오차에도 불구하고 접속 신뢰성이 향상될 수 있다.
또한, 도전성 포스트(163-2)의 상부는 봉지재(140)를 그라인딩 하는 과정에서 평탄화될 수 있다. 도전성 포스트(163-2)의 상부가 평탄화됨으로써 외부 단자(미도시)와의 접촉 면적을 넓힐 수 있다. 이 때, 도전성 포스트(163-2)의 상부면과 봉지재(140)의 상부면은 동일 평면을 형성할 수 있다.
다음으로 도면을 참고하여 제2 실시예에 따른 반도체 패키지(103)의 제작 공정을 설명하기로 한다. 도 16 내지 도 25는 본 발명의 제2 실시예에 따른 반도체 패키지(103)를 제작하는 공정을 나타내는 도면이다.
도 16은 관통 비아(160)가 형성되는 프레임(120)을 준비하는 과정을 도시한다.
도 16을 참고하면, 프레임(120)은 인쇄회로기판으로 마련될 수 있다. 즉, 프레임(120)은 중앙에 위치하는 코어층(123)과 코어층(123)의 상부와 하부에 적층되는 보호층(124)을 포함할 수 있다.
또한, 프레임(120)은 관통 비아(160)가 마련된 상태일 수 있다. 즉, 프레임(120)에 형성되는 비아홀(122) 내부에 관통 비아(160)가 충진될 수 있다.
그리고 관통 비아(160)는 코어층(123)을 상하 방향으로 관통하는 관통부(161)와 코어층(123)의 상부면과 하부면을 따라 관통부(161)를 연장시키는 접속 연장부(162)를 포함할 수 있다. 도면에는 접속 연장부(162)가 코어층(123)의 상부면과 하부면에 모두 형성되는 것을 도시하였지만, 접속 연장부(162)는 어느 일 면에만 형성되거나 양 면에 모두 형성되지 않을 수 있다.
그리고 관통 비아(160)와 접속 연장부(162)는 하나의 공정으로 형성될 수 있다. 일 예로, 접속 연장부(162)는 신호 리드일 수 있다. 또는 접속 연장부(162)는 관통 비아(160)가 형성된 이후에 부착되어 형성될 수 있다. 일 예로, 접속 연장부(162)는 신호 패드일 수 있다.
그리고 보호층(124)은 접속 연장부(162)를 덮도록 마련될 수 있다. 이 때, 보호층(124)은 절연체를 포함할 수 있다.
도 17은 보호층(124)에 개구(124a)를 형성하여 관통 비아(160)를 노출시키는 과정을, 도 18은 도전성 포스트(163-2)를 부착하는 과정을 도시한다.
도 17을 참고하면, 프레임(120)은 양 면에 형성되는 개구(124b, 124c)를 통해 관통 비아(160)가 노출된다. 일 예로, 프레임(120)의 일 면에 형성되는 개구(124b, 124c)를 통해 관통 비아(160)의 접속 연장부(162)가 노출될 수 있다.
이 때, 프레임(120)의 상면에 형성되는 개구(124c)의 면적은 접속 연장부(162)의 면적 보다 크게 마련되고, 프레임(120)의 하면에 형성되는 개구(124b)의 면적은 접속 연장부(162)의 면적 보다 작게 마련될 수 있다. 즉, 프레임(120)의 상면에 형성되는 개구(124c)를 통해 접속 연장부(162)의 측면이 노출되고, 프레임(120)의 하면에 형성되는 개구(124b)를 통해 접속 연장부(162)의 측면이 노출되지 않을 수 있다.
도 18을 참고하면, 도전성 포스트(163-2)는 예를 들어, 솔더 볼(Solder ball)일 수 있다. 도전성 포스트(163-2)는 관통 비아(160)에 부착되기 전에 구형의 볼 형상일 수 있다. 그러나 부착 과정에서 압력이 가해지면서 도전성 포스트(163-2)의 하부 형상이 변형되고, 도전성 포스트(163-2)와 관통 비아(160)가 점 접촉이 아닌 면 접촉을 할 수 있다.
그리고 도전성 포스트(163-2)의 하부 단면적은 프레임(120)의 일 면에 형성되는 개구(124c)의 단면적보다 작게 마련될 수 있다. 즉, 상대적으로 작은 면적의 도전성 포스트(163-2)가 개구(124c)를 통해 노출되는 상대적으로 큰 면적의 접속 연장부(162)에 접속됨으로써 도전성 포스트(163)의 정렬 과정이 용이하면서도 접속 신뢰성이 향상될 수 있다.
도면을 참고하면, 관통 비아(160)의 상부에 형성되는 개구(124c)는 도전성 포스트(163-2)가 접속되는 영역이고, 관통 비아(160)의 하부에 형성되는 개구(124b)는 후술할 제1 배선층(132)이 접속되는 영역이다.
도 19는 제1 캐리어(170)에 부착하는 공정을, 도 20은 봉지재(140)를 몰딩하는 공정을, 도 21은 제2 캐리어(180)에 부착하는 과정을, 도 22는 배선부(130)와 외부 연결단자(150)를 형성하는 과정을, 도 23는 제2 캐리어(180)를 제거하는 과정을 도시한다.
도 19 내지 도 23은 각각 도 5 내지 도 9의 설명으로 대신하도록 한다.
도 24는 봉지재(140)를 그라인딩하여 도전성 포스트(163)를 노출시키는 과정을, 도 25는 도전성 포스트(163) 주위에 리세스 영역(141)을 형성하는 과정을 나타낸다.
도 24를 참고하면, 봉지재(140)의 일 면을 그라인딩하여 도전성 포스트(163-2)의 단부를 노출시킬 수 있다. 이 때, 도전성 포스트(163-2)의 단부 일부도 그라인딩되는 것을 포함한다. 도전성 포스트(163-2)가 볼 형태로 마련되는 경우, 상부가 그라인딩되어 평평한 단면이 마련될 수 있다.
도 25를 참고하면, 도전성 포스트(163-2)의 주위를 식각하여 리세스 영역(141-1)을 형성할 수 있다. 리세스 영역(141-1)은 도전성 포스트(163-2)와 접속되는 외부 단자(미도시)가 도전성 포스트(163)에 전기적으로 연결되는 것을 안내할 수 있다. 또한, 도전성 포스트(163)와 외부 단자(미도시)와의 접속 영역을 넓힘으로써 정렬 오차를 허용할 수 있다. 즉, 정렬 과정의 난이도가 감소할 수 있다.
한편, 도면에는 리세스 영역(141-1)이 프레임(120)을 일부 노출하도록 식각되는 것을 도시하였지만, 이와 달리 프레임(120)이 노출되지 않도록 식각되는 것도 가능하다.
도 26은 본 발명의 제2 실시예에 따른 패키지 온 패키지를 나타내는 단면도이다.
본 발명의 제2 실시예에 따른 패키지 온 패키지는 도 25에 도시된 반도체 패키지(103)의 상부에 다른 패키지(190)를 적층하여 접속시킨다. 적층되는 패키지(190)는 반도체 칩, 반도체 패키지, 또는 회로 기판 등일 수 있다.
적층되는 패키지(190)는 회로부(191)와 접속단자(192)를 포함할 수 있다. 접속단자(192)는 회로부(191)와 전기적으로 연결된다.
접속단자(192)는 반도체 패키지(103)의 도전성 포스트(163-2)와 접속할 수 있다. 일 예로, 접속단자(192)는 솔더 볼로 마련될 수 있다. 그리고 접속단자(192)와 도전성 포스트(163-2)가 접속하는 때에 관통 비아(160)의 단부가 외부로 노출되지 않도록 접속할 수 있다.
도 27은 본 발명의 제2 실시예의 변형 실시예에 따른 패키지 온 패키지를 나타내는 도면이다.
도 27을 참고하면, 패키지 온 패키지는 본 발명의 제2 실시예의 변형 실시예에 따른 반도체 패키지(104)의 상부에 다른 패키지(190)를 적층하여 접속시킨다.
반도체 패키지(104)는 도전성 포스트(163-2) 주위에 리세스 영역(도 26의 식별번호 141-1 참고)이 형성되지 않을 수 있다. 즉, 도 24와 같이 봉지재(140-1)의 일 면을 그라인딩하여 도전성 포스트(163-2)의 단부를 노출시킨 후에 상부에 다른 패키지(190)를 적층하여 접속시킬 수 있다.
도 12와 도 27을 비교하면, 도 12와 같이 도전성 포스트(163)가 구리 포스트로 마련되는 경우와 비교하여 도전성 포스트(163-2)가 솔더 볼로 마련되는 경우 외부 접속단자(192)와의 정렬 범위가 증가할 수 있다. 따라서 단자끼리의 정렬을 안내하기 위한 리세스 영역(도 26의 식별번호 141-1 참고)을 형성하지 않아도 다른 패키지(190)를 적층하는 과정에서 정렬의 난이도가 증가하지 않는다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.
100: 반도체 패키지 110-1: 제1 반도체 칩
110-2: 제2 반도체 칩 120: 프레임
130: 배선부 140: 봉지재
150: 외부 연결단자 160: 관통 비아

Claims (14)

  1. 수용부가 형성되고, 상기 수용부 주위에 마련되는 관통 비아를 통해 상부와 하부 사이에 전기적 신호의 전달이 가능한 프레임;
    상기 수용부 내부에 수용되는 하나 이상의 반도체 칩;
    상기 프레임과 상기 반도체 칩의 하부에 마련되고, 상기 관통 비아와 상기 반도체 칩을 전기적으로 연결하는 배선부;
    상기 프레임과 상기 반도체 칩을 일체화하도록 몰딩하는 봉지재; 및
    상기 관통 비아의 상부에 접속되는 도전성 볼을 포함하며,
    상기 프레임은 중앙에 코어층이 마련되고, 상기 코어층의 상부면과 하부면에 보호층이 적층되는 인쇄기판으로 마련되고,
    상기 관통 비아는 비아홀에 충진되는 관통부와, 상기 관통부의 상부에서 상기 관통부의 외측으로 상기 코어층의 일 면을 따라 연장되는 접속 연장부를 포함하고,
    상기 보호층은 상기 접속 연장부를 노출하도록 개구가 형성되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 프레임은 중앙부에 수용부가 형성되고,
    상기 도전성 볼은 상기 관통 비아의 상부에 마련되는 상기 접속 연장부에 접속되는 반도체 패키지.
  3. 제2항에 있어서,
    상기 접속 연장부는 상기 관통부의 단면적을 상기 프레임의 너비 방향으로 확장하는 반도체 패키지.
  4. 삭제
  5. 제1항에 있어서,
    상기 개구는 상기 접속 연장부를 내측에 수용하도록 상기 접속 연장부 보다 넓은 면적으로 마련되고, 상기 개구를 통해 상기 접속 연장부의 측면이 노출되는 반도체 패키지.
  6. 제1항에 있어서,
    상기 봉지재는 상기 도전성 볼의 주위가 요입되어 리세스 영역을 형성하고, 상기 리세스 영역으로 상기 도전성 볼의 측면이 노출되는 반도체 패키지.
  7. 제6항에 있어서,
    상기 리세스 영역은 아래로 갈수록 좁아지도록 형성되고, 상기 리세스 영역의 내측면에 경사면이 마련되는 반도체 패키지.
  8. 제1항에 있어서,
    상기 배선부는 상기 반도체 칩의 신호패드와 상기 관통 비아의 일 면을 노출하도록 상기 프레임과 상기 반도체 칩의 일 면에 적층되는 제1 절연층과, 상기 제1 절연층 위에 마련되고 상기 반도체 칩의 신호패드와 상기 관통 비아의 일 면을 전기적으로 연결하는 배선층과, 상기 배선층을 절연하도록 덮는 제2 절연층을 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 배선부의 하부에 상기 배선층과 전기적으로 연결되도록 마련되는 외부 연결단자를 더 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 도전성 볼은 솔더 볼을 포함하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 도전성 볼은 상부면이 평면으로 마련되고,
    상기 봉지재의 상부면과 상기 도전성 볼의 상부면은 동일 평면으로 마련되는 반도체 패키지.
  12. 제1항에 있어서,
    상기 프레임의 높이는 상기 반도체 칩의 높이와 같거나 그보다 높도록 마련되는 반도체 패키지.
  13. 관통 비아가 형성된 프레임을 마련하고,
    상기 관통 비아의 일 측에 도전성 볼을 부착하고,
    상기 도전성 볼이 위에 배치되도록 상기 프레임을 제1 캐리어 상에 배치하고,
    상기 프레임의 수용부에 반도체 칩이 수용되도록 배치하되, 상기 반도체 칩의 활성면이 아래를 향하도록 배치하고,
    상기 프레임과 상기 반도체 칩과 상기 도전성 볼을 봉지재로 밀봉하여 하나의 구조체로 일체화시키고,
    상기 제1 캐리어를 제거하고,
    상기 봉지재의 일 면을 제2 캐리어에 배치하고,
    상기 제1 캐리어가 제거된 면에 배선층을 형성하고,
    상기 제2 캐리어를 제거하고,
    상기 제2 캐리어가 제거된 면을 그라인딩하여 상기 도전성 볼을 노출시키는 반도체 패키지 제조방법.
  14. 제13항에 있어서,
    상기 노출되는 도전성 볼의 주위를 둘러싸는 상기 봉지재를 식각하여 상기 도전성 볼의 외측면이 노출되도록 리세스 영역을 형성하는 반도체 패키지 제조방법.
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