KR102202635B1 - 비아 프레임 및 이를 포함하는 반도체 패키지 - Google Patents

Abstract

본 발명의 기술적 사상은 제1 면 및 상기 제1 면에 반대된 제2 면을 포함하는 반도체 칩, 상기 반도체 칩의 상기 제1 면 상에 마련되고, 상기 반도체 칩의 칩 패드에 연결된 상부 배선 패턴을 포함하는 상부 재배선 구조체, 상기 반도체 칩의 상기 제2 면 상에 마련되고, 하부 배선 패턴을 포함하는 하부 재배선 구조체, 및 상기 반도체 칩의 주변에 마련된 비아 프레임을 포함하고, 캐비티가 형성된 프레임 코어, 상기 프레임 코어에 마련된 캐비티를 채우는 봉지재, 및 상기 봉지재를 관통하고, 상기 상부 배선 패턴에 연결된 상부 및 상기 하부 배선 패턴에 연결된 하부를 포함하는 관통 전극을 포함하는 반도체 패키지를 제공한다.

Description

비아 프레임 및 이를 포함하는 반도체 패키지 {Via frame and semiconductor package including the same}

본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 보다 상세하게는 팬-아웃(fan-out) 구조의 반도체 패키지에 관한 것이다.

전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화 되고 있으며, 이에 따라 반도체 패키지는 소형의 크기를 가지면서도 고밀도의 입출력 단자를 가질 것이 요구되고 있다. 최근에는 반도체 칩이 배치된 영역 외부에 입출력 단자를 형성하고, 재배선을 통해 입출력 단자와 반도체 칩을 연결시키는 팬-아웃 구조의 반도체 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다.

본 발명의 기술적 사상이 해결하고자 하는 과제는 비아 프레임 및 비아 프레임을 포함하는 반도체 패키지를 제공하는데 있다.

상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 제1 면 및 상기 제1 면에 반대된 제2 면을 포함하는 반도체 칩, 상기 반도체 칩의 상기 제1 면 상에 마련되고, 상기 반도체 칩의 칩 패드에 연결된 상부 배선 패턴을 포함하는 상부 재배선 구조체, 상기 반도체 칩의 상기 제2 면 상에 마련되고, 하부 배선 패턴을 포함하는 하부 재배선 구조체, 및 상기 반도체 칩의 주변에 마련된 비아 프레임을 포함하고, 캐비티가 형성된 프레임 코어, 상기 프레임 코어에 마련된 캐비티를 채우는 봉지재, 및 상기 봉지재를 관통하고, 상기 상부 배선 패턴에 연결된 상부 및 상기 하부 배선 패턴에 연결된 하부를 포함하는 관통 전극을 포함하는 반도체 패키지를 제공한다.

예시적인 실시예들에서, 상기 관통 전극은 코어 패턴 및 상기 코어 패턴을 덮는 도전 패턴을 포함하는 것을 특징으로 한다.

예시적인 실시예들에서, 상기 코어 패턴은 절연 물질을 포함하는 것을 특징으로 한다.

예시적인 실시예들에서, 상기 코어 패턴은 도전성 물질을 포함하는 것을 특징으로 한다.

예시적인 실시예들에서, 상기 코어 패턴은 기둥 형상을 가지고, 상기 도전 패턴은 상기 코어 패턴의 상면 및 측면을 덮는 것을 특징으로 한다.

예시적인 실시예들에서, 상기 봉지재는 폴리이미드로 이루어진 것을 특징으로 한다.

예시적인 실시예들에서, 상기 반도체 칩과 상기 비아 프레임을 몰딩하는 몰딩층을 더 포함하는 것을 특징으로 한다.

상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 반도체 패키지 제조용 비아 프레임으로서, 캐비티가 형성된 프레임 코어, 상기 프레임 코어의 상기 캐비티를 채우는 봉지재, 및 상기 프레임 코어의 상기 캐비티 내에 마련되고, 상기 봉지재를 관통하는 관통 전극을 포함하고, 상기 관통 전극은 기둥 형상의 코어 패턴 및 상기 코어 패턴을 덮는 도전 패턴을 포함하는 비아 프레임을 제공한다.

예시적인 실시예들에서, 상기 코어 패턴 및 상기 봉지재는 각각 폴리이미드로 이루어진 것을 특징으로 하는 비아 프레임을 제공한다.

예시적인 실시예들에서, 상기 비아 프레임은 상면 및 상기 상면에 반대된 하면을 포함하고, 상기 비아 프레임의 상기 상면은 동일 평면 상에 있는 상기 프레임 코어의 상면, 상기 봉지재의 상면, 및 상기 관통 전극의 상면으로 구성되고, 상기 비아 프레임의 상기 하면은 동일 평면 상에 있는 상기 프레임 코어의 하면, 상기 봉지재의 하면, 및 상기 관통 전극의 하면으로 구성된 것을 특징으로 한다.

본 발명의 기술적 사상에 의하면, 비아 프레임은 관통 전극을 포함하므로, 비아 프레임과 반도체 칩을 패키징하여 반도체 패키지의 수직 방향의 전기적 연결 경로를 용이하게 구현할 수 있다.

도 1은 본 발명의 예시적인 실시예들에 따른 비아 프레임을 나타낸 평면도이다.
도 2는 도 1에 도시된 프레임 코어의 일부를 나타낸 평면도이다.
도 3은 도 1의 Ⅲ-Ⅲ'선에 따른 비아 프레임의 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5a 내지 도 5g는 본 발명의 예시적인 실시예들에 따른 비아 프레임의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6d는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.

이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.

본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.

도 1은 본 발명의 예시적인 실시예들에 따른 비아 프레임(100)을 나타낸 평면도이다. 도 2는 도 1에 도시된 프레임 코어(110)의 일부를 나타낸 평면도이다. 도 3은 도 1의 Ⅲ-Ⅲ'선에 따른 비아 프레임(100)의 단면도이다.

도 1 내지 도 3을 참조하면, 비아 프레임(100)은 프레임 코어(110), 봉지재(120), 및 관통 전극(130)을 포함할 수 있다. 예를 들어, 비아 프레임(100)은 반도체 패키지에 포함되며, 반도체 패키지의 강성을 향상시키는 역할을 수행할 수 있고, 반도체 패키지의 전기적 연결 경로를 구성할 수 있다.

프레임 코어(110)는 비아 프레임(100)을 지지하는 역할을 수행할 수 있다. 예를 들어, 프레임 코어(110)는 비아 프레임(100)의 강성을 향상시키기에 적합한 물질을 포함할 수 있다. 예시적인 실시예들에서, 프레임 코어(110)는 금속 물질, 예를 들어 스테인리스 스틸, 텅스텐(W), 티타늄(Ti) 등을 포함할 수 있다. 또는, 예시적인 실시예들에서, 프레임 코어(110)는 절연 물질, 예를 들어 실리콘, 세라믹, 플라스틱, 폴리머 등을 포함할 수 있다.

프레임 코어(110)는 봉지재(120)가 채워지고 관통 전극(130)이 배치될 수 있는 캐비티(111)를 제공할 수 있다. 예를 들어, 프레임 코어(110)는 복수의 구획된 캐비티(111)를 포함할 수 있고, 하나의 캐비티(111)에는 적어도 하나의 관통 전극(130)이 배치될 수 있다. 예를 들어, 도 1 및 도 2에 도시된 바와 같이, 프레임 코어(110)는 격자 형상을 가질 수 있다. 프레임 코어(110)에 마련된 캐비티들(111)각각의 가로 폭 및/또는 세로 폭은 서로 동일할 수도 있고, 또는 서로 상이할 수도 있다.

봉지재(120)는 프레임 코어(110)의 적어도 일부를 덮을 수 있고, 프레임 코어(110)에 마련된 캐비티(111)를 채울 수 있다. 봉지재(120)는 프레임 코어(110)와 관통 전극(130) 사이를 채울 수 있다. 봉지재(120)는 관통 전극(130)의 측벽을 감쌀 수 있다. 프레임 코어(110)의 일면은 봉지재(120)로부터 노출될 수 있다. 이 때, 프레임 코어(110)의 노출된 상기 일면은 봉지재(120)의 일면과 동일 평면(coplanar)에 있을 수 있다.

예시적인 실시예들에서, 봉지재(120)는 절연 물질을 포함할 수 있다. 예를 들어, 봉지재(120)는 감광성(photosensitive) 물질, 예를 들어 폴리이미드(polyimide)와 같은 폴리머 물질을 포함할 수 있다.

관통 전극(130)은 봉지재(120)를 수직으로 관통할 수 있다. 즉, 관통 전극(130)의 상부 및 관통 전극(130)의 하부는 외부로 노출될 수 있다. 도 1에 도시된 바와 같이, 관통 전극(130)은 프레임 코어(110)에 마련된 캐비티(111) 내에 적어도 하나가 배치될 수 있다. 예를 들어, 프레임 코어(110)에 마련된 캐비티(111) 내에서, 관통 전극(130)은 1차원 어레이 또는 2차원 어레이로 배열될 수 있다. 상기 관통 전극(130)의 사이즈 및 피치(pitch)는 필요에 따라 다양하게 조절될 수 있다.

관통 전극(130)은 도전 패턴(131) 및 코어 패턴(133)을 포함할 수 있다. 코어 패턴(133)은 수직 방향으로 연장된 기둥 형상을 가질 수 있다. 도전 패턴(131)은 코어 패턴(133)과 봉지재(120) 사이에 배치되며, 코어 패턴(133)을 감쌀 수 있다. 예를 들어, 도전 패턴(131)은 코어 패턴(133)의 측면 및 상면을 덮을 수 있다. 도전 패턴(131)은 수직 방향으로 연장되며, 도전 패턴(131)의 상부 및 하부는 외부로 노출될 수 있다. 예를 들어, 도전 패턴(131)은 구리(Cu), 알루미늄(Al), 텅스텐(W)과 같은 금속 물질 또는 도핑된 폴리실리콘을 포함할 수 있다.

예시적인 실시예들에서, 코어 패턴(133)은 절연 물질을 포함할 수 있다. 예를 들어, 코어 패턴(133)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC) 또는 폴리이미드와 같은 폴리머 물질을 포함할 수 있다.

또는, 다른 예시적인 실시예들에서, 코어 패턴(133)은 도전성 물질을 포함할 수 있다. 예를 들어, 코어 패턴(133)은 구리(Cu), 알루미늄(Al), 텅스텐(W)과 같은 금속 물질 또는 도핑된 폴리실리콘을 포함할 수 있다.

예시적인 실시예들에서, 코어 패턴(133)은 도전 패턴(131)과 동일한 물질을 포함할 수 있다. 또는, 다른 예시적인 실시예들에서, 코어 패턴(133)은 도전 패턴(131)과 상이한 물질을 포함할 수도 있다.

도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다.

도 4를 참조하면, 반도체 패키지(10)는 반도체 칩(210), 비아 프레임(100), 몰딩층(220), 하부 재배선 구조체(230) 및 상부 재배선 구조체(240)를 포함할 수 있다. 반도체 패키지(10)는 예를 들면, FOWLP(Fan Out Wafer Level Package) 형태의 반도체 패키지일 수 있다.

반도체 칩(210)을 이루는 반도체 기판은 예를 들면, 실리콘을 포함할 수 있다. 또는, 반도체 칩(210)을 이루는 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는, 반도체 칩(210)을 이루는 반도체 기판은 SOI(silicon on insulator) 구조를 가질 수 있다.

반도체 칩(210)을 이루는 상기 반도체 기판은 활성면과 활성면에 반대되는 비활성면을 가질 수 있다. 반도체 칩(210)의 활성면 상에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자 영역(215)이 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자(microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.

반도체 칩(210)은 제1 면(211) 및 상기 제1 면(211)에 반대된 제2 면(212)을 포함하며, 제1 면(211) 상에 마련된 칩 패드(213)를 포함할 수 있다. 칩 패드(213)는 반도체 칩(210)에 포함된 상기 반도체 소자 영역(215)과 전기적으로 연결될 수 있다.

예시적인 실시예들에서, 반도체 칩(210)은 외부 환경을 감지하기 위한 다양한 종류의 센서용 반도체 칩일 수 있다. 예를 들어, 반도체 칩(210)은 지문 인식용 반도체 칩 또는 열 감지용 반도체 칩일 수 있다.

또는, 예시적인 실시예들에서, 반도체 칩(210)은 메모리 칩일 수 있다. 상기 메모리 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다.

또는, 예시적인 실시예들에서, 반도체 칩(210)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(210)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.

예시적인 실시예들에서, 반도체 칩(210)은 하나의 반도체 칩일 수 있으나, 이에 한정되지 않는다. 예를 들면, 반도체 칩(210)은 복수의 반도체 칩의 스택(stack)일 수 있다. 이 경우, 복수의 반도체 칩(210)은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 나아가, 예시적인 실시예들에서, 반도체 패키지(10)는 서로 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package) 형태의 반도체 패키지일 수 있다.

비아 프레임(100)은 반도체 칩(210)의 주변에 배치되며, 예를 들어 반도체 칩(210)의 측면으로부터 일정 거리 이격될 수 있다. 비아 프레임(100)은 서로 반대된 상면(108) 및 하면(109)을 포함할 수 있다. 비아 프레임(100)의 상면(108)은 상부 재배선 구조체(240)와 접하는 표면이고, 비아 프레임(100)의 하면(109)은 하부 재배선 구조체(230)와 접하는 표면일 수 있다. 이 때, 프레임 코어(110)의 상면, 봉지재(120)의 상면, 및 관통 전극(130)의 상면은 동일 평면 상에 있을 수 있고, 비아 프레임(100)의 상면(108)을 구성할 수 있다. 또한, 프레임 코어(110)의 상기 상면에 반대된 하면 및 봉지재(120)의 상기 상면에 반대된 하면은 비아 프레임(100)의 하면(109)을 구성할 수 있다.

예시적인 실시예들에서, 비아 프레임(100)의 두께, 즉 비아 프레임(100)의 상면(108)과 비아 프레임(100)의 하면(109) 사이의 거리는 반도체 칩(210)의 두께와 같거나 또는 반도체 칩(210)의 두께 보다 클 수 있다.

비아 프레임(100)의 관통 전극(130)은 반도체 패키지(10) 내에서 수직 방향으로 전기적 신호를 전달하도록 구성될 수 있다. 관통 전극(130)은 비아 프레임(100)의 상면(108)으로부터 비아 프레임(100)의 하면(109)까지 연장할 수 있다. 관통 전극(130)의 상부는 상부 재배선 구조체(240)의 상부 배선 패턴(243)에 연결되고, 관통 전극(130)의 하부는 하부 재배선 구조체(230)의 하부 배선 패턴(233)에 연결될 수 있다.

관통 전극(130)은 상부 배선 패턴(243)을 통해 반도체 칩(210)에 전기적으로 연결될 수 있다. 또한, 관통 전극(130)은 하부 배선 패턴(233)에 전기적으로 연결될 수 있고, 관통 전극(130)은 하부 배선 패턴(233)을 통해 외부 장치, 예를 들어 메인 보드 또는 다른 패키지에 전기적으로 연결될 수 있다.

몰딩층(220)은 반도체 칩(210) 및 비아 프레임(100)을 몰딩할 수 있다. 몰딩층(220)은 반도체 칩(210)과 비아 프레임(100) 사이에 충진되며, 반도체 칩(210)과 비아 프레임(100)을 일체화할 수 있다. 도 4에서는 몰딩층(220)은 반도체 칩(210)의 제2 면(212)을 덮는 것으로 도시되었으나, 몰딩층(220)은 반도체 칩(210)의 제2 면(212)을 노출시킬 수도 있다.

예를 들어, 몰딩층(220)은 EMC로 이루어질 수 있으나, 이에 한정되는 것은 아니다.

하부 재배선 구조체(230)는 반도체 칩(210)의 제2 면(212) 및 비아 프레임(100)의 하면(109) 상에 마련될 수 있다. 하부 재배선 구조체(230)는 비아 프레임(100)의 하면(109) 및 비아 프레임(100)의 하면(109)과 동일 평면 상에 있는 몰딩층(220)의 표면 상에 마련된 제1 하부 절연 패턴(231), 제1 하부 절연 패턴(231) 상에 마련된 하부 배선 패턴(233), 및 상기 하부 배선 패턴(233)을 덮도록 제1 하부 절연 패턴(231) 상에 마련된 제2 하부 절연 패턴(235)을 포함할 수 있다. 하부 배선 패턴(233)은 제1 하부 절연 패턴(231) 상에서 연장되며, 관통 전극(130)의 하부를 노출시키는 제1 하부 절연 패턴(231)의 개구부를 통해 관통 전극(130)에 연결될 수 있다. 하부 배선 패턴(233)의 일부는 제2 하부 절연 패턴(235)을 통해 외부로 노출될 수 있으며, 상기 노출된 하부 배선 패턴(233)에는 솔더 볼과 같은 외부 연결 단자가 배치될 수 있다. 도 4에서는 하부 배선 패턴(233)이 단층 구조를 가지는 것으로 도시되었으나, 하부 배선 패턴(233)은 복수의 배선 패턴이 적층된 다층 구조를 가질 수도 있다.

상부 재배선 구조체(240)는 반도체 칩(210)의 제1 면(211) 및 비아 프레임(100)의 상면(108) 상에 마련될 수 있다. 상부 재배선 구조체(240)는 반도체 칩(210)의 제1 면(211) 및 비아 프레임(100)의 상면(108) 상에 마련된 제1 상부 절연 패턴(241), 제1 상부 절연 패턴(241) 상에 마련된 상부 배선 패턴(243), 및 상부 배선 패턴(243)을 덮도록 제1 상부 절연 패턴(241) 상에 마련된 제2 상부 절연 패턴(245)을 포함할 수 있다. 상부 배선 패턴(243)은 제1 상부 절연 패턴(241) 상에서 연장되어, 관통 전극(130)의 상부를 노출시키는 제1 상부 절연 패턴(241)의 개구부를 통해 관통 전극(130)에 연결되고, 반도체 칩(210)의 칩 패드(213)를 노출시키는 제1 상부 절연 패턴(241)의 개구부를 통해 칩 패드(213)에 연결될 수 있다. 도 4에서는 상부 배선 패턴(243)이 단층 구조를 가지는 것으로 도시되었으나, 상부 배선 패턴(243)은 복수의 배선 패턴이 적층된 다층 구조를 가질 수도 있다.

도 5a 내지 도 5g는 본 발명의 예시적인 실시예들에 따른 비아 프레임(100)의 제조 방법을 설명하기 위한 단면도들이다.

도 5a를 참조하면, 캐리어(101) 상에 프레임 코어(110)를 배치한다. 캐리어(101)의 일면 상에는, 프레임 코어(110)를 고정하기 위한 접착층이 제공될 수 있다.

도 5b를 참조하면, 프레임 코어(110)를 덮는 절연 물질층(120a)을 형성한다. 예를 들어, 절연 물질층(120a)은 절연 필름을 이용한 라미네이션(lamination) 공정을 통해 형성될 수 있다. 상기 절연 물질층(120a)은 폴리이미드와 같은 감광성 물질을 포함할 수 있다.

도 5c를 참조하면, 절연 물질층(도 5b의 120a)의 일부를 제거하여, 비아홀(120H)을 갖는 봉지재(120)를 형성한다. 예를 들어, 상기 비아홀(120H)을 형성하기 위하여, 절연 물질층(도 5b의 120a)에 대한 노광 및 현상 공정을 수행할 수 있다.

도 5d를 참조하면, 봉지재(120) 상에 도전막(131a)을 형성한다. 상기 도전막(131a)은 비아홀(120H)에 의해 제공된 봉지재(120)의 내측벽 상에 형성되며, 비아홀(120H)을 통해 노출된 캐리어(101)의 표면 상에 형성될 수 있다. 예를 들어, 상기 도전막(131a)은 도금 공정을 통해 형성될 수 있다.

도 5e를 참조하면, 도전막(131a) 상에 충진 물질막(133a)을 형성한다. 상기 충진 물질막(133a)은 도전막(131a)을 덮고, 비아홀(120H)을 채울 수 있다. 예시적인 실시예들에서, 충진 물질막(133a)은 절연 물질로 형성될 수 있다. 또는, 다른 예시적인 실시예들에서, 충진 물질막(133a)은 도전성 물질로 형성될 수도 있다.

도 5f를 참조하면, 도전막(도 5e의 131a)의 일부 및 충진 물질막(도 5e의 133a)의 일부를 제거하는 평탄화 공정을 수행하여, 도전 패턴(131) 및 코어 패턴(133)을 포함하는 관통 전극(130)을 형성할 수 있다. 상기 평탄화 공정에 의해, 봉지재(120) 및 관통 전극(130)은 노출될 수 있다.

도 5g를 참조하면, 도 5f의 결과물에 상응하는 구조체를 캐리어(101)로부터 분리하고, 상기 구조체를 지지 기판(103) 상에 배치한다. 이 때, 상기 구조체는 프레임 코어(110)의 표면이 노출되도록 지지 기판(103) 상에 배치될 수 있다.

상기 구조체를 지지 기판(103) 상에 배치한 이후, 쏘잉 공정을 통해 상기 구조체를 복수의 비아 프레임(100)으로 개별화할 수 있다. 예시적인 실시예들에서, 쏘잉 공정에 의해, 프레임 코어(110)의 일부가 절단될 수 있다. 이 때, 개별화된 비아 프레임(100)에서, 절단된 프레임 코어(110)의 측면은 노출될 수 있고, 절단된 프레임 코어(110)의 측면 및 봉지재(120)의 측면은 비아 프레임(100)의 측면을 구성할 수 있다.

도 6a 내지 도 6d는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)의 제조 방법을 설명하기 위한 단면도들이다.

도 6a를 참조하면, 캐리어(201) 상에, 비아 프레임(100) 및 반도체 칩(210)을 배치한다. 반도체 칩(210)은 반도체 칩(210)의 제1 면(211)이 캐리어(201)의 일면과 마주하도록 캐리어(201) 상에 배치되고, 비아 프레임(100)은 비아 프레임(100)의 상면(108)이 캐리어(201)의 일면과 마주하도록 캐리어(201) 상에 배치될 수 있다.

도 6b를 참조하면, 비아 프레임(100) 및 반도체 칩(210)을 감싸는 몰딩층(220)을 형성한다. 몰딩층(220)은 비아 프레임(100)과 반도체 칩(210) 사이의 공간을 채우고, 이들을 일체화시킬 수 있다. 몰딩층(220)은 비아 프레임(100)의 측면을 덮되, 비아 프레임(100)의 하면(109)을 노출시킬 수 있다.

도 6c를 참조하면, 몰딩층(220)을 형성한 이후, 비아 프레임(100) 및 몰딩층(220) 상에 하부 재배선 구조체(230)를 형성한다.

구체적으로, 비아 프레임(100) 및 몰딩층(220) 상에, 관통 전극(130)을 노출시키는 개구부를 구비한 제1 하부 절연 패턴(231)을 형성한다. 제1 하부 절연 패턴(231)을 형성한 후에, 제1 하부 절연 패턴(231) 상에 하부 배선 패턴(233)을 형성한다. 예를 들어, 하부 배선 패턴(233)은 시드막 형성 공정, 마스크 공정, 및 전기 도금 공정을 통해 형성될 수 있다. 하부 배선 패턴(233)을 형성한 이후, 제1 하부 절연 패턴(231) 상에 하부 배선 패턴(233)을 덮는 제2 하부 절연 패턴(235)을 형성한다. 제2 하부 절연 패턴(235)을 형성하기 위하여, 하부 배선 패턴(233)을 덮는 절연막을 형성하고, 상기 절연막의 일부를 제거하여 하부 배선 패턴(233)의 일부를 노출시키기 위한 개구부를 형성할 수 있다.

도 6d를 참조하면, 하부 재배선 구조체(230)를 형성한 이후, 도 6c의 결과물을 뒤집어 캐리어(203) 상에 배치하고, 비아 프레임(100) 및 반도체 칩(210) 상에 상부 재배선 구조체(240)를 형성한다.

구체적으로, 비아 프레임(100) 및 반도체 칩(210) 상에, 관통 전극(130)을 노출시키는 개구부 및 칩 패드(213)를 노출시키는 개구부를 구비한 제1 상부 절연 패턴(241)을 형성한다. 제1 상부 절연 패턴(241)을 형성한 후에, 제1 상부 절연 패턴(241) 상에 상부 배선 패턴(243)을 형성한다. 예를 들어, 상부 배선 패턴(243)은 시드막 형성 공정, 마스크 공정, 및 전기 도금 공정을 통해 형성될 수 있다. 상부 배선 패턴(243)을 형성한 이후, 제1 상부 절연 패턴(241) 상에 상부 배선 패턴(243)을 덮는 제2 상부 절연 패턴(245)을 형성한다.

도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(20)를 나타내는 단면도이다.

도 7을 참조하면, 반도체 패키지(20)는 하부 패키지(10L) 및 상부 패키지(10U)를 포함할 수 있다. 반도체 패키지(20)는 예를 들면, 상부 패키지(10U)가 하부 패키지(10L) 상에 부착된 패키지 온 패키지(Package on Package) 형태인 반도체 패키지일 수 있다.

하부 패키지(10L)는 하부 반도체 칩(210L), 비아 프레임(100), 상부 재배선 구조체(240L) 및 하부 재배선 구조체(230L)를 포함할 수 있다. 하부 패키지(10L)는 도 4를 참조하여 설명된 반도체 패키지(10)일 수 있다. 하부 패키지(10L)의 하부 배선 패턴(233) 상에는 외부 연결 단자(293)가 배치될 수 있다.

상부 패키지(10U)는 하부 패키지(10L) 상에 배치되며, 상부 패키지(10U)와 하부 패키지(10L) 사이에 개재된 패키지간 연결 단자(291)에 의해 연결될 수 있다. 상부 패키지(10U)는 상부 반도체 칩(210U), 비아 프레임(100), 상부 재배선 구조체(240U) 및 하부 재배선 구조체(230U)를 포함할 수 있다. 상부 패키지(10U)는 도 4를 참조하여 설명된 반도체 패키지(10)일 수 있다.

예시적인 실시예들에서, 하부 패키지(10L)에 포함된 하부 반도체 칩(210L) 및 상부 패키지(10U)에 포함된 상부 반도체 칩(210U)은 다른 종류의 반도체 칩일 수 있다. 예를 들어, 상부 반도체 칩(210U)은 센서 칩일 수 있고, 하부 반도체 칩(210L)은 메모리 칩 또는 로직 칩일 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10: 반도체 패키지 100: 비아 프레임
110: 프레임 코어 111: 캐비티
120: 봉지재 130: 관통 전극
131: 도전 패턴 133: 코어 패턴
210: 반도체 칩 220: 몰딩층
230: 하부 재배선 구조체 233: 하부 배선 패턴
240: 상부 재배선 구조체 243: 상부 배선 패턴

Claims (11)

1. 제1 면 및 상기 제1 면에 반대된 제2 면을 포함하는 반도체 칩;
   상기 반도체 칩의 상기 제1 면 상에 마련되고, 상기 반도체 칩의 칩 패드에 연결된 상부 배선 패턴을 포함하는 상부 재배선 구조체;
   상기 반도체 칩의 상기 제2 면 상에 마련되고, 하부 배선 패턴을 포함하는 하부 재배선 구조체; 및
   상기 반도체 칩의 주변에 마련된 비아 프레임;
   을 포함하고,
   상기 비아 프레임은
   프레임 코어;
   상기 프레임 코어의 적어도 일부를 덮고, 서로 반대된 상면 및 하면을 포함하는 봉지재; 및
   상기 봉지재의 상기 상면으로부터 상기 하면까지 연장되어 상기 봉지재를 관통하고, 상기 상부 배선 패턴에 연결된 상부 및 상기 하부 배선 패턴에 연결된 하부를 포함하는 관통 전극;
   을 포함하고,
   상기 반도체 칩과 상기 비아 프레임을 몰딩하는 몰딩층을 더 포함하고,
   상기 몰딩층은 상기 비아 프레임의 상기 봉지재에 접촉하는 반도체 패키지.
2. 제 1 항에 있어서,
   상기 관통 전극은 코어 패턴 및 상기 코어 패턴을 덮는 도전 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
3. 제 2 항에 있어서,
   상기 코어 패턴은 절연 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
4. 제 2 항에 있어서,
   상기 코어 패턴은 도전성 물질을 포함하는 것을 특징으로 하는 반도체 패키지.
5. 제 2 항에 있어서,
   상기 코어 패턴은 기둥 형상을 가지고,
   상기 도전 패턴은 상기 코어 패턴의 상면 및 측면을 덮는 것을 특징으로 하는 반도체 패키지.
6. 제 1 항에 있어서,
   상기 봉지재는 폴리이미드로 이루어진 것을 특징으로 하는 반도체 패키지.
7. 삭제
8. 반도체 패키지 제조용 비아 프레임으로서,
   프레임 코어;
   상기 프레임 코어의 적어도 일부를 덮고, 서로 반대된 상면 및 하면을 포함하는 봉지재; 및
   상기 봉지재의 상기 상면으로부터 상기 하면까지 연장되어 상기 봉지재를 관통하는 관통 전극;
   을 포함하고,
   상기 관통 전극은 기둥 형상의 코어 패턴 및 상기 코어 패턴을 덮는 도전 패턴을 포함하고,
   상기 관통 전극은 상기 봉지재를 사이에 두고 상기 프레임 코어로부터 이격된 비아 프레임.
9. 제 8 항에 있어서,
   상기 코어 패턴 및 상기 봉지재는 각각 폴리이미드로 이루어진 것을 특징으로 하는 비아 프레임.
10. 제 8 항에 있어서,
    상기 비아 프레임은 상면 및 상기 상면에 반대된 하면을 포함하고,
    상기 비아 프레임의 상기 상면은 동일 평면 상에 있는 상기 프레임 코어의 상면, 상기 봉지재의 상기 상면, 및 상기 관통 전극의 상면으로 구성되고,
    상기 비아 프레임의 상기 하면은 동일 평면 상에 있는 상기 봉지재의 상기 하면 및 상기 관통 전극의 하면으로 구성된 것을 특징으로 하는 비아 프레임.
11. 제 1 항에 있어서,
    상기 관통 전극은 상기 봉지재를 사이에 두고 상기 프레임 코어로부터 이격된 반도체 패키지.

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