KR20210068891A - 인터포저, 및 이를 가지는 반도체 패키지 - Google Patents

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박유경
유승관
최윤석
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Abstract

인터포저, 및 이를 가지는 반도체 패키지를 제공한다. 본 발명에 따른 인터포저는, 서로 반대되는 제1 면과 제2 면을 가지는 베이스층, 베이스층의 제1 면 상의 재배선 구조물, 베이스층의 제2 면 상의 인터포저 보호층, 인터포저 보호층 상의 복수의 패드 배선층, 베이스층 및 인터포저 보호층을 관통하여 재배선 구조물 및 복수의 패드 배선층을 전기적으로 연결하는 복수의 인터포저 관통 전극, 복수의 패드 배선층 상에 부착되는 복수의 인터포저 연결 단자, 및 복수의 인터포저 연결 단자의 하측 일부분, 복수의 패드 배선층의 상면의 일부분과 측면, 및 복수의 패드 배선층의 인접하는 인터포저 보호층의 일부분을 덮는 복수의 배선 보호층을 포함한다.

Description

인터포저, 및 이를 가지는 반도체 패키지{Interposer and semiconductor package having the same}
본 발명은 인터포저, 및 이를 가지는 반도체 패키지에 관한 것으로, 구체적으로는 재배선층을 가지는 인터포저, 및 이를 가지는 반도체 패키지에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 반도체 패키지의 경박화, 고집적화, 고성능화, 및 고속화 또한 요구되고 있다. 따라서 높은 메모리 대역폭(high memory bandwidth)을 가지는 시스템을 구현할 수 있는 반도체 패키지에 대한 수요가 증가하고 있다. 메모리 대역폭은 데이터 전송 속도와 데이터 전송 라인 개수에 비례하므로, 메모리 동작 속도를 증가시키거나 데이터 전송 라인의 개수를 증가시켜 메모리 대역폭을 증가시킬 수 있다. 이에 따라 반도체 칩의 연결 패드에 부착되는 연결 범프의 개수 및 밀도를 증가시키기 위하여 인터포저를 사용하는 반도체 패키지가 도입되고 있다.
본 발명의 기술적 과제는, 메모리 대역폭을 증가시킬 수 있는 인터포저 및 인터포저를 가지는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 인터포저, 및 이를 가지는 반도체 패키지를 제공한다.
본 발명에 따른 인터포저는, 서로 반대되는 제1 면과 제2 면을 가지는 베이스층; 상기 베이스층의 상기 제1 면 상의 재배선 구조물; 상기 베이스층의 상기 제2 면 상의 인터포저 보호층; 상기 인터포저 보호층 상의 복수의 패드 배선층; 상기 베이스층 및 상기 인터포저 보호층을 관통하여 상기 재배선 구조물 및 상기 복수의 패드 배선층을 전기적으로 연결하는 복수의 인터포저 관통 전극; 상기 복수의 패드 배선층 상에 부착되는 복수의 인터포저 연결 단자; 및 상기 복수의 인터포저 연결 단자의 하측 일부분, 상기 복수의 패드 배선층의 상면의 일부분과 측면, 및 상기 복수의 패드 배선층의 인접하는 상기 인터포저 보호층의 일부분을 덮는 복수의 배선 보호층;을 포함한다.
본 발명에 따른 인터포저를 가지는 반도체 패키지는, 서로 반대되는 제1 면과 제2 면을 가지는 베이스층; 상기 베이스층의 상기 제1 면 상의 재배선 구조물; 상기 베이스층의 상기 제2 면 상의 인터포저 보호층; 상기 인터포저 보호층 상의 복수의 패드 배선층; 상기 베이스층 및 상기 인터포저 보호층을 관통하여 상기 재배선 구조물 및 상기 복수의 패드 배선층을 전기적으로 연결하는 복수의 인터포저 관통 전극; 상기 복수의 패드 배선층 상에 부착되는 복수의 인터포저 연결 단자; 및 상기 복수의 인터포저 연결 단자의 하측 일부분, 상기 복수의 패드 배선층의 상면의 일부분과 측면, 및 상기 복수의 패드 배선층의 인접하는 상기 인터포저 보호층의 일부분을 덮는 복수의 배선 보호층;을 포함하는 인터포저; 상기 인터포저의 상기 재배선 구조물 상에 수평 방향으로 서로 이격되며 실장되어, 상기 재배선 구조물을 통하여 상기 복수의 인터포저 관통 전극과 전기적으로 연결되는 적어도 하나의 제1 반도체 칩 및 제2 반도체 칩; 및 상기 복수의 인터포저 연결 단자와 연결되도록 상기 인터포저가 실장되는 패키지 베이스 기판;을 포함한다.
본 발명에 따른 인터포저는, 서로 반대되는 제1 면과 제2 면을 가지는 베이스층; 상기 베이스층을 관통하며, 상기 베이스층의 제2 면으로부터 수직 방향으로 상기 베이스층의 외측으로 돌출되는 복수의 인터포저 관통 전극; 상기 베이스층의 상기 제2 면 상에서 상기 베이스층 및 상기 복수의 패드 배선층 사이로 연장되어, 상기 베이스층의 외측으로 돌출되는 상기 복수의 인터포저 관통 전극의 부분을 측면의 감싸도록 상기 베이스층의 외측으로 돌출되는 상기 복수의 인터포저 관통 전극의 상면과 동일 평면을 이루는 상면을 가지는 인터포저 보호층; 상기 인터포저 보호층 상에서 상기 복수의 인터포저 관통 전극과 연결되는 복수의 패드 배선층; 상기 복수의 패드 배선층 상에 부착되는 복수의 인터포저 연결 단자; 및 상기 복수의 인터포저 연결 단자의 하측 일부분, 상기 복수의 패드 배선층의 상면의 일부분과 측면, 및 상기 복수의 패드 배선층의 인접하는 상기 인터포저 보호층의 일부분을 덮는 복수의 배선 보호층;을 포함한다.
본 발명에 따른 인터포저, 및 이를 가지는 반도체 패키지는, 배선 보호층이 복수의 패드 배선층을 덮고, 복수의 인터포저 연결 단자의 주위를 감싸므로, 배선 보호층이 복수의 패드 배선층을 보호할 수 있고, 인터포저를 가지는 반도체 패키지를 형성하는 과정에서 복수의 인터포저 연결 단자에 가해질 수 있는 스트레스를 배선 보호층이 흡수할 수 있다. 또한, 배선 보호층에 의하여 인접하는 인터포저 연결 단자들 사이에 전기적인 쇼트(short)가 발생하는 것을 방지할 수 있어 반도체 패키지의 신뢰성 저하를 방지할 수 있다.
또한, 배선 보호층이 인터포저의 베이스층의 상에서, 패드 배선층, 및 패드 배선층에 인접하는 인터포저 보호층의 일부분만을 덮고, 나머지 부분을 덮지 않을 수 있다. 따라서, 상대적으로 큰 열팽창계수(CTE, Coefficient of Thermal Expansion)를 가지는 유기질 물질로 이루어지는 배선 보호층이 베이스층의 상에서 인터포저 보호층을 모두 덮는 경우에 발생할 수 있는 인터포저의 휨(warpage) 현상을 방지할 수 있다.
인터포저를 가지는 반도체 패키지를 형성하기 위하여, 인터포저의 베이스층의 상에 접착층을 이용하여 지지 기판을 부착한 후 제거하는 경우, 접착층과 배선 보호층의 접촉 면적이 최소화되므로, 접착층의 일부분이 인터포저의 베이스층의 상에 잔여물(residue)로 잔류하는 것을 방지할 수 있다.
도 1a는 본 발명의 일 실시 예들에 따른 인터포저를 단면도이고, 도 1b는 본 발명의 일 실시 예들에 따른 인터포저의 인터포저 연결 단자 부분을 나타내는 확대 단면도이다.
도 2a 내지 도 2i는 본 발명의 일 실시 예들에 따른 인터포저를 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 3a 내지 도 3c는 본 발명의 일 실시 예들에 따른 인터포저의 인터포저 연결 단자 부분을 나타내는 확대 단면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시 예들에 따른 인터포저의 버퍼 보호층의 형상을 나타내는 평면도들이다.
도 5a는 본 발명의 일 실시 예들에 따른 인터포저를 가지는 반도체 패키지를 나타내는 단면도이고, 도 5b는 본 발명의 일 실시 예들에 따른 인터포저를 가지는 반도체 패키지에 포함되는 제1 반도체 칩을 나타내는 단면도이다.
도 6a 및 도 6b는 본 발명의 일 실시 예들에 따른 인터포저를 가지는 반도체 패키지를 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 1a는 본 발명의 일 실시 예들에 따른 인터포저를 단면도이고, 도 1b는 본 발명의 일 실시 예들에 따른 인터포저의 인터포저 연결 단자 부분을 나타내는 확대 단면도이다. 구체적으로 도 1b는 도 1a의 IB 부분을 확대하여 나타내는 단면도이다.
도 1a를 참조하면, 인터포저(500)는 베이스층(510) 및 베이스층(510)의 제1 면(512)에 배치되는 재배선 구조물(570) 및 베이스층(510)의 제2 면(514)에 배치되는 복수의 패드 배선층(524)을 포함할 수 있다. 도 1a에는 제1 면(512) 및 제2 면(514) 각각이 베이스층(510)의 하측 및 상측에 위치하는 것으로 도시되었으나, 도 5a에 보인 인터포저(500)를 가지는 반도체 패키지(1)에 보인 것을 기준으로, 제1 면(512) 및 제2 면(514) 각각을 상면 및 하면이라 호칭할 수 있다. 즉, 도 1a에 보인 인터포저(500)와 도 5a에 보인 반도체 패키지(1)가 가지는 인터포저(500)는 서로 상하가 뒤집혀져 도시되어 있다.
베이스층(510)은 반도체 물질, 유리, 세라믹, 또는 플라스틱을 포함할 수 있다. 예를 들어, 베이스층(510)은 실리콘을 포함할 수 있다. 일부 실시 예에서, 베이스층(510)은 실리콘 반도체 기판으로부터 형성될 수 있다. 베이스층(510)의 내부에는 제1 면(512)과 제2 면(514) 사이를 연결하는 복수의 인터포저 관통 전극(530)이 배치될 수 있다. 복수의 인터포저 관통 전극(530) 각각은 베이스층(510)을 관통하는 도전성 플러그와 상기 도전성 플러그를 포위하는 도전성 배리어막을 포함할 수 있다. 상기 도전성 플러그는 원기둥 형상을 가질 수 있고, 상기 도전성 배리어막은 상기 도전성 플러그의 측벽을 포위하는 실린더 형상을 가질 수 있다. 베이스층(510)과 복수의 인터포저 관통 전극(530) 사이에는 복수의 비아 절연막이 개재되어 복수의 인터포저 관통 전극(530)의 측벽을 포위할 수 있다.
재배선 구조물(570)은 재배선 절연층(576) 및 재배선 절연층(576)의 양면에 배치되는 복수의 제1 재배선 패드(572) 및 복수의 제2 재배선 패드(574)를 포함한다. 복수의 제2 재배선 패드(574)는 베이스층(510)의 제1 면(512) 상에 배치되어, 복수의 인터포저 관통 전극(530)과 전기적으로 연결될 수 있다. 복수의 인터포저 관통 전극(530)은 복수의 제2 재배선 패드(574)와 복수의 패드 배선층(524) 사이를 전기적으로 연결할 수 있다.
재배선 구조물(570)은 복수의 제1 재배선 패드(572)와 복수의 제2 재배선 패드(574)를 전기적으로 연결하는 복수의 재배선 라인(577) 및 복수의 재배선 비아(578)를 더 포함할 수 있다. 도 1a에는 복수의 재배선 라인(577)이 재배선 절연층(576)의 내부에 배치되는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 복수의 재배선 라인(577)의 적어도 일부는 재배선 절연층(576)의 양면 중 적어도 한면에 배치될 수도 있다. 일부 실시 예에서, 복수의 재배선 라인(577) 중 적어도 일부는 복수의 제1 재배선 패드(572) 중 적어도 일부와 연결되며, 수직적으로 복수의 제1 재배선 패드(572)와 동일한 레벨을 따라서 연장될 수 있다. 다른 일부 실시 예에서, 복수의 재배선 라인(577)의 적어도 일부는 제2 재배선 패드(574)의 적어도 일부와 연결되며, 수직적으로 복수의 제2 재배선 패드(574)와 동일한 레벨을 따라서 연장될 수 있다. 복수의 재배선 비아(578)는 재배선 절연층(578)의 적어도 일부분을 관통할 수 있다. 복수의 재배선 비아(578)는 제1 재배선 패드(572)와 제2 재배선 패드(574) 사이, 제1 재배선 패드(572)와 재배선 라인(577) 사이, 제2 재배선 패드(574)와 재배선 라인(577) 사이, 또는 서로 다른 재배선 라인(577)의 부분 사이를 연결할 수 있다.
예를 들면, 복수의 제1 재배선 패드(572), 복수의 제2 재배선 패드(574), 복수의 재배선 라인(577) 및 복수의 재배선 비아(578) 각각은 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)와 같은 구리 합금을 포함할 수 있다. 예를 들면, 재배선 절연층(576)은 산화물, 질화물, 및 PID(Photo Imageable dielectric) 중 적어도 하나로 형성할 수 있다. 일부 실시 예에서, 재배선 절연층(576)은 실리콘 산화물, 실리콘 질화물, 에폭시(epoxy) 또는 폴리이미드(polyimide)를 포함할 수 있다.
베이스층(510)의 제2 면(514) 상에는 인터포저 보호층(550), 인터포저 보호층(550) 상에 배치되며 인터포저 보호층(550)을 관통하는 복수의 인터포저 관통 전극(530)과 연결되는 복수의 패드 배선층(524), 복수의 패드 배선층(524) 상에 배치되는 복수의 인터포저 연결 단자(540), 및 복수의 인터포저 연결 단자(540)의 주위를 감싸며 복수의 패드 배선층(524)을 덮는 복수의 배선 보호층(560)이 배치될 수 있다.
복수의 배선 보호층(560)은, 인터포저 보호층(550) 상에서 복수의 인터포저 연결 단자(540)에 의하여 덮이지 않는 복수의 패드 배선층(524)의 표면을 모두 덮을 수 있다. 복수의 배선 보호층(560)은 복수의 패드 배선층(524)의 상면의 일부분을 덮지 않고 노출시키는 단자 오프닝(560O)을 가질 수 있다. 복수의 인터포저 연결 단자(540)는 단자 오프닝(560O)을 통하여 복수의 패드 배선층(524)에 연결될 수 있다. 단자 오프닝(560O)은 UBM(Under Bump Metal) 층(542)의 하측 일부분에 의하여 채워질 수 있다. 단자 오프닝(560O)은 원의 평면 형상 또는 타원의 평면 형상을 가질 수 있으나, 이에 한정되지 않는다. 복수의 배선 보호층(560)은 복수의 패드 배선층(524)에 인접하는 인터포저 보호층(550)의 일부 표면을 덮되, 나머지 표면을 덮지 않을 수 있다.
인터포저 보호층(550)은 무기질 물질로 이루어질 수 있고, 배선 보호층(560)은 유기질 물질로 이루어질 수 있다. 예를 들면, 인터포저 보호층(550)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물과 실리콘 질화물의 적층 구조로 이루어질 수 있고, 배선 보호층(560)은 고분자 물질로 이루어질 수 있다. 일부 실시 예에서, 배선 보호층(560)은 폴리이미드와 같은 PID로부터 형성될 수 있다.
복수의 패드 배선층(524)은 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리와 같은 구리 합금을 포함할 수 있다. 복수의 인터포저 연결 단자(540)는 복수의 패드 배선층(524) 상의 UBM 층(542), 및 UBM 층(542) 상의 인터포저 도전성 캡(544)으로 이루어질 수 있다. 일부 실시 예에서, 인터포저 연결 단자(540)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au) 또는 솔더(solder) 등으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 인터포저 연결 단자(540)는 다중층 또는 단일층으로 형성될 수 있다.
도 1b를 참조하면, 인터포저 관통 전극(530)은 베이스층(510)의 제2 면(514)으로부터 수직 방향으로 베이스층(510)의 외측으로 돌출될 수 있다. 인터포저 보호층(550)은 베이스층(510)의 제2 면(514)을 덮을 수 있다. 인터포저 보호층(550)은 베이스층(510)의 제2 면(514)으로부터 돌출된 인터포저 관통 전극(530)의 부분의 측면을 감쌀 수 있다. 일부 실시 예에서, 인터포저 보호층(550)은 베이스층(510)의 제2 면(514)으로 돌출된 인터포저 관통 전극(530)의 부분의 측면을 모두 덮을 수 있다. 일부 실시 예에서, 인터포저 보호층(550)의 상면과 베이스층(510)의 제2 면(514)으로부터 돌출된 인터포저 관통 전극(530)의 부분의 상면은 동일 평면(coplanar)을 이룰 수 있다.
패드 배선층(524)은 인터포저 관통 전극(530)의 상면, 및 인터포저 보호층(550)의 상면의 일부분 상에 걸쳐서 배치될 수 있다. 패드 배선층(524)의 하면은 인터포저 관통 전극(530)의 상면, 및 인터포저 관통 전극(530)에 인접하는 인터포저 보호층(550)의 상면의 부분의 상면과 접할 수 있다. 일부 실시 예에서, 패드 배선층(524)의 하면은 대체로 평평한(flat) 면을 가질 수 있다. 패드 배선층(524)의 수평 폭 및 수평 면적은 인터포저 관통 전극(530) 상면의 수평 폭 및 수평 면적보다 큰 값을 가질 수 있다.
배선 보호층(560)은 패드 배선층(524)의 상면의 일부분 및 측면을 덮을 수 있다. 배선 보호층(560)은 패드 배선층(524)에 인접하는 인터포저 보호층(550)의 상면의 일부분을 더 덮을 수 있다. 인터포저 보호층(550)의 상면을 덮는 배선 보호층(560)의 부분 중 패드 배선층(524)의 먼 부분의 두께인 제1 두께(T1)은, 패드 배선층(524)의 상면의 일부분을 덮는 배선 보호층(560)의 부분의 두께인 제2 두께(T2)보다 큰 값을 가질 수 있다. 패드 배선층(524)은 제1 두께(T1)보다 작고 제2 두께(T2)보다 큰 제3 두께(T3)를 가질 수 있다. 인터포저 보호층(550)의 상면을 덮는 배선 보호층(560)의 부분 중 패드 배선층(524)의 가까운 부분의 두께는 제2 두께(T2)와 제3 두께(T3)의 합일 수 있다. 인터포저 보호층(550)의 두께인 제4 두께(T4)는 제3 두께(T3)보다 작은 값을 가질 수 있다. 일부 실시 예에서, 제1 두께(T1)는 5㎛보다 큰 값을 가질 수 있고, 제2 두께(T2)는 3㎛보다 크고 5㎛보다 작은 값을 가질 수 있고, 제3 두께(T3)는 제2 두께(T2)보다 크고 5㎛보다 작은 값을 가질 수 있다. 일부 실시 예에서, 제4 두께(T4)는 3㎛ 이하의 값을 가질 수 있다.
배선 보호층(560)은 패드 배선층(524)의 측면으로부터 수평 방향으로 제1 폭(D1)만큼 연장될 수 있다. 즉, 배선 보호층(560)은, 패드 배선층(524)에 인접하는 인터포저 보호층(550)의 제1 폭(D1)만큼의 부분의 상면을 덮을 수 있다. 제1 폭(D1)은 제3 두께(T3)보다 크되, 제3 두께(T3)의 2배보다 작은 값을 가질 수 있다. 일부 실시 예에서, 제1 폭(D1)은 5㎛보다 크고, 10㎛보다 작은 값을 가질 수 있다. 일부 실시 예에서, 제1 폭(D1)은 제1 높이(T1)보다 큰 값을 가질 수 있다.
인터포저 보호층(550)은 배선 보호층(560)과 베이스층(510)의 사이, 및 패드 배선층(524)과 베이스층(510)의 사이를 따라서 연장되어 인터포저 관통 전극(530)의 측면과 접할 수 있다. 배선 보호층(560)의 하면과 패드 배선층(524)의 하면, 즉 배선 보호층(560) 및 패드 배선층(524) 각각의 베이스층(510)을 향하는 면은 동일 평면(coplanar)을 이룰 수 있다.
인터포저 연결 단자(540)는 패드 배선층(524) 상에 배치될 수 있다. 인터포저 연결 단자(540)의 수평 폭 및 수평 면적은 패드 배선층(524)의 수평 폭 및 수평 면적보다 작은 값을 가질 수 있다. 인터포저 연결 단자(540)는 패드 배선층(524) 상의 UBM 층(542), 및 UBM 층(542) 상의 인터포저 도전성 캡(544)으로 이루어질 수 있다. 예를 들면 인터포저 도전성 캡(544)은, 은(Ag), 주석(Sn), 금(Au) 또는 솔더(solder) 등으로 형성될 수 있다 일부 실시 예에서, 인터포저 도전성 캡(544)은 SnAg로 이루어질 수 있다.
UBM 층(542)은 배선 보호층(560)의 상면보다 돌출되도록 연장될 수 있다. UBM 층(542)은 배선 보호층(560)의 상면의 일부분을 덮을 수 있다. 즉, UBM 층(542)은 하측 부분의 수평 폭 및 수평 면적보다 상측 부분의 수평 폭 및 수평 면적이 큰 값을 가질 수 있다. 배선 보호층(560)은 UBM 층(542)의 하측 부분의 측면을 덮고, 상측 부분의 측면 및 상면을 덮지 않을 수 있다. 즉, 배선 보호층(560)은 수평 폭 및 수평 면적이 상대적으로 작은 값을 가지는 하측 부분의 측면을 감싸되, 수평 폭 및 수평 면적이 상대적으로 큰 값을 가지는 상측 부분의 측면을 감싸지 않을 수 있다.
도 1a 및 도 1b를 함께 참조하면, 본 발명에 따른 인터포저(500)는 배선 보호층(560)이 복수의 패드 배선층(524)을 덮고, 복수의 인터포저 연결 단자(540)의 주위를 감싸므로, 배선 보호층(560)이 복수의 패드 배선층(524)을 보호할 수 있고, 인터포저(500)를 가지는 반도체 패키지(도 5a의 1)를 형성하는 과정에서 복수의 인터포저 연결 단자(540)에 가해질 수 있는 스트레스를 배선 보호층(560)이 흡수할 수 있다. 또한, 배선 보호층(560)에 의하여 인접하는 인터포저 연결 단자(540)들 사이에 전기적인 쇼트(short)가 발생하는 것을 방지할 수 있다. 따라서 반도체 패키지(1)의 신뢰성 저하를 방지할 수 있다.
또한, 배선 보호층(560)이 인터포저(500)의 베이스층(510)의 제2 면(514) 상에서, 패드 배선층(524), 및 패드 배선층(524)에 인접하는 인터포저 보호층(550)의 일부분만을 덮고, 나머지 부분을 덮지 않을 수 있다. 따라서, 상대적으로 큰 열팽창계수(CTE, Coefficient of Thermal Expansion)를 가지는 유기질 물질로 이루어지는 배선 보호층(560)이 베이스층(510)의 제2 면(514) 상에서 인터포저 보호층(550)을 모두 덮는 경우에 발생할 수 있는 인터포저(500)의 휨(warpage) 현상을 방지할 수 있다.
인터포저(500)를 가지는 반도체 패키지(1)를 형성하기 위하여, 인터포저(500)의 베이스층(510)의 제2 면(514) 상에 제2 접착층(도 6a의 22)을 이용하여 제2 지지 기판(도 6a의 12)을 부착한 후 제거하는 경우, 제2 접착층(22)과 배선 보호층(560)의 접촉 면적이 최소화되므로, 제2 접착층(22)의 일부분이 인터포저(500)의 베이스층(510)의 제2 면(514) 상에 잔여물(residue)로 잔류하는 것을 방지할 수 있다.
도 2a 내지 도 2i는 본 발명의 일 실시 예들에 따른 인터포저를 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 2a를 참조하면, 인터포저 기판(510p)의 제1 면(512)으로부터 제2 면(514p)을 향하여 연장되는 복수의 인터포저 관통 전극(530)을 형성한다. 일부 실시 예에서, 인터포저 기판(510p)은 실리콘 반도체 기판일 수 있다.
복수의 인터포저 관통 전극(530)은 인터포저 기판(510p)의 제1 면(512)으로부터 제2 면(514p)을 향하여 연장되되, 인터포저 기판(510p)의 제1 면(512)으로부터 제2 면(514p)까지 관통하지 않도록, 인터포저 기판(510p)의 제1 면(512)으로부터 인터포저 기판(510p)의 내부까지만 연장되도록 형성될 수 있다.
도 2b를 참조하면, 인터포저 기판(510p)의 제1 면(512) 상에 재배선 구조물(570)을 형성한다. 재배선 구조물(570)은 인터포저 기판(510p)의 제1 면(512) 상에 배치되는 복수의 제2 재배선 패드(574), 인터포저 기판(510p)의 제1 면(512) 상에서 복수의 제2 재배선 패드(574)를 덮는 재배선 절연층(576), 및 재배선 절연층(576) 상의 복수의 제1 재배선 패드(572)를 포함한다. 복수의 제2 재배선 패드(574)는 복수의 인터포저 관통 전극(530)과 연결될 수 있다.
재배선 구조물(570)은 복수의 제1 재배선 패드(572)와 복수의 제2 재배선 패드(574)를 전기적으로 연결하는 복수의 재배선 라인(577) 및 복수의 재배선 비아(578)를 더 포함할 수 있다. 복수의 재배선 라인(577)은 재배선 절연층(576)의 상면 상, 하면 상, 또는 재배선 절연층(576)의 내부에 배치되도록 형성될 수 있다. 복수의 재배선 비아(578)는 재배선 절연층(578)의 적어도 일부분을 관통할 수 있다.
도 2c를 참조하면, 도 2b의 결과물의 상하를 뒤집어서, 인터포저 기판(510p)의 제1 면(512)이 제1 지지 기판(10)을 향하도록, 인터포저 기판(510p)을 제1 지지 기판(10) 상에 부착한다. 인터포저 기판(510p)은 제1 접착층(20)을 사이에 두고, 제1 지지 기판(10) 상에 부착될 수 있다. 제1 지지 기판(10)은 반도체 기판, 유리 기판, 세라믹 기판, 또는 플라스틱 기판일 수 있다.
도 2c 및 2d를 함께 참조하면, 복수의 인터포저 관통 전극(530)이 노출되도록,인터포저 기판(510p)의 일부분을 제거하여, 베이스층(510)을 형성한다. 베이스층(510)은, 복수의 인터포저 관통 전극(530)이 노출되도록 인터포저 기판(510p)을 제2 면(514)으로부터 일부분을 제거하여 형성될 수 있다. 인터포저 기판(510p)의 제1 면(512)은 베이스층(510)의 제1 면(512)일 수 있고, 복수의 인터포저 관통 전극(530)이 노출되는 베이스층(510)의 제1 면(512)에 반대되는 면은, 베이스층(510)의 제2 면(514)일 수 있다.
복수의 인터포저 관통 전극(530)은 베이스층(510)의 제2 면(514)으로부터 수직 방향으로 일부분이 돌출될 수 있다. 예를 들면, 복수의 인터포저 관통 전극(530)이 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행하여 인터포저 기판(510p)의 일부분을 제거한 후, 복수의 인터포저 관통 전극(530)이 베이스층(510)으로부터 수직 방향으로 돌출되도록, 인터포저 기판(510p)의 다른 일부분을 선택적으로 더 제거할 수 있다.
도 2e를 참조하면, 베이스층(510)의 제2 면(514)을 덮으며, 복수의 인터포저 관통 전극(530)의 상면을 노출시키는 인터포저 보호층(550)을 형성한다. 일부 실시 예에서, 인터포저 보호층(550)은 베이스층(510)의 제2 면(514) 및 복수의 인터포저 관통 전극(530)을 덮는 예비 인터포저 보호층을 형성한 후, 복수의 인터포저 관통 전극(530)의 상면이 노출되도록 상기 예비 인터포저 보호층의 일부분을 제거하여 형성할 수 있다. 인터포저 보호층(550)의 상면과 베이스층(510)의 제2 면(514)으로부터 돌출된 인터포저 관통 전극(530)의 부분의 상면은 동일 평면(coplanar)을 이룰 수 있다.
인터포저 보호층(550)은 무기질 물질로 이루어질 수 있다. 일부 실시 예에서, 인터포저 보호층(550)은 적어도 2개의 다른 물질층이 적층되도록 형성할 수 있다. 예를 들면, 인터포저 보호층(550)은 베이스층(510)의 제2 면(514) 상의 실리콘 산화층 및 상기 실리콘 산화층 상의 실리콘 질화층으로 이루어질 수 있다. 일부 실시 예에서, 상기 실리콘 산화층의 두께는 상기 실리콘 질화층의 두께보다 작은 값을 가질 수 있다. 인터포저 보호층(550)은 예를 들면, 3㎛ 이하의 값의 두께를 가지도록 형성할 수 있다.
도 2f를 참조하면, 복수의 인터포저 관통 전극(530) 상에 복수의 패드 배선층(524)을 형성한다. 복수의 패드 배선층(524) 각각은 복수의 인터포저 관통 전극(530)의 상면, 및 복수의 인터포저 관통 전극(530)에 인접하는 인터포저 보호층(550)의 상면의 일부분을 덮도록, 패드 배선층(524)의 수평 폭 및 수평 면적이 인터포저 관통 전극(530) 상면의 수평 폭 및 수평 면적보다 큰 값을 가지도록 형성할 수 있다.
도 2g를 참조하면, 복수의 패드 배선층(524)및 인터포저 보호층(550)을 덮는 예비 배선 보호층(560p)을 형성한다. 예를 들면 예비 배선 보호층(560p)은, 코팅 방법에 의하여 형성될 수 있다. 일부 실시 예에서, 예비 배선 보호층(560p)은 PID(Photo Imageable dielectric)로 이루어질 수 있다.
예비 배선 보호층(560p)은 복수의 패드 배선층(524)으로부터 이격된 인터포저 보호층(550)의 상면 상에서의 제1 두께(도 1b의 T1)가 복수의 패드 배선층(524)의 상면 상에서의 제2 두께(도 1b의 T2)보다 큰 값을 가지도록 형성할 수 있다. 예비 배선 보호층(560p)은 복수의 패드 배선층(524)으로부터 이격된 인터포저 보호층(550)의 상면 상에서의 제1 두께(T1)가 패드 배선층(524)의 제3 두께(도 1b의 T3)보다 큰 값을 가지되, 복수의 패드 배선층(524)의 상면 상에서의 제2 두께(T2)가 패드 배선층(524)의 제3 두께(T3)보다 작은 값을 가지도록 형성될 수 있다.
도 2g 및 도 2h를 함께 참조하면, 예비 배선 보호층(560p)의 일부분을 제거하여, 인터포저 보호층(550)의 상면의 일부분, 및 복수의 패드 배선층(524)의 상면의 일부분을 노출시키는 배선 보호층(560)을 형성한다. 배선 보호층(560)은 예비 배선 보호층(560p)에 대하여 노광(exposure) 및 현상(develop)을 수행하여, 예비 배선 보호층(560p)의 일부분을 제거하여 형성할 수 있다.
배선 보호층(560)은 인터포저 보호층(550)의 상면 중 복수의 패드 배선층(524)으로부터 제1 폭(도 1b의 D1) 이상 이격되는 일부분, 및 복수의 패드 배선층(524)의 상면 중 가장자리에 인접하는 부분을 제외하는 중심의 일부분을 덮지 않고 노출시킬 수 있다. 즉, 배선 보호층(560)은 복수의 패드 배선층(524)의 상면 중 가장자리에 인접하는 일부분, 복수의 패드 배선층(524)의 모든 측면, 인터포저 보호층(550)의 상면 중 복수의 패드 배선층(524)으로부터 제1 폭(도 1b의 D1) 이내에 인접되는 부분을 덮도록 형성될 수 있다.
도 2i를 참조하면, 배선 보호층(560)에 의하여 덮이지 않고 노출되는 복수의 패드 배선층(524)의 상면의 일부분, 즉, 복수의 패드 배선층(524)의 상면의 중심의 일부분을 덮는 UBM 층(542) 및 UBM 층(542)의 상면을 덮는 인터포저 도전성 캡(544)으로 이루어지는 복수의 인터포저 연결 단자(540)를 형성한다. 일부 실시 예에서, UBM 층(542)은 도금 공정을 통하여 형성할 수 있다.
이후, 재배선 구조물(570)로부터 제1 접착층(20) 및 제1 지지 기판(10)을 제거하여, 인터포저(500)를 형성할 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시 예들에 따른 인터포저의 인터포저 연결 단자 부분을 나타내는 확대 단면도이다. 구체적으로 도 3a 내지 도 3c 각각은 도 1a의 IB 부분에 대응하는 부분을 확대하여 나타내는 단면도들로, 도 1a 및 도 1b와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 3a를 참조하면, 인터포저 연결 단자(540a)는 패드 배선층(524) 상에 배치될 수 있다. 인터포저 연결 단자(540a)의 수평 폭 및 수평 면적은 패드 배선층(524)의 수평 폭 및 수평 면적보다 작은 값을 가질 수 있다. 인터포저 연결 단자(540a)는 패드 배선층(524) 상의 UBM 층(542a), UBM 층(542a) 상의 인터포저 도전성 필라(546a), 및 인터포저 도전성 필라(546a) 상의 인터포저 도전성 캡(544a)으로 이루어질 수 있다.
UBM 층(542a)은 배선 보호층(560)의 상면보다 돌출되도록 연장될 수 있다. UBM 층(542a)은 배선 보호층(560)의 상면의 일부분을 덮을 수 있다. 즉, UBM 층(542a)은 하측 부분의 수평 폭 및 수평 면적보다 상측 부분의 수평 폭 및 수평 면적이 큰 값을 가질 수 있다.
인터포저 도전성 필라(546a)는 UBM 층(542a)과 인터포저 도전성 캡(544a) 사이에 배치될 수 있다. 인터포저 도전성 필라(546b)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)와 같은 구리 합금을 포함할 수 있다. 인터포저 도전성 필라(546a)의 수평 폭 및 수평 면적은, UBM 층(542a)의 상측 부분의 수평 폭 및 수평 면적과 대체로 동일한 값을 가질 수 있다.
도 3b를 참조하면, 인터포저 연결 단자(540a)는 패드 배선층(524) 상의 UBM 층(542a), UBM 층(542a) 상의 인터포저 도전성 필라(546a), 및 인터포저 도전성 필라(546a) 상의 인터포저 도전성 캡(544a)으로 이루어질 수 있다.
배선 보호층(560a)은 패드 배선층(524)의 상면의 일부분 및 측면을 덮을 수 있다. 배선 보호층(560a)은 UBM 층(542a)의 측면, 및 인터포저 도전성 필라(546a)의 측면의 하측 일부분을 덮을 수 있다. 배선 보호층(560a)의 최상단은 인터포저 도전성 필라(546a)의 상면보다 낮은 수직 레벨에 위치할 수 있다. 배선 보호층(560a)은 패드 배선층(524)에 인접하는 인터포저 보호층(550)의 상면의 일부분을 더 덮을 수 있다. 배선 보호층(560a)은 패드 배선층(524)의 측면으로부터 수평 방향으로 제1 폭(D1)만큼 연장될 수 있다.
도 3c를 참조하면, 인터포저 연결 단자(540a)는 패드 배선층(524) 상의 UBM 층(542a), UBM 층(542a) 상의 인터포저 도전성 필라(546a), 및 인터포저 도전성 필라(546a) 상의 인터포저 도전성 캡(544a)으로 이루어질 수 있다.
배선 보호층(560b)은 패드 배선층(524)의 상면의 일부분 및 측면을 덮을 수 있다. 배선 보호층(560b)은 UBM 층(542a)의 측면, 및 인터포저 도전성 필라(546a)의 측면을 덮을 수 있다. 배선 보호층(560b)의 최상단과 인터포저 도전성 필라(546a)의 상면은 대체로 동일한 수직 레벨에 위치할 수 있다. 배선 보호층(560b)은 패드 배선층(524)에 인접하는 인터포저 보호층(550)의 상면의 일부분을 더 덮을 수 있다. 배선 보호층(560b)은 패드 배선층(524)의 측면으로부터 수평 방향으로 제1 폭(D1)만큼 연장될 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시 예들에 따른 인터포저의 버퍼 보호층의 형상을 나타내는 평면도들이다. 도 4a 내지 도 4c에 있어서, 도 1a 및 도 1b와 동일한 부재 번호는 동일한 구성 요소를 나타내며, 중복되는 내용은 생략할 수 있다.
도 4a를 참조하면, 인터포저 보호층(550) 상에 복수의 패드 배선층(524)이 배치될 수 있다. 복수의 패드 배선층(524) 각각은 직사각형의 평면 형상을 가질 수 있다. 일부 실시 예에서, 복수의 패드 배선층(524) 각각은 정사각형의 평면 형상을 가질 수 있다. 복수의 패드 배선층(524) 각각은 서로 이격되며 배치될 수 있다. 일부 실시 예에서, 복수의 패드 배선층(524)은 행과 열을 이루는 매트릭스 배열을 가질 수 있다.
복수의 배선 보호층(560) 각각은 복수의 패드 배선층(524) 각각의 상면의 일부분 및 복수의 패드 배선층(524) 각각에 인접하는 인터포저 보호층(550)의 상면의 일부분을 함께 덮을 수 있다. 복수의 배선 보호층(560)은 복수의 패드 배선층(524)의 상면의 일부분을 노출시키는 단자 오프닝(560O)을 가질 수 있다. 단자 오프닝(560O)은 원의 평면 형상 또는 타원의 평면 형상을 가질 수 있으나, 이에 한정되지 않는다. 복수의 인터포저 연결 단자(도 1a의 540)는 단자 오프닝(560O)을 통하여 복수의 패드 배선층(524)에 연결될 수 있다. 단자 오프닝(560O)은 도 1b의 UBM 층(542)의 하측 일부분, 도 3a의 UBM 층(542a)의 하측 부분, 도 3b의 UBM 층(542b)의 하측 부분, 도 3c의 UBM 층(542b), 및 인터포저 도전성 필라(546b)의 하측 일부분, 또는 도 3b의 UBM 층(542b) 및 인터포저 도전성 필라(546b)에 의하여 채워질 수 있다.
복수의 배선 보호층(560) 각각의 가장자리에 의하여 한정되는 평면 면적은, 복수의 패드 배선층(524) 각각의 평면 면적보다 큰 값을 가질 수 있다. 복수의 배선 보호층(560) 각각의 가장자리는 직사각형의 평면 형상을 가질 수 있다. 일부 실시 예에서, 복수의 배선 보호층(560) 각각의 가장자리는 정사각형의 평면 형상을 가질 수 있다. 복수의 배선 보호층(560) 각각은 서로 이격되며 배치될 수 있다. 일부 실시 예에서, 복수의 배선 보호층(560)은 행과 열을 이루는 매트릭스 배열을 가질 수 있다.
도 4b를 참조하면, 인터포저 보호층(550) 상에 복수의 패드 배선층(524a)이 배치될 수 있다. 복수의 패드 배선층(524a)은 복수의 패드부(524aP) 및 적어도 하나의 연결 라인부(524aL)를 포함할 수 있다. 복수의 인터포저 연결 단자(도 1b의 540, 도 3a 내지 도 3c의 540a)는 복수의 패드부(524aP) 상에 배치될 수 있다. 적어도 하나의 연결 라인부(524aL)는 복수의 패드부(524aP) 중 적어도 하나로부터 인터포저 보호층(550)의 상면을 따라서 연장될 수 있다.
복수의 패드부(524aP)는 직사각형 또는 정사각형의 평면을 가질 수 있다. 복수의 패드부(524aP) 중 일부개는 서로 이격되며 배치될 수 있다. 복수의 패드부(524aL) 중 다른 일부개는 연결 라인부(524aL)에 의하여 서로 연결될 수 있다. 하나의 연결 라인부(524aL), 및 하나의 연결 라인부(524aL)에 의하여 서로 연결되는 적어도 2개의 패드부(524aP)는 일체를 이루도록 형성될 수 있다.
복수의 배선 보호층(560c) 각각은 복수의 패드 배선층(524a) 각각의 상면의 일부분 및 복수의 패드 배선층(524a) 각각에 인접하는 인터포저 보호층(550)의 상면의 일부분을 함께 덮을 수 있다.
복수의 배선 보호층(560c)은 복수의 패드 보호층(560cP) 및 적어도 하나의 라인 보호층(560cL)를 포함할 수 있다. 복수의 패드 보호층(560cP)은 복수의 패드부(524aP) 및 복수의 패드부(524aP)에 인접한는 인터포저 보호층(550)의 상면의 일부분을 함께 덮을 수 있다. 복수의 패드 보호층(560cP) 각각은 복수의 패드부(524aP)의 상면의 일부분을 노출시키는 단자 오프닝(560cO)을 가질 수 있다. 라인 보호층(560cL)은 연결 라인부(524aL) 및 연결 라인부(524aL)에 인접하는 인터포저 보호층(550)의 상면의 일부분을 함께 덮을 수 있다. 복수의 배선 보호층(560c)은 복수의 패드 배선층(524a)의 상면의 일부분을 덮지 않고 노출시키나, 연결 라인부(524aL)의 상면을 모두 덮을 수 있다.
도 4c를 참조하면, 인터포저 보호층(550) 상에 복수의 패드 배선층(524b)이 배치될 수 있다. 복수의 패드 배선층(524a)은 복수의 패드부(524bP), 복수의 관통 전극 연결부(524bC), 및 복수의 패드부(524bP)와 복수의 관통 전극 연결부(524bC) 사이를 연결하는 복수의 연결 라인부(524bL)을 포함할 수 있다. 복수의 인터포저 연결 단자(도 1b의 540, 도 3a 내지 도 3c의 540a)는 복수의 패드부(524bP) 상에 배치될 수 있다. 복수의 패드부(524bP)는 직사각형 또는 정사각형의 평면을 가질 수 있다. 복수의 관통 전극 연결부(524bC)는 복수의 인터포즈 관통 전극(530)과 전기적으로 연결되도록, 복수의 인터포즈 관통 전극(530) 상에 배치될 수 있다. 복수의 연결 라인부(524bL)은 복수의 패드부(524bP)로부터 복수의 관통 전극 연결부(524bC)까지 인터포저 보호층(550)의 상면을 따라서 연장될 수 있다. 하나의 연결 라인부(524bL), 및 하나의 연결 라인부(524bL)에 의하여 서로 연결되는 패드부(524bP)와 관통 전극 연결부(524bC)는 일체를 이루도록 형성될 수 있다.
복수의 배선 보호층(560d)은 복수의 패드 보호층(560dP), 복수의 연결 보호층(560dC), 및 복수의 라인 보호층(560dL)을 포함할 수 있다. 복수의 패드 보호층(560dP)은 복수의 패드부(524bP) 및 복수의 패드부(524bP)에 인접한는 인터포저 보호층(550)의 상면의 일부분을 함께 덮을 수 있다. 복수의 패드 보호층(560dP) 각각은 복수의 패드부(524bP)의 상면의 일부분을 노출시키는 단자 오프닝(560dO)을 가질 수 있다. 복수의 연결 보호층(560dC)은 관통 전극 연결부(524bC) 및 관통 전극 연결부(524bC)에 인접한는 인터포저 보호층(550)의 상면의 일부분을 함께 덮을 수 있다. 라인 보호층(560dL)은 연결 라인부(524bL) 및 연결 라인부(524bL)에 인접하는 인터포저 보호층(550)의 상면의 일부분을 함께 덮을 수 있다. 복수의 배선 보호층(560d)은 복수의 패드 배선층(524b)의 상면의 일부분을 덮지 않고 노출시키나, 연결 라인부(524bL)의 상면 및 관통 전극 연결부(524bC)의 상면을 모두 덮을 수 있다.
도 5a는 본 발명의 일 실시 예들에 따른 인터포저를 가지는 반도체 패키지를 나타내는 단면도이고, 도 5b는 본 발명의 일 실시 예들에 따른 인터포저(500)를 가지는 반도체 패키지(1)에 포함되는 제1 반도체 칩(1000)을 나타내는 단면도이다.
도 5a 및 도 5b를 참조하면, 반도체 패키지(1)는 인터포저(500)가 실장되는 메인 보드(600), 인터포저(500)에 부착되는 적어도 하나의 제1 반도체 칩(1000) 및 제2 반도체 칩(400)을 포함할 수 있다. 적어도 하나의 제1 반도체 칩(1000) 및 제2 반도체 칩(400)은 인터포저(500)의 재배선 구조물(570) 상에 수평 방향으로 서로 이격되며 실장될 수 있다.
적어도 하나의 제1 반도체 칩(1000) 및 제2 반도체 칩(400) 각각은 복수의 제1 연결 단자(140) 및 복수의 제2 연결 단자(440)에 의하여 인터포저(500)와 전기적으로 연결될 수 있다. 적어도 하나의 제1 반도체 칩(1000)은 복수의 제1 상면 연결 패드(122)를 가질 수 있고, 제2 반도체 칩(400)은 복수의 제2 상면 연결 패드(420)를 가질 수 있다. 인터포저(500)는 복수의 제1 재배선 패드(572)를 가질 수 있다. 복수의 제1 연결 단자(140)는 복수의 제1 상면 연결 패드(122)와 복수의 제1 재배선 패드(572) 중 일부개의 사이에 배치될 수 있다. 복수의 제2 연결 단자(440)는 복수의 제2 상면 연결 패드(420)와 복수의 제1 재배선 패드(572) 중 다른 일부개의 사이에 배치될 수 있다.
복수의 제1 연결 단자(140) 각각은 제1 상면 연결 패드(122) 상의 제1 도전성 필라(142) 및 제1 도전성 필라(142) 상의 제1 도전성 캡(144)으로 이루어질 수 있다. 복수의 제2 연결 단자(440) 각각은 제2 상면 연결 패드(420) 상의 제2 도전성 필라(442) 및 제2 도전성 필라(442) 상의 제1 도전성 캡(444)으로 이루어질 수 있다.
제1 반도체 칩(1000)은 제1 서브 반도체 칩(100) 및 복수의 제2 서브 반도체 칩(200)을 포함한다. 도 5b에는 제1 반도체 칩(1000)이 4개의 제2 서브 반도체 칩(200)을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 제1 반도체 칩(1000)은 2개 이상의 제2 서브 반도체 칩(200)을 포함할 수 있다. 일부 실시 예에서, 제1 반도체 칩(1000)은 4의 배수 개의 제2 서브 반도체 칩(200)을 포함할 수 있다. 복수의 제2 서브 반도체 칩(200)은 제1 서브 반도체 칩(100) 상에 수직 방향을 따라서 순차적으로 적층될 수 있다. 제1 서브 반도체 칩(100) 및 복수의 제2 서브 반도체 칩(200) 각각은 활성면이 하측을 향하면서 순차적으로 적층될 수 있다.
제1 서브 반도체 칩(100)은 활성면에 제1 반도체 소자(112)가 형성된 제1 반도체 기판(110), 제1 반도체 기판(110)의 활성면과 비활성면에 각각 배치되는 제1 상면 연결 패드(122)와 제1 하면 연결 패드(124), 제1 반도체 기판(110)의 적어도 일부분을 관통하여, 제1 상면 연결 패드(122)와 제1 하면 연결 패드(124)를 전기적으로 연결하는 제1 관통 전극(130), 및 제1 상면 연결 패드(122)의 적어도 일부분을 노출시키며 제1 반도체 기판(110)의 활성면을 덮는 제1 보호 절연층(150)을 포함한다.
제1 반도체 기판(110)은 예를 들면, 실리콘(Si, silicon)과 같은 반도체 물질을 포함할 수 있다. 또는 제1 반도체 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제1 반도체 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 제1 반도체 기판(110)은 STI (shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
본 명세서에서 제1 반도체 기판(110)과 같은 반도체 기판의 상면 및 하면은, 각각 반도체 기판의 활성면 측 및 비활성면 측을 지칭한다. 즉, 최종 제품에서 반도체 기판의 활성면이 비활성면보다 하측에 위치하는 경우에도, 본 명세서에서는 반도체 기판의 활성면 측을 반도체 기판의 상면이라 지칭하고, 반도체 기판의 비활성면 측을 하면이라 지칭한다. 또한, 반도체 기판의 활성면에 배치되는 구성 요소 및 비활성면에 배치되는 구성 요소 각각에도 상면 및 하면이라는 용어가 사용될 수 있다.
제1 반도체 기판(110)의 상기 활성면에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 제1 반도체 소자(112)가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 제1 반도체 기판(110)의 상기 도전 영역에 전기적으로 연결될 수 있다. 제1 반도체 소자(112)는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 제1 반도체 기판(110)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
제1 서브 반도체 칩(100)은 예를 들면, 디램(dynamic random access memory, DRAM) 칩, 에스 램(static random access memory, SRAM) 칩, 플래시(flash) 메모리 칩, 이이피롬(electrically erasable and programmable read-only memory, EEPROM) 칩, 피램(phase-change random access memory, PRAM) 칩, 엠램(magnetic random access memory, MRAM) 칩, 또는 알램(resistive random access memory, RRAM) 칩일 수 있다. 제1 서브 반도체 칩(100)은 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다.
일부 실시 예에서, 제1 서브 반도체 칩(100)은 HBM(High Bandwidth Memory) DRAM 반도체 칩일 수 있다. 일부 실시 예에서, 제1 서브 반도체 칩(100)은 직렬-병렬 변환 회로(serial-parallel conversion circuit)를 포함하는 버퍼 칩일 수 있다. 일부 실시 예에서, 제1 서브 반도체 칩(100)은 HBM DRAM 반도체 칩의 제어를 위한 버퍼 칩일 수 있다. 제1 서브 반도체 칩(100)이 HBM DRAM 반도체 칩의 제어를 위한 버퍼 칩인 경우, 제1 서브 반도체 칩(100)은 마스터 칩이라 호칭하고, HBM DRAM 반도체 칩은 슬레이브 칩이라 호칭할 수 있다.
도 5b에서 제1 상면 연결 패드(122)는 제1 반도체 기판(110)에 매립되는 것으로 도시되었으나 이에 한정되지 않는다. 일부 실시예에서, 제1 상면 연결 패드(122)는 제1 반도체 기판(110)의 상면으로부터 돌출될 수 있다.
본 명세서에서 제1 반도체 기판(110)은, 반도체 물질로 이루어지는 베이스 기판, 및 상기 베이스 기판 상에 형성되어 제1 반도체 소자(112)를 구성하는 다양한 도전 물질층, 절연 물질층, 제1 반도체 소자(112)와 전기적으로 연결되는 배선 패턴, 및 배선 비아를 포함할 수 있다. 즉, 제1 반도체 기판(110)은 주성분이 반도체 물질로 이루어진 것을 의미할 뿐, 반도체 물질만으로 이루어진 것을 의미하는 것은 아니다.
제2 서브 반도체 칩(200)은 활성면에 제2 반도체 소자(212)가 형성된 제2 반도체 기판(210), 제2 반도체 기판(210)의 활성면과 비활성면에 각각 배치되는 내부 상면 연결 패드(222)와 내부 하면 연결 패드(224), 제2 반도체 기판(210)의 적어도 일부분을 관통하여, 내부 상면 연결 패드(222)와 내부 하면 연결 패드(224)를 전기적으로 연결하는 제2 관통 전극(230), 및 내부 상면 연결 패드(222)의 적어도 일부분을 노출시키며 제2 반도체 기판(210)의 활성면을 덮는 제2 보호 절연층(250)을 포함한다. 제2 보호 절연층(250)은 산화물 또는 질화물과 같은 무기물을 포함할 수 있다. 예를 들어, 제2 보호 절연층(250)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나로 이루어질 수 있다. 일부 실시 예에서, 제2 보호 절연층(250)은 실리콘 질화물로 이루어질 수 있다.
제2 반도체 기판(210), 내부 상면 연결 패드(222), 내부 하면 연결 패드(224), 및 제2 관통 전극(230) 각각은, 제1 반도체 기판(110), 제1 상면 연결 패드(122), 제1 하면 연결 패드(124), 및 제1 관통 전극(130) 각각과 대체로 동일한 바, 자세한 설명은 생략하도록 한다.
제2 서브 반도체 칩(200)은 예를 들면, 디램(DRAM) 칩, 에스램(SRAM) 칩, 플래시 메모리 칩, 이이피롬(EEPROM) 칩, 피램(PRAM) 칩, 엠램(MRAM) 칩, 또는 알램(RRAM) 칩일 수 있다. 일부 실시 예에서, 제2 서브 반도체 칩(200)은 HBM DRAM 반도체 칩일 수 있다. 제1 서브 반도체 칩(100)은 마스터 칩이라 호칭하고, 제2 서브 반도체 칩(200)은 슬레이브 칩이라 호칭할 수 있다.
복수의 제2 서브 반도체 칩(200) 각각의 내부 상면 연결 패드(222) 상에는 내부 연결 단자(240)가 부착될 수 있다. 내부 연결 단자(240)는, 제1 서브 반도체 칩(100)의 제1 하면 연결 패드(124)와 복수의 제2 서브 반도체 칩(200)의 내부 상면 연결 패드(222) 사이, 및 복수의 제2 서브 반도체 칩(200) 각각의 내부 하면 연결 패드(224)와 내부 상면 연결 패드(222) 사이를 전기적으로 연결할 수 있다.
내부 연결 단자(240)는 내부 상면 연결 패드(222) 상의 내부 도전성 필라(242) 및 내부 도전성 필라(242) 상의 내부 도전성 캡(244)으로 이루어질 수 있다.
제1 서브 반도체 칩(100) 및 복수의 제2 서브 반도체 칩(200) 각각의 사이에는 절연성 접착층(350)이 개재될 수 있다. 절연성 접착층(350)은 비전도성 필름(Non Conductive Film, NCF), 비전도성 페이스트(Non Conductive Paste, NCP), 절연성 폴리머 또는 에폭시 수지를 포함할 수 있다. 절연성 접착층(350)은, 내부 연결 단자(240)를 감싸며 제1 서브 반도체 칩(100) 및 복수의 제2 서브 반도체 칩(200) 각각의 사이를 채울 수 있다.
일부 실시 예에서, 복수의 제2 서브 반도체 칩(200) 중, 제1 서브 반도체 칩(100)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 서브 반도체 칩(200)은 내부 하면 연결 패드(224)와 제2 관통 전극(230)을 포함하지 않을 수 있다. 일부 실시 예에서, 복수의 제2 서브 반도체 칩(200) 중, 제1 서브 반도체 칩(100)으로부터 가장 멀리 배치되는 최상단에 위치하는 제2 서브 반도체 칩(200)의 두께는, 나머지 제2 서브 반도체 칩(200)의 두께보다 큰 값을 가질 수 있다.
제1 서브 반도체 칩(100)의 폭 및 넓이는 복수의 제2 서브 반도체 칩(200) 각각의 폭 및 넓이보다 큰 값을 가질 수 있다. 제1 반도체 칩(1000)는, 제1 서브 반도체 칩(100) 상에서 복수의 제2 서브 반도체 칩(200)의 측면 및 절연성 접착층(350)의 측면을 둘러싸는 몰딩층(300)을 더 포함할 수 있다. 몰딩층(300)은 예를 들면, 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
도 5a를 참조하면, 제2 반도체 칩(400)은 제3 반도체 기판(410), 제2 상면 연결 패드(420), 제3 보호 절연층(450), 및 제2 연결 단자(440)를 포함할 수 있다. 제2 연결 단자(440)는 제2 상면 연결 패드(420) 상의 제2 도전성 필라(442) 및 제2 도전성 필라(442) 상의 제2 도전성 캡(246)으로 이루어질 수 있다. 제3 반도체 기판(410), 제2 상면 연결 패드(420), 제3 보호 절연층(450), 및 제2 연결 단자(440) 각각은 제1 반도체 기판(110), 제1 상면 연결 패드(122), 제1 보호 절연층(150), 및 제1 연결 단자(140) 각각과 대체로 유사한 구성 요소이거나, 제2 반도체 기판(120), 내부 상면 연결 패드(222), 제2 보호 절연층(250), 및 내부 연결 단자(240) 각각과 대체로 유사한 구성 요소인 바, 자세한 설명은 생략하도록 한다.
제2 반도체 칩(400)은 예를 들면, 중앙 처리 장치(CPU) 칩, 그래픽 처리 장치(GPU) 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다.
인터포저(500)는 베이스층(510) 및 베이스층(510)의 제1 면(512)에 배치되는 재배선 구조물(570) 및 베이스층(510)의 제2 면(514)에 배치되는 복수의 패드 배선층(524)을 포함할 수 있다. 재배선 구조물(570)은 재배선 절연층(576) 및 재배선 절연층(576)의 양면에 배치되는 복수의 제1 재배선 패드(572) 및 복수의 제2 재배선 패드(574)를 포함한다. 따라서 인터포저(500)의 상면에는 복수의 제1 재배선 패드(572)가 배치될 수 있고, 하면에는 복수의 패드 배선층(524)이 배치될 수 있다. 인터포저(500)에 대해서는 도 1a 내지 도 4c를 통하여 자세히 설명한 바, 중복되는 내용은 생략하도록 한다.
제1 반도체 칩(1000)과 인터포저(500) 사이에는 제1 언더필층(380)이 개재될 수 있고, 제2 반도체 칩(400)과 인터포저(500) 사이에는 제2 언더필층(480)이 개재될 수 있다. 제1 언더필층(380) 및 제2 언더필층(480)은 각각 제1 연결 단자(140) 및 제2 연결 단자(440)를 감쌀 수 있다.
반도체 패키지(1)는 인터포저(500) 상에서 제1 반도체 칩(1000) 및 제2 반도체 칩(400)의 측면을 둘러싸는 패키지 몰딩층(800)을 더 포함할 수 있다. 패키지 몰딩층(800)은 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
일부 실시 예에서 패키지 몰딩층(800)은 인터포저(500)의 상면, 및 제1 반도체 칩(1000)과 제2 반도체 칩(400) 각각의 측면을 덮되, 제1 반도체 칩(1000)과 제2 반도체 칩(400)의 상면을 덮지 않을 수 있다. 이 경우, 반도체 패키지(1)는 제1 반도체 칩(1000) 및 제2 반도체 칩(400)의 상면을 덮는 방열 부재(950)를 더 포함할 수 있다. 방열 부재(950)는 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)와 같은 방열판을 포함할 수 있다. 일부 실시 예에서, 방열 부재(950)는 패키지 베이스 기판(600)의 상면 상에서, 제1 반도체 칩(1000), 제2 반도체 칩(400), 및 인터포저(500)를 포위할 수 있다.
또한, 반도체 패키지(1)는 방열 부재(950)와, 제1 반도체 칩(1000) 및 제2 반도체 칩(400) 사이에 배치되는 열전도 소재(TIM, thermal interface material, 900)를 더 포함할 수 있다. 열전도 소재(900)는 페이스트 또는 필름 등으로 이루어질 수 있다.
복수의 패드 배선층(524) 상에는 복수의 인터포저 연결 단자(540)가 부착될 수 있다. 복수의 인터포저 연결 단자(540)는 인터포저(500)와 패키지 베이스 기판(600)을 전기적으로 연결할 수 있다. 인터포저(500)와 패키지 베이스 기판(600) 사이에는 보드 언더필층(580)이 개재될 수 있다. 보드 언더필층(580)은 복수의 인터포저 연결 단자(540)를 감쌀 수 있다.
패키지 베이스 기판(600)은 베이스 보드층(610), 및 베이스 보드층(610)의 상면 및 하면에 각각 배치되는 보드 상면 패드(622) 및 보드 하면 패드(624)를 포함할 수 있다. 일부 실시 예에서, 패키지 베이스 기판(600)은 인쇄회로기판(Printed Circuit Board)일 수 있다. 예를 들면, 패키지 베이스 기판(600)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다. 베이스 보드층(610)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
베이스 보드층(610)의 상면과 하면 각각에는, 보드 상면 패드(622) 및 보드 하면 패드(624)를 노출시키는 솔더 레지스트층(미도시)이 형성될 수 있다. 보드 상면 패드(622)에는 인터포저 연결 단자(540)가 연결되고, 보드 하면 패드(624)에는 패키지 연결 단자(640)가 연결될 수 있다. 인터포저 연결 단자(540)는 복수의 패드 배선층(524)과 보드 상면 패드(622) 사이를 전기적으로 연결할 수 있다. 보드 하면 패드(624)에 연결되는 패키지 연결 단자(640)는 반도체 패키지(1)를 외부와 연결할 수 있다.
일부 실시 예에서, 방열 부재(950)는 전자파 차폐 기능을 수행할 수 있으며, 패키지 베이스 기판(600)의 복수의 보드 상면 패드(622) 중 접지가 제공되는 보드 상면 패드(622)와 연결될 수 있다.
본 발명에 따른 반도체 패키지(1)는 인터포저(500)의 배선 보호층(560)이 복수의 패드 배선층(524)을 덮고, 복수의 인터포저 연결 단자(540)의 주위를 감싸므로, 배선 보호층(560)이 복수의 패드 배선층(524)을 보호할 수 있고, 인터포저(500)를 사용하여 반도체 패키지(1) 내에서 복수의 인터포저 연결 단자(540)에 가해질 수 있는 스트레스를 배선 보호층(560)이 흡수할 수 있다. 또한 배선 보호층(560)에 의하여 인접하는 인터포저 연결 단자(540)들 사이에 전기적인 쇼트(short)가 발생하는 것을 방지할 수 있다. 따라서 반도체 패키지(1)의 신뢰성 저하를 방지할 수 있다.
또한, 배선 보호층(560)이 인터포저(500)의 베이스층(510)의 제2 면(514) 상에서, 패드 배선층(524), 및 패드 배선층(524)에 인접하는 인터포저 보호층(550)의 일부분만을 덮고, 나머지 부분을 덮지 않을 수 있다. 따라서, 상대적으로 큰 열팽창계수를 가지는 유기질 물질로 이루어지는 배선 보호층(560)이 베이스층(510)의 제2 면(514) 상에서 인터포저 보호층(550)을 모두 덮는 경우에 발생할 수 있는 인터포저(500)의 휨 현상을 방지할 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시 예들에 따른 인터포저를 가지는 반도체 패키지를 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 6a을 참조하면, 인터포저(500)의 복수의 인터포저 연결 단자(540)가 제2 지지 기판(12)을 향하도록, 인터포저(500)를 제2 지지 기판(12) 상에 부착한다. 인터포저(500)는 제2 접착층(22)을 사이에 두고, 제2 지지 기판(12) 상에 부착될 수 있다. 제2 지지 기판(12)은 반도체 기판, 유리 기판, 세라믹 기판, 또는 플라스틱 기판일 수 있다.
이후, 인터포저(500) 상에 적어도 하나의 제1 반도체 칩(1000) 및 제2 반도체 칩(400)을 실장한다. 적어도 하나의 제1 반도체 칩(1000)은 복수의 제1 상면 연결 패드(122)와 복수의 제1 재배선 패드(572) 중 일부개의 사이에 배치되는 복수의 제1 연결 단자(140)에 의하여 인터포저(500)에 연결될 수 있다. 제2 반도체 칩(400)은 복수의 제2 상면 연결 패드(420)와 복수의 제1 재배선 패드(572) 중 다른 일부개의 사이에 배치되는 복수의 제2 연결 단자(440)에 의하여 인터포저(500)에 연결될 수 있다.
적어도 하나의 제1 반도체 칩(1000)과 인터포저(500) 사이에는 복수의 제1 연결 단자(140)를 감싸는 제1 언더필층(380)을 개재할 수 있고, 제2 반도체 칩(400)과 인터포저(500) 사이에는 제2 연결 단자(440)를 감싸는 제2 언더필층(480)을 개재할 수 있다.
도 6b를 참조하면, 인터포저(500) 상에 제1 반도체 칩(1000) 및 제2 반도체 칩(400)의 측면을 둘러싸는 패키지 몰딩층(800)을 형성할 수 있다. 패키지 몰딩층(800)은 예를 들면, 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
일부 실시 예에서 패키지 몰딩층(800)은, 인터포저(500)의 상면, 및 제1 반도체 칩(1000)과 제2 반도체 칩(400) 각각의 측면을 덮되, 제1 반도체 칩(1000)과 제2 반도체 칩(400)의 상면을 덮지 않도록 형성할 수 있다. 제1 반도체 칩(1000)의 상면, 제2 반도체 칩(400)의 상면 및 패키지 몰딩층(800)의 상면 상에는 열전도 소재(900)가 부착될 수 있다.
이후, 도 5a에 보인 것과 같이, 인터포저(500)로부터 제2 접착층(22) 및 제2 지지 기판(12)을 제거하여, 적어도 하나의 제1 반도체 칩(1000)과 제2 반도체 칩(400)이 실장된 인터포저(500)를 패키지 베이스 기판(600)에 실장한다. 인터포저(500)와 패키지 베이스 기판(600)은, 복수의 패드 배선층(524)와 복수의 보드 상면 패드(622) 사이에 배치되는 복수의 인터포저 연결 단자(540)에 의하여 연결될 수 있다.
패키지 베이스 기판(600)의 상면 상에 제1 반도체 칩(1000), 제2 반도체 칩(400), 및 인터포저(500)를 포위하며 열전도 소재(900)와 접하는 방열 부재(950)를 부착하여, 반도체 패키지(1)를 형성할 수 있다.
반도체 패키지(1)는 배선 보호층(560)이 인터포저(500)의 베이스층(510)의 제2 면(514) 상에서, 패드 배선층(524), 및 패드 배선층(524)에 인접하는 인터포저 보호층(550)의 일부분만을 덮고, 나머지 부분을 덮지 않을 수 있다. 따라서, 인터포저(500)로부터 제2 접착층(22) 및 제2 지지 기판(12)을 부착한 후 제거하는 경우, 제2 접착층(22)과 배선 보호층(560)의 접촉 면적이 최소화되므로, 제2 접착층(22)의 일부분이 인터포저(500)의 베이스층(510)의 제2 면(514) 상에 잔여물로 잔류하는 것을 방지할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1 : 반도체 패키지, 1000 : 제1 반도체 칩, 100 : 제1 서브 반도체 칩, 110 : 제1 반도체 기판, 122 : 제1 상면 연결 패드, 124 : 제1 하면 연결 패드, 130 : 제1 관통 전극, 140 : 제1 연결 단자, 150 : 제1 보호 절연층, 200 : 제2 서브 반도체 칩, 210 : 제2 반도체 기판, 222 : 내부 상면 연결 패드, 224 : 내부 하면 연결 패드, 230 : 제2 관통 전극, 240 : 내부 연결 단자, 250 : 제2 보호 절연층, 300 : 몰딩층, 400 : 제2 반도체 칩, 500 : 인터포저, 510 : 베이스층, 524, 524a, 524b : 패드 배선층, 530 : 인터포저 관통 전극, 540, 540a : 인터포저 연결 단자, 550 : 인터포저 보호층, 560, 560a, 560b, 560c, 560d : 배선 보호층, 570 : 재배선 구조물, 572 : 제1 재배선 패드, 574 : 제2 재배선 패드, 576 : 재배선 절연층, 577 : 재배선 라인, 578 : 재배선 비아, 600 : 패키지 베이스 기판

Claims (20)

  1. 서로 반대되는 제1 면과 제2 면을 가지는 베이스층;
    상기 베이스층의 상기 제1 면 상의 재배선 구조물;
    상기 베이스층의 상기 제2 면 상의 인터포저 보호층;
    상기 인터포저 보호층 상의 복수의 패드 배선층;
    상기 베이스층 및 상기 인터포저 보호층을 관통하여 상기 재배선 구조물 및 상기 복수의 패드 배선층을 전기적으로 연결하는 복수의 인터포저 관통 전극;
    상기 복수의 패드 배선층 상에 부착되는 복수의 인터포저 연결 단자; 및
    상기 복수의 인터포저 연결 단자의 하측 일부분, 상기 복수의 패드 배선층의 상면의 일부분과 측면, 및 상기 복수의 패드 배선층의 인접하는 상기 인터포저 보호층의 일부분을 덮는 복수의 배선 보호층;을 포함하는 인터포저.
  2. 제1 항에 있어서,
    상기 복수의 인터포저 관통 전극은, 상기 베이스층의 제2 면으로부터 수직 방향으로 상기 베이스층의 외측으로 돌출되는 것을 특징으로 하는 인터포저.
  3. 제2 항에 있어서,
    상기 인터포저 보호층은 상기 베이스층 및 상기 복수의 패드 배선층 사이로 연장되어, 상기 베이스층의 외측으로 돌출되는 상기 복수의 인터포저 관통 전극의 부분을 측면의 감싸는 것을 특징으로 하는 인터포저.
  4. 제2 항에 있어서,
    상기 인터포저 보호층의 상면과 상기 베이스층의 외측으로 돌출되는 상기 복수의 인터포저 관통 전극의 상면은 동일 평면을 이루는 것을 특징으로 하는 인터포저.
  5. 제1 항에 있어서,
    상기 복수의 배선 보호층 중, 상기 인터포저 보호층의 일부분을 덮는 일부분의 제1 두께는, 상기 복수의 패드 배선층의 상면의 일부분을 덮는 부분의 제2 두께보다 큰 값을 가지는 것을 특징으로 하는 인터포저.
  6. 제5 항에 있어서,
    상기 복수의 패드 배선층의 제3 두께는, 상기 제1 두께보다 작고 상기 제2 두께보다 큰 값을 가지는 것을 특징으로 하는 인터포저.
  7. 제6 항에 있어서,
    상기 복수의 배선 보호층은, 상기 복수의 패드 배선층의 측면으로부터 수평 방향으로 상기 제1 두께를 가지며 제1 폭 만큼 상기 인터포저 보호층을 일부분을 덮으며 연장되며,
    상기 제1 폭은, 상기 제3 두께보다 크고 상기 제3 두께의 2배보다 작은 값을 가지는 것을 특징으로 하는 인터포저.
  8. 제1 항에 있어서,
    상기 복수의 인터포저 연결 단자 각각은 UBM(Under Bump Metal) 층 및 상기 UBM 층 상의 인터포저 도전성 캡으로 이루어지며,
    상기 복수의 인터포저 연결 단자의 UBM 층은, 상기 복수의 패드 배선층의 상면으로부터 상기 복수의 배선 보호층의 상면보다 돌출되도록 연장되는 것을 특징으로 하는 인터포저.
  9. 제1 항에 있어서,
    상기 복수의 인터포저 연결 단자 각각은 인터포저 도전성 필라 및 상기 인터포저 도전성 필라 상의 인터포저 도전성 캡으로 이루어지며,
    상기 복수의 패드 배선층의 최상단은 상기 복수의 인터포저 연결 단자의 상기 인터포저 도전성 필라의 상면보다 낮은 수직 레벨에 위치하는 것을 특징으로 하는 인터포저.
  10. 제1 항에 있어서,
    상기 복수의 인터포저 연결 단자 각각은 인터포저 도전성 필라 및 상기 인터포저 도전성 필라 상의 인터포저 도전성 캡으로 이루어지며,
    상기 복수의 패드 배선층은 상기 복수의 인터포저 연결 단자의 상기 인터포저 도전성 필라의 측면을 모두 덮는 것을 특징으로 하는 인터포저.
  11. 제1 항에 있어서,
    상기 복수의 패드 배선층은, 복수의 인터포저 연결 단자가 배치되는 복수의 패드부 및 상기 복수의 패드부 중 적어도 하나로부터 상기 인터포저 보호층의 상면을 따라서 연장되는 적어도 하나의 연결 라인부를 포함하며,
    상기 복수의 배선 보호층은 상기 적어도 하나의 연결 라인부의 상면 및 측면을 모두 덮는 것을 특징으로 하는 인터포저.
  12. 제1 항에 있어서,
    상기 복수의 패드 배선층은, 복수의 인터포저 연결 단자가 배치되는 복수의 패드부, 상기 복수의 인터포저 관통 전극과 연결되는 복수의 관통 전극 연결부, 및 상기 인터포저 보호층의 상면을 따라서 연장되며 상기 복수의 패드부와 상기 복수의 인터포저 관통 전극을 연결하는 복수의 연결 라인부를 포함하며,
    상기 복수의 배선 보호층은 상기 복수의 연결 라인부의 상면과 측면, 및 상기 복수의 관통 전극 연결부의 상면과 측면을 모두 덮는 것을 특징으로 하는 인터포저.
  13. 서로 반대되는 제1 면과 제2 면을 가지는 베이스층; 상기 베이스층의 상기 제1 면 상의 재배선 구조물; 상기 베이스층의 상기 제2 면 상의 인터포저 보호층; 상기 인터포저 보호층 상의 복수의 패드 배선층; 상기 베이스층 및 상기 인터포저 보호층을 관통하여 상기 재배선 구조물 및 상기 복수의 패드 배선층을 전기적으로 연결하는 복수의 인터포저 관통 전극; 상기 복수의 패드 배선층 상에 부착되는 복수의 인터포저 연결 단자; 및 상기 복수의 인터포저 연결 단자의 하측 일부분, 상기 복수의 패드 배선층의 상면의 일부분과 측면, 및 상기 복수의 패드 배선층의 인접하는 상기 인터포저 보호층의 일부분을 덮는 복수의 배선 보호층;을 포함하는 인터포저;
    상기 인터포저의 상기 재배선 구조물 상에 수평 방향으로 서로 이격되며 실장되어, 상기 재배선 구조물을 통하여 상기 복수의 인터포저 관통 전극과 전기적으로 연결되는 적어도 하나의 제1 반도체 칩 및 제2 반도체 칩; 및
    상기 복수의 인터포저 연결 단자와 연결되도록 상기 인터포저가 실장되는 패키지 베이스 기판;을 포함하는 반도체 패키지.
  14. 제13 항에 있어서,
    상기 재배선 구조물은, 재배선 절연층; 상기 인터포저에 반대되는 상기 재배선 절연층의 면에 배치되는 복수의 제1 재배선 패드; 및 상기 복수의 인터포저 관통 전극과 연결되며 상기 베이스층의 상기 제1 면에 배치되고, 상기 복수의 제1 재배선 패드와 전기적으로 연결되는 복수의 제2 재배선 패드;를 포함하고,
    상기 적어도 하나의 제1 반도체 칩은 복수의 제1 연결 단자에 의하여 상기 복수의 제1 재배선 패드의 일부개와 연결되고, 상기 제2 반도체 칩은 복수의 제2 연결 단자에 의하여 상기 복수의 제1 재배선 패드의 다른 일부개와 연결되는 것을 특징으로 하는 반도체 패키지.
  15. 제13 항에 있어서,
    상기 인터포저 보호층은, 상기 베이스층 및 상기 복수의 패드 배선층 사이로 연장되어, 상기 베이스층의 제2 면으로부터 수직 방향으로 상기 베이스층의 외측으로 돌출되는 상기 복수의 인터포저 관통 전극의 부분을 측면의 감싸며,
    상기 인터포저 보호층의 상면과 상기 베이스층의 외측으로 돌출되는 상기 복수의 인터포저 관통 전극의 상면은 동일 평면을 이루는 것을 특징으로 하는 반도체 패키지.
  16. 제13 항에 있어서,
    상기 인터포저 보호층의 일부분을 덮는 상기 복수의 배선 보호층의 일부분의 제1 두께는, 상기 복수의 패드 배선층의 상면의 일부분을 덮는 상기 복수의 배선 보호층의 일부분의 제2 두께 및 상기 복수의 패드 배선층의 제3 두께보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 복수의 배선 보호층은, 상기 복수의 패드 배선층의 측면으로부터 수평 방향으로 상기 제1 두께를 가지며 상기 제3 두께보다 큰 값의 제1 폭 만큼 상기 인터포저 보호층을 일부분을 덮으며 연장되는 것을 특징으로 하는 반도체 패키지.
  18. 서로 반대되는 제1 면과 제2 면을 가지는 베이스층;
    상기 베이스층을 관통하며, 상기 베이스층의 제2 면으로부터 수직 방향으로 상기 베이스층의 외측으로 돌출되는 복수의 인터포저 관통 전극;
    상기 베이스층의 상기 제2 면 상에서 상기 베이스층 및 상기 복수의 패드 배선층 사이로 연장되어, 상기 베이스층의 외측으로 돌출되는 상기 복수의 인터포저 관통 전극의 부분을 측면의 감싸도록 상기 베이스층의 외측으로 돌출되는 상기 복수의 인터포저 관통 전극의 상면과 동일 평면을 이루는 상면을 가지는 인터포저 보호층;
    상기 인터포저 보호층 상에서 상기 복수의 인터포저 관통 전극과 연결되는 복수의 패드 배선층;
    상기 복수의 패드 배선층 상에 부착되는 복수의 인터포저 연결 단자; 및
    상기 복수의 인터포저 연결 단자의 하측 일부분, 상기 복수의 패드 배선층의 상면의 일부분과 측면, 및 상기 복수의 패드 배선층의 인접하는 상기 인터포저 보호층의 일부분을 덮는 복수의 배선 보호층;을 포함하는 인터포저.
  19. 제18 항에 있어서,
    상기 복수의 배선 보호층은, 상기 복수의 패드 배선층의 측면으로부터 수평 방향으로 제1 두께를 가지며 제1 폭 만큼 상기 인터포저 보호층을 일부분을 덮으며 연장되고, 상기 제1 두께보다 작은 값의 제2 두께를 가지며 상기 복수의 패드 배선층의 상면의 일부분을 덮으며,
    상기 복수의 패드 배선층의 제3 두께는, 상기 제1 두께 및 상기 제1 폭보다 작고, 상기 제2 두께보다 큰 값을 가지는 것을 특징으로 하는 인터포저.
  20. 제18 항에 있어서,
    상기 복수의 배선 보호층은 유기질 물질로 이루어지고, 상기 인터포저 보호층은 무기질 물질로 이루어지는 것을 특징으로 하는 인터포저.
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