KR20240033340A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20240033340A
KR20240033340A KR1020220111854A KR20220111854A KR20240033340A KR 20240033340 A KR20240033340 A KR 20240033340A KR 1020220111854 A KR1020220111854 A KR 1020220111854A KR 20220111854 A KR20220111854 A KR 20220111854A KR 20240033340 A KR20240033340 A KR 20240033340A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
semiconductor
redistribution
bridge structure
disposed
Prior art date
Application number
KR1020220111854A
Other languages
English (en)
Inventor
정현수
김영룡
황인효
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220111854A priority Critical patent/KR20240033340A/ko
Priority to CN202310987011.2A priority patent/CN117650135A/zh
Priority to US18/236,190 priority patent/US20240079336A1/en
Publication of KR20240033340A publication Critical patent/KR20240033340A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

반도체 패키지가 제공된다. 반도체 패키지는, 복수의 재배선 패턴을 포함하는 재배선 구조체, 재배선 구조체 상에, 서로 이격되어 배치된 제1 반도체 칩과 제2 반도체 칩, 제1 반도체 칩 및 제2 반도체 칩과 재배선 구조체 사이에, 제1 반도체 칩 및 제2 반도체 칩을 전기적으로 연결하는 복수의 연결 배선 패턴을 포함하는 브릿지 구조체, 및 브릿지 구조체의 측벽을 감싸고, 제1 반도체 칩 및 제2 반도체 칩과 재배선 구조체 사이, 및 제1 반도체 칩과 제2 반도체 칩 사이를 채우는 몰딩층을 포함하고, 복수의 연결 배선 패턴의 최하면은 복수의 재배선 패턴의 최상면보다 상측에 배치된다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자 제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
한편, 다수의 반도체 칩을 포함하는 반도체 패키지의 경우, 다수의 반도체 칩을 커버할 수 있도록 큰 사이즈를 가지게 된다. 반도체 패키지의 사이즈가 커질수록, 반도체 패키지를 구성하는 개개의 구성요소들간의 열팽창 계수(Coefficient of Thermal Expansion; CTE) 불일치로 인하여 생성되는 스트레스에 취약할 수 있다. 이러한 스트레스는 반도체 패키지에 크랙(crack) 등의 결함을 일으켜, 반도체 패키지의 신뢰성을 저하시키는 문제가 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 복수의 재배선 패턴을 포함하는 재배선 구조체, 재배선 구조체 상에, 서로 이격되어 배치된 제1 반도체 칩과 제2 반도체 칩, 제1 반도체 칩 및 제2 반도체 칩과 재배선 구조체 사이에, 제1 반도체 칩 및 제2 반도체 칩을 전기적으로 연결하는 복수의 연결 배선 패턴을 포함하는 브릿지 구조체, 및 브릿지 구조체의 측벽을 감싸고, 제1 반도체 칩 및 제2 반도체 칩과 재배선 구조체 사이, 및 제1 반도체 칩과 제2 반도체 칩 사이를 채우는 몰딩층을 포함하고, 복수의 연결 배선 패턴의 최하면은 복수의 재배선 패턴의 최상면보다 상측에 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 서로 반대되는 제1 면과 제2 면을 포함하고, 제1 면 상의 제1 트렌치 및 제2 트렌치와 제2 면 상의 제3 트렌치를 포함하는 몰딩층, 몰딩층의 제2 면 상에 배치되는 재배선 구조체, 제1 트렌치 내에 배치되는 제1 반도체 칩, 몰딩층 내, 제1 반도체 칩과 재배선 구조체를 전기적으로 연결하는 제1 필라, 제2 트렌치 내에 배치되는 제2 반도체 칩, 몰딩층 내, 제2 반도체 칩과 재배선 구조체를 전기적으로 연결하는 제2 필라, 제3 트렌치 내에 배치되는 브릿지 구조체, 및 몰딩층 내, 제1 반도체 칩 및 브릿지 구조체와 접촉하고, 제2 반도체 칩 및 브릿지 구조체와 접촉하는 연결 필라를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 패키지는, 재배선 구조체, 재배선 구조체 상의 제1 반도체 칩, 재배선 구조체 상에, 제1 반도체 칩의 일측 상에 배치된 제2 반도체 칩, 재배선 구조체 상에, 제1 반도체 칩의 타측 상에 배치된 제3 반도체 칩, 재배선 구조체와 제1 및 제2 반도체 칩 사이에, 제1 반도체 칩과 제2 반도체 칩을 전기적으로 연결하는 제1 브릿지 구조체, 재배선 구조체와 제1 및 제3 반도체 칩 사이에, 제1 반도체 칩과 제3 반도체 칩을 전기적으로 연결하는 제2 브릿지 구조체, 및 재배선 구조체 상에, 제1 브릿지 구조체와 제1 및 제2 반도체 칩 사이, 제2 브릿지 구조체와 제1 및 제3 반도체 칩 사이 및 제1 내지 제3 반도체 칩 사이를 채우는 몰딩층을 포함하고, 제1 및 제2 브릿지 구조체는 재배선 구조체와 절연된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 2는 도 1의 I - I를 따라서 절단한 단면도이다.
도 3은 도 1의 R1 영역의 확대도이다.
도 4는 도 1의 R2 영역의 확대도이다.
도 5 내지 도 8은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 9 내지 도 13은 몇몇 실시예들에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 중간 단계 도면들이다.
도 14 내지 도 18은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도들이다.
도 1은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 2는 도 1의 I - I를 따라서 절단한 단면도이다. 도 3은 도 1의 R1 영역의 확대도이다. 도 4는 도 1의 R2 영역의 확대도이다. 도 3은 재배선 패턴(220)을 설명하기 위한 평면도이고, 도 4는 연결 배선 패턴(420)을 설명하기 위한 평면도이다.
도 1 및 도 2를 참조하면, 몇몇 실시예들에 따른 반도체 패키지는, 기판(100), 재배선 구조체(200), 제1 및 제2 반도체 칩(310, 320), 브릿지 구조체(400) 및 몰딩층(500)을 포함할 수 있다.
기판(100)은 반도체 패키지용 기판일 수 있다. 기판(100)은 예를 들어, 인쇄회로기판(PCB), 세라믹 기판, 테이프 배선기판 등 일 수 있다. 기판(100)이 PCB인 경우에는, 패키지 기판(100)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 기판(100)은 FR4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
기판(100)은 제1 방향(X) 및 제2 방향(Y)으로 각각 연장될 수 있다. 제1 방향(X) 및 제2 방향(Y)은 기판(100)의 상면과 나란할 수 있다. 제2 방향(Y)은 제1 방향(X)과 교차할 수 있다. 제3 방향(Z)은 기판(100)의 상면과 수직할 수 있다. 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 교차할 수 있다. 여기서 상면과 하면은 제3 방향(Z)을 기준으로 할 수 있다.
기판(100)은 제1 기판 패드(102) 및 제2 기판 패드(104)를 포함할 수 있다. 제1 기판 패드(102)는 기판(100)의 하면(100a)에 배치될 수 있다. 제2 기판 패드(104)는 기판(100)의 상면(100b)에 배치될 수 있다. 기판(100)의 하면(100a) 상에, 제1 기판 패드(102)의 적어도 일부를 노출시키는 솔더 레지스트층과, 기판(100)의 상면(100b) 상에, 제2 기판 패드(104)의 적어도 일부를 노출시키는 솔더 레지스트층이 더 배치될 수 있다. 제1 기판 패드(102)와 제2 기판 패드(104)는 기판(100)의 내부 배선들을 통해 전기적으로 연결될 수 있다.
제1 기판 패드(102) 및 제2 기판 패드(104)는 예를 들어 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C) 중 적어도 하나의 금속 또는 2 이상의 금속을 포함하는 합금을 포함할 수 있다.
제1 연결 단자(150)는 기판(100)의 제1 기판 패드(102) 상에 배치될 수 있다. 제1 연결 단자(150)는 제1 기판 패드(102)와 전기적으로 연결될 수 있다. 기판(100)은 제1 연결 단자(150)를 통해 전자 기기의 메인보드 등에 실장될 수 있다. 제1 연결 단자(150)는 예를 들어, 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제1 연결 단자(150)는 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다.
재배선 구조체(200)는 기판(100) 상에 배치될 수 있다. 재배선 구조체(200)는 기판(100)의 상면 상에 배치될 수 있다. 재배선 구조체(200)는 복수의 재배선 절연층(210)과 복수의 재배선 패턴(220)을 포함할 수 있다.
복수의 재배선 절연층(210)은 제3 방향(DR3)으로 적층될 수 있다. 복수의 재배선 절연층(210)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질, 폴리이미드와 같은 PID(Photo Imageable dielectric) 중 적어도 하나를 포함할 수 있다.
복수의 재배선 패턴(220)은 복수의 재배선 절연층(210) 내에 배치될 수 있다. 각각의 재배선 패턴(220)은 각각의 재배선 절연층(210) 내에 배치될 수 있다. 하나의 재배선 절연층(210) 내에 배치된 재배선 패턴(220)은 제1 방향(DR1) 및 제2 방향(DR2)으로 이격될 수 있다.
재배선 패턴(220)은 서로 다른 레벨에 위치되어 다층 구조를 형성하는 복수의 배선층과, 복수의 배선층을 상호 연결하도록 재배선 절연층(210) 내에서 제3 방향(DR3)으로 연장된 비아들을 포함할 수 있다. 상기 비아의 폭은 예를 들어 브릿지 구조체(400)와 가까울수록 감소할 수 있다.
재배선 패턴(220)은 예를 들어, 텅스텐(W), 알루미늄(Al), 니켈(Ni) 또는 구리(Cu) 등의 금속 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 연결 단자(250)는 기판(100)과 재배선 구조체(200) 사이에 배치될 수 있다. 제2 연결 단자(250)는 기판(100)의 제2 기판 패드(104)와 제3 방향(DR3)을 기준으로 최하부에 배치된 재배선 패턴(220) 사이에 배치될 수 있다. 제2 연결 단자(250)는 기판(100)의 제2 기판 패드(104) 및 재배선 패턴(220)과 전기적으로 연결될 수 있다. 이에 따라 기판(100)은 재배선 구조체(200)와 전기적으로 연결될 수 있다.
제2 연결 단자(250)는 저융점 금속, 예를 들어 주석(Sn) 및 주석(Sn) 합금 등을 포함하는 솔더 범프일 수 있으나, 이에 제한되는 것은 아니다. 제2 연결 단자(250)는 랜드(land), 볼(ball), 핀(pin), 필라(pillar) 등 다양한 형상을 가질 수 있다. 제2 연결 단자(250)는 단일층 또는 다중층으로 형성될 수 있다. 제2 연결 단자(250)가 단일층으로 형성되는 경우에, 제2 연결 단자(250)는 예시적으로 주석-은(Sn-Ag) 솔더 또는 구리(Cu)를 포함할 수 있다. 제2 연결 단자(250)가 다중층으로 형성되는 경우에, 제2 연결 단자(250)는 예시적으로 구리(Cu) 필러 및 솔더를 포함할 수 있다.
제1 및 제2 연결 단자(150, 250) 각각의 개수, 간격, 배치 형태 등은 도시된 것에 제한되지 않으며, 설계에 따라 다양할 수 있다.
제1 반도체 칩(310)과 제2 반도체 칩(320)은 재배선 구조체(200)에 실장될 수 있다. 제1 반도체 칩(310)과 제2 반도체 칩(320)은 서로 이격되어 재배선 구조체(200)의 상면 상에 배치될 수 있다. 예를 들어, 제1 반도체 칩(310)과 제2 반도체 칩(320)은 제1 방향(DR1)으로 이격될 수 있다.
몇몇 실시예들에서, 제3 방향(DR3)을 기준으로 제1 반도체 칩(310)의 두께는 제2 반도체 칩(320)의 두께와 실질적으로 동일할 수 있다.
제1 반도체 칩(310)은 하면 상에 배치된 제1 반도체 소자층(311)을 포함할 수 있다. 제2 반도체 칩(320)은 하면 상에 배치된 제2 반도체 소자층(321)을 포함할 수 있다. 제1 및 제2 반도체 소자층(311, 321)은 재배선 구조체(200)와 대향할 수 있다.
제1 및 제2 반도체 소자층(311, 321)은 각각, 다양한 미세 전자 소자들, 예를 들어, CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RERAM, CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
제1 반도체 칩(310)은 로직 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(310)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, ASIC(Application-Specific IC) 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체 칩(320)은 메모리 반도체 칩일 수 있다. 예를 들어, 제2 반도체 칩(320)은 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등과 같은 휘발성 메모리일 수도 있고, 또는 플래시 메모리(Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 등과 같은 비휘발성 메모리일 수도 있다.
일례로, 제1 반도체 칩(310)은 GPU와 같은 ASIC일 수 있고, 제2 반도체 칩(320)은 고대역폭 메모리(HBM; High Bandwidth Memory)와 같은 스택 메모리일 수 있다. 이러한 스택 메모리는 집적 회로가 복수 개로 스택된 형태일 수 있다. 스택된 집적 회로는 TSV(Through Silicon Via) 등을 통해 서로 전기적으로 연결될 수 있다.
제1 반도체 칩(310)의 제1 반도체 소자층(311)은 제1 물리 영역(312)을 포함할 수 있다. 제1 물리 영역(312)은 파이(PHY)와 같은 인터페이스 회로를 포함할 수 있다. 제2 반도체 칩(320)의 제2 반도체 소자층(321)은 메모리 셀 어레이를 포함할 수 있다. 제2 반도체 소자층(321)은 메모리 회로를 구성하는 메모리 트랜지스터 및 메모리 트랜지스터 상의 배선층을 포함할 수 있다. 제2 반도체 소자층(321)은 제2 물리 영역(322)을 포함할 수 있다. 제2 물리 영역(322)은 파이(PHY)와 같은 인터페이스 회로를 포함할 수 있다. 제1 반도체 칩(310)과 제2 반도체 칩(320)은 제1 물리 영역(312) 및 제2 물리 영역(322)을 통해 서로 신호를 송수신할 수 있다.
제1 필라(314)는 재배선 구조체(200)와 제1 반도체 칩(310) 사이에 배치될 수 있다. 제1 필라(314)는 재배선 구조체(200)로부터 제1 반도체 칩(310)까지 연장될 수 있다. 제1 필라(314)는 제3 방향(DR3)을 기준으로 최상부에 배치된 재배선 패턴(220) 및 제1 반도체 칩(310)과 접촉할 수 있다. 제1 필라(314)는 예를 들어, 제1 반도체 소자층(311) 상에 배치된 칩 패드와 접촉할 수 있다. 제1 필라(314)는 재배선 구조체(200) 및 제1 반도체 칩(310) 및 재배선 구조체(200)와 전기적으로 연결될 수 있다. 이에 따라, 제1 반도체 칩(310)은 재배선 구조체(200)와 전기적으로 연결될 수 있다.
제2 필라(324)는 재배선 구조체(200)와 제2 반도체 칩(320)사이에 배치될 수 있다. 제2 필라(324)는 재배선 구조체(200)로부터 제2 반도체 칩(320)까지 연장될 수 있다. 제2 필라(324)는 제3 방향(DR3)을 기준으로 최상부에 배치된 재배선 패턴(220) 및 제2 반도체 칩(320)과 접촉할 수 있다. 제2 필라(324)는 예를 들어, 제2 반도체 소자층(321) 상에 배치된 칩 패드와 접촉할 수 있다. 제2 필라(324)는 제2 반도체 칩(320) 및 재배선 구조체(200)와 전기적으로 연결될 수 있다. 이에 따라, 제2 반도체 칩(320)은 재배선 구조체(200)와 전기적으로 연결될 수 있다.
브릿지 구조체(400)는 재배선 구조체(200)의 상면 상에 배치될 수 있다. 브릿지 구조체(400)는 재배선 구조체(200)와 접촉할 수 있다. 제3 방향(DR3)을 기준으로 브릿지 구조체(400)의 하면은 재배선 구조체(200)의 상면과 실질적으로 동일 평면에 배치될 수 있다.
브릿지 구조체(400)의 상면은 제1 및 제2 반도체 칩(310, 320)과 이격될 수 있다. 제3 방향(DR3)을 기준으로, 브릿지 구조체(400)의 높이는 제1 또는 제2 필라(314, 324)의 높이(H)보다 작을 수 있다. 제1 또는 제2 필라(314, 324)의 높이(H)는 예를 들어, 100 μm 이하일 수 있다. 제3 방향(DR3)을 기준으로, 브릿지 구조체(400)의 높이는 예를 들어, 100 μm 이하일 수 있다.
브릿지 구조체(400)는 재배선 구조체(200)와 제1 및 제2 반도체 칩(310, 320) 사이에 배치될 수 있다. 브릿지 구조체(400)는 제1 필라(314)와 제2 필라(324) 사이에 배치될 수 있다.
브릿지 구조체(400)는 제1 반도체 칩(310)의 적어도 일부 및 제2 반도체 칩(320)의 적어도 일부와 제3 방향(DR3)으로 중첩될 수 있다. 예를 들어, 브릿지 구조체(400)는 제1 반도체 칩(310)의 제1 물리 영역(312)과 제3 방향(DR3)으로 중첩될 수 있고 제2 반도체 칩(320)의 제2 물리 영역(322)과 제3 방향(DR3)으로 중첩될 수 있다.
브릿지 구조체(400)는 복수의 연결 배선 패턴(420)을 포함할 수 있다. 제1 및 제2 반도체 칩(310, 320)은 복수의 연결 배선 패턴(420)을 통해 전기적으로 연결될 수 있다.
도 3 및 도 4를 참조하면, 브릿지 구조체(400)의 연결 배선 패턴(420)의 최소 폭(W1)은 재배선 구조체(200)의 재배선 패턴(220)의 최소 폭(W2)보다 작을 수 있다. 브릿지 구조체(400)의 연결 배선 패턴(420)의 최소 피치(P1)는 재배선 구조체(200)의 재배선 패턴(220)의 최소 피치(P2)보다 작을 수 있다. 브릿지 구조체(400) 내 연결 배선 패턴(420)의 밀도는 재배선 구조체(200) 내 재배선 패턴(220)의 밀도보다 높을 수 있다. 몇몇 실시예들에서, 브릿지 구조체(400)의 연결 배선 패턴(420)의 두께는 재배선 구조체(200)의 재배선 패턴(220)의 두께보다 작을 수 있다.
다시 도 1 및 도 2를 참조하면, 연결 필라(424)는 재배선 구조체(200)와 제1 반도체 칩(310) 사이, 및 재배선 구조체(200)와 제2 반도체 칩(320) 사이에 배치될 수 있다. 연결 필라(424)는 재배선 구조체(200)로부터 제1 반도체 칩(310)까지 연장될 수 있고, 재배선 구조체(200)로부터 제2 반도체 칩(320)까지 연장될 수 있다. 연결 필라(424)는 연결 배선 패턴(420) 및 제1 반도체 칩(310)과 접촉할 수 있고, 연결 배선 패턴(420) 및 제2 반도체 칩(320)과 접촉할 수 있다. 연결 필라(424)는 연결 배선 패턴(420) 및 제1 반도체 칩(310)과 전기적으로 연결될 수 있고, 연결 배선 패턴(420) 및 제2 반도체 칩(320)과 전기적으로 연결될 수 있다. 이에 따라, 제1 반도체 칩(310)과 제2 반도체 칩(320)은 브릿지 구조체(400)를 통해 전기적으로 연결될 수 있다.
제1 필라(314), 제2 필라(324) 및 연결 필라(424)는 서로 동일한 물질을 포함할 수 있다. 제1 필라(314), 제2 필라(324) 및 연결 필라(424)는 각각, 예를 들어 구리(Cu)를 포함할 수 있다.
브릿지 구조체(400)는 재배선 구조체(200)와 직접 연결되지 않을 수 있다. 브릿지 구조체(400)는 재배선 구조체(200)와 절연될 수 있다. 브릿지 구조체(400)의 연결 배선 패턴(420)은 재배선 구조체(200)의 재배선 패턴(220)과 접촉하지 않을 수 있다. 재배선 패턴(220)은 브릿지 구조체(400) 내에 배치되지 않는다. 연결 배선 패턴(420)과 재배선 패턴(220)은 이격될 수 있다. 제3 방향(DR3)을 기준으로, 연결 배선 패턴(420)의 최하면은 재배선 패턴(220)의 최상면보다 상측에 배치될 수 있다.
몰딩층(500)은 재배선 구조체(200) 상에 배치될 수 있다. 몰딩층(500)은 재배선 구조체(200)의 상면 상에 배치될 수 있다. 몰딩층(500)은 재배선 구조체(200)와 제1 및 제2 반도체 칩(310, 320) 사이, 및 제1 및 제2 반도체 칩(310, 320) 사이를 채울 수 있다. 제1 및 제2 필라(314, 324)는 몰딩층(500)을 관통할 수 있다. 몰딩층(500)은 제1 및 제2 필라(314, 324)를 감쌀 수 있다.
몰딩층(500)은 제1 및 제2 반도체 칩(310, 320)의 적어도 일부를 감쌀 수 있다. 몰딩층(500)은 제1 및 제2 반도체 칩(310, 320)의 측벽을 감쌀 수 있다. 몰딩층(500)은 제1 및 제2 반도체 칩(310, 320)의 상면을 노출시킬 수 있다. 몰딩층(500)의 상면은, 제1 반도체 칩(310)의 상면 및 제2 반도체 칩(320)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다.
몰딩층(500)은 브릿지 구조체(400)와 제1 및 제2 필라(314, 324) 사이를 채울 수 있다. 몰딩층(500)은 브릿지 구조체(400)를 감쌀 수 있다. 몰딩층(500)은 브릿지 구조체(400)의 측벽을 감쌀 수 있다.
몇몇 실시예들에서, 몰딩층(500)은 브릿지 구조체(400)와 제1 및 제2 반도체 칩(310, 320) 사이를 채울 수 있다. 몰딩층(500)은 브릿지 구조체(400)를 덮을 수 있다. 몰딩층(500)은 브릿지 구조체(400)의 상면을 덮을 수 있다. 연결 필라(424)는 몰딩층(500)을 관통할 수 있다. 몰딩층(500)은 연결 필라(424)를 감쌀 수 있다.
다르게 설명하면, 몰딩층(500)은 서로 반대되는 제1 면(500a)과 제2 면(500b)을 포함할 수 있다. 제1 면(500a)은 몰딩층(500)의 상면일 수 있고 제2 면(500b)은 몰딩층(500)의 하면일 수 있다. 재배선 구조체(300)는 몰딩층(500)의 제2 면(500b) 상에 배치될 수 있다. 재배선 구조체(300)는 몰딩층(500)의 제2 면(500b)과 접촉할 수 있다.
몰딩층(500)은 제1 면(500a) 상의 제1 트렌치(510t)와 제2 트렌치(520t)와 제2 면(500b) 상의 제3 트렌치(530t)를 포함할 수 있다. 제1 반도체 칩(310)은 제1 트렌치(510t) 상에 배치될 수 있고, 제2 반도체 칩(320)은 제2 트렌치(520t) 상에 배치될 수 있다. 브릿지 구조체(400)는 제3 트렌치(530t) 상에 배치될 수 있다.
몰딩층(500)은 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 반도체 패키지에서, 제1 반도체 칩(310)과 제2 반도체 칩(320)은 인터포저 없이, 브릿지 구조체(400)를 통해 전기적으로 연결될 수 있다. 이 때, 제1 반도체 칩(310)의 제1 물리 영역(312)과 제2 반도체 칩(320)의 제2 물리 영역(322)이 브릿지 구조체(400)와 제3 방향(DR3)으로 중첩되므로, 제1 반도체 칩(310)의 제1 물리 영역(312)과 제2 반도체 칩(320)의 제2 물리 영역(322)의 거리가 감소할 수 있다. 이에 따라 데이터 처리 속도가 향상된 반도체 패키지가 제공될 수 있다.
인터포저 상에 제1 및 제2 반도체 칩(310, 320)이 실장되는 패키지의 경우, 상기 인터포저와 제1 및 제2 반도체 칩(310, 320) 사이에 연결 단자, 상기 연결 단자를 감싸는 언더필, 및 상기 인터포저 상에 제1 및 제2 반도체 칩(310, 320)의 적어도 일부를 덮는 몰딩층을 포함할 수 있다. 상기 언더필과 상기 몰딩층은 서로 접촉할 수 있다. 이 때 상기 언더필과 상기 몰딩층의 열 팽창 계수의 차이로 인해 상기 반도체 패키지가 휠 수 있다. 또한 상기 언더필과 상기 몰딩층의 계면에서 크랙이 발생할 수 있다.
하지만 몇몇 실시예들에 따른 반도체 패키지는 언더필 없이 몰딩층(500)이 재배선 구조체(300)와 제1 및 제2 반도체 칩(310, 320) 사이를 채우고 브릿지 구조체(400)의 측벽을 감쌀 수 있다. 따라서 언더필과 몰딩층(500)의 열 팽창 계수의 차이로 인한 반도체 패키지의 휨(warpage)을 개선할 수 있다. 또한 언더필과 몰딩층(500)의 계면에서 발생하는 크랙을 방지할 수 있다. 또한 언더필 공정이 생략되므로, 반도체 패키지의 제조 방법이 단순화될 수 있다.
도 5 내지 도 8은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 도 5 내지 도 8은 도 1의 I - I를 따라서 절단한 단면도들이다. 설명의 편의 상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 5 및 도 6을 참조하면, 몇몇 실시예들에 따른 반도체 패키지는 더미 칩(330)을 더 포함할 수 있다. 제3 방향(DR3)을 기준으로 제1 반도체 칩(310)의 두께는 제2 반도체 칩(320)의 두께보다 작을 수 있다. 더미 칩(330)은 제1 반도체 칩(310) 상에 배치될 수 있다. 몰딩층(500)의 상면은, 더미 칩(330)의 상면 및 제2 반도체 칩(320)의 상면과 실질적으로 동일 평면 상에 배치될 수 있다.
도 5를 참조하면, 몇몇 실시예들에서, 더미 칩(330)은 절연층(335)에 의해 제1 반도체 칩(310) 상에 부착될 수 있다. 절연층(335)은 더미 칩(330)과 제1 반도체 칩(310) 사이에 배치될 수 있다. 절연층(335)은 예를 DAF(direct adhesive film)과 같은 접착 필름을 포함할 수 있다. DAF는 일반적으로 사용되는 점착제나 접착제의 성분을 포함할 수 있다. 예를 들어,　DAF는 에폭시, 폴리아미드, 아크릴 및 폴리이미드 중 적어도 하나를 포함할 수 있다.　DAF는 아크릴, 아세트산비닐, 에틸렌-아세트산비닐 공중합체, 에틸렌-아크릴산에스테르 공중합체, 폴리아미드 폴리에틸렌 폴리술폰, 에폭시, 폴리이미드, 폴리아미드산, 실리콘 페놀 고무 폴리머, 불소 고무 폴리머 및 불소 수지 등 중 적어도 하나를 포함할 수 있다.
도 6을 참조하면, 몇몇 실시예들에서, 더미 칩(330)은 산화물-산화물 본딩(oxide to oxide bonding) 공정에 의해 부착될 수 있다. 제1 반도체 칩(310)의 상면 상에 제1 절연층(336)이 배치될 수 있고 더미 칩(330)의 하면 상에 제2 절연층(337)이 배치될 수 있다. 제1 절연층(336)은 제2 절연층(337)과 접촉할 수 있다. 예를 들어 제1 절연층(336) 및 제2 절연층(337)은 각각 실리콘 산화물을 포함할 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제1 절연층(336)이 제2 절연층(337)에 부착되기만 한다면, 제1 절연층(336) 및 제2 절연층(337)을 구성하는 물질은 제한되지 않는다. 예를 들어, 제1 절연층(336) 및 제2 절연층(337)은 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수도 있다.
도 7을 참조하면, 몇몇 실시예들에 따른 반도체 패키지는 접착층(435)을 더 포함할 수 있다. 접착층(435)은 브릿지 구조체(400)와 제1 및 제2 반도체 칩(310, 320) 사이에 배치될 수 있다. 연결 필라(424)는 접착층(435)을 관통할 수 있다. 접착층(435)은 연결 필라(424)를 감쌀 수 있다.
예를 들어, 제3 방향(DR3)을 기준으로, 브릿지 구조체(400)와 접착층(435)의 두께는 제1 또는 제2 필라(314, 324)의 높이(H)와 실질적으로 동일할 수 있다.
예를 들어, 제1 또는 제2 방향(DR1, DR2)을 기준으로, 브릿지 구조체(400)의 폭은 접착층(435)의 폭과 실질적으로 동일할 수 있다.
접착층(435)은 비도전성 필름(Nonconducting film,　NCF)을 포함할 수 있다. 예를 들어, 접착층(435)은 에폭시 계열의 물질 또는 실리콘 계열의 물질을 포함할 수 있다. 접착층(435)은 페놀 타입, 산무수물 타입(acid anhydride type) 또는 아민 타입의 경화제를 포함할 수 있다. 접착층(435)은 아크릴 폴리머를 포함하는 감열성 물질, 열가소성 물질 또는 UV 경화성 물질을 포함할 수 있다.
도 8을 참조하면, 몇몇 실시예들에 따른 반도체 패키지는 방열 부재(600)를 더 포함할 수 있다. 방열 부재(600)는 기판(100) 상에 배치될 수 있다. 방열 부재(600)는 기판(100)의 일측에서 타측까지 연장될 수 있다. 방열 부재(600)는 제1 및 제2 반도체 칩(310, 320)을 덮을 수 있다. 방열 부재(600)는 제1 및 제2 반도체 칩(310, 320)과 재배선 구조체(200)를 포위할 수 있다.
방열 부재(600)는 히트 슬러그(heat slug) 또는 히트 싱크(heat sink)와 같은 방열판을 포함할 수 있다.
몇몇 실시예들에서, 방열 부재(600)와 제1 및 제2 반도체 칩(310, 320) 사이에 열전도 물질층이 더 배치될 수 있다. 몇몇 실시예들에서, 방열 부재(600)의 외측 표면에 전자파(EMI, Electro-Magnetic Interference) 차폐층이 더 배치될 수 있다. 상기 전자파 차폐층은 패키지 기판(100)의 접지층과 전기적으로 연결될 수 있다.
도 9 내지 도 13은 몇몇 실시예들에 따른 반도체 패키지를 제조하는 방법을 설명하기 위한 중간 단계 도면들이다.
도 9를 참조하면, 캐리어 기판(10) 상에, 제1 반도체 칩(310)과 제2 반도체 칩(320)이 형성될 수 있다. 제1 반도체 칩(310)은 제1 반도체 소자층(311)이 형성되지 않은 면이 캐리어 기판(10)을 향하도록 캐리어 기판(10) 상에 배치될 수 있다. 제2 반도체 칩(320)은 제2 반도체 소자층(321)이 형성되지 않은 면이 캐리어 기판(10)을 향하도록 캐리어 기판(10) 상에 배치될 수 있다.
제1 반도체 칩(310) 상에 제1 필라(314)가 형성될 수 있고, 제2 반도체 칩(320) 상에 제2 필라(324)가 형성될 수 있다. 제1 필라(314)는 제1 반도체 칩(310)의 제1 반도체 소자층(311) 상에 형성될 수 있고, 제2 필라(324)는 제2 반도체 칩(320)의 제2 반도체 소자층(321) 상에 형성될 수 있다.
캐리어 기판(10)은 예를 들어, 실리콘, 금속, 유리, 플라스틱, 세라믹 등을 포함할 수 있다.
도 10을 참조하면, 제1 및 제2 반도체 칩(310, 320) 상에 브릿지 구조체(400)가 형성될 수 있다. 브릿지 구조체(400) 상의 연결 필라(424)는 브릿지 구조체(400)의 연결 배선 패턴(420)과 접촉할 수 있다. 연결 필라(424)는 제1 및 제2 반도체 칩(310, 320)과 접촉할 수 있다.
도 11을 참조하면, 캐리어 기판(10) 상에 몰딩층(500)이 형성될 수 있다. 몰딩층(500)은 제1 및 제2 반도체 칩(310, 320)과 브릿지 구조체(400)를 덮을 수 있다. 몰딩층(500)은 제1 및 제2 필라(314, 324)를 덮을 수 있다. 몰딩층(500)은 제1 및 제2 반도체 칩(310, 320) 사이, 브릿지 구조체(400)와 제1 및 제2 반도체 칩(310, 320) 사이, 브릿지 구조체(400)와 제1 및 제2 필라(314, 324) 사이, 제1 필라(314) 사이, 및 제2 필라(324) 사이를 채울 수 있다.
도 12를 참조하면, 제1 및 제2 필라(314, 324)가 노출될 때까지, 브릿지 구조체(400) 및 몰딩층(500)을 제거할 수 있다. 예를 들어 화학 기계적 연마 공정(CMP)과 같은 그라인딩 공정에 의해 브릿지 구조체(400) 및 몰딩층(500)의 일부가 제거될 수 있다. 이에 따라, 제3 방향(DR3)을 기준으로, 브릿지 구조체(400)의 하면, 제1 및 제2 필라(314, 324)의 하면, 및 몰딩층(500)의 하면이 노출될 수 있다. 제3 방향(DR3)을 기준으로, 브릿지 구조체(400)의 하면, 제1 및 제2 필라(314, 324)의 하면, 및 몰딩층(500)의 하면은 실질적으로 동일 평면 상에 배치될 수 있다. 몰딩층(500)은 서로 반대되는 제1 면(500a)과 제2 면(500b)을 포함할 수 있고, 제1 면(500a)은 제3 방향(DR3)을 기준으로 몰딩층(500)의 상면일 수 있고 제2 면(500b)은 제3 방향(DR3)을 기준으로 몰딩층(500)의 하면일 수 있다.
도 13을 참조하면, 제3 방향(DR3)을 기준으로, 브릿지 구조체(400)의 하면, 제1 및 제2 필라(314, 324)의 하면, 및 몰딩층(500)의 제2 면(500b) 상에, 재배선 구조체(200)가 형성될 수 있다. 재배선 구조체(200)는 복수의 재배선 절연층(210) 및 복수의 재배선 패턴(220)을 포함할 수 있다. 재배선 구조체(200)는 제3 방향(DR3)을 기준으로, 브릿지 구조체(400)의 하면, 제1 및 제2 필라(314, 324)의 하면, 및 몰딩층(500)의 제2 면(500b) 상에, 재배선 절연층(210)을 형성하고 패터닝하는 공정과, 패터닝된 재배선 절연층(210) 상에 재배선 패턴(220)을 형성하는 공정을 반복적으로 수행하여 형성될 수 있다. 이에 따라 재배선 패턴(220)의 비아의 폭은 예를 들어 브릿지 구조체(400)와 가까울수록 감소할 수 있다.
이어서, 재배선 구조체(200) 상에 제2 연결 단자(250)가 형성될 수 있다. 제2 연결 단자(250)는 재배선 패턴(220)과 접촉할 수 있다. 제2 연결 단자(250)는 재배선 패턴(220)과 전기적으로 연결될 수 있다.
이어서, 도 2를 참조하면, 제2 연결 단자(250)는 기판(100) 상에 실장될 수 있고, 캐리어 기판(10)은 제거될 수 있다.
도 14 내지 도 18은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도들이다. 설명의 편의 상 도 1 내지 도 13을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 14 및 도 15를 참조하면, 몇몇 실시예들에 따른 반도체 패키지는 제1 반도체 칩(310)과 복수의 제2 반도체 칩(320)을 포함할 수 있다. 제1 반도체 칩(310)과 복수의 제2 반도체 칩(320)은 재배선 구조체(200) 상에 배치될 수 있다. 제2 반도체 칩(320)은 제1 반도체 칩(310)의 주위에 배치될 수 있다.
일 예로 4개의 제2 반도체 칩(320)은 제1 반도체 칩(310)의 주위에 배치될 수 있다. 2개의 제2 반도체 칩(320)은 제1 반도체 칩(310)의 제1 방향(DR1)으로의 양측에 각각 배치될 수 있다. 2개의 제2 반도체 칩(320)은 제1 반도체 칩(310)의 제1 방향(DR1)으로의 일측 및 타측에 각각 배치될 수 있다. 즉, 제1 반도체 칩(310)은 제2 반도체 칩(320) 사이에 배치될 수 있다. 제1 반도체 칩(310)의 일측에 배치된 2개의 제2 반도체 칩(320)은 제2 방향(DR2)으로 이격될 수 있다.
브릿지 구조체(400)는 서로 이웃하는 2개의 제1 및 제2 반도체 칩(310, 320)을 전기적으로 연결할 수 있다. 브릿지 구조체(400)는 제1 방향(DR1)으로 이웃하는 제1 및 제2 반도체 칩(310, 320)을 전기적으로 연결할 수 있다.
도 14를 참조하면, 몇몇 실시예들에서, 각각의 제2 반도체 칩(320)은 각각의 브릿지 구조체(400)를 통해 제1 반도체 칩(310)과 전기적으로 연결될 수 있다. 브릿지 구조체(400)는 각각의 제2 반도체 칩(320)에 대응하여 배치될 수 있다. 브릿지 구조체(400)는 하나의 제2 반도체 칩(320)의 적어도 일부 및 제1 반도체 칩(310)의 적어도 일부와 제3 방향(DR3)으로 중첩될 수 있다. 브릿지 구조체(400)는 하나의 제2 반도체 칩(320)과 제1 반도체 칩(310)을 전기적으로 연결할 수 있다.
도 15를 참조하면, 몇몇 실시예들에서, 제1 반도체 칩(310)의 일측 또는 타측에 배치된 복수의 제2 반도체 칩(320)은 하나의 브릿지 구조체(400)를 통해 제1 반도체 칩(310)과 전기적으로 연결될 수 있다. 브릿지 구조체(400)는 제1 반도체 칩(310)의 일측 및 타측에 각각 배치될 수 있다. 브릿지 구조체(400)는 제1 반도체 칩(310)이 일측에 배치된 2개의 제2 반도체 칩(320)의 적어도 일부 및 제1 반도체 칩(310)의 적어도 일부와 제3 방향(DR3)으로 중첩될 수 있다. 브릿지 구조체(400)는 제1 반도체 칩(310)의 타측에 배치된 2개의 제2 반도체 칩(320)의 적어도 일부 및 제1 반도체 칩(310)의 적어도 일부와 제3 방향(DR3)으로 중첩될 수 있다. 브릿지 구조체(400)는 복수의 제2 반도체 칩(320)과 제1 반도체 칩(310)을 전기적으로 연결할 수 있다.
도 16을 참조하면, 몇몇 실시예들에 따른 반도체 패키지는 복수의 브릿지 구조체(400)를 포함할 수 있다. 제1 반도체 칩(310)과 제2 반도체 칩(320)은 복수의 브릿지 구조체(4000)를 통해 전기적으로 연결될 수 있다.
각각의 브릿지 구조체(400)는 제1 반도체 칩(310)과 제2 반도체 칩(320) 사이에 이격될 수 있다. 브릿지 구조체(400)는 제2 방향(DR2)으로 이격될 수 있다. 각각의 브릿지 구조체(400)는 제1 반도체 칩(310)의 적어도 일부 및 제2 반도체 칩(320)의 적어도 일부와 제3 방향(DR3)으로 중첩될 수 있다.
도 17 및 도 18은 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도들이다. 설명의 편의 상 도 14를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 17을 참조하면, 몇몇 실시예들에 따른 반도체 패키지는 복수의 제1 반도체 칩(310)과 복수의 제2 반도체 칩(320)을 포함할 수 있다. 복수의 제1 반도체 칩(310)과 복수의 제2 반도체 칩(320)은 재배선 구조체(200) 상에 배치될 수 있다.
예를 들어, 제1 반도체 칩(310)은 제2 방향(DR2)으로 이격될 수 있다. 4개의 제2 반도체 칩(320)은 각각의 제1 반도체 칩(310)의 주위에 배치될 수 있다.
각각의 제2 반도체 칩(320)은 각각의 브릿지 구조체(400)를 통해 하나의 제1 반도체 칩(310)과 전기적으로 연결될 수 있다. 브릿지 구조체(400)는 각각의 제2 반도체 칩(320)에 대응하여 배치될 수 있다. 브릿지 구조체(400)는 하나의 제2 반도체 칩(320)의 적어도 일부 및 하나의 제1 반도체 칩(310)의 적어도 일부와 제3 방향(DR3)으로 중첩될 수 있다. 브릿지 구조체(400)는 하나의 제2 반도체 칩(320)과 하나의 제1 반도체 칩(310)을 전기적으로 연결할 수 있다.
도 18을 참조하면, 몇몇 실시예들에 따른 반도체 패키지는 복수의 칩렛(chiplet, 301, 302)과 복수의 제2 반도체 칩(320)을 더 포함할 수 있다. 도 14의 제1 반도체 칩(310)은 복수의 칩렛(301, 302)으로 분리될 수 있다. 각각의 칩렛(301, 302)은 프로세스(process) 칩, 로직 칩, 메모리 칩 등 중 어느 하나를 포함할 수 있다.
브릿지 구조체(400)는 칩렛(301, 302) 중 물리 영역을 포함하는 칩렛과 상기 칩렛과 이웃하는 제2 반도체 칩(320)을 전기적으로 연결할 수 있다. 예를 들어, 제1 칩렛(301)은 물리 영역을 포함하고 제2 칩렛(302)은 물리 영역을 포함하지 않을 수 있다. 브릿지 구조체(400)는 제1 칩렛(301)의 적어도 일부 및 제2 반도체 칩(320)의 적어도 일부와 제3 방향(DR3)으로 중첩될 수 있다. 브릿지 구조체(400)는 제1 칩렛(301)과 제2 반도체 칩(320)을 전기적으로 연결할 수 있다.
또는 이와 달리 제1 칩렛(301)과 제2 칩렛(302) 각각이 물리 영역을 포함하는 경우, 반도체 패키지는 제1 칩렛(301)과 제2 반도체 칩(320)을 전기적으로 연결하는 브릿지 구조체(400)와 제2 칩렛(302)과 제2 반도체 칩(320)을 전기적으로 연결하는 브릿지 구조체(400)를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 200: 재배선 구조체
310, 320: 제1 및 제2 반도체 칩
400: 브릿지 구조체 500: 몰딩층

Claims (20)

  1. 복수의 재배선 패턴을 포함하는 재배선 구조체;
    상기 재배선 구조체 상에, 서로 이격되어 배치된 제1 반도체 칩과 제2 반도체 칩;
    상기 제1 반도체 칩 및 상기 제2 반도체 칩과 상기 재배선 구조체 사이에, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 전기적으로 연결하는 복수의 연결 배선 패턴을 포함하는 브릿지 구조체; 및
    상기 브릿지 구조체의 측벽을 감싸고, 상기 제1 반도체 칩 및 상기 제2 반도체 칩과 상기 재배선 구조체 사이, 및 상기 제1 반도체 칩과 제2 반도체 칩 사이를 채우는 몰딩층을 포함하고,
    상기 복수의 연결 배선 패턴의 최하면은 상기 복수의 재배선 패턴의 최상면보다 상측에 배치되는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 반도체 칩과 상기 브릿지 구조체를 전기적으로 연결하고 상기 제2 반도체 칩과 상기 브릿지 구조체를 전기적으로 연결하는 연결 필라를 더 포함하는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 연결 필라는 상기 제1 반도체 칩 및 상기 브릿지 구조체와 접촉하고, 상기 제2 반도체 칩 및 상기 브릿지 구조체과 접촉하는 반도체 패키지.
  4. 제 2항에 있어서,
    상기 연결 필라는 상기 몰딩층을 관통하는 반도체 패키지.
  5. 제 2항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩과 상기 브릿지 구조체 사이에 배치되는 접착층을 더 포함하고,
    상기 연결 필라는 상기 접착층을 관통하는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 반도체 칩 상에, 더미 칩을 더 포함하고,
    상기 더미 칩의 상면은 상기 제2 반도체 칩의 상면 및 상기 몰딩층의 상면과 동일 평면 상에 배치되는 반도체 패키지.
  7. 제 6항에 있어서,
    상기 제1 반도체 칩과 상기 더미 칩 사이의 접착층을 더 포함하는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 복수의 연결 배선 패턴의 최소 피치는, 상기 복수의 재배선 패턴의 최소 피치보다 작은 반도체 패키지.
  9. 제 1항에 있어서,
    상기 복수의 연결 배선 패턴의 최소 폭은, 상기 복수의 재배선 패턴의 최소 폭보다 작은 반도체 패키지.
  10. 제 1항에 있어서,
    상기 제1 반도체 칩은 상기 브릿지 구조체와 중첩되는 제1 물리 영역을 포함하고,
    상기 제2 반도체 칩은 상기 브릿지 구조체와 중첩되는 제2 물리 영역을 포함하고,
    상기 제1 반도체 칩과 상기 제2 반도체 칩은 상기 제1 물리 영역 및 상기 제2 물리 영역을 통해 서로 신호를 송수신하는 반도체 패키지.
  11. 서로 반대되는 제1 면과 제2 면을 포함하고, 상기 제1 면 상의 제1 트렌치 및 제2 트렌치와 상기 제2 면 상의 제3 트렌치를 포함하는 몰딩층;
    상기 몰딩층의 상기 제2 면 상에 배치되는 재배선 구조체;
    상기 제1 트렌치 내에 배치되는 제1 반도체 칩;
    상기 몰딩층 내, 상기 제1 반도체 칩과 상기 재배선 구조체를 전기적으로 연결하는 제1 필라;
    상기 제2 트렌치 내에 배치되는 제2 반도체 칩;
    상기 몰딩층 내, 상기 제2 반도체 칩과 상기 재배선 구조체를 전기적으로 연결하는 제2 필라;
    상기 제3 트렌치 내에 배치되는 브릿지 구조체; 및
    상기 몰딩층 내, 상기 제1 반도체 칩 및 상기 브릿지 구조체와 접촉하고, 상기 제2 반도체 칩 및 상기 브릿지 구조체와 접촉하는 연결 필라를 포함하는 반도체 패키지.
  12. 제 11항에 있어서,
    상기 제1 필라, 상기 제2 필라 및 상기 연결 필라는 동일한 물질을 포함하는 반도체 패키지.
  13. 제 11항에 있어서,
    상기 재배선 구조체는 복수의 재배선 패턴을 포함하고,
    상기 브릿지 구조체는 복수의 연결 배선 패턴을 포함하고,
    상기 복수의 재배선 패턴은 상기 복수의 연결 배선 패턴과 접촉하지 않는 반도체 패키지.
  14. 제 11항에 있어서,
    상기 연결 필라를 감싸는 보호막을 더 포함하는 반도체 패키지.
  15. 제 11항에 있어서,
    상기 제1 반도체 칩 상에, 더미 칩을 더 포함하고,
    상기 몰딩층의 상기 제1 면은 상기 더미 칩의 상면 및 제2 반도체 칩의 상면과 동일 평면 상에 배치되는 반도체 패키지.
  16. 제 11항에 있어서,
    상기 제1 필라는 상기 제1 반도체 칩 및 상기 재배선 구조체와 접촉하고,
    상기 제2 필라는 상기 제2 반도체 칩 및 상기 재배선 구조체와 접촉하는 반도체 패키지.
  17. 재배선 구조체;
    상기 재배선 구조체 상의 제1 반도체 칩;
    상기 재배선 구조체 상에, 상기 제1 반도체 칩의 일측 상에 배치된 제2 반도체 칩;
    상기 재배선 구조체 상에, 상기 제1 반도체 칩의 타측 상에 배치된 제3 반도체 칩;
    상기 재배선 구조체와 상기 제1 및 제2 반도체 칩 사이에, 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결하는 제1 브릿지 구조체;
    상기 재배선 구조체와 상기 제1 및 제3 반도체 칩 사이에, 상기 제1 반도체 칩과 상기 제3 반도체 칩을 전기적으로 연결하는 제2 브릿지 구조체; 및
    상기 재배선 구조체 상에, 상기 제1 브릿지 구조체와 상기 제1 및 제2 반도체 칩 사이, 상기 제2 브릿지 구조체와 상기 제1 및 제3 반도체 칩 사이 및 상기 제1 내지 제3 반도체 칩 사이를 채우는 몰딩층을 포함하고,
    상기 제1 및 제2 브릿지 구조체는 상기 재배선 구조체와 절연된 반도체 패키지.
  18. 제 17항에 있어서,
    상기 제1 반도체 칩은 로직 반도체 칩이고,
    상기 제2 및 제3 반도체 칩은 메모리 반도체 칩인 반도체 패키지.
  19. 제 17항에 있어서,
    상기 재배선 구조체 상의 상기 제1 반도체 칩의 일측 상에 배치된 제4 반도체 칩과,
    상기 재배선 구조체 상의 상기 제1 반도체 칩의 타측 상에 배치된 제5 반도체 칩과,
    상기 재배선 구조체와 상기 제1 및 제4 반도체 칩 사이에, 상기 제1 반도체 칩과 상기 제4 반도체 칩을 전기적으로 연결하는 제3 브릿지 구조체와,
    상기 재배선 구조체와 상기 제1 및 제5 반도체 칩 사이에, 상기 제1 반도체 칩과 상기 제5 반도체 칩을 전기적으로 연결하는 제4 브릿지 구조체를 더 포함하고,
    상기 제3 및 제4 브릿지 구조체는 상기 재배선 구조체와 절연된 반도체 패키지.
  20. 제 19항에 있어서,
    상기 재배선 구조체 상의 상기 제1 반도체 칩의 일측 상에 배치된 제4 반도체 칩과,
    상기 재배선 구조체 상의 상기 제1 반도체 칩의 타측 상에 배치된 제5 반도체 칩과,
    상기 제1 브릿지 구조체는, 상기 제1 반도체 칩과 상기 제4 반도체 칩을 전기적으로 연결하고,
    상기 제2 브릿지 구조체는, 상기 제1 반도체 칩과 상기 제5 반도체 칩을 전기적으로 연결하는 반도체 패키지.
KR1020220111854A 2022-09-05 2022-09-05 반도체 패키지 KR20240033340A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220111854A KR20240033340A (ko) 2022-09-05 2022-09-05 반도체 패키지
CN202310987011.2A CN117650135A (zh) 2022-09-05 2023-08-07 半导体封装件
US18/236,190 US20240079336A1 (en) 2022-09-05 2023-08-21 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220111854A KR20240033340A (ko) 2022-09-05 2022-09-05 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20240033340A true KR20240033340A (ko) 2024-03-12

Family

ID=90045656

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220111854A KR20240033340A (ko) 2022-09-05 2022-09-05 반도체 패키지

Country Status (3)

Country Link
US (1) US20240079336A1 (ko)
KR (1) KR20240033340A (ko)
CN (1) CN117650135A (ko)

Also Published As

Publication number Publication date
CN117650135A (zh) 2024-03-05
US20240079336A1 (en) 2024-03-07

Similar Documents

Publication Publication Date Title
US20230055812A1 (en) Semiconductor package
US11502059B2 (en) Semiconductor package including a thermal pillar and heat transfer film
US20220310577A1 (en) Semiconductor package
US20230387029A1 (en) Semiconductor package
US11972995B2 (en) Semiconductor package and method of manufacturing semiconductor package
US11587859B2 (en) Wiring protection layer on an interposer with a through electrode
US11217517B2 (en) Semiconductor package with a trench portion
KR20220140215A (ko) 반도체 패키지
KR20220083438A (ko) 반도체 패키지
KR20210152255A (ko) 반도체 패키지
US20220319944A1 (en) Semiconductor package and method of manufacturing semiconductor package
JP2022136980A (ja) 再配線基板を含む半導体パッケージ
KR20230041250A (ko) 반도체 소자 및 이를 포함하는 반도체 패키지
KR20240033340A (ko) 반도체 패키지
KR20220135447A (ko) 반도체 패키지 및 이의 제조 방법
CN112420628A (zh) 半导体封装件
US20220392878A1 (en) Semiconductor devices
US20240170440A1 (en) Semiconductor package
KR102578888B1 (ko) 반도체 패키지
US20230038413A1 (en) Semiconductor package including heat dissipation structure
US20240130144A1 (en) Semiconductor package including a three-dimensional stacked memory module
US20240087976A1 (en) Semiconductor package
US20230420415A1 (en) Semiconductor package
KR20240054831A (ko) 반도체 패키지
KR20240037530A (ko) 반도체 패키지