KR20220140215A - 반도체 패키지 - Google Patents

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KR20220140215A
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semiconductor chip
substrate
interposer substrate
molding
semiconductor
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H01L2224/32058—Shape in side view being non uniform along the layer connector
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/32105—Disposition relative to the bonding area, e.g. bond pad the layer connector connecting bonding areas being not aligned with respect to each other
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    • H01L2224/32106—Disposition relative to the bonding area, e.g. bond pad the layer connector connecting one bonding area to at least two respective bonding areas
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81466—Titanium [Ti] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81484—Tungsten [W] as principal constituent
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    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 평면적 관점에서 실장 영역 및 오버행 영역을 갖는 제1 반도체칩; 상기 제1 반도체칩의 상기 실장 영역의 하면 상에 제공된 기판; 및 상기 기판 상의 몰딩막을 포함할 수 있다. 상기 몰딩막은: 상기 제1 반도체칩의 상기 오버행 영역의 하면 상에 제공되며, 상기 인터포저 기판의 측벽을 덮는 제1 몰딩 패턴; 및 상기 제1 몰딩 패턴 상에 제공되고, 상기 제1 반도체칩의 측벽을 덮는 제2 몰딩 패턴을 포함할 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 인터포저 기판을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는 것에 있다.
본 발명의 개념에 따르면, 반도체 패키지가 제공된다. 본 발명의 실시예들에 따르면, 반도체 패키지는 평면적 관점에서 실장 영역 및 오버행 영역을 갖는 제1 반도체칩; 상기 제1 반도체칩의 상기 실장 영역의 하면 상에 제공된 기판; 및 상기 기판 상의 몰딩막을 포함할 수 있다. 상기 몰딩막은: 상기 제1 반도체칩의 상기 오버행 영역의 하면 상에 제공되며, 상기 인터포저 기판의 측벽을 덮는 제1 몰딩 패턴; 및 상기 제1 몰딩 패턴 상에 제공되고, 상기 제1 반도체칩의 측벽을 덮는 제2 몰딩 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 인터포저 기판; 상기 인터포저 기판 상의 제1 반도체칩; 및 상기 인터포저 기판의 측벽을 덮는 몰딩막을 포함할 수 있다. 상기 제1 반도체칩은 평면적 관점에서 오버행 영역 및 실장 영역을 갖고, 상기 몰딩막은 상기 제1 반도체칩의 상기 오버행 영역의 하면 상에 제공되고, 상기 몰딩막의 하면은 상기 인터포저 기판의 하면과 공면(coplanar)을 이룰 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 인터포저 기판; 상기 인터포저 기판의 하면 상의 솔더 단자들; 상기 인터포저 기판의 상면 상의 칩 스택, 상기 칩 스택은 제1 하부 반도체칩 및 상기 제1 하부 반도체칩 상의 제1 상부 반도체칩들을 포함하고; 상기 인터포저 기판 및 상기 제1 하부 반도체칩 사이의 제1 범프들; 및 상기 인터포저 기판 상의 몰딩막을 포함할 수 있다. 상기 제1 하부 반도체칩은 내부에 관통 전극들을 포함하고, 상기 인터포저 기판은 반도체 다이, 관통 비아들, 배선 구조체들, 및 인터포저 패드들을 포함할 수 있다. 평면적 관점에서 상기 제1 하부 반도체칩은: 상기 인터포저 기판 상에 제공된 실장 영역; 및 상기 인터포저 기판과 이격된 오버행 영역을 가질 수 있다. 상기 몰딩막은: 상기 제1 하부 반도체칩의 상기 오버행 영역의 하면 상에 제공되며, 상기 인터포저 기판의 측벽을 덮는 제1 몰딩 패턴; 및 상기 제1 몰딩 패턴 상에 제공되고, 상기 제1 하부 반도체칩의 측벽 및 제1 상부 반도체칩들의 측벽들을 덮는 제2 몰딩 패턴을 포함할 수 있다. 상기 제1 몰딩 패턴의 열팽창계수는 상기 반도체 다이의 열팽창계수보다 더 클 수 있다.
본 발명에 따르면, 인터포저 기판의 너비 또는 길이가 감소하여, 인터포저 기판에 가해지는 스트레스가 감소할 수 있다. 몰딩막이 인터포저 기판으로부터 박리되는 것이 방지될 수 있다. 또한, 인터포저 기판의 활성 면적 비율이 증가될 수 있다. 인터포저 기판의 제조 공정이 용이해질 수 있다.
몰딩막은 제1 하부 반도체칩의 오버행 영역의 하면 상에 제공되어, 인터포저 기판의 측벽들을 덮을 수 있다. 몰딩막의 부피가 증가하므로, 인터포저 기판 및 패키지 기판 사이의 열팽창계수 차이가 몰딩막 및 인터포저 기판 사이의 열팽창계수 차이에 의해 보다 상쇄될 수 있다. 이에 따라, 반도체 패키지의 휨(warpage) 발생이 감소할 수 있다. 반도체 패키지의 동작 신뢰성이 향상될 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 1c는 도 1b의 A영역을 확대 도시한 도면이다.
도 2a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 2b는 도 2a의 Ⅱ-Ⅱ’ 선을 따라 자른 단면이다.
도 2c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 2d는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 3은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4b는 도 4a의 B 영역을 확대 도시한 도면이다.
도 5a 내지 도 5k는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 도 1c는 도 1b의 A영역을 확대 도시한 도면이다.
도 1a 내지 도 1c를 참조하면, 반도체 패키지는 제1 패키지(1)를 포함할 수 있다. 제1 패키지(1)는 접속 솔더들(500), 기판, 칩 스택(200), 제2 반도체칩(220), 및 몰딩막(300)을 포함할 수 있다. 제1 패키지(1)는 제1 범프들(510), 제2 범프들(520), 언더필막(400), 제1 패시베이션 패턴(180), 및 제2 패시베이션 패턴(182)을 더 포함할 수 있다.
기판은 인터포저 기판(100)일 수 있다. 인터포저 기판(100)은 도 1b와 같이 반도체 다이(110), 관통 비아들(170), 절연층(120), 배선 구조체들(130), 및 인터포저 패드(150)를 포함할 수 있다. 인터포저 기판(100)은 트랜지스터들과 같은 집적 회로를 포함하지 않을 수 있다. 반도체 다이(110)는 비교적 낮은 열팽창계수(Coefficient of Thermal Expansion, CTE)를 가질 수 있다. 예를 들어, 반도체 다이(110)의 열팽창계수는 3.2 ppm/℃ 내지 4.2 ppm/℃일 수 있다. 반도체 다이(110)는 실리콘 다이, 게르마늄 다이, 또는 실리콘-게르마늄 다이를 포함할 수 있다. 반도체 다이(110)는 서로 대향하는 상면 및 하면(110b)을 가질 수 있다. 관통 비아들(170)이 반도체 다이(110) 내에 제공될 수 있다. 관통 비아들(170)은 금속과 같은 도전 물질을 포함할 수 있다. 관통 비아들(170)은 서로 전기적으로 분리될 수 있다. 관통 비아들(170)은 반도체 다이(110)의 상면 및 하면(110b)을 관통할 수 있다. 인터포저 기판(100)의 하면은 반도체 다이(110)의 하면(110b)일 수 있다.
배선층이 반도체 다이(110)의 상면 상에 제공될 수 있다. 배선층은 절연층(120) 및 배선 구조체들(130)을 포함할 수 있다. 절연층(120)은 복수의 층들을 포함할 수 있다. 절연층(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 테트라에틸 오쏘실리케이트(Tetraethyl orthosilicatete, TEOS)와 같은 실리콘계 절연 물질을 포함할 수 있다. 배선 구조체들(130)은 절연층(120) 내에 제공될 수 있다. 배선 구조체들(130)은 도전 배선들 및 도전 비아들을 포함할 수 있다. 도전 배선들의 장축들은 반도체 다이(110)의 하면(110b)과 평행할 수 있다. 도전 비아들의 장축들은 반도체 다이(110)의 하면(110b)과 수직한 방향과 실질적으로 나란할 수 있다. 도전 비아들은 도전 배선들과 연결될 수 있다. 배선 구조체들(130)은 예를 들어, 구리, 텅스텐, 티타늄, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다.
인터포저 패드들(150) 인터포저 기판(100)의 상면 상에 제공될 수 있다. 예를 들어, 인터포저 패드들(150)은 배선 구조체들(130) 상에 제공되며, 배선 구조체들(130)과 접속할 수 있다. 배선 구조체들(130)은 제1 배선 구조체 및 제2 배선 구조체를 포함할 수 있다. 어느 2개의 인터포저 패드들(150)는 제1 배선 구조체를 통해 서로 전기적으로 연결될 수 있다. 인터포저 패드들(150) 중 다른 하나는 제2 배선 구조체를 통해 관통 비아들(170) 중 어느 하나와 전기적으로 연결시킬 수 있다. 제2 배선 구조체는 제1 배선 구조체와 전기적으로 분리될 수 있다. 인터포저 기판(100)과 전기적으로 연결된다는 것은 배선 구조체들(130) 중 적어도 하나와 전기적으로 연결되는 것을 의미할 수 있다. 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통한 간접적으로 연결/접속되는 것을 포함한다.
접속 솔더들(500)이 인터포저 기판(100)의 하면 상에 제공되어, 관통 비아들(170)과 접속할 수 있다. 접속 솔더들(500)은 솔더볼들을 포함할 수 있다. 솔더볼들은 예를 들어, 주석(Sn), 은(Ag), 아연(Zn), 및/또는 이들의 합금과 같은 솔더 물질을 포함할 수 있다. 솔더 패드들(105)이 접속 솔더들(500) 및 관통 비아들(170) 사이에 더 개재될 수 있다. 솔더 패드들(105)은 솔더볼과 다른 물질을 포함할 수 있다. 솔더 패드들(105)은 예를 들어, 구리, 금, 또는 니켈과 같은 금속을 포함할 수 있다.
칩 스택(200)이 인터포저 기판(100)의 엣지 영역의 상면 상에 제공될 수 있다. 칩 스택(200)은 복수로 제공될 수 있다. 복수의 칩 스택들(200) 각각은 제1 하부 반도체칩(210A) 및 제1 상부 반도체칩(210B)을 포함할 수 있다. 제1 하부 반도체칩(210A)은 평면적 관점에서 실장 영역(R1) 및 오버행(overhang) 영역(R2)을 가질 수 있다. 제1 하부 반도체칩(210A)의 실장 영역(R1)은 인터포저 기판(100)의 상면 상에 제공될 수 있다. 제1 하부 반도체칩(210A)의 실장 영역(R1)은 평면적 관점에서 인터포저 기판(100)과 오버랩될 수 있다. 제1 하부 반도체칩(210A)의 실장 영역(R1)은 제1 하부 반도체칩(210A)의 센터 영역을 포함할 수 있으나, 이에 제약되지 않는다. 제1 하부 반도체칩(210A)의 오버행 영역(R2)은 평면적 관점에서 인터포저 기판(100)과 이격될 수 있다. 제1 하부 반도체칩(210A)의 오버행 영역(R2)은 제1 하부 반도체칩(210A)의 엣지 영역을 포함할 수 있다. 제1 하부 반도체칩(210A)의 엣지 영역은 평면적 관점에서 상기 센터 영역 및 제1 하부 반도체칩(210A)의 측면 사이에 제공될 수 있다.
제1 하부 반도체칩(210A)은 로직칩 또는 컨트롤러칩일 수 있다. 제1 하부 반도체칩(210A)은 제1 상부 반도체칩들(210B)을 제어할 수 있다. 제1 하부 반도체칩(210A)은 제1 집적 회로들(미도시)을 포함할 수 있다. 도 1c와 같이 제1 하부 반도체칩(210A)은 제1 하부 패드들(215A), 제1 관통 전극들(217A), 및 제1 상부 패드들(216A)을 포함할 수 있다. 제1 집적 회로들은 제1 하부 반도체칩(210A) 내에 제공될 수 있다. 제1 하부 패드들(215A)은 제1 하부 반도체칩(210A)의 실장 영역(R1)의 하면 상에 제공될 수 있다. 제1 하부 패드들(215A)은 평면적 관점에서 제1 하부 반도체칩(210A)의 센터 영역 상에 배치될 수 있다. 제1 하부 패드들(215A)은 예를 들어, 제1 하부 반도체칩(210A)의 오버행 영역(R2)의 하면 상에 제공되지 않을 수 있다. 제1 하부 패드들(215A)은 제1 집적 회로들과 전기적으로 연결될 수 있다. 제1 하부 패드들(215A)의 피치는 접속 솔더들(500)의 피치(P)보다 작을 수 있다.
제1 관통 전극들(217A)은 제1 하부 반도체칩(210A) 내에 제공될 수 있다. 제1 관통 전극들(217A) 각각은 제1 하부 패드들(215A) 및 제1 집적 회로들 중 적어도 하나와 접속할 수 있다. 제1 관통 전극들(217A)은 평면적 관점에서 제1 하부 반도체칩(210A)의 센터 영역에 배치될 수 있다. 제1 상부 패드들(216A)이 제1 하부 반도체칩(210A)의 상면 상에 제공되어, 제1 관통 전극들(217A)과 접속할 수 있다. 제1 상부 패드들(216A)은 평면적 관점에서 제1 하부 반도체칩(210A)의 센터 영역 상에 배치될 수 있으나 이에 제약되지 않는다. 제1 하부 패드들(215A), 제1 관통 전극들(217A), 및 제1 상부 패드들(216A)은 금속을 포함할 수 있다.
제1 상부 반도체칩(210B)은 제1 하부 반도체칩(210A) 상에 제공될 수 있다. 칩 스택들(200) 각각은 복수의 제1 상부 반도체칩들(210B)을 포함할 수 있다. 이 경우, 제1 상부 반도체칩들(210B)은 서로 수직적으로 적층될 수 있다. 본 명세서에서 “수직적”은 반도체 다이(110)의 하면(110b)에 수직한 것을 의미할 수 있다. 제1 상부 반도체칩들(210B)은 제1 하부 반도체칩(210A)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제1 상부 반도체칩들(210B)은 메모리칩들일 수 있다. 메모리칩들은 고대역 메모리(High Bandwidth Memory, HBM) 칩들을 포함할 수 있다.
제1 상부 반도체칩들(210B) 각각은 제2 집적 회로들(미도시), 제2 하부 패드들(215B), 제2 관통 전극들(217B), 및 제2 상부 패드들(216B)을 포함할 수 있다. 제2 집적 회로들은 제1 상부 반도체칩들(210B) 내에 각각 제공될 수 있다. 제2 하부 패드들(215B) 및 제2 상부 패드들(216B)은 제1 상부 반도체칩들(210B)의 하면들 및 상면들 상에 각각 제공될 수 있다. 제2 하부 패드들(215B) 및 제2 상부 패드들(216B)은 대응되는 제1 상부 반도체칩(210B)의 제2 집적 회로들과 전기적으로 연결될 수 있다. 제2 관통 전극들(217B)은 대응되는 제1 상부 반도체칩(210B) 내에 배치되고, 제2 하부 패드들(215B) 및 제2 상부 패드들(216B)과 접속할 수 있다. 제2 관통 전극들(217B)은 제2 집적 회로들과 더 접속할 수 있다. 최상부의 제1 상부 반도체칩(210B)은 제2 집적 회로들 및 제2 하부 패드들(215B)을 포함하되, 제2 관통 전극들(217B) 및 제2 상부 패드들(216B)을 포함하지 않을 수 있다. 최상부의 제1 상부 반도체칩(210B)의 두께는 나머지 제1 상부 반도체칩들(210B)의 두께보다 더 클 수 있다.
제2 하부 패드들(215B), 제2 관통 전극들(217B), 및 제2 상부 패드들(216B)은 평면적 관점에서 대응되는 제1 상부 반도체칩들(210B)의 센터 영역 상에 제공될 수 있다. 도시된 바와 달리, 제2 하부 패드들(215B), 제2 관통 전극들(217B), 및 제2 상부 패드들(216B) 중 적어도 하나는 대응되는 제1 상부 반도체칩들(210B)의 엣지 영역 상에 제공될 수 있다. 이 경우, 제1 상부 패드들(216A)은 제1 하부 반도체칩(210A)의 엣지 영역의 상면 상에 제공되고, 제1 관통 전극들(217A)과 수직적으로 정렬되지 않을 수 있다. 제1 상부 반도체칩들(210B) 각각은 제1 상부 패드들(216A) 및 제1 관통 전극들(217A) 사이에 제공된 재배선들을 더 포함할 수 있다. 제1 상부 패드들(216A)은 재배선들을 통해 제1 관통 전극들(217A)과 접속할 수 있다.
제1 범프들(510)이 인터포저 기판(100) 및 제1 하부 반도체칩(210A) 사이에 개재되어, 인터포저 기판(100) 및 제1 하부 반도체칩(210A)과 전기적으로 연결될 수 있다. 본 명세서에서 반도체칩과 전기적으로 연결된다는 것은 상기 반도체칩 내의 집적 회로들과 전기적으로 연결되는 것을 의미할 수 있다. 제1 범프들(510)은 제1 하부 패드들(215A) 및 대응되는 인터포저 패드들(150) 사이에 개재될 수 있다. 제1 범프들(510)은 평면적 관점에서 제1 하부 반도체칩(210A)의 센터 영역과 오버랩될 수 있다. 제1 범프들(510)은 솔더볼들을 포함할 수 있다. 도시되지 않았으나, 제1 범프들(510)은 필라 패턴들을 더 포함할 수 있다. 제1 범프들(510)의 피치는 접속 솔더들(500)의 피치(P) 보다 더 작을 수 있다.
칩 스택들(200) 각각은 상부 범프들(530)을 더 포함할 수 있다. 상부 범프들(530)이 제1 상부 반도체칩들(210B) 사이에 개재되어, 제2 하부 패드들(215B) 및 제2 상부 패드들(216B)과 각각 접속할 수 있다. 상부 범프들(530)은 제1 하부 반도체칩(210A) 및 최하부의 제1 상부 반도체칩(210B) 사이에 더 개재되어, 제1 상부 패드들(216A) 및 최하부의 제1 상부 반도체칩(210B)의 제2 하부 패드들(215B)과 접속할 수 있다. 제1 상부 반도체칩들(210B)은 상부 범프들(530)을 통해 제1 하부 반도체칩(210A) 및 인터포저 기판(100)과 전기적으로 연결될 수 있다. 상부 범프들(530)은 평면적 관점에서 제1 상부 반도체칩들(210B)의 센터 영역들과 수직적으로 오버랩될 수 있으나, 이에 제약되지 않는다.
상부 범프들(530)의 피치는 접속 솔더들(500)의 피치(P)보다 더 작을 수 있다. 상부 범프들(530) 각각은 솔더, 필라, 또는 이들의 조합을 포함할 수 있다. 상부 범프들(530)은 솔더 물질 또는 구리를 포함할 수 있다. 다른 예로, 상부 범프들(530)이 생략될 수 있다. 이 경우, 인접한 제1 상부 반도체칩들(210B)의 마주보는 제2 하부 패드들(215B) 및 제2 상부 패드들(216B)은 서로 직접 본딩될 수 있다. 제1 하부 반도체칩(210A) 및 최하부의 제1 상부 반도체칩(210B)은 서로 직접 본딩될 수 있다.
칩 스택들(200) 각각은 언더필 패턴들(420)을 더 포함할 수 있다. 언더필 패턴들(420)은 제1 하부 반도체칩(210A)과 최하부의 제1 상부 반도체칩(210B) 사이의 재1 상부 갭 영역 및 제1 상부 반도체칩들(210B) 사이의 제2 상부 갭 영역들에 제공될 수 있다. 언더필 패턴들(420) 각각은 대응되는 상부 범프들(530)을 밀봉할 수 있다. 언더필 패턴들(420)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
제2 반도체칩(220)이 인터포저 기판(100)의 센터 영역의 상면 상에 제공될 수 있다. 제2 반도체칩(220)은 평면적 관점에서 인터포저 기판(100)과 완전히 오버랩될 수 있다. 제2 반도체칩(220)은 평면적 관점에서 칩 스택들(200) 사이에 배치될 수 있다. 예를 들어, 제2 반도체칩(220)은 제1 하부 반도체칩(210A) 및 제1 상부 반도체칩들(210B)과 옆으로 이격될 수 있다. 어떤 두 구성 요소들이 서로 옆으로 이격된 것은 서로 수평적으로 이격된 것일 수 있다. 수평적은 반도체 다이(110)의 하면(110b)에 평행한 것을 의미할 수 있다. 제2 반도체칩(220)은 제1 하부 반도체칩(210A) 및 제1 상부 반도체칩들(210B)과 다른 종류의 칩일 수 있다. 예를 들어, 제2 반도체칩(220)은 로직칩, 버퍼칩, 또는 시스템 온 칩(SOC)을 포함할 수 있다. 일 예로, 제2 반도체칩(220)은 제1 하부 반도체칩(210A)과 다른 기능을 하는 로직칩일 수 있다. 제2 반도체칩(220)은 예를 들어, ASIC칩 또는 어플리케이션 프로세서(AP) 칩일 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 제2 반도체칩(220)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
제2 반도체칩(220)은 집적 회로들(미도시) 및 칩 패드들(225)을 포함할 수 있다. 제2 반도체칩(220)의 집적 회로들은 제2 반도체칩(220) 내에 제공될 수 있다. 칩 패드들(225)은 제2 반도체칩(220)의 하면 상에 제공되고, 제2 반도체칩(220)의 집적 회로들과 전기적으로 연결될 수 있다. 제2 반도체칩(220)의 칩 패드들(225)의 개수는 제1 하부 반도체칩(210A)의 제1 하부 패드들(215A)의 개수보다 더 많을 수 있다. 예를 들어, 제2 반도체칩(220)의 칩 패드들(225)의 개수는 단수의 제1 하부 반도체칩(210A)의 제1 하부 패드들(215A)의 개수의 2배 이상일 수 있다.
제2 범프들(520)이 인터포저 기판(100) 및 제2 반도체칩(220) 사이에 개재될 수 있다. 예를 들어, 제2 범프들(520)은 제2 반도체칩(220)의 칩 패드들(225) 및 대응되는 인터포저 패드들(150)과 접속할 수 있다. 제2 반도체칩(220)은 인터포저 기판(100)을 통해 칩 스택들(200) 또는 접속 솔더들(500)과 전기적으로 연결될 수 있다. 제2 범프들(520)은 솔더볼들을 포함할 수 있다. 도시되지 않았으나, 제2 범프들(520)은 필라 패턴들을 더 포함할 수 있다. 제2 범프들(520)의 피치는 접속 솔더들(500)의 피치(P) 보다 더 작을 수 있다.
언더필막(400)은 칩 스택들(200)의 하면들 및 제2 반도체칩(220)의 하면 상에 제공될 수 있다. 언더필막(400)은 인터포저 기판(100) 및 칩 스택들(200) 사이의 제1 갭 영역들에 제공되어, 제1 범프들(510)의 측벽들을 덮을 수 있다. 언더필막(400)이 인터포저 기판(100) 및 제2 반도체칩(220) 사이의 제2 갭 영역에 제공되어, 제2 범프들(520)의 측벽들을 덮을 수 있다. 언더필막(400)은 제1 하부 반도체칩(210A)의 오버행 영역(R2)의 하면 상에 제공될 수 있다. 언더필막(400)의 단부(400Z)는 인터포저 기판(100)과 이격될 수 있다. 언더필막(400)의 너비는 인터포저 기판(100)의 너비(W)보다 더 클 수 있다. 별도의 한정이 없는 한, 어떤 구성 요소의 너비는 반도체 다이(110)의 하면(110b)과 나란한 방향에서 측정될 수 있다. 언더필막(400)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
몰딩막(300)이 인터포저 기판(100) 상에 제공될 수 있다. 몰딩막(300)은 제1 몰딩 패턴(310) 및 제2 몰딩 패턴(320)을 포함할 수 있다. 제1 몰딩 패턴(310)은 제1 하부 반도체칩(210A)의 오버행 영역(R2)의 하면 상에 제공될 수 있다. 제1 몰딩 패턴(310)은 인터포저 기판(100)의 측벽들을 덮을 수 있다. 제1 몰딩 패턴(310)은 인터포저 기판(100)의 측벽들과 직접 접촉할 수 있다. 제1 몰딩 패턴(310)은 평면적 관점에서 인터포저 기판(100)을 둘러싸을 수 있다. 제1 몰딩 패턴(310)은 인터포저 기판(100)을 보호할 수 있다. 몰딩막(300)의 열팽창계수는 6 ppm/℃ 내지 20 ppm/℃일 수 있다. 이 때, 몰딩막(300)의 열팽창계수는 CTE alpha 1일 수 있다. CTE alpha 1은 유리 전이 온도(Tg) 이하에서의 열팽창계수일 수 있다.
제1 몰딩 패턴(310)은 서로 대향하는 상면 및 하면(310b)을 가질 수 있다. 제1 몰딩 패턴(310)의 하면(310b)은 몰딩막(300)의 하면일 수 있다. 일 예로, 제1 몰딩 패턴(310)의 상면은 절연층(120)의 상면과 실질적으로 동일한 레벨에 배치될 수 있으나, 이에 제약되지 않는다. 어떤 구성요소들의 레벨이 서로 동일하다는 것은 공정상 발생할 수 있는 오차 범위의 동일성을 의미할 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있다. 몰딩막(300)의 하면은 인터포저 기판(100)의 하면과 공면(coplanar)을 이룰 수 있다. 예를 들어, 제1 몰딩 패턴(310)의 하면(310b)은 반도체 다이(110)의 하면(110b)과 공면을 이룰 수 있다. 언더필막(400)은 제1 몰딩 패턴(310)의 상면 상에 제공될 수 있다. 예를 들어, 언더필막(400)의 단부(400Z)는 제1 몰딩 패턴(310) 및 제1 하부 반도체칩(210A) 사이에 개재될 수 있다.
제1 몰딩 패턴(310)의 열팽창계수는 인터포저 기판(100)의 열팽창계수보다 작을 수 있다. 예를 들어, 제1 몰딩 패턴(310)의 열팽창계수는 반도체 다이(110)의 열팽창계수보다 낮을 수 있다. 예를 들어, 제1 몰딩 패턴(310)의 열팽창계수는 6 ppm/℃ 내지 20 ppm/℃일 수 있다. 이 때, 제1 몰딩 패턴(310)의 열팽창계수는 CTE alpha 1일 수 있다. 제1 몰딩 패턴(310)은 제1 절연성 폴리머를 포함할 수 있다. 제1 절연성 폴리머는 예를 들어, 에폭시계 몰딩 컴파운드를 포함할 수 있다. 제1 절연성 폴리머는 언더필막(400) 및 언더필 패턴(420)의 물질들과 다를 수 있다. 제1 몰딩 패턴(310)은 제1 필러들을 더 포함할 수 있다. 제1 필러들은 제1 절연성 폴리머 내에 제공될 수 있다. 제1 필러들은 예를 들어, 실리카와 같은 무기물을 포함할 수 있다.
제2 몰딩 패턴(320)은 제1 몰딩 패턴(310) 및 인터포저 기판(100) 상에 제공될 수 있다. 제2 몰딩 패턴(320)은 칩 스택들(200)의 측벽들 및 제2 반도체칩(220)의 측벽을 덮을 수 있다. 예를 들어, 제2 몰딩 패턴(320)은 제1 하부 반도체칩(210A)의 측벽들 및 제1 상부 반도체칩들(210B)의 측벽들을 덮을 수 있다. 제2 몰딩 패턴(320)은 언더필막(400)을 더 덮을 수 있다. 제2 몰딩 패턴(320)은 제1 몰딩 패턴(310)의 상면 상에 직접 배치될 수 있다. 제2 몰딩 패턴(320)의 상면은 최상부의 제1 상부 반도체칩(210B)의 상면 및 제2 반도체칩(220)의 상면과 공면(coplanar)을 이룰 수 있다. 도시된 바와 달리, 제2 몰딩 패턴(320)은 칩 스택들(200)의 상면들 및 제2 반도체칩(220)의 상면을 더 덮을 수 있다. 칩 스택들(200)의 상면들 각각은 대응되는 최상부의 제1 상부 반도체칩(210B)의 상면일 수 있다.
제2 몰딩 패턴(320)은 제2 절연성 폴리머를 포함할 수 있다. 제2 절연성 폴리머는 예를 들어, 에폭시계 몰딩 컴파운드를 포함할 수 있다. 제2 절연성 폴리머는 언더필막(400) 및 언더필 패턴(420)의 물질들과 다를 수 있다. 제2 몰딩 패턴(320)은 제2 필러들을 더 포함할 수 있다. 일 실시예로, 제2 몰딩 패턴(320)은 제1 몰딩 패턴(310)과 동일한 물질을 포함할 수 있다. 다른 실시예로, 제2 몰딩 패턴(320)은 제1 몰딩 패턴(310)과 다른 물질을 포함할 수 있다. 이 경우, 제2 절연성 폴리머가 제1 절연성 폴리머와 다르거나, 제2 필러들이 제1 필러들과 다를 수 있다. 예를 들어, 제2 몰딩 패턴(320)의 열팽창계수는 6 ppm/℃ 내지 20 ppm/℃일 수 있으나, 이에 제약되지 않는다. 이 때, 제2 몰딩 패턴(320)의 열팽창계수는 CTE alpha 1일 수 있다.
제2 몰딩 패턴(320)의 너비 및 길이는 제1 몰딩 패턴(310)의 너비 및 길이와 각각 실질적으로 동일할 수 있다. 어떤 구성 요소의 길이는 반도체 다이(110)와 평행한 방향에서 측정될 수 있다. 상기 구성 요소의 길이 방향은 너비 방향과 실질적으로 수직할 수 있다. 제2 몰딩 패턴(320)의 외측벽들은 제1 몰딩 패턴(310)의 외측벽들과 정렬될 수 있다.
실시예들에 따르면, 인터포저 기판(100)은 비교적 작은 너비(W) 및 작은 길이(L)를 가질 수 있다. 예를 들어, 인터포저 기판(100)의 너비(W) 및 길이(L)는 각각 몰딩막(300)의 너비 및 길이보다 더 작을 수 있다. 인터포저 기판(100)은 비교적 작은 평면적을 가질 수 있다. 이에 따라, 인터포저 기판(100)의 활성 면적 비율이 증가될 수 있다. 인터포저 기판(100)이 활성 면적 비율은 인터포저 기판(100)의 평면적에 대한 인터포저 패드들(150)의 평면적들의 비율일 수 있다. 인터포저 기판(100)이 작은 평면적을 가지므로, 인터포저 기판(100)의 절연층(120)의 형성 공정, 배선 구조체(130)의 형성 공정, 또는 인터포저 패드들(150)의 형성 공정이 보다 간소화될 수 있다.
제1 패시베이션 패턴(180)이 인터포저 기판(100)의 하면 및 제1 몰딩 패턴(310)의 하면(310b) 상에 제공될 수 있다. 제1 패시베이션 패턴(180)은 반도체 다이(110)의 하면(110b) 및 제1 몰딩 패턴(310)의 하면(310b)을 덮을 수 있다. 제1 패시베이션 패턴(180)은 관통 비아들(170)의 측벽들의 하부들을 더 덮을 수 있다. 제1 패시베이션 패턴(180)의 하면은 관통 비아들(170)의 하면들과 실질적으로 동일한 레벨에 제공될 수 있다. 제1 패시베이션 패턴(180)의 외측벽들은 몰딩막(300)의 외측벽들과 정렬될 수 있다. 제1 패시베이션 패턴(180)은 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
제2 패시베이션 패턴(182)이 제1 패시베이션 패턴(180)의 하면 상에 제공되어, 제1 패시베이션 패턴(180)의 하면을 덮을 수 있다. 제2 패시베이션 패턴(182)의 외측벽들은 제1 패시베이션 패턴(180)의 외측벽들 및 몰딩막(300)의 외측벽들과 정렬될 수 있다. 제2 패시베이션 패턴(182)은 제1 패시베이션 패턴(180)과 다른 물질을 포함할 수 있다. 제2 패시베이션 패턴(182)은 예를 들어, 감광성 폴리이미드(PSPI)와 같은 유기 절연 물질을 포함할 수 있다. 제1 패시베이션 패턴(180) 및 제2 패시베이션 패턴(182)은 인터포저 기판(100)을 보호할 수 있다.
도 2a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 2b는 도 2a의 Ⅱ-Ⅱ’ 선을 따라 자른 단면이다.
도 2a 및 도 2b를 참조하면, 반도체 패키지는 제1 패키지(1), 솔더 단자들(650), 패키지 기판(600), 하부 언더필막(410), 보강 구조체(stiffener)(700), 및 접착층(710)을 포함할 수 있다. 제1 패키지(1)는 도 1a 및 도 1b에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 제1 패키지(1)는 접속 솔더들(500), 인터포저 기판(100), 칩 스택들(200), 제2 반도체칩(220), 및 몰딩막(300)을 포함할 수 있다. 제1 패키지(1)는 제1 범프들(510), 제2 범프들(520), 언더필막(400), 제1 패시베이션 패턴(180), 및 제2 패시베이션 패턴(182)을 더 포함할 수 있다.
패키지 기판(600)은 예를 들어, 인쇄회로기판(PCB)을 포함할 수 있다. 패키지 기판(600)은 평면적 관점에서 센터 영역 및 엣지 영역을 가질 수 있다. 패키지 기판(600)의 엣지 영역은 평면적 관점에서 패키지 기판(600)의 측면 및 패키지 기판(600)의 센터 영역 사이에 제공될 수 있다.
패키지 기판(600)은 절연 베이스층(610), 도전 패턴들(620), 및 기판 패드들(630)을 포함할 수 있다. 절연 베이스층(610)은 다중층들을 포함할 수 있다. 다른 예로, 절연 베이스층(610)은 단일층일 수 있다. 기판 패드들(630)은 패키지 기판(600)의 상면 상에 제공될 수 있다. 도전 패턴들(620)은 절연 베이스층(610) 내에 배치되고, 기판 패드들(630)과 접속할 수 있다. 패키지 기판(600)과 전기적으로 연결된다는 것은 도전 패턴들(620) 중 적어도 하나와 전기적으로 연결되는 것을 의미할 수 있다. 기판 패드들(630) 및 도전 패턴들(620)은 구리, 알루미늄, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다.
솔더 단자들(650)이 패키지 기판(600)의 하면 상에 제공되고, 도전 패턴들(620)과 전기적으로 연결될 수 있다. 외부의 전기적 신호들은 솔더 단자들(650)로 전달될 수 있다. 솔더 단자들(650)은 솔더볼들을 포함할 수 있다.
제1 패키지(1)가 패키지 기판(600) 상에 배치될 수 있다. 예를 들어, 인터포저 기판(100)이 패키지 기판(600)의 센터 영역의 상면 상에 제공될 수 있다. 접속 솔더들(500)이 기판 패드들(630)과 각각 접속할 수 있다. 이에 따라, 칩 스택들(200) 및 제2 반도체칩(220)이 인터포저 기판(100)을 통해 패키지 기판(600)과 전기적으로 연결될 수 있다.
패키지 기판(600)의 열팽창계수는 인터포저 기판(100)의 열팽창계수보다 더 클 수 있다. 예를 들어, 패키지 기판(600)의 열팽창계수는 반도체 다이(110)의 열팽창계수보다 더 클 수 있다. 패키지 기판(600) 및 반도체 다이(110) 사이의 열팽창계수 차이에 의해 인터포저 기판(100)에 스트레스가 가해질 수 있다. 상기 스트레스는 인터포저 기판(100)의 엣지 영역에 집중될 수 있다. 상기 스트레스는 몰딩막(300) 또는 하부 언더필막(410)이 인터포저 기판(100)으로부터 박리되는 것을 발생시킬 수 있다. 어떤 구성 요소의 너비 및 길이가 작을수록, 열팽창계수 차이로 인한 스트레스가 감소할 수 있다. 실시예들에 따르면, 인터포저 기판(100)의 너비(W) 및 길이(L)는 제1 몰딩 패턴(310)의 너비 및 길이보다 각각 더 작을 수 있다. 이에 따라, 인터포저 기판(100)의 엣지 영역에 가해지는 스트레스가 감소할 수 있다. 반도체 패키지의 동작이 반복되더라도, 제1 몰딩 패턴(310)이 인터포저 기판(100)으로부터 박리되는 것이 방지될 수 있다.
패키지 기판(600) 및 반도체 다이(110) 사이의 열팽창계수 차이는 반도체 패키지의 휨(warpage)을 발생시킬 수 있다. 몰딩막(300)의 열팽창계수는 인터포저 기판(100)의 열팽창계수보다 더 클 수 있다. 예를 들어, 제1 몰딩 패턴(310)의 열팽창계수는 반도체 다이(110)의 열팽창계수보다 더 클 수 있다. 이에 따라, 패키지 기판(600) 및 반도체 다이(110) 사이의 열팽창계수 차이는 제1 몰딩 패턴(310) 및 반도체 다이(110) 사이의 열팽창계수 차이에 의해 상쇄될 수 있다. 인터포저 기판(100)의 너비(W) 및 길이(L)가 작고, 제1 몰딩 패턴(310)이 인터포저 기판(100)의 측벽들 상에 제공되므로, 몰딩막(300)의 부피는 증가하고, 반도체 다이(110)의 부피는 감소할 수 있다. 이에 따라, 몰딩막(300) 및 반도체 다이(110) 사이의 열팽창계수 차이에 의해 패키지 기판(600) 및 반도체 다이(110) 사이의 열팽창계수 차이가 더욱 효과적으로 상쇄될 수 있다. 이에 따라, 반도체 패키지의 휨이 방지될 수 있다. 반도체 패키지의 동작 신뢰성이 향상될 수 있다.
하부 언더필막(410)이 패키지 기판(600) 및 인터포저 기판(100) 사이의 갭 영역에 제공되어, 접속 솔더들(500)의 측벽들을 덮을 수 있다. 하부 언더필막(410)은 접속 솔더들(500)을 보호할 수 있다. 하부 언더필막(410)은 제1 및 제2 패시베이션 패턴들(180, 182)의 외측벽들 및 제1 몰딩 패턴(310)의 외측벽들을 더 덮을 수 있다. 하부 언더필막(410)은 제2 몰딩 패턴(320)의 외측벽들의 하부 상으로 더 연장될 수 있으나, 이에 제약되지 않는다. 하부 언더필막(410)은 인터포저 기판(100)과 이격될 수 있다. 하부 언더필막(410)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 다만, 하부 언더필막(410)은 몰딩막(300)과 다른 물질을 포함할 수 있다. 하부 언더필막(410)은 몰딩막(300)과 다른 열팽창계수를 가질 수 있다. 하부 언더필막(410)은 반도체 다이(110) 보다 더 큰 열팽창 계수를 가질 수 있다. 이에 따라, 반도체 다이(110) 및 패키지 기판(600)의 열팽창계수 차이가 하부 언더필막(410) 및 반도체 다이(110) 사이의 열팽창계수 차이에 의해 더 상쇄될 수 있다.
보강 구조체(700)가 패키지 기판(600)의 엣지 영역의 상면 상에 배치될 수 있다. 보강 구조체(700)는 몰딩막(300)과 옆으로 이격 배치될 수 있다. 보강 구조체(700)는 예를 들어, 구리, 스테인레스 스틸(Stainless steel, SUS), 알루미늄 실리콘 카바이드(AlSiC) 및/또는 티타늄과 같은 금속을 포함할 수 있다. 반도체 패키지의 휨은 예를 들어, 패키지 기판(600)의 엣지 영역에 발생할 수 있다. 보강 구조체(700)는 비교적 큰 강성(Stiffness)을 가져, 패키지 기판(600)의 엣지 영역을 고정시킬 수 있다. 이에 따라, 패키지 기판(600)의 휨(warpage)이 방지될 수 있다.
접착층(710)이 패키지 기판(600) 및 보강 구조체(700) 사이에 개재될 수 있다. 접착층(710)은 보강 구조체(700)를 패키지 기판(600)에 고정시킬 수 있다. 접착층(710)은 절연 특성 또는 도전 특성을 가질 수 있다. 접착층(710)은 유기물 또는 금속을 포함할 수 있다.
도 2c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 2a의 도 2a의 Ⅱ-Ⅱ’ 선을 따라 자른 단면이다.
도 2c는 참조하면, 반도체 패키지는 제1 패키지(1A), 솔더 단자들(650), 패키지 기판(600), 하부 언더필막(410), 보강 구조체(700), 및 접착층(710)을 포함할 수 있다. 제1 패키지(1A)는 접속 솔더들(500), 인터포저 기판(100), 칩 스택들(200), 제2 반도체칩(220), 몰딩막(300), 제1 범프들(510), 제2 범프들(520), 언더필막(400), 제1 패시베이션 패턴(180), 및 제2 패시베이션 패턴(182) 중에서 적어도 하나를 포함할 수 있다. 제1 패키지(1A)는 도 1a 및 도 1b의 제1 패키지(1)와 실질적으로 동일할 수 있다. 예를 들어, 언더필막(400)은 인터포저 기판(100) 및 제2 반도체칩(220) 사이의 제2 갭 영역에 제공되어, 제2 범프들(520)의 측벽들을 덮을 수 있다. 다만, 언더필막(400)은 제1 하부 반도체칩(210A)의 오버행 영역(R2)의 하면 상으로 연장되지 않을 수 있다. 언더필막(400)의 단부(400Z)는 제1 몰딩 패턴(310)과 이격될 수 있다. 언더필막(400)의 단부(400Z)는 인터포저 기판(100)과 수직적으로 오버랩될 수 있다. 언더필막(400)의 단부(400Z)는 제1 하부 반도체칩(210A)의 실장 영역(R1)의 하면 상으로 더 연장될 수 있다. 다른 예로, 언더필막(400)의 단부(400Z)는 제1 하부 반도체칩(210A)의 하면 상으로 연장되지 않을 수 있다.
도 2d는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 2a의 도 2a의 Ⅱ-Ⅱ’ 선을 따라 자른 단면이다.
도 2d를 참조하면, 반도체 패키지는 제1 패키지(1B), 솔더 단자들(650), 패키지 기판(600), 하부 언더필막(410), 보강 구조체(700), 및 접착층(710)을 포함할 수 있다. 제1 패키지(1B)는 도 1a 및 도 1b의 제1 패키지(1)와 실질적으로 동일할 수 있다. 다만, 제1 패키지(1B)는 방열 구조체(790)를 더 포함할 수 있다.
방열 구조체(790)는 제2 반도체칩(220)의 상면 및 칩 스택들(200)의 상면들 중 적어도 하나 상에 제공될 수 있다. 여기에서, 몰딩막(300)은 칩 스택들(200)의 상면들 및 제2 반도체칩(220)의 상면을 노출시킬 수 있다. 방열 구조체(790)는 몰딩막(300)의 상면을 더 덮을 수 있다. 도시되지 않았으나, 방열 구조체(790)는 몰딩막(300)의 외측벽들 상으로 더 연장될 수 있다. 방열 구조체(790)는 방열 구조체(790)는 히트 싱크, 히트 슬러그, 또는 열전달 물질(TIM)층을 포함할 수 있다. 방열 구조체(790)는 몰딩막(300)보다 더 큰 열전도율을 가질 수 있다. 반도체 패키지의 동작 시, 칩 스택들(200) 또는 제2 반도체칩(220)에서 발생한 열이 방열 구조체(790)를 통해 빠르게 방출될 수 있다. 방열 구조체(790)는 예를 들어, 구리와 같은 금속을 포함할 수 있다. 방열 구조체(790)는 외부의 물리적 충격을 흡수하여, 제2 반도체칩(220) 및 칩 스택들(200)을 보호할 수 있다.
방열 구조체(790)는 전기 전도성을 가져, 전자기파 차폐층으로 기능할 수 있다. 이 경우, 방열 구조체(790)는 칩 스택들(200) 및 제2 반도체칩(220)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다.
도 3은 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 2a의 도 2a의 Ⅱ-Ⅱ’ 선을 따라 자른 단면에 대응된다.
도 3을 참조하면, 반도체 패키지는 제1 패키지(1C), 솔더 단자들(650), 패키지 기판(600), 하부 언더필막(410), 보강 구조체(700), 및 접착층(710)을 포함할 수 있다. 제1 패키지(1C)는 도 1a 및 도 1b에서 설명한 제1 패키지(1)와 유사 또는 실질적으로 동일할 수 있다.
몰딩막(300)은 제1 몰딩 패턴(311) 및 제2 몰딩 패턴(321)을 포함할 수 있다. 제1 몰딩 패턴(311) 및 제2 몰딩 패턴(321)의 배치는 각각 도 1a 및 도 1b의 제1 몰딩 패턴(310) 및 제2 몰딩 패턴(320)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 제2 몰딩 패턴(321)은 제1 몰딩 패턴(311)과 동일한 물질을 포함할 수 있다. 예를 들어, 제2 절연성 폴리머는 제1 절연성 폴리머와 동일할 수 있다. 제1 몰딩 패턴(311) 및 제2 몰딩 패턴(321) 사이의 경계면은 구분되지 않을 수 있다.
일 예로, 제1 패키지(1C)는 언더필막(도 1a 및 도 1b의 400)을 포함하지 않을 수 있다. 몰딩막(300)이 인터포저 기판(100)과 제1 하부 반도체칩(210A) 사이 및 인터포저 기판(100)과 제2 반도체칩(220) 사이에 더 제공되어, 제1 범프들(510) 및 제2 범프들(520)을 밀봉할 수 있다. 몰딩막(300)은 절연층(120)의 상면과 직접 접촉할 수 있다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 2a의 도 2a의 Ⅱ-Ⅱ’ 선을 따라 자른 단면에 대응된다. 도 4b는 도 4a의 B영역을 확대 도시한 도면이다.
도 4a 및 도 4b를 참조하면, 반도체 패키지는 제1 패키지(1D), 솔더 단자들(650), 패키지 기판(600), 하부 언더필막(410), 보강 구조체(700), 및 접착층(710)을 포함할 수 있다. 제1 패키지(1D)는 도 1a 및 도 1b에서 설명한 제1 패키지(1)와 실질적으로 동일할 수 있다. 예를 들어, 몰딩막(300)은 제1 몰딩 패턴(310) 및 제2 몰딩 패턴(320)을 포함할 수 있다. 다만, 제2 몰딩 패턴(320)은 제1 몰딩 패턴(310)과 다른 물질을 포함할 수 있다. 도 4b와 같이 제1 몰딩 패턴(310)은 예를 들어, 제1 절연성 폴리머(3101) 및 제1 필러들(3109)을 포함할 수 있다. 제1 필러들(3109)은 제1 절연성 폴리머(3101) 내에 분산될 수 있다. 제1 필러들(3109)은 실리카와 같은 무기물을 포함할 수 있다. 제2 몰딩 패턴(320)은 제2 절연성 폴리머(3201) 및 제2 필러들(3209)을 포함할 수 있다. 제2 필러들(3209)은 제2 절연성 폴리머(3201) 내에 제공될 수 있다. 제2 필러들(3209)은 실리카와 같은 무기물을 포함할 수 있다. 제2 필러들(3209)의 직경들은 제1 필러들(3109)의 직경들보다 작을 수 있다.
제1 패키지(1C)는 언더필막(도 1a 및 도 1b의 400)을 포함하지 않을 수 있다. 이 경우, 제2 몰딩 패턴(320)이 인터포저 기판(100)과 제1 하부 반도체칩(210A) 사이 및 인터포저 기판(100)과 제2 반도체칩(220) 사이로 더 연장되어, 제1 범프들(510) 및 제2 범프들(520)을 밀봉할 수 있다.
도 5a 내지 도 5k는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 도 5f 내지 도 5k의 설명에 있어서, 편의를 위해 어떤 구성 요소의 상면 및 하면은 참조하여 설명하는 해당 도면을 기준으로 기술한다.
도 5a를 참조하면, 예비 인터포저 기판들(100Z)이 제조될 수 있다. 실시예들에 따르면, 반도체 웨이퍼(110W)가 준비될 수 있다. 반도체 웨이퍼(110W)는 복수의 반도체 다이들(110)을 포함할 수 있다. 반도체 다이들(110)은 서로 연결될 수 있다. 반도체 다이들(110)은 반도체 웨이퍼(110W)의 일면 상에 제공된 스크라이브 레인(scribe lane)(미도시)에 의해 정의될 수 있으나, 이에 제약되지 않는다.
반도체 웨이퍼(110W) 내에 관통 비아들(170)이 형성될 수 있다. 관통 비아들(170)은 반도체 다이들(110)의 상면들을 관통하되, 반도체 다이들(110)의 하면들을 관통하지 않을 수 있다. 관통 비아들(170)의 하면들은 반도체 다이들(110) 내에 제공될 수 있다.
배선층이 반도체 웨이퍼(110W)의 상면 상에 형성될 수 있다. 배선층을 형성하는 것은 절연층(120)을 형성하는 것 및 배선 구조체들(130)을 형성하는 것을 포함할 수 있다. 배선 구조체들(130)은 관통 비아들(170)과 접속할 수 있다. 이에 따라, 예비 인터포저 기판들(100Z)이 제조될 수 있다. 예비 인터포저 기판들(100Z) 각각은 대응되는 반도체 다이(110), 관통 비아들(170), 절연층(120), 및 배선 구조체들(130)을 포함할 수 있다. 점선으로 표시된 바와 같이 반도체 웨이퍼(110W) 및 절연층(120) 상에 제1 쏘잉 공정이 수행되어, 예비 인터포저 기판들(100Z)이 서로 분리될 수 있다.
도 5b를 참조하면, 분리된 예비 인터포저 기판들(100Z)이 캐리어 기판(990) 상에 배치될 수 있다. 이 때, 예비 인터포저 기판들(100Z)은 서로 옆으로 이격 배치될 수 있다. 캐리어 기판(990) 및 예비 인터포저 기판들(100Z) 사이에 이형층(980)이 더 제공될 수 있다. 이형층(980)은 예비 인터포저 기판들(100Z)을 캐리어 기판(990)에 부착시킬 수 있다.
도 5c를 참조하면, 제1 몰딩막(310P)이 캐리어 기판(990) 상에 형성되어, 예비 인터포저 기판들(100Z)의 측벽들을 덮을 수 있다. 제1 몰딩막(310P)을 형성하는 것은 웨이퍼 레벨 공정으로 수행될 수 있다. 실시예들에 따르면, 제1 몰딩막(310P)은 반도체 다이(110)의 측벽 및 절연층(120)의 상면 상에 형성될 수 있다. 이 후, 절연층(120)의 상면 상의 제1 몰딩막(310P)의 부분이 제거되어, 배선 구조체들(130)의 상부면들을 노출시킬 수 있다. 일 예로, 제1 몰딩막(310P)은 절연층(120)의 상면 상에 남아 있지 않을 수 있다. 제1 몰딩막(310P)의 상면은 절연층(120)의 상면과 실질적으로 동일한 레벨에 배치될 수 있으나, 이에 제약되지 않는다. 다른 예로, 제1 몰딩막(310P)은 절연층(120)의 상면 상에 일부 남아 있을 수 있다.
인터포저 패드들(150)이 배선 구조체들(130)의 노출된 상부면들 상에 각각 형성되어, 배선 구조체들(130)과 접속할 수 있다. 이에 따라, 인터포저 기판들(100)이 제조될 수 있다. 인터포저 기판들(100) 각각은 반도체 다이(110), 관통 비아들(170), 절연층(120), 배선 구조체들(130), 및 인터포저 패드들(150)을 포함할 수 있다. 이하, 설명의 간소화를 위해 단수의 인터포저 기판(100)에 대해 기술하나, 본 발명의 반도체 패키지의 제조가 칩 레벨의 제조 공정에 제약되는 것은 아니다.
도 5d를 참조하면, 칩 스택들(200) 및 제2 반도체칩(220)이 인터포저 기판(100) 상에 각각 실장될 수 있다. 칩 스택들(200) 각각은 앞서 설명한 바와 같이 제1 하부 반도체칩(210A), 제1 상부 반도체칩(210B), 상부 범프들(530), 및 언더필 패턴들(420)을 포함할 수 있다. 칩 스택들(200) 각각을 실장하는 것은 칩 스택(200)을 인터포저 기판(100) 및 제1 몰딩막(310P) 상에 배치하는 것 및 제1 범프들(510)을 형성하는 것을 포함할 수 있다. 이 때, 제1 하부 반도체칩(210A)의 실장 영역(R1)은 인터포저 기판(100)과 수직적으로 오버랩되고, 제1 하부 반도체칩(210A)의 오버행 영역(R2)은 제1 몰딩막(310P)과 수직적으로 오버랩될 수 있다. 제1 범프들(510)은 제1 하부 반도체칩(210A)의 실장 영역(R1) 및 인터포저 기판(100) 사이에 형성될 수 있다. 제2 반도체칩(220)을 실장하는 것은 제2 범프들(520)을 제2 반도체칩(220) 및 인터포저 기판(100) 사이에 형성하는 것을 포함할 수 있다.
언더필막(400)이 인터포저 기판(100)과 제1 하부 반도체칩(210A) 사이의 제1 갭 영역 및 인터포저 기판(100)과 칩 스택들(200) 사이의 제2 갭 영역들에 형성될 수 있다. 언더필막(400)은 제1 범프들(510) 및 제2 범프들(520)을 밀봉할 수 있다. 언더필막(400)은 제1 몰딩막(310P)의 상면과 제1 하부 반도체칩(210A)의 오버행 영역(R2)의 하면 사이로 연장될 수 있다. 언더필막(400)의 단부(400Z)는 제1 몰딩막(310P) 상에 제공되며, 제1 몰딩막(310P)과 수직적으로 오버랩될 수 있다.
도 5e를 참조하면, 제2 몰딩막(320P)이 제1 몰딩막(310P) 및 인터포저 기판(100) 상에 형성되어, 예비 몰딩막(300P)을 제조할 수 있다. 제2 몰딩막(320P)은 제1 몰딩막(310P)과 동일 또는 상이한 물질을 사용하여 제조될 수 있다. 제2 몰딩막(320P)을 형성하는 것은 웨이퍼 레벨 공정으로 수행될 수 있다. 예를 들어, 제2 몰딩막(320P)은 복수의 제2 반도체칩들(220)의 측벽들, 복수의 칩 스택들(200)의 측벽들 및 복수의 언더필막들(400)을 덮을 수 있다. 제2 몰딩막(320P)은 제2 반도체칩들(220)의 상면들 및 칩 스택들(200)의 상면들을 더 덮을 수 있다. 이 경우, 제2 몰딩막(320P) 상에 그라인딩 공정이 수행되어, 제2 몰딩막(320P)의 일부가 제거될 수 있다. 그라인딩 공정은 제2 반도체칩들(220)의 상면들 및 칩 스택들(200)의 상면들이 노출될 때까지 수행될 수 있다. 이하, 편의를 위해 단수의 제2 반도체칩(220)에 관하여 기술한다.
점선으로 도시한 바와 같이 캐리어 기판(990) 및 이형층(980)이 제거되어, 인터포저 기판(100)의 하면 및 제1 몰딩막(310P)의 하면이 노출될 수 있다. 캐리어 기판(990) 및 이형층(980)의 제거는 제2 몰딩막(320P)의 형성 후 수행될 수 있다.
도 5f를 참조하면, 인터포저 기판(100)이 위를 향하도록, 인터포저 기판(100), 예비 몰딩막(300P), 언더필막(400), 제2 반도체칩(220), 및 칩 스택들(200)이 뒤집어질 수 있다.
도 5g를 참조하면, 반도체 다이(110) 및 제1 몰딩막(310P) 상에 박형화 공정이 수행될 수 있다. 박형화 공정은 그라인딩 공정 또는 에치백(eachback) 공정에 의해 수행될 수 있다. 상기 박형화 공정이 종료된 후, 반도체 다이(110)의 상면은 제1 몰딩막(310P)의 상면과 실질적으로 동일한 레벨에 제공될 수 있다. 상기 박형화 공정에 의해 관통 비아들(170)은 돌출부들(170Z)을 각각 가질 수 있다. 관통 비아들(170)의 돌출부들(170Z)은 박형화된 반도체 다이(110)의 상면 보다 높은 레벨에 제공될 수 있다.
도 5h를 참조하면, 제1 패시베이션층(180P)이 제1 몰딩막(310P) 및 반도체 다이(110) 상에 형성될 수 있다. 제1 패시베이션층(180P)은 제1 몰딩막(310P)의 상면, 반도체 다이(110)의 상면, 및 관통 비아들(170)의 돌출부들(170Z)을 덮을 수 있다. 제1 패시베이션층(180P)의 형성은 증착 공정에 의해 수행될 수 있다. 상기 증착 공정은 웨이퍼 레벨의 증착 공정일 수 있다.
도 5i를 참조하면, 연마 공정이 제1 패시베이션층(180P) 상에 수행될 수 있다. 상기 연마 공정에 의해 점선으로 도시된 바와 같이 제1 패시베이션층(180P)의 일부 및 관통 비아들(170)의 돌출부들(170Z)이 제거될 수 있다. 상기 제1 패시베이션층(180P)의 상기 일부는 관통 비아들(170)의 돌출부들(170Z)을 덮는 부분일 수 있다. 연마 공정의 결과, 관통 비아들(170)의 일면들(170b)이 노출될 수 있다. 관통 비아들(170)의 일면들(170b)은 제1 패시베이션층(180P)의 상면과 실질적으로 동일한 레벨에 제공될 수 있다. 연마 공정은 화학적 기계적 연마 공정에 의해 수행될 수 있다.
도 5j를 참조하면, 제2 패시베이션층(182P)이 제1 패시베이션층(180P) 상에 형성되어, 제1 패시베이션층(180P)을 덮을 수 있다. 제2 패시베이션층(182P)의 형성은 코팅 공정에 의해 수행될 수 있으나, 이에 제약되지 않는다. 제2 패시베이션층(182P) 내에 오프닝들이 형성되어, 관통 비아들(170)의 일면들(170b)을 노출시킬 수 있다. 솔더 패드들(105)이 관통 비아들(170)의 일면들(170b) 상에 각각 형성되어, 관통 비아들(170)과 각각 접속할 수 있다. 접속 솔더들(500)이 솔더 패드들(105) 상에 각각 형성될 수 있다.
도 5j 및 도 5k를 차례로 참조하면, 다이싱 테이프(970)가 칩 스택들(200)의 하면들, 제2 반도체칩(220)의 하면, 및 예비 몰딩막(300P)의 하면 상에 부착될 수 있다.
이 후, 제2 쏘잉 공정이 제2 패시베이션층(182P), 제1 패시베이션층(180P), 및 예비 몰딩막(300P) 상에 수행되어, 그루브들(390)을 형성할 수 있다. 제2 쏘잉 공정은 블레이드를 사용하여 수행될 수 있다. 그루브들(390)은 제2 패시베이션층(182P), 제1 패시베이션층(180P), 및 예비 몰딩막(300P)을 관통하여, 다이싱 테이프(970)를 노출시킬 수 있다. 제2 패시베이션층(182P), 제1 패시베이션층(180P), 및 예비 몰딩막(300P)이 쏘잉되어, 제2 패시베이션 패턴들(182), 제1 패시베이션 패턴들(180), 및 몰딩막들(300)을 각각 형성할 수 있다. 몰딩막들(300)은 그루브들(390)에 의해 서로 분리될 수 있다. 몰딩막들(300) 각각은 그루브(390)에 의해 둘러싸일 수 있다. 제1 패시베이션 패턴들(180)은 그루브들(390)에 의해 서로 분리될 수 있다. 제2 패시베이션 패턴들(182)은 그루브들(390)에 의해 서로 분리될 수 있다. 이에 따라, 제1 패키지들(1)이 제조될 수 있다. 제1 패키지들(1) 각각은 도 1a 및 도 1b의 예에서 설명한 바와 실질적으로 동일할 수 있다. 이하, 간소화를 위해 단수의 제1 패키지(1)에 대해 기술한다.
앞서 도 5d의 설명과 달리, 언더필막(400)은 제1 하부 반도체칩(210A)의 오버행 영역(R2)의 하면 상으로 연장되지 않을 수 있다. 이 경우, 도 2c에서 설명한 제1 패키지(1A)가 제조될 수 있다. 또 다른 예로, 제2 몰딩 패턴(320)이 제1 몰딩 패턴(310)과 동일한 물질을 사용하여 형성된 경우, 도 3에서 설명한 제1 패키지(1C)가 제조될 수 있다.
다시 도 1a 및 도 1b를 참조하면, 제1 패키지(1)가 다이싱 테이프(970)로부터 분리될 수 있다. 이 후, 접속 솔더들(500)이 아래를 향하도록, 제1 패키지(1)가 뒤집어질 수 있다.
다시 도 2a 및 도 2b를 참조하면, 제1 패키지(1)가 패키지 기판(600)의 센터 영역 상에 실장될 수 있다. 제1 패키지(1)를 실장하는 것은 접속 솔더들(500)을 기판 패드들(630)과 각각 접속시키는 것을 포함할 수 있다.
이 후, 하부 언더필막(410)이 패키지 기판(600)과 제2 패시베이션 패턴(182) 사이에 형성될 수 있다. 하부 언더필막(410)은 제1 및 제2 패시베이션 패턴들(180, 182)의 외측벽들 및 제1 몰딩 패턴(310)의 외측벽들을 더 덮을 수 있다.
보강 구조체(700)가 패키지 기판(600)의 엣지 영역의 상면 상에 배치될 수 있다. 패키지 기판(600) 및 보강 구조체(700) 사이에 접착층(710)이 형성될 수 있다. 접착층(710)은 페이스트(paste)를 사용하여 형성될 수 있다. 지금까지 설명한 제조예에 의해 반도체 패키지가 제조될 수 있다.
도 2a 및 도 2b의 예, 도 2c의 예, 도 2d의 예, 도 3의 예, 또는 도 4a 및 도 4b의 예는 서로 조합될 수 있다. 예를 들어, 도 2c의 제1 패키지(1B), 도 3의 제1 패키지(1C), 도 4a 및 도 4b의 제1 패키지(1D)는 도 2d의 예에서 설명한 방열 구조체(790)를 더 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 평면적 관점에서 실장 영역 및 오버행 영역을 갖는 제1 반도체칩;
    상기 제1 반도체칩의 상기 실장 영역의 하면 상에 제공된 기판; 및
    상기 기판 상의 몰딩막을 포함하되,
    상기 몰딩막은:
    상기 제1 반도체칩의 상기 오버행 영역의 하면 상에 제공되며, 상기 인터포저 기판의 측벽을 덮는 제1 몰딩 패턴; 및
    상기 제1 몰딩 패턴 상에 제공되고, 상기 제1 반도체칩의 측벽을 덮는 제2 몰딩 패턴을 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 몰딩 패턴의 하면은 상기 기판의 하면과 공면(coplanar)인 반도체 패키지.
  3. 제 1항에 있어서,
    상기 기판 및 상기 제1 반도체칩 사이의 언더필막을 더 포함하되,
    상기 언더필막은 상기 제1 몰딩 패턴 및 상기 제1 반도체칩의 사이에 제공된 반도체 패키지.
  4. 제 1항에 있어서,
    상기 기판의 하면 상에 제공된 패시베이션 패턴을 더 포함하되,
    상기 패시베이션 패턴은 상기 제1 몰딩 패턴의 하면 상으로 연장되는 반도체 패키지.
  5. 제 4항에 있어서,
    상기 제1 반도체칩 상에 적층된 복수의 상부 반도체칩들을 더 포함하되,
    상기 제1 반도체칩은 내부에 제공된 관통 비아들을 포함하고,
    상기 관통 비아들의 하면들은 상기 패시베이션 패턴의 하면과 실질적으로 동일한 레벨에 제공된 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 몰딩 패턴은 제1 절연성 폴리머 및 제1 필러들을 포함하고,
    상기 제2 몰딩 패턴은 제2 절연성 폴리머 및 제2 필러들을 포함하고,
    상기 제2 필러들의 직경은 상기 제1 필러들의 직경보다 작은 반도체 패키지.
  7. 제 1항에 있어서,
    상기 기판의 상기 상면 상에 제공되고, 상기 제1 반도체칩과 옆으로 배치된 제2 반도체칩을 더 포함하되,
    상기 제2 반도체칩은 평면적 관점에서 상기 인터포저 기판과 오버랩되는 반도체 패키지.
  8. 제 7항에 있어서,
    상기 제1 반도체칩은 하면 상에 제공된 패드들을 포함하고,
    상기 제2 반도체칩의 칩 패드들 개수는 상기 제1 반도체칩의 패드들 개수의 2배 이상인 반도체 패키지.
  9. 제 7항에 있어서,
    상기 기판 및 상기 제1 반도체칩 사이에 제공된 제1 범프들;
    상기 기판 및 상기 제2 반도체칩 사이에 제공된 제2 범프들; 및
    상기 기판 및 상기 제2 반도체칩 사이에 제공된 언더필막을 더 포함하되,
    상기 언더필막은 상기 기판 및 상기 제1 반도체칩의 상기 실장 영역의 하면 상으로 연장되고, 상기 제1 범프들 및 상기 제2 범프들을 덮는 반도체 패키지.
  10. 제 1항에 있어서,
    상기 인터포저 기판은 반도체 다이를 포함하고,
    상기 제1 몰딩 패턴의 열팽창계수는 상기 반도체 다이의 열팽창계수보다 더 큰 반도체 패키지.
  11. 인터포저 기판;
    상기 인터포저 기판 상의 제1 반도체칩; 및
    상기 인터포저 기판의 측벽을 덮는 몰딩막을 포함하되,
    상기 제1 반도체칩은 평면적 관점에서 오버행 영역 및 실장 영역을 갖고,
    상기 몰딩막은 상기 제1 반도체칩의 상기 오버행 영역의 하면 상에 제공되고,
    상기 몰딩막의 하면은 상기 인터포저 기판의 하면과 공면(coplanar)인 반도체 패키지.
  12. 제 11항에 있어서,
    상기 인터포저 기판 및 상기 제1 반도체칩 사이에 개재된 언더필막을 더 포함하되,
    상기 언더필막의 단부는 평면적 관점에서 상기 인터포저 기판과 이격된 반도체 패키지.
  13. 제 12항에 있어서,
    상기 제1 반도체칩 상에 제공된 상부 반도체칩; 및
    상기 인터포저 기판 상에 제공되고, 상기 제1 반도체칩과 옆으로 배치된 제2 반도체칩을 더 포함하되,
    상기 언더필막은 상기 인터포저 기판 및 상기 제2 반도체칩 사이로 연장되는 반도체 패키지.
  14. 제 11항에 있어서,
    상기 인터포저 기판의 하면 상에 제공된 패키지 기판; 및
    상기 패키지 기판 및 상기 인터포저 기판 사이에 개재된 접속 솔더들을 더 포함하되,
    상기 인터포저 기판은 반도체 다이를 포함하고,
    상기 패키지 기판의 열팽창계수는 상기 반도체 다이의 상기 열팽창계수보다 더 크고,
    상기 몰딩막의 열팽창계수는 상기 반도체 다이의 열팽창계수보다 더 큰 반도체 패키지.
  15. 제 14항에 있어서,
    상기 패키지 기판 및 상기 인터포저 기판 사이에 제공된 하부 언더필막을 더 포함하되,
    상기 하부 언더필막의의 열팽창계수는 상기 반도체 다이의 열팽창계수보다 더 큰 반도체 패키지.
  16. 인터포저 기판;
    상기 인터포저 기판의 하면 상의 솔더 단자들;
    상기 인터포저 기판의 상면 상의 칩 스택, 상기 칩 스택은 제1 하부 반도체칩 및 상기 제1 하부 반도체칩 상의 제1 상부 반도체칩들을 포함하고;
    상기 인터포저 기판 및 상기 제1 하부 반도체칩 사이의 제1 범프들; 및
    상기 인터포저 기판 상의 몰딩막을 포함하고,
    상기 제1 하부 반도체칩은 내부에 관통 전극들을 포함하고,
    상기 인터포저 기판은 반도체 다이, 관통 비아들, 배선 구조체들, 및 인터포저 패드들을 포함하고,
    평면적 관점에서 상기 제1 하부 반도체칩은:
    상기 인터포저 기판 상에 제공된 실장 영역; 및
    상기 인터포저 기판과 이격된 오버행 영역을 가지고,
    상기 몰딩막은:
    상기 제1 하부 반도체칩의 상기 오버행 영역의 하면 상에 제공되며, 상기 인터포저 기판의 측벽을 덮는 제1 몰딩 패턴; 및
    상기 제1 몰딩 패턴 상에 제공되고, 상기 제1 하부 반도체칩의 측벽 및 제1 상부 반도체칩들의 측벽들을 덮는 제2 몰딩 패턴을 포함하고,
    상기 제1 몰딩 패턴의 열팽창계수는 상기 반도체 다이의 열팽창계수보다 더 큰 반도체 패키지.
  17. 제 16항에 있어서,
    상기 인터포저 기판의 상기 상면 상에 제공된 제2 반도체칩;
    상기 인터포저 기판 및 상기 제2 반도체칩 사이의 제2 범프들; 및
    상기 인터포저 기판 및 상기 제1 하부 반도체칩 사이 및 상기 인터포저 기판 및 상기 제2 반도체칩 사이에 개재된 언더필막을 더 포함하되,
    상기 칩 스택은 서로 옆으로 이격된 제1 칩 스택 및 제2 칩 스택을 포함하고,
    상기 제2 반도체칩은 평면적 관점에서 제1 칩 스택 및 제2 칩 스택 사이에 제공되고,
    상기 언더필막은 상기 제1 몰딩 패턴의 상면 및 상기 제1 하부 반도체칩의 상기 오버행 영역의 상기 하면 사이로 연장된 반도체 패키지.
  18. 제 16항에 있어서,
    상기 인터포저 기판의 하면 및 상기 제1 몰딩 패턴의 하면을 덮는 제1 패시베이션 패턴; 및
    상기 제1 패시베이션 패턴의 하면 상의 제2 패시베이션 패턴을 더 포함하되,
    상기 제2 패시베이션 패턴은 상기 제1 패시베이션 패턴과 다른 물질을 포함하는 반도체 패키지.
  19. 제 16항에 있어서,
    상기 인터포저 기판의 하면 상에 제공된 패키지 기판;
    상기 패키지 기판 및 상기 인터포저 기판 사이에 개재된 접속 솔더들;
    상기 패키지 기판 및 상기 인터포저 기판 사이에 제공되며, 상기 솔더 단자들의 측벽들을 덮는 하부 언더필막; 및
    상기 패키지 기판의 엣지 영역 상에 제공되며, 상기 몰딩막과 옆으로 이격된 보강 구조체를 더 포함하는 반도체 패키지.
  20. 제 16항에 있어서,
    상기 제1 몰딩 패턴의 하면은 상기 반도체 다이의 하면과 실질적으로 동일한 레벨에 배치된 반도체 패키지.
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