KR20210057853A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20210057853A
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semiconductor
chip
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최동주
백승덕
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    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/80424—Aluminium [Al] as principal constituent
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80444—Gold [Au] as principal constituent
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80447—Copper [Cu] as principal constituent
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/80486—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
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Abstract

기판, 상기 기판 상에 배치되고, 수직으로 적층되는 복수의 제 1 반도체 칩들을 포함하는 칩 스택, 상기 기판 상에 배치되고, 상기 칩 스택과 수평으로 이격되어 배치되는 제 2 반도체 칩, 및 상기 제 2 반도체 칩 상에 배치되는 제 3 반도체 칩을 포함하는 반도체 패키지를 제공하되, 상기 제 2 반도체 칩의 상부 및 상기 제 3 반도체 칩의 하부는 절연 원소를 함유하고, 상기 제 2 반도체 칩과 상기 제 3 반도체 칩의 계면 상에서 상기 제 2 반도체 칩의 상기 상부와 상기 제 3 반도체 칩의 상기 하부는 동일한 물질로 이루어진 일체를 구성할 수 있다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 패키지에 관한 것으로, 상세하게는 적층형 반도체 패키지에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 최근의 패키징 기술은 하나의 패키지 내에 복수의 반도체 칩들을 탑재하는 방향으로 진행되고 있다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 특히, 다수의 소자들이 집적되는 반도체 패키지는 소형화뿐만 아니라 열방출 특성 및 전기적 특성을 우수하게 구현할 것이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 열 방출 특성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판, 상기 기판 상에 배치되고, 수직으로 적층되는 복수의 제 1 반도체 칩들을 포함하는 칩 스택, 상기 기판 상에 배치되고, 상기 칩 스택과 수평으로 이격되어 배치되는 제 2 반도체 칩, 및 상기 제 2 반도체 칩 상에 배치되는 제 3 반도체 칩을 포함할 수 있다. 상기 제 2 반도체 칩의 상부 및 상기 제 3 반도체 칩의 하부는 절연 원소를 함유할 수 있다. 상기 제 2 반도체 칩과 상기 제 3 반도체 칩의 계면 상에서 상기 제 2 반도체 칩의 상기 상부와 상기 제 3 반도체 칩의 상기 하부는 동일한 물질로 이루어진 일체를 구성할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판, 상기 기판 상에 실장되는 인터포저 기판, 상기 인터포저 기판 상에 실장되는 베이스 반도체 칩, 상기 베이스 반도체 칩 상에서 수직으로 적층되는 복수의 제 1 반도체 칩들, 상기 인터포저 기판 상에 배치되고, 상기 제 1 반도체 칩들과 수평으로 이격되어 배치되는 제 2 반도체 칩, 상기 제 2 반도체 칩 상에 배치되는 제 3 반도체 칩, 및 상기 제 2 반도체 칩과 상기 제 3 반도체 칩 사이 개재되는 접합층을 포함할 수 있다. 상기 제 3 반도체 칩은 상기 접합층에 의해 상기 제 2 반도체 칩과 전기적으로 절연될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 1 반도체 칩들이 형성된 제 1 웨이퍼를 제공하는 것, 제 1 웨이퍼의 후면인 제 1 면에 절연 원소를 주입하는 것, 제 2 반도체 칩들이 형성된 제 2 웨이퍼를 제공하는 것, 상기 제 2 웨이퍼의 제 2 면에 상기 절연 원소를 주입하는 것, 상기 제 1 웨이퍼의 상기 1 면과 상기 제 2 웨이퍼의 상기 제 2 면을 접합하는 것, 상기 제 1 웨이퍼 및 상기 제 2 웨이퍼를 쏘잉하여 상기 제 1 반도체 칩들 및 상기 제 2 반도체 칩들을 싱귤레이션하는 것, 기판 상에 제 3 반도체 칩들이 적층된 칩 스택 및 제 1 반도체 칩을 실장하는 것, 및 상기 기판 상에 상기 제 1 반도체 칩, 상기 제 2 반도체 칩 및 상기 제 3 반도체 칩들을 둘러싸는 몰딩막을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 제 1 접합층과 제 2 접합층이 일체로 구성됨에 따라 제 2 반도체 칩과 제 3 반도체 칩은 견고하게 접합될 수 있으며, 반도체 패키지의 구조적 안정성이 향상될 수 있다. 더하여, 열전도율이 높은 실리콘 산화물 또는 실리콘 질화물을 이용한 접합층을 이용하여 제 2 반도체 칩과 제 3 반도체 칩을 접합함에 따라, 제 2 반도체 칩에서 발생하는 열이 제 3 반도체 칩을 통해 방출되기 용이할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 1 기판과 제 2 기판은 서로 결합되어 일체를 구성할 수 있으며, 이에 따라 제 1 기판과 제 2 기판이 견고하게 결합될 수 있으며, 구조적 안정성이 향상된 반도체 패키지가 제조될 수 있다. 또한, 제 1 기판 및 제 2 기판이 쏘잉(sawing)되어 제 2 반도체 칩들 및 제 3 반도체 칩들이 동시에 싱귤레이션(singulation)될 수 있으며, 반도체 제조 공정이 간소화될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 도 1의 A 영역을 확대 도시한 도면이다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 4는 도 3의 B영역을 확대 도시한 도면이다.
도 5 및 도 6은 금속 패턴들의 배치를 설명하기 위한 평면도들이다.
도 7 내지 도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 10 내지 도 17은 본 발명의 실시예뜰에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2는 도 1의 A 영역을 확대 도시한 도면이다.
도 1 및 도 2를 참조하여, 패키지 기판(100)이 제공될 수 있다. 패키지 기판(100)은 그의 상면에 신호 패턴을 갖는 인쇄 회로 기판(print circuit board: PCB)를 포함할 수 있다. 또는, 패키지 기판(100)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. 패키지 기판(100)은 그의 상면 상에 배치되는 패드들을 가질 수 있다.
패키지 기판(100)의 아래에 외부 단자들(102) 배치될 수 있다. 상세하게는, 외부 단자들(102)은 패키지 기판(100)의 하면 상에 배치되는 단자 패드들 상에 배치될 수 있다. 외부 단자들(102)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있고, 외부 단자들(102)의 종류 및 배치에 따라 반도체 패키지는 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
패키지 기판(100) 상에 인터포저 기판(200)이 제공될 수 있다. 인터포저 기판(200)은 패키지 기판(100)의 상면 상에 실장될 수 있다. 인터포저 기판(200)은 베이스층(210), 베이스층(210)의 상면에 노출되는 제 1 기판 패드들(220), 및 베이스층(210)의 하면에 노출되는 제 2 기판 패드들(230)을 포함할 수 있다. 이때, 제 1 기판 패드들(220)의 상면은 베이스층(210)의 상면과 공면(coplanar)을 이룰 수 있다. 인터포저 기판(200)은 후술되는 칩 스택(CS) 및 제 2 반도체 칩(400)을 재배선할 수 있다. 예를 들어, 제 1 기판 패드들(220) 및 제 2 기판 패드들(230)은 베이스층(210) 내의 회로 배선에 의해 전기적으로 연결되며, 상기 회로 배선과 함께 재배선 회로를 구성할 수 있다. 제 1 기판 패드들(220) 및 제 2 기판 패드들(230)은 금속과 같은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 기판 패드들(220) 및 제 2 기판 패드들(230)은 구리(Cu)를 포함할 수 있다. 베이스층(210)은 절연 물질 또는 실리콘(Si)을 포함할 수 있다. 베이스층(210)이 실리콘(Si)을 포함하는 경우, 인터포저 기판(200)은 그를 수직으로 관통하는 관통 전극을 갖는 실리콘 인터포저 기판일 수 있다.
인터포저 기판(200)의 하면 상에 기판 단자들(240)이 배치될 수 있다. 기판 단자들(240)은 패키지 기판(100)의 상기 패드들과 인터포저 기판(200)의 제 2 기판 패드들(230) 사이에 제공될 수 있다. 기판 단자들(240)은 인터포저 기판(200)을 패키지 기판(100)에 전기적으로 연결시킬 수 있다. 예를 들어, 인터포저 기판(200)은 패키지 기판(100)에 플립 칩(flip chip) 방식으로 실장될 수 있다. 기판 단자들(240)은 솔더 볼 또는 솔더 범프 등을 포함할 수 있다.
패키지 기판(100)과 인터포저 기판(200) 사이에 제 1 언더필(under fill) 막(250)이 제공될 수 있다. 제 1 언더필 막(250)은 패키지 기판(100)과 인터포저 기판(200) 사이의 공간을 채우고, 기판 단자들(240)을 둘러쌀 수 있다.
인터포저 기판(200) 상에 칩 스택(CS)이 배치될 수 있다. 칩 스택(CS)은 베이스 기판, 상기 베이스 기판 상에 적층되는 제 1 반도체 칩들(320), 및 제 1 반도체 칩들(320)을 둘러싸는 제 1 몰딩막(330)을 포함할 수 있다. 이하, 칩 스택(CS)의 구성을 상세히 설명한다.
상기 베이스 기판은 베이스 반도체 칩(310)일 수 있다. 예를 들어, 상기 베이스 기판은 실리콘과 같은 반도체로 만들어진 웨이퍼 레벨의 반도체 기판일 수 있다. 이하, 베이스 반도체 칩(310)은 상기 베이스 기판과 동일한 구성 요소를 지칭하는 것이며, 상기 베이스 반도체 칩과 베이스 기판과 동일한 참조 번호를 사용할 수 있다. 베이스 반도체 칩(310)의 두께는 40um 내지 100um일 수 있다.
베이스 반도체 칩(310)은 베이스 회로층(312) 및 베이스 관통 전극(314)을 포함할 수 있다. 베이스 회로층(312)은 베이스 반도체 칩(310)의 하면 상에 제공될 수 있다. 베이스 회로층(312)은 집적 회로를 포함할 수 있다. 예를 들어, 베이스 회로층(312)은 메모리 회로일 수 있다. 즉, 베이스 반도체 칩(310)은 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 베이스 관통 전극(314)은 인터포저 기판(200)의 상면에 수직한 방향으로 베이스 반도체 칩(310)을 관통할 수 있다. 베이스 관통 전극(314)과 베이스 회로층(312)은 전기적으로 연결될 수 있다. 베이스 반도체 칩(310)의 하면은 활성면일 수 있다. 도 1에서는 상기 베이스 기판이 베이스 반도체 칩(310)을 포함하는 것으로 도시하였지만, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시예들에 따르면, 상기 베이스 기판은 베이스 반도체 칩(310)을 포함하지 않을 수 있다.
베이스 반도체 칩(310)은 보호막 및 제 1 연결 단자(316)를 더 포함할 수 있다. 상기 보호막은 베이스 반도체 칩(310)의 하면 상에 배치되어, 베이스 회로층(312)을 덮을 수 있다. 상기 보호막은 실리콘 질화물(SiN)을 포함할 수 있다. 제 1 연결 단자들(316)은 베이스 반도체 칩(310)의 하면 상에 제공될 수 있다. 연결 단자들(316)은 베이스 회로층(312)과 전기적으로 연결될 수 있다. 제 1 연결 단자들(316)은 상기 보호막으로부터 노출될 수 있다.
제 1 반도체 칩(320)은 베이스 반도체 칩(310) 상에 실장될 수 있다. 즉, 제 1 반도체 칩(320)은 베이스 반도체 칩(310)과 칩 온 웨이퍼(COW, chip on wafer) 구조를 이룰 수 있다. 제 1 반도체 칩(320)의 두께는 40um 내지 100um일 수 있다. 제 1 반도체 칩(320)의 폭은 베이스 반도체 칩(310)의 폭보다 작을 수 있다.
제 1 반도체 칩(320)은 제 1 회로층(322) 및 제 1 관통 전극(324)을 포함할 수 있다. 제 1 회로층(322)은 메모리 회로를 포함할 수 있다. 즉, 제 1 반도체 칩(320)은 DRAM, SRAM, MRAM 또는 플래시 메모리와 같은 메모리 칩(memory chip)일 수 있다. 제 1 회로층(322)은 베이스 회로층(312)과 동일한 회로를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제 1 관통 전극(324)은 인터포저 기판(200)의 상면에 수직한 방향으로 제 1 반도체 칩(320)을 관통할 수 있다. 제 1 관통 전극(324)과 제 1 회로층(322)은 전기적으로 연결될 수 있다. 제 1 반도체 칩(320)의 하면은 활성면일 수 있다. 제 1 반도체 칩(320)의 하면 상에 제 1 범프들(326)이 제공될 수 있다. 제 1 범프들(326)은 베이스 반도체 칩(310)과 제 1 반도체 칩(320) 사이에서, 베이스 반도체 칩(310) 및 제 1 반도체 칩(320)을 전기적으로 연결시킬 수 있다.
제 1 반도체 칩(320)은 복수로 제공될 수 있다. 예를 들어, 베이스 반도체 칩(310) 상에 복수 개의 제 1 반도체 칩들(320)이 적층될 수 있다. 제 1 반도체 칩들(320)은 8개 내지 32개가 적층될 수 있다. 제 1 범프들(326)은 제 1 반도체 칩들(320) 사이에 더 형성될 수 있다. 이때, 최상단에 배치되는 제 1 반도체 칩(320)은 제 1 관통 전극(324)을 포함하지 않을 수 있다. 또한, 최상단에 배치되는 제 1 반도체 칩(320)의 두께는 그의 아래에 배치되는 제 1 반도체 칩들(320)의 두께보다 두꺼울 수 있다.
도시하지는 않았으나, 접착층이 제 1 반도체 칩들(320) 사이에 제공될 수 있다. 상기 접착층은 비전도성 필름(NCF, non-conductive film)을 포함할 수 있다. 상기 접착층은 제 1 반도체 칩들(320) 사이의 제 1 범프들(326) 사이에 개재되어, 제 1 범프들(326) 간에 전기적 쇼트의 발생을 방지할 수 있다.
베이스 반도체 칩(310)의 상면 상에 제 1 몰딩막(330)이 배치될 수 있다. 제 1 몰딩막(330)은 베이스 반도체 칩(310)을 덮을 수 있으며, 제 1 반도체 칩들(320)을 둘러쌀 수 있다. 제 1 몰딩막(330)의 상면은 최상단의 제 1 반도체 칩(320)의 상면과 공면을 이룰 수 있으며, 최상단의 제 1 반도체 칩(320)은 제 1 몰딩막(330)으로부터 노출될 수 있다. 제 1 몰딩막(330)은 절연성 폴리머 물질을 포함할 수 있다. 예를 들어, 제 1 몰딩막(330)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
상기와 같이 칩 스택(CS)이 제공될 수 있다. 칩 스택(CS)은 인터포저 기판(200) 상에 실장될 수 있다. 예를 들어, 칩 스택(CS)은 베이스 반도체 칩(310)의 제 1 연결 단자들(316)을 통해 인터포저 기판(200)의 제 1 기판 패드들(220)에 접속될 수 있다.
인터포저 기판(200)과 칩 스택(CS) 사이에 제 2 언더필(under fill) 막(318)이 제공될 수 있다. 제 2 언더필 막(318)은 인터포저 기판(200)과 베이스 반도체 칩(310) 사이의 공간을 채우고, 제 1 연결 단자들(316)을 둘러쌀 수 있다
인터포저 기판(200) 상에 제 2 반도체 칩(400)이 배치될 수 있다. 제 2 반도체 칩(400)은 칩 스택(CS)과 이격되어 배치될 수 있다. 제 2 반도체 칩(400)과 칩 스택(CS) 간의 이격 거리는 50um 내지 100um일 수 있다. 제 2 반도체 칩(400)의 두께(h2)는 제 1 반도체 칩들(320)의 두께보다 두꺼울 수 있다. 제 2 반도체 칩(400)의 두께(h2)는 300um 내지 780um일 수 있다. 제 2 반도체 칩(400)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 제 2 반도체 칩(400)은 제 2 회로층(402)을 포함할 수 있다. 제 2 회로층(402)은 로직 회로를 포함할 수 있다. 즉, 제 2 반도체 칩(400)은 로직 칩(logic chip)일 수 있다. 제 2 반도체 칩(400)의 하면은 활성면이고, 제 2 반도체 칩(400)의 상면은 비활성면일 수 있다. 제 2 반도체 칩(400)의 하면 상에 제 2 범프들(404)이 제공될 수 있다. 예를 들어, 제 2 반도체 칩(400)은 제 2 범프들(404)을 통해 인터포저 기판(200)의 제 1 기판 패드들(220)에 접속될 수 있다. 제 2 반도체 칩(400)은 인터포저 기판(200)의 베이스층(210) 내의 회로 배선(212)에 의해 전기적으로 연결될 수 있다. 인터포저 기판(200)과 제 2 반도체 칩(400) 사이에 제 3 언더필(under fill) 막(406)이 제공될 수 있다. 제 3 언더필 막(406)은 인터포저 기판(200)과 제 2 반도체 칩(400) 사이의 공간을 채우고, 제 2 범프들(404)을 둘러쌀 수 있다.
제 2 반도체 칩(400)의 상부(410)는 절연 원소를 함유할 수 있다. 상세하게는, 제 2 반도체 칩(400)의 상부는 제 2 반도체 칩(400)을 구성하는 반도체 물질에 상기 절연 원소가 도핑된 절연부일 수 있다. 이하, 상기 절연 원소가 도핑된 제 2 반도체 칩(400)의 상부를 제 1 접합층(410)으로 정의하도록 한다. 제 1 접합층(410) 내의 상기 절연 원소의 농도는 제 1 접합층(410)의 상면, 즉 제 2 반도체 칩(400)의 상면으로부터 제 2 반도체 칩(400) 내부로 갈수록 작아질 수 있다. 제 1 접합층(410) 내의 상기 절연 원소의 농도는 제 1 접합층(410)의 상면 부근에서 제일 높을 수 있으며, 제 2 반도체 칩(400)과의 경계에서 가장 작거나 없을 수 있다. 이에 따라, 제 2 반도체 칩(400)과 제 2 반도체 칩(400)의 일부인 제 1 접합층(410)은 연속적인 구성을 가질 수 있고, 도 2에 점섬으로 도시한 바와 같이 제 1 접합층(410)과 제 2 반도체 칩(400) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 상기 절연 원소는 질소(N) 또는 산소(O)일 수 있다. 즉, 제 1 접합층(410)은 제 2 반도체 칩(400)을 구성하는 물질의 산화물, 질화물 또는 산질화물을 포함할 수 있다. 예를 들어, 제 2 반도체 칩(400)이 실리콘(Si)으로 구성된 반도체 칩일 경우, 제 1 접합층(410)은 실리콘 산화물(SiOx), 실리콘 질화물(SiN) 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
제 2 반도체 칩(400) 상에 제 3 반도체 칩(500)이 배치될 수 있다. 제 3 반도체 칩(500)은 제 2 반도체 칩(400)의 상면, 즉 제 1 접합층(410)의 상면에 직접 접합될 수 있다. 제 2 반도체 칩(400)의 두께(h2)와 제 3 반도체 칩(500)의 두께(h3)의 합은 칩 스택(CS)의 두께(h1)와 동일할 수 있다. 즉, 제 3 반도체 칩(500)의 상면은 칩 스택(CS)의 상면과 동일한 레벨에 위치할 수 있다. 제 3 반도체 칩(500)의 폭은 제 2 반도체 칩(400)의 폭과 동일할 수 있다. 제 3 반도체 칩(500)은 제 2 반도체 칩(400)과 동일한 물질로 구성될 수 있다. 예를 들어, 제 3 반도체 칩(500)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 제 3 반도체 칩(500)은 별도의 집적 회로를 갖지 않을 수 있다. 즉, 제 3 반도체 칩(500)은 더미 칩(dummy chip)일 수 있다.
제 3 반도체 칩(500)의 하부는 절연 원소를 함유할 수 있다. 상세하게는, 제 3 반도체 칩(500)의 하부는 제 3 반도체 칩(500)을 구성하는 반도체 물질에 상기 절연 원소가 도핑된 절연부일 수 있다. 이하, 상기 절연 원소가 도핑된 제 3 반도체 칩(500)의 하부를 제 2 접합층(510)으로 정의하도록 한다. 제 2 접합층(510) 내의 상기 절연 원소의 농도는 제 2 접합층(510)의 하면, 즉 제 3 반도체 칩(500)의 하면으로부터 제 3 반도체 칩(500) 내부로 갈수록 작아질 수 있다. 제 2 접합층(510) 내의 상기 절연 원소의 농도는 제 2 접합층(510)의 하면 부근에서 제일 높을 수 있으며, 제 3 반도체 칩(500)과의 경계에서 가장 작거나 없을 수 있다. 이에 따라, 제 3 반도체 칩(500)과 제 3 반도체 칩(500)의 일부인 제 2 접합층(510)은 연속적인 구성을 가질 수 있고, 도 2에 점섬으로 도시한 바와 같이 제 2 접합층(510)과 제 3 반도체 칩(500) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 제 2 접합층(510)은 제 1 접합층(410)과 동일한 물질을 포함할 수 있다. 상기 절연 원소는 질소(N) 또는 산소(O)일 수 있다. 즉, 제 2 접합층(510)은 제 3 반도체 칩(500)을 구성하는 물질의 산화물, 질화물 또는 산질화물을 포함할 수 있다. 예를 들어, 제 3 반도체 칩(500)이 실리콘(Si)으로 구성된 반도체 칩일 경우, 제 2 접합층(510)은 실리콘 산화물(SiOx), 실리콘 질화물(SiN) 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
도 2에 도시된 바와 같이, 제 3 반도체 칩(500)과 제 2 반도체 칩(400)은 집적 접할 수 있다. 즉, 제 2 반도체 칩(400)과 제 3 반도체 칩(500)의 경계 상에서, 제 2 반도체 칩(400)의 제 1 접합층(410)의 상면과 제 3 반도체 칩(500)의 제 2 접합층(510)의 하면은 서로 접할 수 있다. 제 1 접합층(410)과 제 2 접합층(510)은 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 본 명세서에서, 하이브리드 본딩이란 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미한다. 예를 들어, 제 1 접합층(410)과 제 2 접합층(510)은 연속적인 구성을 가질 수 있고, 제 1 접합층(410)과 제 2 접합층(510) 사이의 경계면(IF1)은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 1 접합층(410)과 제 2 접합층(510)은 동일한 물질로 구성되어, 제 1 접합층(410)과 제 2 접합층(510)의 계면(IF1)이 없을 수 있다. 즉, 제 1 접합층(410)과 제 2 접합층(510)은 하나의 구성 요소로 제공될 수 있다. 이하, 제 1 접합층(410)과 제 2 접합층(510)을 하나의 접합층(BDL)으로 정의한다. 이에 따라, 제 2 반도체 칩(400)과 제 3 반도체 칩(500)은 연속적인 구성을 가질 수 있으며, 그들 사이에 개재되는 접합층(BDL)로 구분될 수 있다. 제 1 접합층(410)과 제 2 접합층(510)이 일체로 구성됨에 따라 제 2 반도체 칩(400)과 제 3 반도체 칩(500)은 견고하게 접합될 수 있으며, 반도체 패키지의 구조적 안정성이 향상될 수 있다. 더하여, 열전도율이 높은 실리콘 산화물 또는 실리콘 질화물을 이용한 접합층(BDL)을 이용하여 제 2 반도체 칩(400)과 제 3 반도체 칩(500)을 접합함에 따라, 제 2 반도체 칩(400)에서 발생하는 열이 제 3 반도체 칩(500)을 통해 방출되기 용이할 수 있다. 제 1 접합층(410)과 제 2 접합층(510)의 계면(IF1)으로부터 제 2 반도체 칩(400) 및 제 3 반도체 칩(500)을 향할수록 상기 절연 원소의 농도는 점진적으로 작아질 수 있다. 제 2 반도체 칩(400)과 제 3 반도체 칩(500)은 접합층(BDL)에 의해 전기적으로 절연될 수 있다.
인터포저 기판(200) 상에 제 2 몰딩막(600)이 제공될 수 있다. 제 2 몰딩막(600)은 인터포저 기판(200)의 상면을 덮을 수 있다. 제 2 몰딩막(600)은 칩 스택(CS), 제 2 반도체 칩(400) 및 제 3 반도체 칩(500)을 둘러쌀 수 있다. 제 2 몰딩막(600)의 상면은 칩 스택(CS)의 상면 및 제 3 반도체 칩(500)의 상면과 동일한 레벨에 위치할 수 있다. 제 2 몰딩막(600)은 절연 물질을 포함할 수 있다. 예를 들어, 제 2 몰딩막(600)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다
제 2 몰딩막(600) 상에 방열체(700, heat radiator)가 제공될 수 있다. 예를 들어, 방열체(700)는 칩 스택(CS)의 상면 및 제 3 반도체 칩(500)의 상면과 접하도록 배치될 수 있다. 방열체(700)는 접착 필름(미도시)을 이용하여 칩 스택(CS), 제 3 반도체 칩(500) 및 제 2 몰딩막(600)에 부착될 수 있다. 일 예로, 접착 필름(미도시)은 서멀 그리스(thermal grease)와 같은 접촉 열전도제(thermal interface material, TIM)를 포함할 수 있다. 방열체(700)는 칩 스택(CS) 및 제 3 반도체 칩(500)으로부터 발생되는 열을 외부로 방열할 수 있다. 방열체(700)는 히트 싱크(heat sink)를 포함할 수 있다. 방열체(700)는 필요에 따라 제공되지 않을 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 4는 도 3의 B영역을 확대 도시한 도면이다. 도 5 및 도 6은 금속 패턴들의 배치를 설명하기 위한 평면도들이다. 이하의 실시예들에서, 도 1 및 도 2의 실시예들에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 및 도 2의 실시예들과 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 3 및 도 4를 참조하여, 제 2 반도체 칩(400)의 상면에 제 1 금속 패턴들(420)이 제공될 수 있다. 제 1 금속 패턴들(420)은 제 1 접합층(410)에 매립될 수 있다. 제 1 금속 패턴들(420)의 상면은 제 1 접합층(410)의 상면과 공면(coplanar)을 이룰 수 있다. 도 5에 도시된 바와 같이, 제 1 금속 패턴들(420)은 인터포저 기판(200)의 상면에 평행하고, 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 이와는 다르게, 도 6에 도시된 바와 같이, 제 1 금속 패턴들(420)은 제 1 방향(D1)으로 연장되고 제 2 방향(D2)으로 이격되는 라인 형상을 가질 수 있다. 제 1 금속 패턴들(420)은 금속 물질을 포함할 수 있다. 예를 들어, 상기 금속 물질은 구리(Cu)일 수 있다.
제 1 금속 패턴들(420)과 제 1 접합층(410)의 사이에 제 1 시드층들(422)이 제공될 수 있다. 제 1 시드층들(422)은 금(Au), 알루미늄(Al), 구리(Cu) 등의 금속을 포함할 수 있다.
제 3 반도체 칩(500)의 하면에 제 2 금속 패턴들(520)이 제공될 수 있다. 제 2 금속 패턴들(520)은 제 2 접합층(510)에 매립될 수 있다. 제 2 금속 패턴들(520)의 하면은 제 2 접합층(510)의 하면과 공면(coplanar)을 이룰 수 있다. 제 2 금속 패턴들(520)은 제 1 금속 패턴들(420)에 대응되는 위치에 배치될 수 있다. 예를 들어, 제 2 금속 패턴들(520)은 제 1 금속 패턴들(420)과 수직적으로 중첩될 수 있다. 도 5에 도시된 바와 같이, 제 2 금속 패턴들(520)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있다. 이와는 다르게, 도 6에 도시된 바와 같이, 제 2 금속 패턴들(520)은 제 1 방향(D1)으로 연장되고 제 2 방향(D2)으로 이격되는 라인 형상을 가질 수 있다. 이와는 다르게, 제 2 금속 패턴들(520)은 제 2 방향(D2)으로 연장되고 제 1 방향(D1)으로 이격되는 라인 형상을 가질 수 있다. 이 경우, 제 1 방향(D1)으로 연장되는 제 1 금속 패턴들(420)과 제 2 방향(D2)으로 연장되는 제 2 금속 패턴들(520)은 평면적 관점에서 서로 교차할 수 있다. 제 2 금속 패턴들(520)은 제 1 금속 패턴들(420)과 동일한 물질을 포함할 수 있다. 제 2 금속 패턴들(520)은 금속 물질을 포함할 수 있다. 예를 들어, 상기 금속 물질은 구리(Cu)일 수 있다.
제 2 금속 패턴들(520)과 제 2 접합층(510)의 사이에 제 2 시드층들(522)이 제공될 수 있다. 제 2 시드층들(522)은 금(Au), 알루미늄(Al), 구리(Cu) 등의 금속을 포함할 수 있다.
도 4를 참조하여, 제 2 반도체 칩(400)과 제 3 반도체 칩(500)의 경계 상에서, 제 1 금속 패턴들(420)과 제 2 금속 패턴들(520)은 서로 접할 수 있다. 이때, 제 1 금속 패턴들(420)과 제 2 금속 패턴들(520)은 금속간 하이브리드 본딩을 이룰 수 있다. 예를 들어, 제 1 금속 패턴들(420)과 제 2 금속 패턴들(520)은 연속적인 구성을 가질 수 있고, 제 1 금속 패턴들(420)과 제 2 금속 패턴들(520) 사이의 경계면(IF2)은 시각적으로 보이지 않을 수 있다. 제 1 금속 패턴들(420)과 제 2 금속 패턴들(520)이 금속간 본딩을 통해 일체를 이룸에 따라, 제 2 반도체 칩(400)과 제 3 반도체 칩(500)이 견고하게 접합될 수 있으며, 반도체 패키지의 구조적 안정성이 향상될 수 있다.
도 3에서는, 제 2 몰딩막(600) 상에 방열체(700, 도 1 참조)가 제공되지 않는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 방열체(700)는 칩 스택(CS)의 상면 및 제 3 반도체 칩(500)의 상면과 접하도록 배치될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7을 참조하여, 칩 스택(CS1, CS2)은 복수로 제공될 수 있다. 칩 스택(CS1, CS2)은 제 1 칩 스택(CS1) 및 제 2 칩 스택(CS2)을 포함할 수 있다. 제 1 칩 스택(CS1) 및 제 2 칩 스택(CS2)은 서로 이격되어 배치될 수 있다. 제 2 반도체 칩(400) 및 제 3 반도체 칩(500)은 제 1 칩 스택(CS1) 및 제 2 칩 스택(CS2) 사이에 배치될 수 있다. 제 1 칩 스택(CS1) 및 제 2 칩 스택(CS2)은 도 1 및 도 2을 참조하여 설명한 칩 스택(CS)과 동일 및 유사할 수 있다. 예를 들어, 제 1 칩 스택(CS1) 및 제 2 칩 스택(CS2) 각각은 베이스 반도체 칩(310), 베이스 반도체 칩(310) 상에 적층된 제 1 반도체 칩들(320) 및 제 1 반도체 칩들(320)을 둘러싸는 제 1 몰딩막(330)을 포함할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 8을 참조하여, 칩 스택(CS) 및 제 2 반도체 칩(400)은 패키지 기판(100) 상에 실장될 수 있다. 즉, 도 8의 실시예에 따르면, 인터포저 기판(200, 도 1 및 도 2 참조)은 제공되지 않을 수 있다. 칩 스택(CS)은 베이스 반도체 칩(310)의 제 1 연결 단자들(316)을 통해 패키지 기판(100)에 접속될 수 있다. 제 2 반도체 칩(400)은 제 2 범프들(404)을 통해 패키지 기판(100)에 접속될 수 있다. 제 2 반도체 칩(400)은 패키지 기판(100) 내의 회로 배선(104)에 의해 전기적으로 연결될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9를 참조하여, 칩 스택(CS) 및 제 2 반도체 칩(400)은 인터포저 기판(200) 상에 실장될 수 있다. 이때, 인터포저 기판(200)은 재배선(redistribution) 기판일 수 있다. 인터포저 기판(200)의 상면은 칩 스택(CS)의 하면 및 제 2 반도체 칩(400)의 하면과 접할 수 있다. 인터포저 기판(200)과 칩 스택(CS) 사이에 제 1 연결 단자들(316, 도 1 참조)이 제공되지 않을 수 있고, 인터포저 기판(200)과 제 2 반도체 칩(400) 사이에 제 2 범프들(404)이 제공되지 않을 수 있다. 인터포저 기판(200)의 제 1 기판 패드들(220)은 칩 스택(CS)의 베이스 회로층(312) 및 제 2 반도체 칩(400)의 제 2 회로층(402)과 직접 접할 수 있으며, 전기적으로 연결될 수 있다. 도 9의 실시예에서, 패키지 기판(100)은 제공되지 않을 수 있다.
도 10 내지 도 17은 본 발명의 실시예뜰에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 10을 참조하여, 제 1 기판(1000)이 제공될 수 있다. 제 1 기판(1000)은 반도체 웨이퍼(wafer)일 수 있다. 예를 들어, 제 1 기판(1000)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 제 1 기판(1000)은 서로 대향하는 제 1 면(1000a) 및 제 2 면(1000b)을 포함할 수 있다. 제 1 기판(1000)은 일 방향으로 이격된 소자 영역들(DR) 및 소자 영역들(DR)을 정의하는 스크라이브 영역(SR)을 포함할 수 있다. 제 1 기판(1000)의 소자 영역들(DR)은 반도체 칩들이 형성되는 영역일 수 있다. 제 1 기판(1000)의 스크라이브 영역(SR)은 후술되는 공정에서 반도체 칩들을 싱귤레이션하기 위하여 쏘잉(sawing) 공정이 수행되는 영역일 수 있다.
제 2 반도체 칩들(400)이 제 1 기판(1000)의 소자 영역들(DR) 각각 상에 형성될 수 있다. 제 2 반도체 칩들(400)은 제 1 기판(1000)의 제 1 면(1000a) 상에 형성될 수 있다. 제 2 반도체 칩들(400)의 집적 회로는 제 1 기판(1000)의 제 1 면(1000a)에 형성될 수 있으며, 제 2 반도체 칩들(400)의 제 2 회로층(402)은 제 1 기판(1000)의 제 1 면(1000a) 상에 형성될 수 있다.
도 11을 참조하여, 제 1 기판(1000)의 제 2 면(1000b)에 제 1 접합층(410)이 형성될 수 있다. 상세하게는, 제 1 기판(1000)의 제 2 면(1000b) 상에 표면 처리 공정이 수행될 수 있다. 상기 표면 처리 공정은 제 1 기판(1000)의 제 2 면(1000b)에 절연 원소를 주입하는 공정을 포함할 수 있다. 상기 절연 원소는 산소(O) 또는 질소(N)를 포함할 수 있다. 즉, 상기 표면 처리 공정은 산화(oxidation) 공정 또는 질화(nitrification) 공정일 수 있다. 상기 표면 처리 공정에 의해 상기 절연 원소가 제 1 기판(1000)의 제 2 면(1000b)으로 주입될 수 있다. 이때, 제 1 기판(1000) 내에서의 상기 절연 원소의 농도는 제 1 기판(1000)의 제 2 면(1000b)으로부터 멀어질수록 낮아질 수 있다. 상기 표면 처리 공정을 통해, 제 1 기판(1000)의 상부 일부가 산화 또는 질화되어 제 1 접합층(410)이 형성될 수 있다.
도 12를 참조하여, 제 2 기판(2000)이 제공될 수 있다. 제 2 기판(2000)은 예를 들어, 베어 웨이퍼(bare wafer)일 수 있다. 제 2 기판(2000)은 제 1 기판(1000)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 2 기판(2000)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 제 2 기판(2000)은 서로 대향하는 제 3 면(2000a) 및 제 4 면(2000b)을 포함할 수 있다.
도 13을 참조하여, 제 2 기판(2000)의 제 4 면(2000b)에 제 2 접합층(510)이 형성될 수 있다. 상세하게는, 제 2 기판(2000)의 제 4 면(2000b) 상에 표면 처리 공정이 수행될 수 있다. 상기 표면 처리 공정은 제 2 기판(2000)의 제 4 면(2000b)에 절연 원소를 주입하는 공정을 포함할 수 있다. 상기 절연 원소는 산소(O) 또는 질소(N)를 포함할 수 있다. 즉, 상기 표면 처리 공정은 산화(oxidation) 공정 또는 질화(nitrification) 공정일 수 있다. 상기 표면 처리 공정에 의해 상기 절연 원소가 제 2 기판(2000)의 제 4 면(2000b)으로 주입될 수 있다. 이때, 제 2 기판(2000) 내에서의 상기 절연 원소의 농도는 제 2 기판(2000)의 제 4 면(2000b)으로부터 멀어질수록 낮아질 수 있다. 상기 표면 처리 공정을 통해, 제 2 기판(2000)의 상부 일부가 산화 또는 질화되어 제 2 접합층(510)이 형성될 수 있다.
도 14를 참조하여, 제 1 기판(1000) 상에 제 2 기판(2000)이 접합될 수 있다. 상세하게는, 제 1 기판(1000) 상에 제 2 기판(2000)이 정렬될 수 있다. 제 2 기판(2000)의 제 4 면(2000b)이 제 1 기판(1000)의 제 2 면(1000b)을 향하도록, 제 2 기판(2000)이 제 1 기판(1000) 상에 위치될 수 있다. 즉, 제 1 기판(1000)의 제 1 접합층(410)이 제 2 기판(2000)의 제 2 접합층(510)을 향할 수 있다.
제 2 기판(2000)이 제 1 기판(1000)에 접촉될 수 있다. 제 1 기판(1000)의 제 1 접합층(410)과 제 2 기판(2000)의 제 2 접합층(510)이 서로 접할 수 있다. 제 1 기판(1000)과 제 2 기판(2000) 간의 접합은 웨이퍼-웨이퍼(wafer to wafer) 접합일 수 있다. 제 1 기판(1000)의 제 1 접합층(410)과 제 2 기판(2000)의 제 2 접합층(510)은 접합될 수 있다. 예를 들어, 제 2 접합층(510)은 제 1 접합층(410)과 결합하여 일체를 형성할 수 있다. 제 1 접합층(410)과 제 2 접합층(510)의 결합은 자연적으로 진행될 수 있다. 상게하게는, 제 1 접합층(410)과 제 2 접합층(510)은 동일한 물질(일 예로, 구리(Cu))로 구성될 수 있으며, 서로 접촉된 제 1 접합층(410)과 제 2 접합층(510)의 계면(IF3)에서 표면 활성화(surface activation)에 의한 하이브리드 본딩(hybrid bonding) 프로세스에 의해, 제 1 접합층(410)과 제 2 접합층(510)이 결합될 수 있다. 제 1 접합층(410)과 제 2 접합층(510)이 접합되어, 제 1 기판(1000)과 제 2 기판(2000) 사이의 경계면(IF3)이 사라질 수 있다.
이때, 제 1 접합층(410)과 제 2 접합층(510)의 용이한 접합을 위하여, 제 1 접합층(410)과 제 2 접합층(510)의 표면에 표면 활성화(surface activation) 공정이 수행될 수 있다. 상기 표면 활성화 공정은 플라즈마 공정을 포함할 수 있다. 더하여, 제 1 접합층(410)과 제 2 접합층(510)의 용이한 접합을 위하여, 제 2 기판(2000)에 압력 및 열이 가해질 수 있다. 가해진 압력은 예를 들어, 약 30MPa 미만의 압력을 포함할 수 있고, 가해진 열은 약 100℃ 내지 500℃의 온도에서의 어닐링(annealing) 프로세스를 포함할 수 있다. 대안적으로, 다른 양의 압력 및 열이 하이브리드 본딩 프로세스를 위해 이용될 수 있다.
제 1 기판(1000)과 제 2 기판(2000)은 서로 결합되어 일체를 구성할 수 있으며, 이에 따라 제 1 기판(1000)과 제 2 기판(2000)이 견고하게 결합될 수 있으며, 구조적 안정성이 향상된 반도체 패키지가 제조될 수 있다.
도 15를 참조하여, 제 1 기판(1000)의 스크라이브 영역(SR, 도 14 참조)을 따라 절단 공정이 수행될 수 있다. 제 1 기판(1000)의 스크라이브 영역(SR) 상의 제 2 기판(2000) 및 제 1 기판(1000)이 차례로 절단될 수 있다. 이에 따라, 복수의 제 2 반도체 칩들(400) 및 제 3 반도체 칩들(500)이 형성될 수 있다. 본 발명에 따르면, 제 1 기판(1000) 및 제 2 기판(2000)이 쏘잉(sawing)되어 제 2 반도체 칩들(400) 및 제 3 반도체 칩들(500)이 동시에 싱귤레이션(singulation)될 수 있으며, 반도체 제조 공정이 간소화될 수 있다.
도 16을 참조하여, 칩 스택(CS)을 형성할 수 있다. 상세하게는, 베이스 반도체 칩(310)은 실리콘과 같은 반도체로 만들어진 웨이퍼 레벨의 반도체 기판에 형성될 수 있다. 베이스 반도체 칩(310)은 베이스 회로층(312) 및 베이스 관통 전극(314)을 포함할 수 있다. 베이스 회로층(312)은 베이스 반도체 칩(310)의 하면 상에 제공될 수 있다. 베이스 반도체 칩(310)의 하면은 활성면일 수 있다.
제 1 반도체 칩(320)은 베이스 반도체 칩(310) 상에 실장될 수 있다. 즉, 제 1 반도체 칩(320)은 베이스 반도체 칩(310)과 칩 온 웨이퍼(COW, chip on wafer) 구조를 이룰 수 있다. 제 1 반도체 칩(320)은 제 1 회로층(322) 및 제 1 관통 전극(324)을 포함할 수 있다. 제 1 반도체 칩(320)의 하면은 활성면일 수 있다. 제 1 반도체 칩(320)의 하면 상에 제 1 범프들(326)이 제공될 수 있다. 제 1 범프들(326)은 베이스 반도체 칩(310)과 제 1 반도체 칩(320) 사이에서, 베이스 반도체 칩(310) 및 제 1 반도체 칩(320)을 전기적으로 연결시킬 수 있다. 제 1 반도체 칩(320)은 복수로 제공될 수 있다. 예를 들어, 베이스 반도체 칩(310) 상에 복수 개의 제 1 반도체 칩들(320)이 적층될 수 있다. 이때, 제 1 범프들(326)은 제 1 반도체 칩들(320) 사이에 더 형성될 수 있다.
제 1 몰딩막(330)이 베이스 반도체 칩(310)의 상면 상에 형성되어, 제 1 반도체 칩들(320)을 덮을 수 있다. 제 1 몰딩막(330)의 상면은 최상단의 제 1 반도체 칩(320)의 상면보다 높을 수 있다. 평면적 관점에서, 제 1 몰딩막(330)은 제 1 반도체 칩들(320)을 둘러쌀 수 있다. 제 1 몰딩막(330)은 절연성 폴리머 물질을 포함할 수 있다. 예를 들어, 제 1 몰딩막(330)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
제 1 몰딩막(330)의 일부 및 최상단의 제 1 반도체 칩(320)의 일부가 제거될 수 있다. 상세하게는, 제 1 몰딩막(330)의 상면 상에 그라인딩 공정이 수행될 수 있다. 제 1 몰딩막(330) 상부의 일부가 제거될 수 있다. 제 1 몰딩막(330)의 상면은 최상단의 제 1 반도체 칩(320)의 상면과 공면(coplanar)을 이룰 수 있다.
도 17을 참조하여, 인터포저 기판(200)이 제공될 수 있다. 인터포저 기판(200)은 베이스층(210), 베이스층(210)의 상면 상으로 노출되는 제 1 기판 패드들(220), 및 베이스층(210)의 하면 상으로 노출되는 제 2 기판 패드들(230)을 포함할 수 있다.
인터포저 기판(200) 상에 칩 스택(CS)이 실장될 수 있다. 칩 스택(CS)은 플립 칩(flip chip) 방식으로 인터포저 기판(200) 상에 실장될 수 있다. 칩 스택(CS)의 하면 상에 제 1 연결 단자들(316)이 제공될 수 있다. 제 1 연결 단자들(316)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 칩 스택(CS)의 하면 상에 제 1 연결 단자들(316)을 감싸는 제 2 언더필 막(318)이 제공될 수 있다. 예를 들어, 제 2 언더필 막(318)은 비전도성 접착제 또는 비전도성 필름일 수 있다. 제 2 언더필 막(318)이 비도전성 접착제인 경우, 디스펜싱(dispensing)을 통해 액상의 비전도성 접착제를 칩 스택(CS) 상에 도포하는 식으로 형성될 수 있다. 제 2 언더필 막(318)이 비전도성 필름인 경우, 비전도성 필름을 칩 스택(CS) 상에 붙이는 방식으로 형성될 수 있다. 제 1 연결 단자들(316)은 인터포저 기판(200)의 제 1 기판 패드들(220)에 접속될 수 있다.
인터포저 기판(200) 상에 제 2 반도체 칩(400)이 실장될 수 있다. 제 2 반도체 칩(400)은 플립 칩(flip chip) 방식으로 인터포저 기판(200) 상에 실장될 수 있다. 제 2 반도체 칩(400)의 하면 상에 제 2 범프들(404)이 제공될 수 있다. 제 2 범프들(404)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 제 2 반도체 칩(400)의 하면 상에 제 2 범프들(404)을 감싸는 제 3 언더필 막(406)이 제공될 수 있다. 제 2 범프들(404)은 인터포저 기판(200)의 제 1 기판 패드들(220)에 접속될 수 있다.
도 1을 다시 참조하여, 제 2 몰딩막(600)이 형성될 수 있다. 예를 들어, 인터포저 기판(200) 상에 절연 물질을 도포하여 제 2 몰딩막(600)이 형성될 수 있다. 제 2 몰딩막(600)은 칩 스택(CS), 제 2 반도체 칩(400) 및 제 3 반도체 칩(500)을 덮을 수 있다. 이후, 제 2 몰딩막(600)에 그라인딩 공정이 수행될 수 있다. 제 2 몰딩막(600) 상부의 일부가 제거될 수 있다. 제 2 몰딩막(600)의 상면은 칩 스택(CS)의 상면 및 제 3 반도체 칩(500)의 상면과 공면(coplanar)을 이룰 수 있다.
이후, 칩 스택(CS) 및 제 3 반도체 칩(500)의 상면 상에 방열체(700, heat radiator)가 접착될 수 있다. 방열체(700)는 접착 필름(미도시)을 이용하여 칩 스택(CS), 제 3 반도체 칩(500) 및 제 2 몰딩막(600) 에 부착될 수 있다.
인터포저 기판(200)이 패키지 기판(100) 상에 실장될 수 있다. 인터포저 기판(200)은 플립 칩 방식으로 패키지 기판(100)에 실장될 수 있다. 예를 들어, 인터포저 기판의 하면 상에 기판 단자들(240)이 제공될 수 있다. 기판 단자들(240)은 인터포저 기판(200)의 제 2 기판 패드들(230) 상에 제공될 수 있다. 기판 단자들(240)이 패키지 기판(100)의 패드들에 접속될 수 있다. 인터포저 기판(200)과 패키지 기판 사이에 제 1 언더필 막(250)이 형성될 수 있다. 예를 들어, 인터포저 기판(200)의 하면 상에 기판 단자들(240)을 감싸는 제 1 언더필 막(250)이 제공된 후, 인터포저 기판(200)이 패키지 기판(100) 상에 실장될 수 있다.
패키지 기판(100)의 하면 상에 외부 단자들(102)이 제공될 수 있다. 상세하게는, 외부 단자들(102)은 패키지 기판(100)의 하면 상에 배치되는 단자 패드들 상에 배치될 수 있다. 외부 단자들(102)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다.
상기와 같이, 도 1의 반도체 패키지가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 패키지 기판 200: 인터포저 기판
310: 베이스 반도체 칩 320: 제 1 반도체 칩
330: 제 1 몰딩막 400: 제 2 반도체 칩
410: 제 1 접합층 420: 제 1 금속 패턴
500: 제 3 반도체 칩 510: 제 2 접합층
520: 제 2 금속 패턴 600: 제 2 몰딩막
700: 방열체 CS: 칩 스택

Claims (10)

  1. 기판;
    상기 기판 상에 배치되고, 수직으로 적층되는 복수의 제 1 반도체 칩들을 포함하는 칩 스택;
    상기 기판 상에 배치되고, 상기 칩 스택과 수평으로 이격되어 배치되는 제 2 반도체 칩; 및
    상기 제 2 반도체 칩 상에 배치되는 제 3 반도체 칩을 포함하되,
    상기 제 2 반도체 칩의 상부 및 상기 제 3 반도체 칩의 하부는 절연 원소를 함유하고,
    상기 제 2 반도체 칩과 상기 제 3 반도체 칩의 계면 상에서 상기 제 2 반도체 칩의 상기 상부와 상기 제 3 반도체 칩의 상기 하부는 동일한 물질로 이루어진 일체를 구성하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 절연 원소는 산소 또는 질소를 포함하되,
    상기 제 2 반도체 칩의 상기 상부는 상기 제 2 반도체 칩을 구성하는 반도체 물질의 산화물, 질화물 또는 산질화물을 포함하고,
    상기 제 3 반도체 칩의 상기 하부는 상기 제 3 반도체 칩을 구성하는 반도체 물질의 산화물, 질화물 또는 산질화물을 포함하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 2 반도체 칩의 상기 상부 및 상기 제 3 반도체 칩의 상기 하부 내의 산소 농도 또는 질소 농도는 상기 제 2 반도체 칩과 상기 제 3 반도체 칩의 상기 계면으로부터 멀어질수록 작아지는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 칩 스택의 상면과 상기 제 3 반도체 칩의 상면은 동일한 레벨에 위치하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 칩 스택 및 상기 제 2 반도체 칩과 상기 기판 사이에 제공되는 인터포저 기판을 더 포함하되,
    상기 칩 스택 및 상기 제 2 반도체 칩은 상기 인터포저 기판을 통해 전기적으로 연결되는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 몰딩막은 상기 칩 스택의 상면 및 상기 제 3 반도체 칩의 상면을 노출하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 상면에 배치되는 제 1 금속 패턴을 더 포함하고,
    상기 제 3 반도체 칩은 상기 제 3 반도체 칩의 하면에 배치되는 제 2 금속 패턴을 더 포함하되,
    상기 제 1 금속 패턴과 상기 제 2 금속 패턴의 계면은 상기 제 2 반도체 칩의 상기 상부와 상기 제 3 반도체 칩의 상기 하부의 계면 상에 위치하고,
    상기 제 1 금속 패턴과 상기 제 2 금속 패턴은 상기 제 2 반도체 칩과 상기 제 3 반도체 칩의 상기 계면 상에서 동일한 물질로 이루어진 일체를 구성하는 반도체 패키지.
  8. 기판;
    상기 기판 상에 실장되는 인터포저 기판;
    상기 인터포저 기판 상에 실장되는 베이스 반도체 칩;
    상기 베이스 반도체 칩 상에서 수직으로 적층되는 복수의 제 1 반도체 칩들;
    상기 인터포저 기판 상에 배치되고, 상기 제 1 반도체 칩들과 수평으로 이격되어 배치되는 제 2 반도체 칩;
    상기 제 2 반도체 칩 상에 배치되는 제 3 반도체 칩; 및
    상기 제 2 반도체 칩과 상기 제 3 반도체 칩 사이 개재되는 접합층을 포함하되,
    상기 제 3 반도체 칩은 상기 접합층에 의해 상기 제 2 반도체 칩과 전기적으로 절연되는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 접합층의 하부는 상기 제 2 반도체 칩의 상부 일부이고,
    상기 접합층의 상부는 상기 제3 반도체 칩의 하부 일부이고,
    상기 접합층은 상기 제 2 반도체 칩 및 상기 제 3 반도체 칩을 구성하는 반도체 물질의 산화물, 질화물 또는 산질화물을 포함하는 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 접합층 내에 제공되는 금속 패턴을 더 포함하는 반도체 패키지.

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