KR20220028741A - 적층 반도체 칩을 포함하는 반도체 패키지 - Google Patents

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Abstract

본 실시예의 반도체 패키지는, 베이스층; 상기 베이스층 상에 상기 베이스층과 이격하여 배치되는 제1 반도체 칩; 상기 베이스층과 상기 제1 반도체 칩 사이에 배치되고, 수직 방향으로 적층되는 복수의 제2 반도체 칩을 포함하는 제2 반도체 칩 스택; 상기 베이스층과 상기 제1 반도체 칩 사이에서 상기 제2 반도체 칩 스택과 이격하여 배치되고, 상기 수직 방향으로 적층되는 복수의 브릿지 다이를 포함하면서, 상기 제1 반도체 칩과 상기 베이스층을 전기적으로 연결하여 전원을 공급하는 브릿지 다이 스택; 및 상기 베이스층과 상기 제1 반도체 칩 사이에서 상기 제2 반도체 칩 스택 및 상기 브릿지 다이 스택과 이격하여 배치되고, 상기 제1 반도체 칩과 상기 베이스층을 전기적으로 연결하여 신호를 전달하는 수직 인터커넥터를 포함할 수 있다.

Description

적층 반도체 칩을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE INCLUDING STACKED SEMICONDUCTOR CHIPS}
본 특허 문헌은 반도체 기술에 관한 것으로, 보다 상세하게는 복수의 반도체 칩이 수직 방향으로 적층되는 반도체 패키지에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 다기능 및 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 커지고 있다.
그러나 반도체 집적 기술의 한계로 단일의 반도체 칩만으로는 요구되는 기능을 만족시키기 어려우므로, 복수의 반도체 칩을 하나의 반도체 패키지에 내장하는 형태의 반도체 패키지가 제조되고 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 방열 특성이 개선되고 전원 공급을 용이하게 할 수 있는 반도체 패키지를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 베이스층; 상기 베이스층 상에 상기 베이스층과 이격하여 배치되는 제1 반도체 칩; 상기 베이스층과 상기 제1 반도체 칩 사이에 배치되고, 수직 방향으로 적층되는 복수의 제2 반도체 칩을 포함하는 제2 반도체 칩 스택; 상기 베이스층과 상기 제1 반도체 칩 사이에서 상기 제2 반도체 칩 스택과 이격하여 배치되고, 상기 수직 방향으로 적층되는 복수의 브릿지 다이를 포함하면서, 상기 제1 반도체 칩과 상기 베이스층을 전기적으로 연결하여 전원을 공급하는 브릿지 다이 스택; 및 상기 베이스층과 상기 제1 반도체 칩 사이에서 상기 제2 반도체 칩 스택 및 상기 브릿지 다이 스택과 이격하여 배치되고, 상기 제1 반도체 칩과 상기 베이스층을 전기적으로 연결하여 신호를 전달하는 수직 인터커넥터를 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 패키지는, 베이스층; 상기 베이스층 상에 상기 베이스층과 이격하여 배치되는 제1 반도체 칩; 상기 베이스층과 상기 제1 반도체 칩 사이에 배치되고, 수직 방향으로 적층되는 복수의 제2 반도체 칩을 포함하는 제2 반도체 칩 스택; 상기 베이스층과 상기 제1 반도체 칩 사이에서 상기 제2 반도체 칩 스택과 이격하여 배치되고, 상기 수직 방향으로 적층되는 복수의 제1 브릿지 다이를 포함하면서, 상기 제1 반도체 칩과 상기 베이스층을 전기적으로 연결하여 전원을 공급하는 제1 브릿지 다이 스택; 및 상기 베이스층과 상기 제1 반도체 칩 사이에서 상기 제2 반도체 칩 스택 및 상기 제1 브릿지 다이 스택과 이격하여 배치되고, 사기 수직 방향으로 적층되는 복수의 제2 브릿지 다이를 포함하면서, 상기 제1 반도체 칩과 상기 베이스층을 전기적으로 연결하여 신호를 전달하는 제2 브릿지 다이 스택을 포함하고, 상기 제1 브릿지 다이 스택과 상기 제2 브릿지 다이 스택은 서로 상이한 구조를 가질 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 패키지는, 베이스층; 상기 베이스층 상에 상기 베이스층과 이격하여 배치되는 제1 반도체 칩; 상기 베이스층과 상기 제1 반도체 칩 사이에 배치되고, 수직 방향으로 적층되는 복수의 제2 반도체 칩을 포함하는 제2 반도체 칩 스택; 상기 베이스층과 상기 제1 반도체 칩 사이에서 상기 제2 반도체 칩 스택과 이격하여 배치되고, 상기 제1 반도체 칩과 상기 베이스층을 전기적으로 연결하여 전원을 공급하는 제1 인터커넥터; 및 상기 베이스층과 상기 제1 반도체 칩 사이에서 상기 제2 반도체 칩 스택 및 상기 제1 인터커넥터와 이격하여 배치되고, 상기 제1 반도체 칩과 상기 베이스층을 전기적으로 연결하여 신호를 전달하는 제2 인터커넥터를 포함하고, 상기 제1 인터커넥터의 폭 및 피치 중 적어도 하나는 상기 제2 인터커넥터보다 클 수 있다.
본 발명의 실시예들에 의하면, 방열 특성이 개선되고 전원 공급을 용이하게 할 수 있는 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 칩 형성 공정을 개략적으로 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 브릿지 다이 형성 공정을 개략적으로 설명하기 위한 도면이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(110) 및 메모리 시스템(120)을 포함할 수 있다.
호스트(110)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 다양한 유무선 전자 장치들을 포함할 수 있다. 또한, 호스트(110)는, 적어도 하나의 운영 시스템(OS: operating system)을 포함할 수 있다. 이 운영 시스템은, 호스트(110)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(120)을 사용하는 사용자의 요청에 응답하여 실행될 수 있다.
메모리 시스템(120)은, 호스트(110)의 요청에 응답하여 다양한 동작을 실행할 수 있다. 특히, 메모리 시스템(120)은 호스트(110)에 의해서 액세스되는 데이터를 저장할 수 있다. 즉, 메모리 시스템(120)은, 호스트(110)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다.
이러한 메모리 시스템(120)은, 데이터를 저장하는 메모리 장치(140), 및 메모리 장치(140)의 동작을 제어하는 로직 장치(130)를 포함할 수 있다.
메모리 장치(140)는 호스트(110)에 의해 액세스되는 데이터를 저장할 수 있고, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리, NAND 플래시, RRAM(Resistive RAM) PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), FRAM(Ferroelectric RAM) 등과 같은 비휘발성 메모리, 또는 이들의 조합을 포함할 수 있다.
로직 장치(130)는 호스트(110)의 요청에 응답하여 메모리 장치(140)를 제어할 수 있다. 일례로서, 로직 장치(130)는 메모리 장치(140)로부터 리드된 데이터를 호스트(110)로 제공하거나, 호스트(110)로부터 제공된 데이터를 메모리 장치(140)에 저장하는 동작을 할 수 있다. 로직 장치(130)는 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 주문형 반도체(Application Specific Integrated Circuit, ASIC), AP(Application Processor) 등을 포함할 수 있다.
보다 구체적으로, 로직 장치(130)는 호스트 인터페이스 유닛(132), 메모리 인터페이스 유닛(134), 프로세서(136) 등을 포함할 수 있다.
호스트 인터페이스 유닛(132)은, 호스트(110)와의 인터페이싱을 수행하기 위한 것으로서, 호스트(110)의 명령 및 데이터를 처리할 수 있다. 호스트 인터페이스 유닛(132)은 다양한 인터페이스 프로토콜 중 적어도 하나를 통해 호스트(110)와 통신하도록 구현될 수 있다.
메모리 인터페이스 유닛(134)은 메모리 장치(140)와의 인터페이싱을 수행하기 위한 것으로서, 후술하는 프로세서(136)의 제어에 따라 메모리 장치(140)로 전달할 제어 신호를 생성하고 데이터를 처리할 수 있다. 메모리 인터페이스 유닛(134) 또한 다양한 인터페이스 프로토콜 중 적어도 하나를 통해 메모리 장치(140)와 통신하도록 구현될 수 있다.
프로세서(136)는 메모리 시스템(120)의 전반적인 동작을 제어할 수 있다. 예컨대, 프로세서(136)는 호스트(110)로부터의 리드/라이트/이레이즈(read/write/erase) 요청에 응답하여, 메모리 장치(140)에 대한 리드/라이트/이레이즈 동작을 수행할 수 있다. 또는, 예컨대, 프로세서(136)는 메모리 장치(140)에 대한 다양한 백그라운드(background) 동작을 제어할 수 있다.
도시하지는 않았으나, 호스트 인터페이스 유닛(132), 메모리 인터페이스 유닛(134), 및 프로세서(134) 외에도, 로직 장치(140)는 요구되는 다양한 기능을 수행하기 위한 유닛들, 예컨대, 임시 메모리, 전원 관리 유닛 등을 더 포함할 수 있다.
한편, 로직 장치(130)가 호스트(110)로부터 명령을 전달받거나 호스트(110)로 데이터를 전달하는 등의 동작을 수행하기 위하여는, 로직 장치(130)와 호스트(110) 사이 특히, 호스트 인터페이스 유닛(132)과 호스트(110) 사이의 신호 전달 경로가 요구될 수 있다. 이 신호 전달 경로를 화살표 ①로 표기하였다.
또한, 로직 장치(130)가 프로세서(136)의 제어에 따라 메모리 장치(140)에 접근하여 리드/라이트/이레이즈 동작을 수행하기 위하여는, 로직 장치(130)와 메모리 장치(140) 사이 특히, 메모리 인터페이스 유닛(134)과 메모리 장치(140) 사이의 신호 전달 경로가 요구될 수 있다. 이 신호 전달 경로를 화살표 ②로 표기하였다.
또한, 로직 장치(130)가 동작을 하기 위하여는 전원이 필요할 수 있다. 이 전원은 로직 장치(130)에 필요한 다양한 레벨의 전원 전압 혹은 접지 전압을 포함할 수 있다. 그에 따라, 로직 장치(130)와 외부 장치(미도시됨) 사이의 전원 공급 경로가 요구될 수 있다. 이 전원 공급 경로를 화살표 ③으로 표기하였다.
또한, 메모리 장치(140)가 동작을 하기 위하여서도 전원이 필요할 수 있다. 이 전원은 메모리 장치(140)에 필요한 다양한 레벨의 전원 전압 혹은 접지 전압을 포함할 수 있다. 그에 따라, 메모리 장치(140)와 외부 장치(미도시됨) 사이의 전원 공급 경로가 요구될 수 있다. 이 전원 공급 경로를 화살표 ④로 표기하였다.
이상으로 설명한 데이터 처리 시스템(100)에 있어서, 메모리 장치(140)는 하나 이상의 메모리 칩으로 구현될 수 있고, 로직 장치(130)는 하나 이상의 로직 칩으로 구현될 수 있다. 나아가, 이들 메모리 장치(140) 및 로직 장치(130)를 포함하는 메모리 시스템(120)은 하나의 패키지로 구현될 수 있다. 즉, 메모리 시스템(120)은 메모리 칩과 로직 칩이 하나의 패키지에 집적된 SIP(System In Package)로 구현될 수 있다. 이에 대하여는, 이하의 도면들을 참조하여 더 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2를 참조하면, 본 실시예의 반도체 패키지는, 베이스층(200), 제1 반도체 칩(210), 제2 반도체 칩 스택(220), 브릿지 다이 스택(230), 수직 인터커넥터(240), 몰딩층(250), 및 외부 접속 단자(260)를 포함할 수 있다.
베이스층(200)은 제1 반도체 칩(210), 제2 반도체 칩 스택(220), 브릿지 다이 스택(230), 및 수직 인터커넥터(240)를 배치하기 위한 제1 면(200A)과, 제1 면(200A)과 반대편에 위치하면서 외부 접속 단자(260)를 배치하기 위한 제2 면(200B)을 가질 수 있다. 도시하지는 않았으나, 베이스층(200)은 제2 반도체 칩 스택(220), 브릿지 다이 스택(230), 및 수직 인터커넥터(240)와 외부 접속 단자(260) 사이의 전기적 연결을 위하여 회로 및/또는 배선 구조를 가질 수 있다. 예컨대, 베이스층(200)은 PCB(Printed Circuit Board) 등과 같은 반도체 패키지용 기판, 재배선층, 인터포저(interposer), 또는 이들의 조합을 포함할 수 있다. 또한, 도시하지는 않았으나, 베이스층(200)의 제1 면(200A)에는 제2 반도체 칩 스택(220), 브릿지 다이 스택(230), 및 수직 인터커넥터(240)와의 접속을 위한 패드들이 배치되고, 베이스층(200)의 제2 면(200B)에는 외부 접속 단자(260)와의 접속을 위한 패드들이 배치될 수 있다. 이들 패드들은 베이스층(200)의 회로 및/또는 배선 구조의 일부일 수 있다.
제1 반도체 칩(210)은, 베이스층(200)의 제1 면(200A) 상에 베이스층(200)의 제1 면(200A)과 소정 거리 이격하여 배치될 수 있다. 도시하지는 않았으나, 제1 반도체 칩(210)은 실리콘 등의 반도체 바디와, 이 반도체 바디 내에 형성되면서 다양한 기능을 갖는 집적 회로를 포함할 수 있다. 집적 회로는, 제1 반도체 칩(210)의 종류에 따라 다양하게 구현될 수 있다. 예컨대, 후술하는 제2 반도체 칩(220-1, 220-2, 220-3, 220-4)이 메모리 칩인 경우. 제1 반도체 칩(210)은 메모리 칩을 제어하기 위한 로직 칩일 수 있다. 제1 반도체 칩(210)은 전술한 도 1의 로직 장치(130)와 실질적으로 대응할 수 있다.
제1 반도체 칩(210)은 자신의 일면(210A)이 베이스층(200)의 제1 면(200A)과 대향하도록 배치될 수 있다. 여기서, 제1 반도체 칩(210)의 일면(210A)은 제1 반도체 칩(210)의 칩 패드들(212, 213, 214)이 배치되는 활성면일 수 있다. 제1 반도체 칩(210)의 칩 패드들(212, 213, 214)은, 제2 반도체 칩 스택(220)과 전기적으로 연결되는 제1 칩 패드(212), 브릿지 다이 스택(230)과 전기적으로 연결되는 제2 칩 패드(213), 및 수직 인터커넥터(240)와 전기적으로 연결되는 제3 칩 패드(214)를 포함할 수 있다.
여기서, 제1 칩 패드(212)는 제2 반도체 칩 스택(220)과의 신호 전달을 위한 것이고, 제3 칩 패드(214)는 외부 구성 요소(미도시됨)와의 신호 전달을 위한 것일 수 있다. 이때, 제1 반도체 칩(210)과 제2 반도체 칩 스택(220) 사이 및 제1 반도체 칩(210)과 외부 구성 요소 사이에서 전달되는 입출력 신호의 개수는 매우 많기 때문에, 제1 칩 패드(212) 및 제3 칩 패드(214)는 상대적으로 조밀하게 배치될 수 있다. 다시 말하면, 제1 칩 패드(212) 사이의 간격 및/또는 피치, 및 제3 칩 패드(214) 사이의 간격 및/또는 피치가 작을 수 있다. 참고로, 피치는, 어떤 구성 요소의 중심과 인접한 구성 요소의 중심 사이의 거리를 의미할 수 있다. 반면, 제2 칩 패드(213)는 제1 반도체 칩(210)으로의 전원 공급을 위한 것일 수 있다. 전원의 개수는 입출력 신호의 개수에 비하여 상대적으로 적기 때문에, 제2 칩 패드(213)는 상대적으로 성기게 배치될 수 있다. 다시 말하면, 제2 칩 패드(213) 사이의 간격 및/또는 피치가 클 수 있다. 제1 칩 패드(212)가 배치되는 영역, 제2 칩 패드(213)가 배치되는 영역, 및 제3 칩 패드(214)가 배치되는 영역은 수평 방향에서 서로 이격할 수 있다.
제1 반도체 칩(210)과 베이스층(200) 사이의 이격 공간은 제2 반도체 칩 스택(220), 브릿지 다이 스택(230), 및 수직 인터커넥터(240)의 형성을 위한 것일 있다. 그에 따라, 제1 반도체 칩(210)은 제2 반도체 칩 스택(220), 브릿지 다이 스택(230), 및 수직 인터커넥터(240) 상에서 이들을 덮도록 큰 평면 면적을 가질 수 있다.
제2 반도체 칩 스택(220)은 베이스층(200)의 제1 면(200A)과 제1 반도체 칩(210)의 일면(210A) 사이에 배치될 수 있다. 나아가, 제2 반도체 칩 스택(220)은 제1 칩 패드(212)와의 접속을 위하여 제1 칩 패드(212)가 배치되는 영역과 중첩할 수 있다.
제2 반도체 칩 스택(220)은 수직 방향으로 적층되는 복수의 제2 반도체 칩(220-1, 220-2, 220-3, 220-4)을 포함할 수 있다. 본 실시예에서는, 4개의 제2 반도체 칩(220-1, 220-2, 220-3, 220-4)이 적층되는 경우를 도시하였으나, 본 개시가 이에 한정되는 것은 아니며, 수직 방향으로 적층되는 제2 반도체 칩(220-1, 220-2, 220-3, 220-4)의 개수는 다양하게 변형될 수 있다.
복수의 제2 반도체 칩(220-1, 220-2, 220-3, 220-4) 각각은, 비아(221), 바디부(222), 및 접속 단자(223)를 포함할 수 있다.
바디부(222)는 제1 반도체 칩(210)과 대향하는 제1 면(222A) 및 제1 면(222A)과 반대편에 위치하는 제2 면(222B)을 가질 수 있다. 아울러, 도시하지는 않았으나, 바디부(222)는 실리콘 등의 반도체 바디와, 이 반도체 바디 내에 형성되면서 다양한 기능을 갖는 집적 회로를 더 포함할 수 있다. 집적 회로는, 제2 반도체 칩(220-1, 220-2, 220-3, 220-4)의 종류에 따라 다양하게 구현될 수 있다. 예컨대, 제2 반도체 칩(220-1, 220-2, 220-3, 220-4)이 메모리 칩인 경우. 집적 회로는 복수의 메모리 셀을 포함하는 메모리 어레이를 포함할 수 있다. 제2 반도체 칩(220-1, 220-2, 220-3, 220-4)은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 또는 NAND 플래시 메모리, RRAM(Resistive RAM) PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), FRAM(Ferroelectric RAM) 등과 같은 비휘발성 메모리를 포함할 수 있다. 제2 반도체 칩 스택(220)은 전술한 도 1의 메모리 장치(140)와 실질적으로 대응할 수 있다.
비아(221)는 바디부(222)를 관통하도록 수직 방향으로 연장하고, 기둥 형상을 가질 수 있다. 수직 방향에서, 비아(221)의 일단은 바디부(222)의 제1 면(222A)과 실질적으로 동일한 레벨에 위치하여 노출될 수 있고, 비아(221)의 타단은 바디부(222)의 제2 면(222B)과 실질적으로 동일한 레벨에 위치하여 노출될 수 있다. 제2 반도체 칩(220-1, 220-2, 220-3, 220-4)이 실리콘 바디를 포함하는 경우, 비아(221)는 TSV(Through Silicon Via)를 포함할 수 있다. 제2 반도체 칩(220-1, 220-2, 220-3, 220-4) 각각에 포함되는 비아(221)의 개수 및 배열은 제1 칩 패드(212)의 개수 및 배열과 실질적으로 동일할 수 있다. 그에 따라, 비아(221)는 상대적으로 조밀하게 배치될 수 있다. 비아(221)가 상대적으로 조밀하게 배치되므로, 비아(221)는 상대적으로 작은 폭(W1) 및 피치(P1)를 갖도록 형성될 수 있다. 비아(221)는 구리(Cu), 주석(Sn), 은(Ag), 텅스텐(W), 니켈(Ni), 루테늄(Ru), 코발트(Co) 등의 금속, 또는 이 금속의 화합물을 포함할 수 있다.
접속 전극(223)은, 바디부(222)의 제1 면(222A) 상에 비아(221)의 일단과 접속하도록 형성될 수 있다. 복수의 제2 반도체 칩(220-1, 220-2, 220-3, 220-4)의 접속 전극(223)은 각각 자신의 바로 위에 위치하는 제2 반도체 칩(220-2, 220-3, 220-4)의 비아(221) 및 제1 반도체 칩(210)의 제1 칩 패드(212)와 접속할 수 있다. 본 실시예에서는, 어느 하나의 접속 전극(223)은 수직 방향에서 자신의 아래에 위치하는 비아(221)의 일단과 직접 접촉하면서 자신의 위에 위치하는 비아(221)의 타단과 직접 접촉하는 것으로 도시되었다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 접속 전극(223)은 바디부(222)의 제1 면(222A) 및/또는 제2 면(222B) 상에 형성된 재배선층(미도시됨) 등을 통하여 비아(221)와 전기적으로 연결될 수도 있다. 접속 전극(223)의 개수 및 배열은, 비아(221)의 개수 및 배열 및/또는 제1 칩 패드(212)의 개수 및 배열과 실질적으로 동일할 수 있다. 이러한 접속 전극(223)은, 일례로서, 전도성 범프일 수 있다. 특히, 접속 전극(223)은 비아(221)와 접합할 수 있는 솔더 물질을 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 접속 전극(223)은, 다양한 금속 물질, 솔더 물질 또는, 이들의 조합을 포함할 수 있다. 또한, 접속 전극(223)은 기둥 형상, 볼 형상, 또는 이들의 조합 등 다양한 형상을 가질 수 있다.
이로써, 비아(221) 및 접속 전극(223)을 통하여, 복수의 제2 반도체 칩(220-1, 220-2, 220-3, 220-4) 사이의 전기적 연결, 및 제2 반도체 칩 스택(220)과 제1 반도체 칩(210) 사이의 전기적 연결이 가능할 수 있다.
브릿지 다이 스택(230)은 베이스층(200)의 제1 면(200A)과 제1 반도체 칩(210)의 일면(210A) 사이에 배치될 수 있다. 나아가, 브릿지 다이 스택(230)은 제2 칩 패드(213)와의 접속을 위하여 제2 칩 패드(213)가 배치되는 영역과 중첩할 수 있다. 수평 방향에서, 브릿지 다이 스택(230)은 제2 반도체 칩 스택(220)의 일측에 제2 반도체 칩 스택(220)과 소정 거리 이격하여 배치될 수 있다.
브릿지 다이 스택(230)은 수직 방향으로 적층되는 복수의 브릿지 다이(230-1, 230-2, 230-3, 230-4)를 포함할 수 있다. 본 실시예에서는, 4개의 브릿지 다이(230-1, 230-2, 230-3, 230-4)가 적층되는 경우를 도시하였으나, 본 개시가 이에 한정되는 것은 아니며, 수직 방향으로 적층되는 브릿지 다이(230-1, 230-2, 230-3, 230-4)의 개수는 다양하게 변형될 수 있다. 나아가, 본 실시예에서는, 브릿지 다이(230-1, 230-2, 230-3, 230-4)의 개수가 제2 반도체 칩(220-1, 220-2, 220-3, 220-4)의 개수와 동일하고, 수직 방향에서 브릿지 다이(230-1, 230-2, 230-3, 230-4) 각각의 두께가 제2 반도체 칩(220-1, 220-2, 220-3, 220-4) 각각의 두께와 실질적으로 동일한 경우를 도시하였다. 특히, 브릿지 다이(230-1, 230-2, 230-3, 230-4) 각각의 바디(232) 및 접속 전극(233)의 두께가 제2 반도체 칩(220-1, 220-2, 220-3, 220-4) 각각의 바디부(222) 및 접속 전극(223)의 두께와 실질적으로 동일한 경우를 도시하였다. 그러나, 브릿지 다이(230-1, 230-2, 230-3, 230-4)의 개수, 각 브릿지 다이(230-1, 230-2, 230-3, 230-4)의 두께, 바디(232)의 두께, 및 접속 전극(233)의 두께는, 제2 반도체 칩(220-1, 220-2, 220-3, 220-4)의 개수, 각 제2 반도체 칩(220-1, 220-2, 220-3, 220-4)의 두께, 바디(222)의 두께, 및 접속 전극(223)의 두께와 무관하게 다양한 값을 가질 수 있다. 단, 브릿지 다이 스택(230)의 두께는 제2 반도체 칩 스택(220)의 두께와 실질적으로 동일할 수 있다(T1 참조).
복수의 브릿지 다이(230-1, 230-2, 230-3, 230-4) 각각은, 전도성 필라(231), 절연성 바디(232), 및 접속 단자(233)를 포함할 수 있다.
절연성 바디(232)는 제1 반도체 칩(210)과 대향하는 제1 면(232A), 및 제1 면(232A)과 반대편에 위치하는 제2 면(232B)을 가질 수 있다. 절연성 바디(232)는 단순히 전도성 필라(231)가 형성될 공간을 제공하는 역할을 할 수 있다. 이 때문에, 절연성 바디(232)는 전술한 바디부(222)와 달리 내부에 집적 회로 등의 전기적 구성 요소를 포함하지 않을 수 있다. 즉, 절연성 바디(232)는 절연 물질만을 포함할 수 있다. 본 실시예에서, 절연성 바디(232)는 EMC(Epoxy Molding Compound) 등과 같은 몰딩 물질을 포함할 수 있다. 그 이유는 전도성 필라(231)의 측벽을 둘러 쌈으로서 상대적으로 큰 폭(W2)을 갖는 전도성 필라(231)를 견고하게 지지하기 위함이다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 절연성 바디(232)는, 다양한 절연 물질을 포함할 수 있다.
전도성 필라(231)는 절연성 바디(232)를 관통하도록 수직 방향으로 연장할 수 있다. 브릿지 다이(230-1, 230-2, 230-3, 230-4) 각각에 포함되는 전도성 필라(231)의 개수 및 배열은 제2 칩 패드(213)의 개수 및 배열과 실질적으로 동일할 수 있다. 그에 따라, 전도성 필라(231)는 상대적으로 성기게 배치될 수 있다. 수직 방향에서, 전도성 필라(231)의 일단은 절연성 바디(232)의 제1 면(232A)과 실질적으로 동일한 레벨에 위치하여 노출될 수 있고, 전도성 필라(231)의 타단은 절연성 바디(232)의 제2 면(232B)과 실질적으로 동일한 레벨에 위치하여 노출될 수 있다. 전도성 필라(231)는 구리(Cu), 주석(Sn), 은(Ag), 텅스텐(W), 니켈(Ni), 루테늄(Ru), 코발트(Co) 등의 금속, 또는 이 금속의 화합물을 포함할 수 있다.
여기서, 수평 방향에서 전도성 필라(231)의 폭(W2) 및 피치(P2)는 전술한 비아(221)의 폭(W1) 및 피치(P1), 및/또는 후술할 수직 인터커넥터(240)의 폭(W3) 및 피치(P3)보다 클 수 있다. 전도성 필라(231)는 비아(221) 및/또는 수직 인터커넥터(240)보다 상대적으로 성기게 배치되어 큰 피치(P2)를 갖기 때문에, 이와 같이 전도성 필라(231)의 폭(W2)을 증가시키는 것이 가능할 수 있다. 전도성 필라(231)의 폭(W2)을 어느 정도 증가시키더라도 인접한 전도성 필라(231) 사이의 전기적 쇼트가 발생하지 않을 수 있기 때문이다. 전도성 필라(231)의 폭(W2)을 증가시키는 이유는 제1 반도체 칩(210)으로의 전원 공급을 안정적으로 수행하기 위함이다. 이에 대하여는, 후에 더 상세히 설명하기로 한다.
접속 전극(233)은, 절연성 바디(232)의 제1 면(222A) 상에서 전도성 필라(231)의 일단과 접속하도록 형성될 수 있다. 복수의 브릿지 다이(230-1, 230-2, 230-3, 230-4)의 접속 전극(233)은 각각 자신의 바로 위에 위치하는 브릿지 다이(230-2, 230-3, 230-4)의 전도성 필라(231)의 타단 및 제1 반도체 칩(210)의 제2 칩 패드(213)와 접속할 수 있다. 이러한 접속 전극(233)은, 일례로서, 전도성 범프일 수 있다. 특히, 접속 전극(232)은 전도성 필라(231)와 접합할 수 있는 솔더 물질을 포함할 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 접속 전극(232)은, 다양한 금속 물질, 솔더 물질 또는, 이들의 조합을 포함할 수 있다. 또한, 접속 전극(232)은 기둥 형상, 볼 형상, 또는 이들의 조합 등 다양한 형상을 가질 수 있다. 수평 방향에서 전도성 필라(231)의 폭(W2)이 비아(221)의 폭(W1)보다 크므로, 이를 고려하여 수평 방향에서 접속 전극(233)의 폭도 제2 반도체 칩(220-1, 220-2, 220-3, 220-4)의 접속 전극(223)의 폭보다 클 수 있다.
이로써, 전도성 필라(231) 및 접속 전극(233)을 통하여, 복수의 브릿지 다이(230-1, 230-2, 230-3, 230-4) 사이의 전기적 연결 및 브릿지 다이 스택(230)과 제1 반도체 칩(210) 사이의 전기적 연결이 가능할 수 있다.
수직 인터커넥터(240)는 베이스층(200)의 제1 면(200A)과 제1 반도체 칩(210)의 일면(210A) 사이에 배치될 수 있다. 나아가, 수직 인터커넥터(240)는 제3 칩 패드(214)와 접속하는 일단을 가지면서, 수직 방향에서 베이스층(200)을 향하도록 연장할 수 있다. 수평 방향에서, 수직 인터커넥터(240)는 제2 반도체 칩 스택(220) 및 브릿지 다이 스택(230)과 소정 거리 이격하여 배치될 수 있다. 본 실시예에서는, 수직 인터커넥터(240)가 제2 반도체 칩 스택(220)을 사이에 두고 브릿지 다이 스택(230)의 반대편에 위치하는 것으로 도시되었으나, 본 개시가 이에 한정되는 것은 아니다. 제2 반도체 칩 스택(220), 브릿지 다이 스택(230), 및 수직 인터커넥터(240)의 위치는 제1 반도체 칩(210)의 칩 패드(212, 213, 214)가 배치되는 영역의 위치를 고려하여 결정될 수 있다.
수직 인터커넥터(240)의 개수 및 배열은 제3 칩 패드(214)의 개수 및 배열과 실질적으로 동일할 수 있다. 그에 따라, 수직 인터커넥터(240)는 상대적으로 조밀하게 배치될 수 있다. 수직 인터커넥터(240)가 상대적으로 조밀하게 배치되므로, 수직 인터커넥터(240)는 상대적으로 작은 폭(W3) 및 피치(P3)를 갖도록 형성될 수 있다. 이러한 수직 인터커넥터(240)는 수직 본딩 와이어일 수 있다.
수직 인터커넥터(240)의 수직 방향의 길이는, 제2 반도체 칩 스택(220)의 두께 및/또는 브릿지 다이 스택(230)의 두께와 실질적으로 동일할 수 있다(T1 참조).
한편, 이상으로 설명한 제2 반도체 칩 스택(220), 브릿지 다이 스택(230), 및 수직 인터커넥터(240)는, 제1 반도체 칩(210)의 일면(210A)과는 접촉하되, 베이스층(200)의 제1 면(200A)과는 소정 간격 이격할 수 있다. 따라서, 제2 반도체 칩 스택(220), 브릿지 다이 스택(230), 및 수직 인터커넥터(240) 각각과 베이스층(200)의 제1 면(200A) 사이에는, 이들을 서로 전기적으로 연결시키기 위한 추가 접속 전극들(225, 235, 245)이 더 배치될 수 있다. 제2 반도체 칩 스택(220)과 베이스층(200) 사이의 접속 전극(225)을 이하, 제1 추가 접속 전극(225)이라 하고, 브릿지 다이 스택(230)과 베이스층(200) 사이의 접속 전극(235)을 이하, 제2 추가 접속 전극(235)이라 하고, 수직 인터커넥터(240)와 베이스층(200) 사이의 접속 전극(245)을 이하, 제3 추가 접속 전극(245)이라 하기로 한다. 제1 추가 접속 전극(225), 제2 추가 접속 전극(235), 및 제3 추가 접속 전극(245)의 두께는 실질적으로 동일할 수 있다(T0 참조).
제1 추가 접속 전극(225)은 베이스층(200)과 가장 가까운 제2 반도체 칩(220-4)의 비아(221)의 타단 및 베이스층(200)의 제1 면(200A)과 접속할 수 있다. 제2 추가 접속 전극(235)은 베이스층(200)과 가장 가까운 브릿지 다이(230-4)의 전도성 필라(231)의 타단 및 베이스층(200)의 제1 면(200A)과 접속할 수 있다. 제3 추가 접속 전극(245)은 수직 인터커넥터(240)의 타단 및 베이스층(200)의 제1 면(200A)과 접속할 수 있다. 그 결과, 제2 반도체 칩 스택(220)은 제1 추가 접속 전극(225)에 의하여 베이스층(200)에 전기적으로 연결될 수 있다. 브릿지 다이 스택(230)은 제2 추가 접속 전극(235)에 의해 베이스층(200)에 전기적으로 연결될 수 있다. 수직 인터커넥터(240)는 제3 추가 접속 전극(245)에 의해 베이스층(200)에 전기적으로 연결될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 추가 접속 전극(225), 제2 추가 접속 전극(235), 및 제3 추가 접속 전극(245)은 생략될 수도 있다. 이러한 경우, 비아(221)의 타단, 전도성 필라(231)의 타단, 및 수직 인터커넥터(240)의 타단이 베이스층(200)의 제1 면(200A)에 직접 접촉함으로써, 제2 반도체 칩 스택(220), 브릿지 다이 스택(230), 및 수직 인터커넥터(240)와 베이스층(200) 사이의 전기적 연결이 가능할 수 있다.
몰딩층(250)은 베이스층(200)과 제1 반도체 칩(210) 사이에서 제2 반도체 칩 스택(220), 브릿지 다이 스택(230), 및 수직 인터커넥터(240)의 측벽을 둘러싸서 이들을 몰딩하도록 형성될 수 잇다. 몰딩층(250)은 EMC 등의 몰딩 물질을 포함할 수 있다. 몰딩층(250)은 브릿지 다이(230-1, 230-2, 230-3, 230-4)의 절연성 바디(232)와 동일한 물질로 형성될 수도 있다. 몰딩층(250)은 제1 반도체 칩(210)의 일면(210A)과 접하는 제1 면(250A), 및 제1 면(250A)과 반대편에 위치하는 제2 면(250B)을 포함할 수 있다. 제2 면(250B)은, 베이스층(200)과 가장 가까운 제2 반도체 칩(220-4)의 바디부(222)의 제2 면(222B), 베이스층(200)과 가장 가까운 브릿지 다이(230-4)의 절연성 바디(232)의 제2 면(232B), 및 수직 인터커넥터(240)의 타단과 실질적으로 동일한 레벨에 위치하여 이들을 노출시킬 수 있다. 그에 따라, 제1 내지 제3 추가 접속 전극(225, 235, 245)은 몰딩층(250)에 의해 덮이지 않을 수 있다. 이러한 경우, 베이스층(200)과 몰딩층(250) 사이 및 제1 내지 제3 추가 접속 전극(225, 235, 245) 사이의 공간은 언더필(미도시됨) 등으로 더 매립될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 몰딩층(250)이 베이스층(200)과 제1 반도체 칩(210) 사이의 공간 전부를 매립할 수도 있다.
본 실시예의 반도체 패키지에서 신호 전달 경로 및 전원 공급 경로를 설명하면 다음과 같다.
우선, 제1 반도체 칩(210)과 외부 구성 요소(미도시됨) 예컨대, 호스트 사이의 신호 전달은, 외부 신호 전달을 위한 외부 접속 단자(260), 베이스층(200), 제3 추가 접속 전극(245), 및 수직 인터커넥터(240)를 통하여 수행될 수 있다. 제1 반도체 칩(210)이 전술한 도 1의 로직 장치(130)와 대응하는 경우, 이러한 신호 전달 경로는 전술한 도 1의 화살표 ①과 대응할 수 있다.
다음으로, 제1 반도체 칩(210)과 제2 반도체 칩 스택(220) 사이의 신호 전달은, 비아(221) 및 접속 전극(223)을 통하여 수행될 수 있다. 제1 반도체 칩(210) 및 제2 반도체 칩 스택(220)이 전술한 도 1의 로직 장치(130) 및 메모리 장치(140)와 각각 대응하는 경우, 이러한 신호 전달 경로는 전술한 도 1의 화살표 ②와 대응할 수 있다.
다음으로, 제1 반도체 칩(210)으로의 전원 공급은, 전원 공급을 위한 외부 접속 단자(260), 베이스층(200), 제2 추가 접속 전극(235), 전도성 필라(231), 및 접속 전극(233)을 통하여 수행될 수 있다. 제1 반도체 칩(210)이 전술한 도 1의 로직 장치(130)와 대응하는 경우, 이러한 전원 공급 경로는 전술한 도 1의 화살표 ③과 대응할 수 있다.
다음으로, 제2 반도체 칩 스택(220)으로의 전원 공급은, 전원 공급을 위한 외부 접속 단자(260), 베이스층(200), 제1 추가 접속 전극(225), 비아(221), 및 접속 전극(223)을 통하여 수행될 수 있다. 제2 반도체 칩 스택(220)이 전술한 도 1의 메모리 장치(140)와 대응하는 경우, 이러한 전원 공급 경로는 전술한 도 1의 화살표 ④와 대응할 수 있다.
이상으로 설명한 반도체 패키지에 의하면, 아래와 같은 효과가 발생할 수 있다.
제1 반도체 칩(210)이 로직 칩인 경우, 전원 소모가 큰 로직 회로를 포함하여 높은 발열 특성을 가질 수 있다. 그러나, 본 실시예와 같이 제1 반도체 칩(210)을 반도체 패키지의 최상부에 배치하면, 발생하는 열이 위로 손쉽게 빠져나가기 때문에, 이러한 발열 문제가 해결될 수 있다.
단, 제1 반도체 칩(210)이 최상부에 배치되는 경우, 베이스층(200)과의 거리가 증가하기 때문에, 제1 반도체 칩(210)으로의 전원 공급이 문제될 수 있다. 그러나, 본 실시예와 같이 상대적으로 큰 폭(W3)의 전도성 필라(231)를 갖는 브릿지 다이 스택(230)을 이용하여 제1 반도체 칩(210)으로 전원 공급을 함으로써, 전원 공급 경로의 저항을 낮추고, 전원 공급 경로가 높은 전류 흐름에 의하여 끊어지는 퓨징(fusing) 현상 등을 방지할 수 있다. 즉, 제1 반도체 칩(210)으로의 전원 공급을 원활하게 할 수 있다.
여기서, 제1 반도체 칩(210)의 전원 공급을 위한 제2 칩 패드(213)가 상대적으로 성기게 형성되어 이들 사이의 간격이 크므로, 전도성 필라(231)의 폭(W2)만을 증가시키는 것이 가능할 수 있다. 반면, 제1 반도체 칩(210)으로의 신호 전달을 위한 제3 칩 패드(214)는 상대적으로 조밀하게 형성되므로, 작은 폭(W3)을 갖는 수직 인터커넥터(240)와 연결시킬 수 있다. 다시 말하면, 제1 반도체 칩(210)으로의 신호 전달 경로와 전원 공급 경로를 비대칭적으로 형성함으로써, 제1 반도체 칩(210)의 칩 패드(212, 213, 214) 배열을 변경시키지 않으면서도 제1 반도체 칩(210)으로의 전원 공급을 용이하게 할 수 있다.
나아가, 전도성 필라(231)를 둘러싸는 절연성 다이(232)로 몰딩 물질을 이용하는 경우, 전도성 필라(231)를 견고하게 지지할 수 있음은 물론, 후술하는 평탄화 공정(도 5d 참조)이 용이하게 수행될 수 있다. 평탄화 공정 관련하여서는, 해당 부분에서 더 상세히 설명하기로 한다.
이상으로 설명한 반도체 패키지에서는, 제1 반도체 칩(210)이 로직 칩이고, 제2 반도체 칩(220-1, 220-2, 220-3, 220-4)이 메모리 칩인 경우를 설명하였으나, 본 개시가 이에 한정되는 것은 아니다. 제1 반도체 칩(210)이 제2 반도체 칩(220-1, 220-2, 220-3, 220-4)에 비하여, 큰 평면 면적을 가지면서 동작시 더 큰 전원 소모 및/또는 발열 특성을 갖는 칩이라면, 본 실시예가 적용될 수 있다.
또한, 이상으로 설명한 반도체 패키지에서는, 상대적으로 큰 폭의 전도성 필라(231) 및 접속 전극(233)을 이용하여 제1 반도체 칩(210)으로의 전원 공급 경로를 형성하고, 상대적으로 작은 폭의 수직 인터커넥터(240)를 이용하여 제1 반도체 칩(210)의 신호 전달 경로를 형성하였으나, 본 개시가 이에 한정되는 것은 아니다. 제1 반도체 칩(210)으로의 전원 공급을 위한 제1 인터커넥터의 폭이 제1 반도체 칩(210)의 신호 전달을 위한 제2 인터커넥터의 폭보다 크기만 하면, 인터커넥터의 구조, 형상 등은 다양하게 변형될 수 있다. 본 실시예에서, 브릿지 다이 스택(230)에서 수직 방향으로 연결되는 전도성 필라(231) 및 접속 전극(233)의 적층 구조물이 제1 인터커넥터에 해당하고 수직 인터커넥터(240)가 제2 인터커넥터에 해당할 수 있다. 반면, 후술하는 도 6의 실시예에서는, 제1 브릿지 다이 스택(630)에서 수직 방향으로 연결되는 전도성 필라(631), 및 접속 전극(633)이 제1 인터커넥터에 해당하고, 제2 브릿지 다이 스택(640)에서 수직 방향으로 연결되는 비아(641), 및 접속 전극(643)이 제2 인터커넥터에 해당할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 칩 형성 공정을 개략적으로 설명하기 위한 도면이다. 도 3의 공정은, 도 2의 제2 반도체 칩(220-1, 220-2, 220-3, 220-4) 중 어느 하나의 형성을 위한 것일 수 있다.
도 3을 참조하면, (A) 단계에서, 반도체 바디(310)를 식각하여 홀(315)을 형성할 수 있다. 홀(315)은 반도체 바디(310)의 제1 면(311)으로부터 제2 면(312)을 향하여 소정 깊이로 형성될 수 있다. 이때, 홀(315)의 깊이는 반도체 바디(310)의 두께보다 작을 수 있다. 또한, 반도체 바디(310)에 대한 식각으로 형성되므로, 홀(315)의 폭 및 홀(315) 사이의 간격을 작게 하는 것이 가능할 수 있다. 즉, 미세 피치의 홀(315) 형성이 가능하다. 반도체 바디(310)는 실리콘 등의 반도체 물질로 형성되고, 내부에 집적 회로(미도시됨) 등을 포함할 수 있다.
이어서, (B) 단계에서, 홀(315)을 갖는 반도체 바디(310)의 제1 면(311)을 따라 절연층(320)을 형성한 후, 절연층(320) 상에 홀(315)을 충분히 매립하는 두께의 전도층(330)을 형성할 수 있다. 절연층(320)은 전도층(330)과 반도체 바디(310) 사이의 절연을 위한 것으로서, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등 다양한 절연 물질을 포함할 수 있다. 전도층(330)은 비아 형성을 위한 것으로서, 구리(Cu), 주석(Sn), 은(Ag), 텅스텐(W), 니켈(Ni), 루테늄(Ru), 코발트(Co) 등의 금속, 또는 이 금속의 화합물 등 다양한 전도 물질을 포함할 수 있다.
이어서, (C) 단계에서, 반도체 바디(310)의 제1 면(311)이 드러나도록 평탄화 공정을 수행할 수 있다. 평탄화 공정은, 예컨대, CMP(Chemical Mechanical Polishing) 공정을 포함할 수 있다. 그 결과, 홀(315) 내에 매립되는 절연층 패턴(320A) 및 전도층 패턴(330A)이 형성될 수 있다. 전도층 패턴(330A)은 기둥 형상을 가질 수 있고, 절연층 패턴(320A)에 의해 측면 및 저면이 둘러싸일 수 있다.
이어서, (D) 단계에서, 반도체 바디(310)의 제1 면(311)에 접착 물질(340)을 이용하여 캐리어 기판(350)을 부착한 후, 반도체 바디(310)를 뒤집을 수 있다. 그 결과, 반도체 바디(310)의 제1 면(311) 및 제2 면(312)의 상하 위치가 반전될 수 있다. 즉, 본 단계에서, 제1 면(311)이 제2 면(312) 보다 아래에 위치할 수 있다.
이어서, 점선으로 도시된 높이만큼 제2 면(312)에 대한 박층화(thinning) 공정을 수행할 수 있다. 박층화 공정은, 그라인딩, CMP, 식각 등의 방식으로 수행될 수 있다.
이어서, 디본딩(debonding)을 수행하여 캐리어 기판(350)을 제거할 수 있다.
박층화 공정 및 캐리어 기판(350)의 제거 결과는 (E) 단계에 도시되었다. (E) 단계에서, 두께가 감소한 반도체 바디(310A)는 제1 면(311) 및 최종 제2 면(312A)을 가질 수 있다. 최종 전도층 패턴(330B)은 반도체 바디(310A)를 관통하여 제1 면(311) 및 최종 제2 면(312A) 각각에서 노출되는 일단 및 타단을 가질 수 있다. 최종 절연층 패턴(320B)은 최종 전도층 패턴(330B)의 측벽을 둘러싸면서, 최종 전도층 패턴(330B)과 반도체 바디(310A) 사이에 개재될 수 있다.
이어서, (F) 단계에서, 최종 전도층 패턴(330B)의 일단과 접속하는 접속 전극(360)을 형성함으로써, 반도체 칩을 형성할 수 있다.
본 실시예의 반도체 칩의 제1 면(311) 및 최종 제2 면(312A)을 갖는 반도체 바디(310A), 최종 전도층 패턴(330B), 및 접속 전극(360)은, 각각 도 2의 제2 반도체 칩(220-1, 220-2, 220-3, 220-4)의 제1 면(222A) 및 제2 면(222B)을 갖는 바디부(222), 비아(221), 및 접속 전극(223)과 대응할 수 있다. 도 2에 도시되지 않았으나, 제2 반도체 칩(220-1, 220-2, 220-3, 220-4) 각각은 최종 절연층 패턴(320B)과 대응하는 구성을 더 포함할 수도 있다.
도 4는 본 발명의 일 실시예에 따른 브릿지 다이 형성 공정을 개략적으로 설명하기 위한 도면이다. 도 4의 공정은, 도 2의 브릿지 다이(230-1, 230-2, 230-3, 230-4) 중 어느 하나의 형성을 위한 것일 수 있다.
도 4를 참조하면, (A) 단계에서, 접착 물질(420)이 형성된 캐리어 기판(410) 상에 전도성 필라(430)를 형성할 수 있다.
이어서, (B) 단계에서, 캐리어 기판(410) 상에 전도성 필라(430)를 덮는 두께로 절연층(440)을 형성할 수 있다. 절연층(440)은 일례로서, EMC와 같은 몰딩 물질일 수 있다.
이어서, (C) 단계에서, 전도성 필라(430)의 상면이 드러나도록 절연층(440)에 대한 평탄화 공정을 수행할 수 있다. 절연층(440)이 몰딩 물질을 포함하는 경우, 평탄화 공정은 몰딩 물질에 대한 그라인딩 방식으로 수행될 수 있다. 그 결과, 전도성 필라(430) 사이를 매립하여 전도성 필라(430)의 측벽을 둘러싸는 절연층 패턴(440A)이 형성될 수 있다.
이어서, (D) 단계에서, 디본딩을 수행함으로써, 캐리어 기판(410)을 제거할 수 있다.
이어서, (E) 단계에서, (D) 단계의 공정 결과물에 대해 다이싱을 수행하여 여러 개의 다이로 분할할 수 있다. 다이싱은 절연층 패턴(440A)에 대해 수행될 수 있으며, 다이싱된 절연층 패턴(440A)을 이하 도면부호 440B로 표기하기로 한다. 이때 각 다이는, 필요한 개수/배열을 갖는 전도성 필라(430) 및 이들 전도성 필라(430)를 둘러싸는 절연층 패턴(440B)을 포함할 수 있다.
이어서, (F) 단계에서, 각 다이의 전도성 필라(430)의 일단과 접속하는 접속 전극(450)을 형성함으로써, 브릿지 다이를 형성할 수 있다.
본 실시예의 브릿지 다이의 절연층 패턴(440B), 전도성 필라(430), 및 접속 전극(450)은, 각각 도 2의 브릿지 다이(230-1, 230-2, 230-3, 230-4)의 절연성 바디(232), 전도성 필라(231), 및 접속 전극(233)과 대응할 수 있다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다. 도 5a 내지 도 5f의 공정은, 도 2의 반도체 패키지와 동일/유사한 것을 형성하기 위한 것일 수 있다. 전술한 실시예들과 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 5a를 참조하면, 제1 반도체 칩(510)이 제공될 수 있다. 제1 반도체 칩(510)은 제1 내지 제3 칩 패드(512, 513, 514)가 배치되는 일면(510A)이 위를 향하도록 배치될 수 있다. 즉, 제1 반도체 칩(510)은 페이스-업(face-up) 상태로 배치될 수 있다.
이어서, 제1 반도체 칩(510)의 일면(510A) 상에 복수의 제2 반도체 칩(520-1, 520-2, 520-3, 520-4)을 수직 방향으로 적층하여 제2 반도체 칩 스택(520)을 형성할 수 있다. 이때, 제1 반도체 칩(510)과 가장 먼 제2 반도체 칩(520-4)을 제외하고, 나머지 제2 반도체 칩(520-1, 520-2, 520-3) 각각은 전술한 도 3의 (F) 단계까지 수행된 상태에서, 적층될 수 있다. 반면, 제1 반도체 칩(510)과 가장 먼 제2 반도체 칩(520-4)은 전술한 도 3의 (E) 단계까지 수행된 상태에서, 나머지 제2 반도체 칩(520-1, 520-2, 520-3) 상에 적층될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제2 반도체 칩(520-4)도 전술한 도 3의 (F) 단계까지 수행된 상태에서, 적층될 수 있다. 즉, 제2 반도체 칩(520-4)이 나머지 제2 반도체 칩(520-1, 520-2, 520-3)과 동일할 수도 있다.
복수의 제2 반도체 칩(520-1, 520-2, 520-3, 520-4) 각각은 제1 면(522A) 및 이와 반대편의 제2 면(522B)을 갖는 바디부(522), 바디부(522)를 관통하는 비아(521), 및 바디부(522)의 제1 면(522A) 상에서 비아(521)의 일단과 접속하는 접속 전극(523)을 포함할 수 있다. 바디부(522)의 제1 면(522A)은 제1 반도체 칩(510)의 일면(510A)과 대향하도록 배치될 수 있다. 접속 전극(523)은 수직 방향에서 상하로 위치하는 비아(521)와 접속하여 이들을 서로 연결시키도록 배치될 수 있다. 나아가, 제1 반도체 칩(510)과 가장 인접한 제2 반도체 칩(520-1)의 접속 전극(523)은 제1 칩 패드(512)와 접속하도록 배치될 수 있다.
도 5b를 참조하면, 제1 반도체 칩(510)의 일면(510A) 상에 복수의 브릿지 다이(530-1, 530-2, 530-3, 530-4)을 수직 방향으로 적층하여 브릿지 다이 스택(530)을 형성할 수 있다. 복수의 브릿지 다이(530-1, 530-2, 530-3, 530-4) 각각은 전술한 도 4의 공정에 의하여 형성될 수 있다.
복수의 브릿지 다이(530-1, 530-2, 530-3, 530-4) 각각은 제1 면(532A) 및 이와 반대편의 제2 면(532B)을 갖는 절연성 바디(532), 절연성 바디(532)를 관통하는 전도성 필라(531), 및 절연성 바디(532)의 제1 면(532A) 상에서 전도성 필라(531)의 일단과 접속하는 접속 전극(533)을 포함할 수 있다. 절연성 바디(532)의 제1 면(532A)은 제1 반도체 칩(510)의 일면(510A)과 대향하도록 배치될 수 있다. 접속 전극(533)은 수직 방향에서 상하로 위치하는 전도성 필라(531)와 접속하여 이들을 서로 연결시키도록 배치될 수 있다. 나아가, 제1 반도체 칩(510)과 가장 인접한 브릿지 다이(530-1)의 접속 전극(533)은 제2 칩 패드(513)와 접속하도록 배치될 수 있다.
본 실시예에서는, 브릿지 다이 스택(530)의 두께가 제2 반도체 칩 스택(520)의 두께보다 큰 경우를 도시하였다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 브릿지 다이 스택(530)의 두께는 제2 반도체 칩 스택(520)의 두께 이상일 수 있다.
또한, 제1 반도체 칩(510)의 일면(510A) 상에 제3 칩 패드(514)와 일단이 접속하면서 수직 방향으로 연장하는 수직 인터커넥터(540)를 형성할 수 있다.
수직 인터커넥터(540)가 수직 본딩 와이어인 경우, 그 형성 방법을 간략히 설명하면 다음과 같다. 먼저, 와이어 본딩 머신(미도시됨)을 이용하여 와이어의 일단을 제3 칩 패드(514)에 본딩시킬 수 있다. 와이어는, 초음파 에너지 및/또는 열에 의하여 제3 칩 패드(514)에 용접될 수 있는 금, 은, 구리, 백금 등의 금속 또는 이들의 합금을 포함할 수 있다. 이어서, 와이어 본딩 머신을 이용하여 본딩된 와이어를 제1 반도체 칩(210)으로부터 멀어지는 수직 방향으로 예컨대, 아래에서 위로 끌어당길 수 있다. 이어서, 와이어가 원하는 길이까지 연장되면 와이어를 컷팅할 수 있다. 이로써, 일단이 제3 칩 패드(514)에 본딩되고 타단이 제1 반도체 칩(510)의 일면(510A)으로부터 소정 높이에 위치하는 수직 인터커넥터(540)가 형성될 수 있다. 본 실시예에서는, 수직 인터커넥터(540)의 타단의 높이는 제2 반도체 칩 스택(520)의 높이보다 큰 경우를 도시하였다. 즉, 수직 인터커넥터(540)의 수직 방향의 길이가 제2 반도체 칩 스택(520)의 두께보다 큰 경우를 도시하였다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 수직 인터커넥터(540)의 길이는 제2 반도체 칩 스택(520)의 두께 이상일 수 있다.
위 도 5a의 제2 반도체 칩 스택(520) 형성 공정, 및 도 5b의 브릿지 다이 스택(530) 형성 공정, 및 수직 인터커넥터(540)의 형성 공정은, 어떠한 순서로 수행되어도 무방할 수 있다.
도 5c를 참조하면, 제1 반도체 칩(510)의 일면(510A) 상에 제2 반도체 칩 스택(520), 브릿지 다이 스택(530), 및 수직 인터커넥터(540)를 충분히 덮는 두께로 몰딩층(550)을 형성할 수 있다.
도 5d를 참조하면, 제1 반도체 칩(510)과 가장 먼 제2 반도체 칩(520-4)의 비아(521)가 드러날 때까지 평탄화 공정 예컨대, 그라인딩을 수행할 수 있다. 브릿지 다이 스택(530)의 절연성 다이(532)가 몰딩층(550)과 동일한 물질로 형성된 경우, 그라인딩이 보다 용이하게 수행될 수 있다.
본 평탄화 공정에 의하여, 제2 반도체 칩(520-4)보다 두께가 감소하고 비아(521)의 양단이 드러난 최종 제2 반도체 칩(520-4'), 및 최종 제2 반도체 칩(520-4')을 포함하는 최종 제2 반도체 칩 스택(520')이 형성될 수 있다. 또한, 브릿지 다이(530-4)보다 두께가 감소한 최종 브릿지 다이(530-4'), 및 최종 브릿지 다이(530-4')를 포함하는 최종 브릿지 다이 스택(530')이 형성될 수 있다. 또한, 수직 방향의 길이가 감소한 최종 수직 인터커넥터(540')가 형성될 수 있다. 또한, 두께가 감소한 최종 몰딩층(550')이 형성될 수 있다.
본 공정에 의하여, 최종 제2 반도체 칩 스택(520'), 최종 브릿지 스택(530'), 최종 수직 인터커넥터(540') 및 최종 몰딩층(550')은 서로 동일한 두께를 가질 수 있다.
도 5e를 참조하면, 도 5d의 공정 결과물을 180도 회전시킬 수 있다. 그 결과, 도 5d의 공정 결과물의 상하 좌우가 바뀔 수 있다.
또한, 최종 몰딩층(550')에 의해 노출된 최종 제2 반도체 칩 스택(520')의 비아(521)의 타단 상에 이와 접속하는 제1 추가 접속 전극(525)을 형성할 수 있다. 또한, 최종 몰딩층(550')에 의해 노출된 최종 브릿지 다이 스택(530')의 전도성 필라(531)의 타단 상에 이와 접속하는 제2 추가 접속 전극(535)을 형성할 수 있다. 또한, 최종 몰딩층(550')에 의해 노출된 최종 수직 인터커넥터(540')의 타단 상에 이와 접속하는 제3 추가 접속 전극(545)을 형성할 수 있다.
도 5f를 참조하면, 제1 내지 제3 추가 접속 전극(525, 535, 545)을 베이스층(500)의 제1 면(500A)에 접속시킬 수 있다. 또한, 베이스층(500)의 제2 면(500B)에 접속하는 외부 접속 단자(560)를 형성할 수 있다.
이로써, 도 5f에 도시된 바와 같이, 베이스층(500)의 제1 면(500A) 상에 최종 제2 반도체 칩 스택(520'), 최종 브릿지 스택(530'), 최종 수직 인터커넥터(540') 및 최종 몰딩층(550')이 형성되고, 그 상부에 제1 반도체 칩(510)이 적층된 구조물이 획득될 수 있다.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2의 실시예와 실질적으로 동일한 부분에 대하여는 그 상세한 설명을 생략하기로 한다.
도 6을 참조하면, 본 실시예의 반도체 패키지는, 베이스층(600), 제1 반도체 칩(610), 제2 반도체 칩 스택(620), 제1 브릿지 다이 스택(630), 제2 브릿지 다이 스택(640), 몰딩층(650), 및 외부 접속 단자(660)를 포함할 수 있다.
베이스층(600)은 도 2의 실시예의 베이스층(200)과 실질적으로 동일할 수 있다. 베이스층(600)의 제1 면(600A) 상에 제2 반도체 칩 스택(620), 제1 브릿지 다이 스택(630), 및 제2 브릿지 다이 스택(640)이 배치되고, 베이스층(600)의 제2 면(600B) 상에 외부 접속 단자(660)가 배치될 수 있다.
제1 반도체 칩(610)은 제2 반도체 칩 스택(620), 제1 브릿지 다이 스택(630), 및 제2 브릿지 다이 스택(640) 상에 배치될 수 있다. 제1 반도체 칩(610)은 도 2의 제1 반도체 칩(210)과 실질적으로 동일할 수 있다.
제2 반도체 칩 스택(620)은 수직 방향으로 적층되는 복수의 제2 반도체 칩(620-1, 620-2, 620-3, 620-4)을 포함할 수 있다. 복수의 제2 반도체 칩(620-1, 620-2, 620-3, 620-4) 각각은 제1 면(622A) 및 제2 면(622B)을 갖는 바디부(622), 비아(621) 및 접속 전극(623)을 포함할 수 있다. 이러한 제2 반도체 칩 스택(620)은 최상부의 접속 전극(623)을 통하여 제1 반도체 칩(610)의 일면(610A)에 배치된 제1 칩 패드(612)와 접속하고, 최하부의 비아(612)와 접속하는 제1 추가 접속 전극(625)을 통하여 베이스층(200)과 접속할 수 있다. 이러한 제2 반도체 칩 스택(620)은 도 2의 반도체 칩 스택(220)과 실질적으로 동일할 수 있다.
제1 브릿지 다이 스택(630)은 수직 방향으로 적층되는 복수의 제1 브릿지 다이(630-1, 630-2, 630-3, 630-4)를 포함할 수 있다. 복수의 제1 브릿지 다이(630-1, 630-2, 630-3, 630-4) 각각은 제1 면(632A) 및 제2 면(632B)을 갖는 절연성 바디(632), 전도성 필라(631), 및 접속 전극(633)을 포함할 수 있다. 이러한 제1 브릿지 다이 스택(630)은 최상부의 접속 전극(633)을 통하여 제1 반도체 칩(610)의 일면(610A)에 배치된 제2 칩 패드(613)와 접속하고, 최하부의 전도성 필라(631)와 접속하는 제2 추가 접속 전극(635)을 통하여 베이스층(200)과 접속할 수 있다. 이러한 제1 브릿지 다이 스택(630)은 도 2의 브릿지 다이 스택(230)과 실질적으로 동일할 수 있다.
제2 브릿지 다이 스택(640)은 수직 방향으로 적층되는 복수의 제2 브릿지 다이(640-1, 640-2, 640-3, 640-4)를 포함할 수 있다. 복수의 제2 브릿지 다이(640-1, 640-2, 640-3, 640-4) 각각은 제1 면(642A) 및 제2 면(642B)을 갖는 반도체 바디(642), 비아(641), 및 접속 전극(643)을 포함할 수 있다. 이러한 제2 브릿지 다이 스택(640)은 최상부의 접속 전극(643)을 통하여 제1 반도체 칩(610)의 일면(610A)에 배치된 제3 칩 패드(614)와 접속하고, 최하부의 비아(641)와 접속하는 제4 추가 접속 전극(645)을 통하여 베이스층(200)과 접속할 수 있다. 제2 브릿지 다이 스택(640)은 도 2의 수직 인터커넥터(240) 대신 사용될 수 있는 구조로서, 아래에서 좀더 상세히 설명하기로 한다.
반도체 바디(642)는 단순히 비아(641)가 형성될 수 있는 공간을 제공하는 역할을 할 수 있다. 이 때문에, 반도체 바디(642)는 전술한 바디부(622)와 달리 내부에 집적 회로 등의 전기적 구성 요소를 포함하지 않을 수 있다. 즉, 반도체 바디(642)는 실리콘 등의 반도체 물질만을 포함할 수 있다.
비아(641)는 반도체 바디(642)를 관통할 수 있다. 이러한 비아(641)는 전술한 수직 인터커넥터(240)와 유사하게 작은 폭 및 작은 피치를 갖도록 형성될 수 있다. 비아(641)는 전술한 도 3의 공정과 유사한 공정을 이용하여 형성되기 때문에, 작은 폭 및 작은 피치를 갖는 비아(641) 형성이 가능할 수 있다. 반도체 바디(642)가 실리콘을 포함하는 경우, 비아(641)는 TSV일 수 있다. 도시하지는 않았지만, 비아(641)와 반도체 바디(642)의 사이에는 절연 물질이 개재될 수 있다.
접속 전극(643)은 비아(641)의 일단과 접속할 수 있고, 전도성 범프를 포함할 수 있다.
본 실시예의 반도체 패키지에 의하면, 제1 반도체 칩(610)과 외부 구성 요소(미도시됨) 사이의 신호 전달 경로가, 외부 접속 전극(640), 베이스층(600), 제3 추가 접속 전극(645), 비아(641), 및 접속 전극(643)을 경유할 수 있다.
본 실시예에 의하는 경우, 도 2의 실시예의 효과가 모두 획득될 수 있다.
나아가, 비아(641), 반도체 바디(642) 및 그 사이의 절연막(미도시됨)에 의해 생성되는 캐패시턴스를, 작은 폭의 비아(641)를 이용하여 감소시킬 수 있다. 이 캐패시턴스는 비아(641)와 반도체 바디(642) 사이의 접촉 면적에 비례하기 때문이다. 캐패시턴스가 감소하는 경우, 고속 신호 전달에 유리할 수 있다.
도 7은 본 발명의 다른 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 7의 반도체 패키지는 도 2의 반도체 패키지의 구성 요소에 방열 부재가 추가된 것이다. 도 2의 실시예와 동일한 부분에 대하여는 동일한 도면부호를 붙이고 그 설명을 생략한다.
도 7을 참조하면, 도 2의 구조물 전면 상에 방열 부재(700)가 더 형성될 수 있다. 즉, 방열 부재(700)는 베이스층(200)의 제1 면(200A), 몰딩층(250)의 측면, 및 제1 반도체 칩(210)의 측면 및 상면을 따라 형성될 수 있다.
방열 부재(700)는 상기 방열판(310)은 열 전도율이 높은 물질, 예컨대, 은(Ag), 알루미늄(Al), 구리(Cu), 백금(Au), 아연(Zn), 니켈(Ni), 철(Fe) 등의 금속, 또는, 이 금속의 화합물을 포함할 수 있다. 도시하지는 않았으나, 방열 부재(700)와 도 2의 구조물 사이에는 TIM(Thermal Interface Material) 등의 접착 특성을 갖는 계면 물질이 개재될 수 있다.
본 실시예에 의하는 경우, 제1 반도체 칩(210)의 측면 및 상면을 통하여 제1 반도체 칩(210)에서 발생한 열이 외부로 빠져나가게 되므로, 제1 반도체 칩(210)의 방열 특성을 더욱 향상시킬 수 있다.
한편, 방열 부재(700)의 형상은 도시된 것에 한정되지 않으며, 제1 반도체 칩(210)의 상면 중 적어도 일부와 접촉하면서 다양한 형상을 가질 수 있다.
또한, 도시하지는 않았으나, 방열 부재(700)는 도 6의 구조물 전면 상에도 형성될 수 있다. 즉, 방열 부재(700)는 베이스층(600)의 제1 면(600A), 몰딩층(650)의 측면, 및 제1 반도체 칩(610)의 측면 및 상면을 따라 형성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200: 베이스층 210: 제1 반도체 칩
220: 제2 반도체 칩 스택 230: 브릿지 다이 스택
240: 수직 인터커넥터 250: 몰딩층
260: 외부 접속 단자

Claims (24)

  1. 베이스층;
    상기 베이스층 상에 상기 베이스층과 이격하여 배치되는 제1 반도체 칩;
    상기 베이스층과 상기 제1 반도체 칩 사이에 배치되고, 수직 방향으로 적층되는 복수의 제2 반도체 칩을 포함하는 제2 반도체 칩 스택;
    상기 베이스층과 상기 제1 반도체 칩 사이에서 상기 제2 반도체 칩 스택과 이격하여 배치되고, 상기 수직 방향으로 적층되는 복수의 브릿지 다이를 포함하면서, 상기 제1 반도체 칩과 상기 베이스층을 전기적으로 연결하여 전원을 공급하는 브릿지 다이 스택; 및
    상기 베이스층과 상기 제1 반도체 칩 사이에서 상기 제2 반도체 칩 스택 및 상기 브릿지 다이 스택과 이격하여 배치되고, 상기 제1 반도체 칩과 상기 베이스층을 전기적으로 연결하여 신호를 전달하는 수직 인터커넥터를 포함하는
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 복수의 브릿지 다이 각각은,
    절연성 바디;
    상기 절연성 바디를 관통하는 전도성 필라; 및
    상기 전도성 필라의 일단과 접속하는 접속 단자를 포함하고,
    상기 전도성 필라의 폭은, 상기 수직 인터커넥터의 폭보다 큰
    반도체 패키지.
  3. 제2 항에 있어서,
    상기 전도성 필라의 피치는, 상기 수직 인터커넥터의 피치보다 큰
    반도체 패키지.
  4. 제2 항에 있어서,
    상기 절연성 바디는, 몰딩 물질을 포함하는
    반도체 패키지.
  5. 제1 항에 있어서,
    상기 수직 인터커넥터는, 수직 본딩 와이어를 포함하는
    반도체 패키지.
  6. 제2 항에 있어서,
    상기 복수의 제2 반도체 칩 각각은,
    반도체 물질 및 회로 구조를 포함하는 바디부;
    상기 바디부를 관통하는 비아; 및
    상기 비아의 일단과 접속하는 접속 단자를 포함하고,
    상기 전도성 필라의 폭은, 상기 비아의 폭보다 큰
    반도체 패키지.
  7. 제6 항에 있어서,
    상기 전도성 필라의 피치는, 상기 비아의 피치보다 큰
    반도체 패키지.
  8. 제1 항에 있어서,
    상기 제2 반도체 칩 스택의 두께, 상기 브릿지 다이 스택의 두께, 및 상기 수직 인터커넥터의 길이는 서로 동일한
    반도체 패키지.
  9. 제1 항에 있어서,
    상기 제1 반도체 칩은, 상기 브릿지 다이 스택, 상기 제2 반도체 칩 스택, 및 상기 수직 인터커넥터를 덮는 평면 면적을 갖는
    반도체 패키지.
  10. 제2 항에 있어서,
    상기 베이스층과 상기 제1 반도체 칩 사이에서 상기 브릿지 다이 스택, 상기 제2 반도체 칩 스택 및, 상기 수직 인터커넥터를 몰딩하는 몰딩층을 더 포함하고,
    상기 절연성 바디는, 상기 몰딩층과 동일한 물질을 포함하는
    반도체 패키지.
  11. 제1 항에 있어서,
    상기 제1 반도체 칩의 적어도 일부 상에 형성되는 방열 부재를 더 포함하는
    반도체 패키지.
  12. 제1 항에 있어서,
    상기 복수의 브릿지 다이 중 상기 베이스층과 가장 인접한 브릿지 다이의 두께는, 다른 브릿지 다이의 두께보다 작은
    반도체 패키지.
  13. 베이스층;
    상기 베이스층 상에 상기 베이스층과 이격하여 배치되는 제1 반도체 칩;
    상기 베이스층과 상기 제1 반도체 칩 사이에 배치되고, 수직 방향으로 적층되는 복수의 제2 반도체 칩을 포함하는 제2 반도체 칩 스택;
    상기 베이스층과 상기 제1 반도체 칩 사이에서 상기 제2 반도체 칩 스택과 이격하여 배치되고, 상기 수직 방향으로 적층되는 복수의 제1 브릿지 다이를 포함하면서, 상기 제1 반도체 칩과 상기 베이스층을 전기적으로 연결하여 전원을 공급하는 제1 브릿지 다이 스택; 및
    상기 베이스층과 상기 제1 반도체 칩 사이에서 상기 제2 반도체 칩 스택 및 상기 제1 브릿지 다이 스택과 이격하여 배치되고, 사기 수직 방향으로 적층되는 복수의 제2 브릿지 다이를 포함하면서, 상기 제1 반도체 칩과 상기 베이스층을 전기적으로 연결하여 신호를 전달하는 제2 브릿지 다이 스택을 포함하고,
    상기 제1 브릿지 다이 스택과 상기 제2 브릿지 다이 스택은 서로 상이한 구조를 갖는
    반도체 패키지.
  14. 제13 항에 있어서,
    상기 복수의 제1 브릿지 다이 각각은,
    절연성 바디;
    상기 절연성 바디를 관통하는 전도성 필라; 및
    상기 전도성 필라의 일단과 접속하는 접속 단자를 포함하고,
    상기 복수의 제2 브릿지 다이 각각은,
    반도체 바디;
    상기 반도체 바디를 관통하는 비아; 및
    상기 비아의 일단과 접속하는 접속 단자를 포함하고,
    상기 전도성 필라의 폭은, 상기 비아의 폭보다 큰
    반도체 패키지.
  15. 제14 항에 있어서,
    상기 전도성 필라의 피치는, 상기 비아의 피치보다 큰
    반도체 패키지.
  16. 제14 항에 있어서,
    상기 절연성 바디는, 몰딩 물질을 포함하는
    반도체 패키지.
  17. 제14 항에 있어서,
    상기 복수의 제2 반도체 칩 각각은,
    반도체 물질 및 회로 구조를 포함하는 바디부;
    상기 바디부를 관통하는 비아; 및
    상기 비아의 일단과 접속하는 접속 단자를 포함하고,
    상기 전도성 필라의 폭은, 상기 복수의 제2 반도체 칩 각각의 상기 비아의 폭보다 큰
    반도체 패키지.
  18. 제17 항에 있어서,
    상기 전도성 필라의 피치는, 상기 복수의 제2 반도체 칩 각각의 상기 비아의 피치보다 큰
    반도체 패키지.
  19. 제13 항에 있어서,
    상기 제2 반도체 칩 스택의 두께, 상기 제1 브릿지 다이 스택의 두께, 및 상기 제2 브릿지 다이 스택의 두께는 서로 동일한
    반도체 패키지.
  20. 제13 항에 있어서,
    상기 제1 반도체 칩은, 상기 제1 브릿지 다이 스택, 상기 제2 반도체 칩 스택, 및 상기 제2 브릿지 다이 스택을 덮는 평면 면적을 갖는
    반도체 패키지.
  21. 제14 항에 있어서,
    상기 베이스층과 상기 제1 반도체 칩 사이에서 상기 제1 브릿지 다이 스택, 상기 제2 반도체 칩 스택 및, 상기 제2 브릿지 다이 스택을 몰딩하는 몰딩층을 더 포함하고,
    상기 절연성 바디는, 상기 몰딩층과 동일한 물질을 포함하는
    반도체 패키지.
  22. 제13 항에 있어서,
    상기 제1 반도체 칩의 적어도 일부 상에 형성되는 방열 부재를 더 포함하는
    반도체 패키지.
  23. 제13 항에 있어서,
    상기 복수의 브릿지 다이 중 상기 베이스층과 가장 인접한 브릿지 다이의 두께는, 다른 브릿지 다이의 두께보다 작은
    반도체 패키지.
  24. 베이스층;
    상기 베이스층 상에 상기 베이스층과 이격하여 배치되는 제1 반도체 칩;
    상기 베이스층과 상기 제1 반도체 칩 사이에 배치되고, 수직 방향으로 적층되는 복수의 제2 반도체 칩을 포함하는 제2 반도체 칩 스택;
    상기 베이스층과 상기 제1 반도체 칩 사이에서 상기 제2 반도체 칩 스택과 이격하여 배치되고, 상기 제1 반도체 칩과 상기 베이스층을 전기적으로 연결하여 전원을 공급하는 제1 인터커넥터; 및
    상기 베이스층과 상기 제1 반도체 칩 사이에서 상기 제2 반도체 칩 스택 및 상기 제1 인터커넥터와 이격하여 배치되고, 상기 제1 반도체 칩과 상기 베이스층을 전기적으로 연결하여 신호를 전달하는 제2 인터커넥터를 포함하고,
    상기 제1 인터커넥터의 폭 및 피치 중 적어도 하나는 상기 제2 인터커넥터보다 큰
    반도체 패키지.
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