KR20220114391A - 적층 반도체 칩을 포함하는 반도체 패키지 - Google Patents

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Abstract

본 실시예의 반도체 패키지는, 수직 방향으로 적층된 복수의 제1 반도체 칩을 포함하는 제1 반도체 칩 스택; 수평 방향에서 상기 제1 반도체 칩 스택과 이격하여 배치되고, 상기 수직 방향으로 적층된 복수의 브릿지 다이를 포함하는 브릿지 다이 스택 - 여기서, 상기 복수의 브릿지 다이 각각은 관통 전극을 포함하고, 상기 수직 방향으로 정렬된 상기 관통 전극은 상기 브릿지 다이 사이의 접속 전극을 통하여 서로 연결됨. - ; 상기 제1 반도체 칩 스택 및 상기 브릿지 다이 스택 상에 배치되는 재배선층; 및 상기 재배선층 상에 배치되고, 상기 수직 방향으로 정렬된 상기 관통 전극 및 상기 접속 전극, 및 상기 재배선층을 통하여 전압을 공급받는 제2 반도체 칩을 포함하고, 상기 전압의 조정을 위한 전압 조정기가, 상기 복수의 브릿지 다이 중 적어도 하나 내에 형성된 스위치, 다이오드, 및 캐패시터, 상기 제2 재배선층 내에 형성된 인덕터, 및 상기 제2 반도체 칩 내에 형성된 컨트롤러를 포함하여 형성될 수 있다.

Description

적층 반도체 칩을 포함하는 반도체 패키지{SEMICONDUCTOR PACKAGE INCLUDING STACKED SEMICONDUCTOR CHIPS}
본 특허 문헌은 반도체 패키지에 관한 것으로, 보다 상세하게는 복수의 반도체 칩이 수직 방향으로 적층되는 반도체 패키지에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 다기능 및 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 커지고 있다.
그러나 반도체 집적 기술의 한계로 단일의 반도체 칩만으로는 요구되는 기능을 만족시키기 어려우므로, 복수의 반도체 칩을 하나의 반도체 패키지에 내장하는 형태의 반도체 패키지가 제조되고 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 고성능/고용량의 요구를 만족시키면서, 방열 특성 개선 및 안정적인 전압 공급이 가능한 반도체 패키지를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 수직 방향으로 적층된 복수의 제1 반도체 칩을 포함하는 제1 반도체 칩 스택; 수평 방향에서 상기 제1 반도체 칩 스택과 이격하여 배치되고, 상기 수직 방향으로 적층된 복수의 브릿지 다이를 포함하는 브릿지 다이 스택 - 여기서, 상기 복수의 브릿지 다이 각각은 관통 전극을 포함하고, 상기 수직 방향으로 정렬된 상기 관통 전극은 상기 브릿지 다이 사이의 접속 전극을 통하여 서로 연결됨. - ; 상기 제1 반도체 칩 스택 및 상기 브릿지 다이 스택 상에 배치되는 재배선층; 및 상기 재배선층 상에 배치되고, 상기 수직 방향으로 정렬된 상기 관통 전극 및 상기 접속 전극, 및 상기 재배선층을 통하여 전압을 공급받는 제2 반도체 칩을 포함하고, 상기 전압의 조정을 위한 전압 조정기가, 상기 복수의 브릿지 다이 중 적어도 하나 내에 형성된 스위치, 다이오드, 및 캐패시터, 상기 제2 재배선층 내에 형성된 인덕터, 및 상기 제2 반도체 칩 내에 형성된 컨트롤러를 포함하여 형성될 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 패키지는, 수직 방향으로 적층된 복수의 제1 반도체 칩을 포함하는 제1 반도체 칩 스택; 수평 방향에서 상기 제1 반도체 칩 스택과 이격하여 배치되고, 상기 수직 방향으로 적층된 복수의 브릿지 다이를 포함하는 브릿지 다이 스택; 상기 제1 반도체 칩 스택 및 상기 브릿지 다이 스택 상에 배치되는 재배선층; 및 상기 재배선층 상에 배치되고, 상기 브릿지 다이 스택 및 상기 재배선층을 통하여 전압을 공급받는 제2 반도체 칩을 포함하고, 상기 전압의 조정을 위한 전압 조정기가, 상기 복수의 브릿지 다이 중 적어도 하나 내에 형성된 스위치, 다이오드, 및 캐패시터, 상기 제2 재배선층 내에 형성된 인덕터, 및 상기 제2 반도체 칩 내에 형성된 컨트롤러를 포함하여 형성될 수 있다.
본 발명의 실시예들에 의하면, 고성능/고용량의 요구를 만족시키면서, 방열 특성 개선 및 안정적인 전압 공급이 가능한 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 전압 조정기를 설명하기 위한 도면이다.
도 3b 및 도 3c는 도 3a의 전압 조정기의 동작을 설명하기 위한 도면이다.
도 3d는 스위치의 온/오프 상태에서 인덕터에 흐르는 전류의 흐름을 보여주는 도면이다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 간략히 나타낸 블록도이다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 보다 구체적으로 나타낸 도면이다.
도 6은 도 5의 인덕터의 일례를 나타내는 사시도이다.
도 7은 도 5의 캐패시터의 일례를 나타내는 단면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(110) 및 메모리 시스템(120)을 포함할 수 있다.
호스트(110)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 다양한 유무선 전자 장치들을 포함할 수 있다. 또한, 호스트(110)는, 적어도 하나의 운영 시스템(OS: operating system)을 포함할 수 있다. 이 운영 시스템은, 호스트(110)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(120)을 사용하는 사용자의 요청에 응답하여 실행될 수 있다.
메모리 시스템(120)은, 호스트(110)의 요청에 응답하여 다양한 동작을 실행할 수 있다. 특히, 메모리 시스템(120)은 호스트(110)에 의해서 액세스되는 데이터를 저장할 수 있다. 즉, 메모리 시스템(120)은, 호스트(110)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다.
이러한 메모리 시스템(120)은, 데이터를 저장하는 메모리 장치(140), 및 메모리 장치(140)의 동작을 제어하는 로직 장치(130)를 포함할 수 있다.
메모리 장치(140)는 호스트(110)에 의해 액세스되는 데이터를 저장할 수 있고, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리, NAND 플래시, RRAM(Resistive RAM) PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), FRAM(Ferroelectric RAM) 등과 같은 비휘발성 메모리, 또는 이들의 조합을 포함할 수 있다.
로직 장치(130)는 호스트(110)의 요청에 응답하여 메모리 장치(140)를 제어할 수 있다. 일례로서, 로직 장치(130)는 메모리 장치(140)로부터 리드된 데이터를 호스트(110)로 제공하거나, 호스트(110)로부터 제공된 데이터를 메모리 장치(140)에 저장하는 동작을 할 수 있다. 로직 장치(130)는 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 주문형 반도체(Application Specific Integrated Circuit, ASIC), AP(Application Processor) 등을 포함할 수 있다. 도시하지는 않았지만, 로직 장치(130)는 호스트(110) 및 메모리 장치(140)와의 인터페이싱을 위한 인터페이스 유닛, 메모리 시스템(120)의 전반적인 동작을 제어하는 프로세서, 로직 장치(130)에 필요한 전원을 공급받고 관리하는 전원 관리 유닛 등, 요구되는 다양한 유닛들을 포함할 수 있다.
한편, 로직 장치(130)가 호스트(110)로부터 명령을 전달받거나 호스트(110)로 데이터를 전달하는 등의 동작을 수행하기 위하여는, 로직 장치(130)와 호스트(110) 사이의 신호 전달 경로가 요구될 수 있다. 이 신호 전달 경로를 화살표 ①로 표기하였다.
또한, 로직 장치(130)가 프로세서의 제어에 따라 메모리 장치(140)에 접근하여 리드/라이트/이레이즈 동작을 수행하기 위하여는, 로직 장치(130)와 메모리 장치(140) 사이의 신호 전달 경로가 요구될 수 있다. 이 신호 전달 경로를 화살표 ②로 표기하였다.
또한, 로직 장치(130)가 동작을 하기 위하여는 전원이 필요할 수 있다. 이 전원은 로직 장치(130)에 필요한 다양한 레벨의 전원 전압 혹은 접지 전압을 포함할 수 있다. 그에 따라, 로직 장치(130)와 전원을 공급하는 외부 장치(미도시됨) 사이의 전원 공급 경로가 요구될 수 있다. 이 전원 공급 경로를 화살표 ③으로 표기하였다.
또한, 메모리 장치(140)가 동작을 하기 위하여서도 전원이 필요할 수 있다. 이 전원은 메모리 장치(140)에 필요한 다양한 레벨의 전원 전압 혹은 접지 전압을 포함할 수 있다. 그에 따라, 메모리 장치(140)와 전원을 공급하는 외부 장치(미도시됨) 사이의 전원 공급 경로가 요구될 수 있다. 이 전원 공급 경로를 화살표 ④로 표기하였다.
이상으로 설명한 데이터 처리 시스템(100)에 있어서, 메모리 장치(140)는 하나 이상의 메모리 칩으로 구현될 수 있고, 로직 장치(130)는 하나 이상의 로직 칩으로 구현될 수 있다. 나아가, 이들 메모리 장치(140) 및 로직 장치(130)를 포함하는 메모리 시스템(120)은 하나의 패키지로 구현될 수 있다. 즉, 메모리 시스템(120)은 메모리 칩과 로직 칩이 하나의 패키지에 집적된 SIP(System In Package)로 구현될 수 있다. 이에 대하여는, 이하의 도 2를 참조하여 더 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2를 참조하면, 본 실시예의 반도체 패키지는, 제1 재배선층(210), 제1 반도체 칩 스택(220), 브릿지 다이 스택(230), 제2 재배선층(240), 몰딩층(250), 제1 외부 접속 전극(260), 제2 반도체 칩(270), 및 제2 외부 접속 전극(280)를 포함할 수 있다.
제1 재배선층(210)은 제1 반도체 칩 스택(220) 및 브릿지 다이 스택(230)을 배치하기 위한 일면(210A)과, 일면(210A)과 반대편에 위치하면서 제1 외부 접속 전극(260)를 배치하기 위한 타면(210B)을 가질 수 있다. 제1 재배선층(210)은 제1 반도체 칩 스택(220) 및 브릿지 다이 스택(230)과 제1 외부 접속 전극(260) 사이의 전기적 연결을 위한 것으로서, 이를 위한 배선 구조를 가질 수 있다. 본 도면에는 제1 재배선층(210)의 배선 구조를 간략히 선으로 도시하였다.
한편, 본 실시예의 제1 재배선층(210) 대신, 제1 반도체 칩 스택(220) 및 브릿지 다이 스택(230)을 지지하면서 제1 외부 접속 전극(260)과의 전기적 연결을 위한 배선 구조를 갖는 다양한 구조물 예컨대, PCB(Printed Circuit Board) 등의 기판 등이 이용될 수도 있다.
제1 반도체 칩 스택(220)은 제1 재배선층(210)의 일면(210A) 상에 배치될 수 있다. 제1 반도체 칩 스택(220)은 수직 방향으로 적층되는 복수의 제1 반도체 칩(220-1, 220-2, 220-3, 220-4) 및 이들 사이를 연결하는 제1 접속 전극(226)을 포함할 수 있다. 본 실시예에서는, 4개의 제1 반도체 칩(220-1, 220-2, 220-3, 220-4)이 적층되는 경우를 도시하였으나, 본 개시가 이에 한정되는 것은 아니며, 수직 방향으로 적층되는 제1 반도체 칩의 개수는 다양하게 변형될 수 있다.
복수의 제1 반도체 칩(220-1, 220-2, 220-3, 220-4) 각각은, 제1 바디부(222) 및 제1 관통 전극(224)을 포함할 수 있다.
제1 바디부(222)는 제2 재배선층(240)과 대향하는 일면(222A) 및 일면(222A)과 반대편에 위치하여 제1 재배선층(210)과 대향하는 타면(222B)을 가질 수 있다. 아울러, 도시하지는 않았으나, 제1 바디부(222)는 실리콘 등의 반도체 바디와, 이 반도체 바디 내에 형성되면서 다양한 집적 회로를 구현하는 배선부를 더 포함할 수 있다. 배선부는 제1 바디부(222)의 일면(222A)과 인접하여 배치되거나 또는 제1 바디부(222)의 타면(222B)과 인접하여 배치될 수 있다. 배선부는, 제1 반도체 칩(220-1, 220-2, 220-3, 220-4)의 종류에 따라 다양하게 구현될 수 있다. 예컨대, 제1 반도체 칩(220-1, 220-2, 220-3, 220-4)이 메모리 칩인 경우. 배선부는, 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 포함할 수 있다. 제1 반도체 칩(220-1, 220-2, 220-3, 220-4)은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 또는 NAND 플래시 메모리, RRAM(Resistive RAM) PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), FRAM(Ferroelectric RAM) 등과 같은 비휘발성 메모리를 포함할 수 있다. 제1 반도체 칩 스택(220)은 전술한 도 1의 메모리 장치(140)와 실질적으로 대응할 수 있다.
제1 관통 전극(224)은 제1 바디부(222)를 관통하도록 수직 방향으로 연장하고, 기둥 형상을 가질 수 있다. 제1 관통 전극(224)은 제1 바디부(222) 내의 배선부와 전기적으로 연결될 수 있다. 복수의 제1 반도체 칩(220-1, 220-2, 220-3, 220-4) 각각에서 복수의 제1 관통 전극(224)이 수평 방향으로 배열될 수 있다. 제1 바디부(222)가 실리콘 바디를 포함하는 경우, 제1 관통 전극(224)은 TSV(Through Silicon Via)를 포함할 수 있다. 제1 관통 전극(224)는 구리(Cu), 주석(Sn), 은(Ag), 텅스텐(W), 니켈(Ni), 루테늄(Ru), 코발트(Co) 등의 금속, 또는 이 금속의 화합물을 포함할 수 있다.
복수의 제1 반도체 칩(220-1, 220-2, 220-3, 220-4) 사이에는 제1 접속 전극(226)이 개재되어, 수직 방향에서 정렬되는 제1 관통 전극(224)을 서로 전기적으로 연결시킬 수 있다. 본 도면에는, 수직 방향에서 제1 관통 전극(224)의 일단이 제1 바디부(222)의 일면(222A)과 실질적으로 동일한 레벨에 위치하여 노출되고 제1 관통 전극(224)의 타단이 제1 바디부(222)의 타면(222B)과 실질적으로 동일한 레벨에 위치하여 노출되고, 그에 따라, 어느 하나의 제1 접속 전극(226)이 수직 방향에서 자신의 아래에 위치하는 제1 관통 전극(224)의 일단과 직접 접촉하면서 자신의 위에 위치하는 제1 관통 전극(224)의 타단과 직접 접촉하는 것으로 도시되었다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제1 접속 전극(226)은 제1 바디부(222)의 일면(222A) 또는 타면(222B)에 인접하여 형성된 배선부를 통하여 제1 관통 전극(224)과 전기적으로 연결될 수도 있다. 수평 방향에서, 제1 접속 전극(226)의 배열은, 제1 관통 전극(224)의 배열과 실질적으로 동일할 수 있다. 본 실시예에서, 제1 접속 전극(226)은, 기둥 형상을 갖는 것으로 도시되어 있으나, 본 개시가 이에 한정되는 것은 아니며, 제1 접속 전극(226)은 기둥 형상, 볼 형상, 또는 이들의 조합 등 다양한 형상을 가질 수 있다. 또한, 제1 접속 전극(226)은 다양한 금속 물질, 솔더 물질 또는, 이들의 조합을 포함할 수 있다.
위와 같은 제1 접속 전극(226)은 제1 재배선층(210)과 최하부의 제1 반도체 칩(220-1) 사이, 및/또는 제2 재배선층(240)과 최상부의 제1 반도체 칩(220-4) 사이에도 추가로 더 형성될 수 있다.
이로써, 제1 관통 전극(224) 및 제1 접속 전극(226)을 통하여, 복수의 제1 반도체 칩(220-1, 220-2, 220-3, 220-4) 사이의 전기적 연결, 제1 재배선층(210)과 제1 반도체 칩 스택(220) 사이의 전기적 연결, 및 제1 반도체 칩 스택(220)과 제2 재배선층(240) 사이의 전기적 연결이 가능할 수 있다.
브릿지 다이 스택(230)은 제1 재배선층(210)의 일면(210A) 상에, 수평 방향에서 제1 반도체 칩 스택(220)과 이격하도록 배치될 수 있다. 본 실시예에서는, 3개의 브릿지 다이 스택(230) 및 2개의 제1 반도체 칩 스택(220)이 수평 방향에서 서로 번갈아 이격하여 배치되고 있으나, 본 개시가 이에 한정되는 것은 아니며, 반도체 패키지에 포함되는 브릿지 다이 스택(230) 및 제1 반도체 칩 스택(220)의 개수 및 배열은 다양하게 변형될 수 있다.
브릿지 다이 스택(230)은 수직 방향으로 적층되는 복수의 브릿지 다이(230-1, 230-2, 230-3) 및 이들을 서로 연결시키는 제2 접속 전극(236)을 포함할 수 있다. 본 실시예에서는, 3개의 브릿지 다이(230-1, 230-2, 230-3)가 적층되는 경우를 도시하였으나, 본 개시가 이에 한정되는 것은 아니며, 수직 방향으로 적층되는 브릿지 다이의 개수는 다양하게 변형될 수 있다. 나아가, 브릿지 다이 스택(230)에 포함되는 브릿지 다이의 개수는 제1 반도체 칩 스택(220)에 포함되는 제1 반도체 칩의 개수와 무관할 수 있다. 본 실시예와 같이 브릿지 다이(230-1, 230-2, 230-3) 중 어느 하나의 두께가 제1 반도체 칩(220-1, 220-2, 220-3, 220-3) 중 어느 하나의 두께보다 큰 경우, 브릿지 다이의 개수는 제1 반도체 칩의 개수보다 작을 수 있다. 단, 수직 방향에서 브릿지 다이 스택(230)의 두께는 제1 반도체 칩 스택(220)의 두께와 실질적으로 동일할 수 있다(T1 참조).
복수의 브릿지 다이(230-1, 230-2, 230-3) 각각은, 제2 바디부(232) 및 제2관통 전극(234)을 포함할 수 있다.
제2 바디부(232)는 제2 재배선층(240)과 대향하는 일면(232A) 및 일면(232A)과 반대편에 위치하여 제1 재배선층(210)과 대향하는 타면(232B)을 가질 수 있다. 아울러, 도시하지는 않았으나, 제2 바디부(232)는 실리콘 등의 반도체 바디와, 이 반도체 바디 내에 형성되면서 다양한 집적 회로를 구현하는 배선부를 더 포함할 수 있다. 배선부는 제2 바디부(232)의 일면(232A)과 인접하여 배치되거나 또는 제2 바디부(232)의 타면(232B)과 인접하여 배치될 수 있다. 후술하겠지만, 복수의 브릿지 다이(230-1, 230-2, 230-3)는 전압 조정기(voltage regulator)의 구성 요소 중 일부를 포함하므로, 브릿지 다이(230-1, 230-2, 230-3)의 배선부에는, 전압 조정기 구현에 필요한 스위치, 다이오드, 캐패시터 등이 포함될 수 있다. 이에 대하여는 해당 부분에서 더 상세히 설명하기로 한다.
제2 관통 전극(234)은 제2 바디부(232)를 관통하도록 수직 방향으로 연장하고, 기둥 형상을 가질 수 있다. 제2 관통 전극(234)은 제2 바디부(232) 내의 배선부와 전기적으로 연결될 수 있다. 복수의 브릿지 다이(230-1, 230-2, 230-3) 각각에서 복수의 제2 관통 전극(234)은 수평 방향으로 배열될 수 있다. 제2 바디부(232)가 실리콘 바디를 포함하는 경우, 제2 관통 전극(234)은 TSV를 포함할 수 있다. 제2 관통 전극(234)는 구리(Cu), 주석(Sn), 은(Ag), 텅스텐(W), 니켈(Ni), 루테늄(Ru), 코발트(Co) 등의 금속, 또는 이 금속의 화합물을 포함할 수 있다.
복수의 브릿지 다이(230-1, 230-2, 230-3) 사이에는 제2 접속 전극(236)이 개재되어, 수직 방향에서 정렬되는 제2 관통 전극(234)을 서로 전기적으로 연결시킬 수 있다. 본 실시예에서는, 수직 방향에서 제2 관통 전극(234)의 일단이 제2 바디부(232)의 일면(232A)과 실질적으로 동일한 레벨에 위치하여 노출되고 제2 관통 전극(234)의 타단이 제2 바디부(232)의 타면(232B)과 실질적으로 동일한 레벨에 위치하여 노출되고, 그에 따라, 어느 하나의 제2 접속 전극(236)이 수직 방향에서 자신의 아래에 위치하는 제2 관통 전극(234)의 일단과 직접 접촉하면서 자신의 위에 위치하는 제2 관통 전극(234)의 타단과 직접 접촉하는 것으로 도시되었다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 제2 접속 전극(236)은 제2 바디부(232)의 일면(232A) 또는 타면(232B)에 인접하여 형성된 배선부를 통하여 제2 관통 전극(234)과 전기적으로 연결될 수도 있다. 수평 방향에서, 제2 접속 전극(236)의 배열은, 제2 관통 전극(234)의 배열과 실질적으로 동일할 수 있다. 본 실시예에서, 제2 접속 전극(236)은, 기둥 형상을 갖는 것으로 도시되어 있으나, 본 개시가 이에 한정되는 것은 아니며, 제2 접속 전극(236)은 기둥 형상, 볼 형상, 또는 이들의 조합 등 다양한 형상을 가질 수 있다. 아울러, 제2 접속 전극(236)은 다양한 금속 물질, 솔더 물질 또는, 이들의 조합을 포함할 수 있다.
제2 접속 전극(236)은 제1 재배선층(210)과 최하부의 브릿지 다이(230-1) 사이, 및/또는 제2 재배선층(240)과 최상부의 브릿지 다이(230-3) 사이에도 추가로 더 형성될 수 있다.
이로써, 제2 관통 전극(234) 및 제2 접속 전극(236)을 통하여, 복수의 브릿지 다이(230-1, 230-2, 230-3) 사이의 전기적 연결, 제1 재배선층(210)과 브릿지 다이 스택(230) 사이의 전기적 연결, 및 브릿지 다이 스택(230)과 제2 재배선층(240) 사이의 전기적 연결이 가능할 수 있다.
제2 재배선층(240)은 제1 반도체 칩 스택(220) 및 브릿지 다이 스택(230) 상에 배치될 수 있다. 제2 재배선층(240)은 제2 반도체 칩(270)과 접속하는 제2 외부 접속 전극(280)을 배치하기 위한 일면(240A)과, 일면(240A)과 반대편에 위치하여 제1 반도체 칩 스택(220) 및 브릿지 다이 스택(230)과 대향하는 타면(240B)을 가질 수 있다. 제2 재배선층(240)은 제1 반도체 칩 스택(220) 및 브릿지 다이 스택(230)과 제2 외부 접속 전극(280) 사이의 전기적 연결을 위한 것으로서, 이를 위한 배선 구조를 가질 수 있다. 본 도면에는 제2 재배선층(240)의 배선 구조를 간략히 선으로 도시하였다. 나아가, 제2 재배선층(240)은 복수의 브릿지 다이(230-1, 230-2, 230-3)에 포함된 전압 조정기의 일부 구성요소와 함께 전압 조정기의 구현을 위한 다른 구성 요소 예컨대, 인덕터를 포함할 수 있다. 이에 대하여는 해당 부분에서 더 상세히 설명하기로 한다.
몰딩층(250)은 제1 재배선층(210)과 제2 재배선층(240) 사이에서 제1 반도체 칩 스택(220) 및 브릿지 다이 스택(230)의 측면을 둘러싸서 이들을 몰딩하도록 형성될 수 잇다. 몰딩층(250)은 EMC(Epoxy Molding Compound) 등의 몰딩 물질을 포함할 수 있다. 본 실시예에서, 몰딩층(250)은 복수의 제1 반도체 칩(220-1, 220-2, 220-3, 220-4) 사이, 최하부의 제1 반도체 칩(220-1)과 제1 재배선층(210) 사이, 최상부의 제2 반도체 칩(220-4)과 제2 재배선층(240) 사이, 복수의 브릿지 다이(230-1, 230-2, 230-3) 사이, 최하부의 브릿지 다이(230-1)와 제1 재배선층(210) 사이, 및 최상부의 브릿지 다이(230-3)와 제2 재배선층(240) 사이의 공간을 매립하여, 이 공간 내에 위치하는 제1 접속 전극(226)의 측면 및 제2 접속 전극(236)의 측면을 둘러싸도록 형성될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 이들 공간은 몰딩층(250)과 상이한 별개의 충진 물질(미도시됨)로 매립될 수 있다.
제1 외부 접속 전극(260)은 제1 재배선층(210)과 전기적으로 연결되면서, 본 실시예의 반도체 패키지를 외부 구성 요소(점선 네모 참조)와 전기적으로 연결시키는 역할을 할 수 있다. 본 실시예에서 제1 외부 접속 전극(260)은 볼 형상을 갖는 것으로 도시되어 있으나, 본 개시가 이에 한정되는 것은 아니며, 제1 외부 접속 전극(260)은 기둥 형상, 볼 형상, 또는 이들의 조합 등 다양한 형상을 가질 수 있다.
제2 반도체 칩(270)은 제2 재배선층(240)의 일면(240A) 상에 배치될 수 있다. 제2 반도체 칩(270)은 자신의 일면(270A)이 제2 재배선층(240)의 일면(240A) 과 대향하도록 배치될 수 있다. 제1 반도체 칩(220-1, 220-2, 220-3, 220-4)이 메모리 칩인 경우. 제2 반도체 칩(270)은 메모리 칩을 제어하기 위한 로직 회로를 포함할 수 있다. 즉, 제2 반도체 칩(270)은 전술한 도 1의 로직 장치(130)와 실질적으로 대응할 수 있다. 나아가, 제2 반도체 칩(270)은 복수의 브릿지 다이(230-1, 230-2, 230-3) 및 제2 재배선층(240)에 포함된 전압 조정기의 일부 구성요소와 함께 전압 조정기의 구현을 위한 다른 구성 요소 예컨대, 전압 조정기의 스위치의 온/오프 제어를 위한 컨트롤러를 포함할 수 있다. 이에 대하여는 해당 부분에서 더 상세히 설명하기로 한다.
제2 외부 접속 전극(280)은 제2 반도체 칩(270)과 제2 재배선층(240) 사이에서 이들을 전기적으로 연결시키는 역할을 할 수 있다. 본 실시예에서 제2 외부 접속 전극(280)은 볼 형상을 갖는 것으로 도시되어 있으나, 본 개시가 이에 한정되는 것은 아니며, 제2 외부 접속 전극(280)은 기둥 형상, 볼 형상, 또는 이들의 조합 등 다양한 형상을 가질 수 있다. 아울러, 제2 외부 접속 전극(280)은 다양한 금속 물질, 솔더 물질 또는, 이들의 조합을 포함할 수 있다.
제2 반도체 칩(270)과 제2 재배선층(240) 사이의 공간은 언더필(underfill) 등의 충진 물질(285)로 매립될 수 있다. 충진 물질(285)은 제2 외부 접속 전극(280)의 측면을 둘러쌀 수 있다.
이로써, 메모리 장치로 기능하는 제1 반도체 칩 스택(220) 및 로직 장치로 기능하는 제2 반도체 칩(270)이 하나의 패키지로 집적되는 SIP가 구현될 수 있다.
본 실시예의 반도체 패키지에서 신호 전달 경로 및 전원 공급 경로를 설명하면 다음과 같다.
우선, 제2 반도체 칩(270)과 반도체 패키지의 외부 구성 요소(점선 네모 참조) 사이의 외부 신호 전달은, 점선 ①'로 표기한 바와 같이, 외부 신호 전달을 위한 제1 외부 접속 전극(260), 제1 재배선층(210), 수직 방향으로 번갈아 배열되는 제2 접속 전극(236) 및 제2 관통 전극(234)의 적층 구조물, 제2 재배선층(240), 및 제2 외부 접속 전극(280)을 통하여 수행될 수 있다. 제2 반도체 칩(270)이 전술한 도 1의 로직 장치(130)와 대응하는 경우, 이러한 신호 전달 경로는 전술한 도 1의 화살표 ①과 대응할 수 있다.
다음으로, 제2 반도체 칩(270)과 제1 반도체 칩 스택(220) 사이의 내부 신호 전달은, 점선 ②'로 표기한 바와 같이, 내부 신호 전달을 위하여 수직 방향으로 번갈아 배열되는 제1 접속 전극(226) 및 제1 관통 전극(224)의 적층 구조물, 제2 재배선층(240), 및 제2 외부 접속 전극(280)을 통하여 수행될 수 있다. 제2 반도체 칩(270) 및 제1 반도체 칩 스택(220)이 전술한 도 1의 로직 장치(130) 및 메모리 장치(140)와 각각 대응하는 경우, 이러한 신호 전달 경로는 전술한 도 1의 화살표 ②와 대응할 수 있다.
다음으로, 외부 구성 요소(점선 네모 참조)로부터 제2 반도체 칩(270)으로의 전원 공급은, 점선 ③'로 표기한 바와 같이, 제2 반도체 칩(270)에 요구되는 전원 공급을 위한 제1 외부 접속 전극(260), 제1 재배선층(210), 수직 방향으로 번갈아 배열되는 제2 접속 전극(236) 및 제2 관통 전극(234)의 적층 구조물, 제2 재배선층(240), 및 제2 외부 접속 전극(280)을 통하여 수행될 수 있다. 제2 반도체 칩(270)이 전술한 도 1의 로직 장치(130)와 대응하는 경우, 이러한 전원 공급 경로는 전술한 도 1의 화살표 ③과 대응할 수 있다.
다음으로, 외부 구성 요소(점선 네모 참조)로부터 제1 반도체 칩 스택(220)으로의 전원 공급은, 제1 반도체 칩 스택(220)에 요구되는 전원 공급을 위한 제1 외부 접속 전극(260), 제1 재배선층(210), 수직 방향으로 번갈아 배열되는 제1 접속 전극(226) 및 제1 관통 전극(224)의 적층 구조물, 제2 재배선층(240), 및 제2 외부 접속 전극(280)을 통하여 수행될 수 있다. 제1 반도체 칩 스택(220)이 전술한 도 1의 메모리 장치(140)와 대응하는 경우, 이러한 전원 공급 경로는 전술한 도 1의 화살표 ④와 대응할 수 있다.
이상으로 설명한 반도체 패키지에 의하면, 아래와 같은 효과가 발생할 수 있다.
제2 반도체 칩(270)이 로직 칩인 경우, 전원 소모가 큰 로직 회로를 포함하여 높은 발열 특성을 가질 수 있다. 그러나, 본 실시예와 같이 제2 반도체 칩(270)을 반도체 패키지의 최상부에 배치하면, 발생하는 열이 위로 손쉽게 빠져나가기 때문에, 이러한 발열 문제가 해결될 수 있다.
단, 제2 반도체 칩(270)이 반도체 패키지의 최상부에 배치되는 경우, 외부 구성 요소로부터 제2 반도체 칩(270)으로의 전원 공급 경로(도 2의 ③' 참조)의 길이가 증가하여 전원 공급이 어려워지는 문제가 발생할 수 있다. 이 문제를 해결하기 위하여 외부 구성 요소로부터 입력되는 전압의 크기를 증가시키고 있으나, 제2 반도체 칩(270) 예컨대, 로직 칩에 필요한 전압의 크기가 입력 전압보다 작은 경우, 입력 전압을 낮추는 전압 조정기가 요구될 수 있다. 본 실시예에서는, 브릿지 다이 스택(230) 및 제2 재배선층(240)을 이용하여 전압 조정기를 구함으로써, 본 실시예의 반도체 패키지의 면적을 유지하거나 크게 증가시키지 않고서도, 제2 반도체 칩(270)으로의 전원 공급을 원활하게 수행할 수 있다. 이에 대하여는 해당 부분에서 더 상세히 설명하기로 한다.
나아가, 본 실시예에서는, 브릿지 다이 스택(230)의 제2 관통 전극(234)의 폭(W2)을 상대적으로 증가시킴으로써, 제2 반도체 칩(270)으로의 전원 공급 경로의 저항을 낮추고, 전원 공급 경로가 높은 전류 흐름에 의하여 끊어지는 퓨징(fusing) 현상 등을 방지할 수 있다. 즉, 제2 반도체 칩(270)으로의 전원 공급을 더욱 원활하게 수행할 수 있다. 일례로서, 제2 관통 전극(234)의 폭(W2)은 제1 관통 전극(224)의 폭보다 클 수 있다.
이상으로 설명한 반도체 패키지에서는, 제2 반도체 칩(270)이 로직 칩이고, 제1 반도체 칩(220-1, 220-2, 220-3, 220-4)이 메모리 칩인 경우를 설명하였으나, 본 개시가 이에 한정되는 것은 아니다. 제2 반도체 칩(270)이 제1 반도체 칩(220-1, 220-2, 220-3, 220-4)에 비하여, 큰 평면 면적을 가지면서 동작시 더 큰 전원 소모 및/또는 발열 특성을 갖는 칩이라면, 본 실시예가 적용될 수 있다.
한편, 전압 조정기의 구성 및 동작에 관하여는 이하의 도 3a 내지 도 3d를 참조하여 설명하고, 본 실시예의 반도체 패키지 내에서 이 전압 조정기가 어떻게 구현되는지에 관하여는 이하의 도 4 내지 도 7을 참조하여 설명하기로 한다.
도 3a는 본 발명의 일 실시예에 따른 전압 조정기를 설명하기 위한 도면이다. 도 3b 및 도 3c는 도 3a의 전압 조정기의 동작을 설명하기 위한 도면으로서, 특히, 도 3b는 도 3a의 스위치가 턴온된 경우의 전류 흐름 경로(굵은 화살표 참조)를 보여주고, 도 3c는 도 3a의 스위치가 턴오프된 경우의 전류 흐름 경로(굵은 화살표 참조)를 보여준다. 도 3d는 스위치의 온/오프 상태에서 인덕터에 흐르는 전류의 흐름을 보여주는 도면이다.
도 3a를 참조하면, 본 실시예의 전압 조정기는, 스위치, 컨트롤러, 다이오드(D), 인덕터(L), 및 캐패시터(C)를 포함할 수 있다.
컨트롤러는 스위치의 제어단에 연결되어 스위치의 온/오프를 제어할 수 있다. 스위치는, 입력 전압(Vin)과 연결되는 입력단, 인덕터(L)와 연결되는 출력단, 및 제어단을 갖는 3단자 소자일 수 있다. 예컨대, 스위치는, 트랜지스터를 포함할 수 있다. 인덕터(L)는 스위치와 연결되는 입력단, 및 출력 전압(Vout)과 연결되는 출력단을 가질 수 있다. 다이오드(D)는 스위치와 인덕터(L)의 사이에 연결되는 출력단, 및 그라운드(GND)와 출력 전압(Vout) 사이에 연결되는 입력단을 가질 수 있다. 캐패시터(C)는 인덕터(L)와 출력 전압(Vout) 사이, 및 그라운드(GND)와 출력 전압(Vout) 사이에 각각 연결되는 양단을 가질 수 있다.
도 3b를 참조하면, 스위치가 턴온된 경우, 입력 전압(Vin)이 인덕터(L)에 연결될 수 있다. 이때, 다이오드(D)에는 역방향 전류가 걸리므로, 다이오드(D)는 턴오프된 상태일 수 있다. 그에 따라, 입력 전압(Vin)과 출력 전압(Vout) 사이의 차이에 의하여 인덕터(L)를 흐르는 전류가 증가할 수 있다. 이는 도 3d의 Ton 구간에서도 잘 나타나 있다.
스위치가 턴온된 상태에서, 인덕터(L)를 통과한 전류는 캐패시터(C) 및 부하(LOAD) 양쪽으로 흐를 수 있고, 그에 따라, 캐패시터(C)는 충전될 수 있다.
도 3c를 참조하면, 스위치가 턴오프된 경우, 인덕터(L)에 인가되던 입력 전압(Vin)은 제거될 수 있다. 그렇다 하더라도, 인덕터(L)의 전류는 즉각적으로 변하지 않을 수 있다. 이는, 스위치가 턴오프된 상태에서, 다이오드(D)에는 순방향 전류가 걸리므로 다이오드(D)가 턴온될 수 있고, 그에 따라, 부하 및 다이오드(D)를 통과한 전류가 인덕터(L)로 다시 흐르기 때문이다. 게다가, 스위치가 턴오프된 상태에서, 캐패시터(C)는 부하로 방전됨으로써, 부하를 흐르는 전류의 총량을 증가시킬 수 있다. 결과적으로, 인덕터(L)를 흐르는 전류는 서서히 감소할 수 있다. 이는, 도 3d의 Toff 구간에서도 잘 나타나 있다.
이러한 전압 조정기에서는, 스위치의 온/오프 시간 및/또는 주기를 적절히 조절하여 Ton 구간에서 인덕터(L)를 흐르는 전류의 피크(peak)와 Toff 구간에서의 인덕터(L)를 흐르는 전류의 피크 차이를 가능한한 감소시킴으로써, 출력 전압(Vout)의 크기를 적절히 조절할 수 있다. 특히, 입력 전압(Vin)에 비하여 소정 정도 감소된 출력 전압(Vout)을 획득하는 것이 가능할 수 있다.
도 4는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 간략히 나타낸 블록도이다. 도 4는 도 3a의 전압 조정기가 도 2의 반도체 패키지 특히, 도 2의 브릿지 다이 스택, 제2 재배선층, 및 제2 반도체 칩 내에 어떻게 구현되는지를 간략히 보여준다. 설명의 편의를 위해, 도 4에는 도 2의 반도체 패키지 중 브릿지 다이 스택, 제2 재배선층, 및 제2 반도체 칩에 대응하는 부분만을 도시하였다.
도 4를 참조하면, 본 실시예의 반도체 패키지는, 수직 방향으로 순차적으로 적층되는 브릿지 다이 스택(430), 제2 재배선층(440), 및 제2 반도체 칩(470)을 포함할 수 있다. 여기서, 브릿지 다이 스택(430)은 수직 방향으로 적층되는 복수의 브릿지 다이(430-1, 430-2, 430-3)을 포함할 수 있다. 본 실시예에서는, 3개의 브릿지 다이(430-1, 430-2, 430-3)가 적층되는 경우를 도시하였으나, 본 개시가 이에 한정되는 것은 아니며, 수직 방향으로 적층되는 브릿지 다이의 개수는 다양하게 변형될 수 있다.
이때, 전압 조정기는, 브릿지 다이 스택(430) 내에 형성된 스위치(432), 다이오드(434), 및 캐패시터(436), 제2 재배선층(440) 내에 형성된 인덕터(442), 및 제2 반도체 칩(470) 내에 형성된 컨트롤러(472)를 포함할 수 있다.
컨트롤러(472)는 스위치(432)의 제어단과 전기적으로 연결되어 스위치(432)의 온/오프를 제어할 수 있다. 컨트롤러(472)와 스위치(432) 사이의 전기적 연결 경로가 짧을수록 컨트롤러(472)의 스위치(432) 제어가 용이할 수 있다. 이를 위하여, 스위치(432)는 브릿지 다이 스택(430) 중 제2 반도체 칩(470)과 가장 인접한 최상부의 브릿지 다이(430-3) 내에 형성될 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니며, 스위치(432)는 복수의 브릿지 다이(430-1, 430-2, 430-3) 중 어느 하나에 형성될 수 있다.
컨트롤러(472)와 스위치(432)의 제어단 사이의 전기적 경로는 화살표 ⓐ로 나타내었다. 도시하지는 않았으나, 이 전기적 경로 ⓐ는, 제2 반도체 칩(470)과 제2 재배선층(440) 사이의 접속 전극, 제2 재배선층(440) 내의 배선 구조, 제2 재배선층(440)과 최상부의 브릿지 다이(430-3) 사이의 접속 전극, 및 최상부의 브릿지 다이(430-3) 내의 배선 구조를 통하여 구현될 수 있다.
스위치(432)의 입력단은, 외부 구성 요소(미도시됨)와 연결되어 전원 즉, 입력 전압(Vin)을 공급받을 수 있다. 스위치(432)의 입력단과 외부 구성 요소 사이의 전기적 경로는 화살표 ⓑ로 나타내었다. 도시하지는 않았으나, 이 전기적 경로 ⓑ는, 복수의 브릿지 다이(430-1, 430-2, 430-3)를 연결하는 관통 전극 및 접속 전극의 적층 구조물에 의해 구현될 수 있다.
스위치(432)의 출력단은, 인덕터(442)와 연결되어 스위치(432)로 공급되는 전압을 전달할 수 있다. 스위치(432)의 출력단과 인덕터(442) 사이의 전기적 경로는 화살표 ⓒ로 나타내었다. 도시하지는 않았으나, 이 전기적 경로 ⓒ는, 최상부의 브릿지 다이(430-3) 내의 배선 구조, 제2 재배선층(440)과 최상부의 브릿지 다이(430-3) 사이의 접속 전극, 및 제2 재배선층(440) 내의 배선 구조를 통하여 구현될 수 있다.
다이오드(434)는 스위치(432)가 형성된 브릿지 다이 예컨대, 최상부의 브릿지 다이(430-3) 내에 스위치(432)와 함께 형성될 수 있다. 스위치(432) 및 다이오드(434)가 차지하는 면적이 작아 하나의 브릿지 다이 내에 형성하는 것이 용이하고, 스위치(432)와 다이오드(434) 사이의 전기적 경로를 짧게 할 수 있기 때문이다.
다이오드(434)의 출력단은 전기적 경로 ⓒ에 연결될 수 있다. 즉, 다이오드(434)는 스위치(432)의 출력단과 인덕터(442)의 입력단 사이에 연결되는 출력단을 가질 수 있다. 다이오드(434)의 출력단과 연결되는 전기적 경로는 화살표 ⓓ로 나타내었다. 도시하지는 않았으나, 이 전기적 경로 ⓓ는, 최상부의 브릿지 다이(430-3) 내의 배선 구조를 통하여 구현될 수 있다. 다이오드(434)의 입력단은 접지에 전기적으로 연결될 수 있다.
인덕터(442)는 제2 재배선층(440) 내에 형성될 수 있다. 인덕터(442)를 브릿지 다이(430-1, 430-2, 430-3) 대신 제2 재배선층(440) 내에 형성하는 것은 인덕터(442)가 차지하는 면적이 스위치(432), 다이오드(434), 캐패시터(436) 등에 비하여 상대적으로 크기 때문이다. 인덕터(442)의 입력단은 전술한 바와 같이 스위치(432)의 출력단에 전기적 경로 ⓒ를 통하여 연결될 수 있다. 인덕터(442)의 출력단은 제2 반도체 칩(470)에 연결될 수 있고, 그에 따라, 전압 조정기에 의해 조정된 전원 즉, 출력 전압(Vout)을 제2 반도체 칩(470)으로 공급할 수 있다. 인덕터(442)의 출력단과 제2 반도체 칩(470) 사이의 전기적 경로는 화살표 ⓔ로 나타내었다. 도시하지는 않았으나, 이 전기적 경로 ⓔ는, 제2 재배선층(440) 내의 배선 구조, 및 제2 재배선층(440)과 제2 반도체 칩(470) 사이의 접속 전극을 통하여 구현될 수 있다.
캐패시터(436)는 브릿지 다이 스택(430) 중 최상부의 브릿지 다이(430-3)를 제외한 나머지 브릿지 다이(430-1, 430-2) 내에 형성될 수 있다. 캐패시터(436)를 최상부의 브릿지 다이(430-3) 내에 형성하지 않는 것은, 캐패시터(436)의 형성 면적을 충분히 확보하여 캐패시터(436)의 캐패시턴스를 증가시키기 위함일 수 있다. 만약, 스위치(432) 및 다이오드(434)가 형성된 최상부의 브릿지 다이(430-3) 내에 캐패시터(436)를 함께 형성하면 캐패시터(436)의 형성 면적이 충분하지 않을 수 있다. 또한, 캐패시터(436)를 최상부의 브릿지 다이(430-3)를 제외한 나머지 브릿지 다이(430-1, 430-2) 전부 내에 형성하는 것은, 캐패시터(436)의 캐패시턴스를 더욱 증가시키기 위함일 수 있다. 그러나, 본 개시가 이에 한정되는 것은 아니다. 다른 실시예에서, 캐패시터(436)는 최상부의 브릿지 다이(430-3) 내에 형성될 수 있다. 또는, 캐패시터(436)는 나머지 브릿지 다이(410-1, 410-2) 중 어느 하나 내에 형성될 수 있다.
캐패시터(436)의 일단은 제2 반도체 칩(470) 즉, 출력 전압(Vout)에 연결될수 있다. 캐패시터(436)의 일단과 연결되는 전기적 경로는 화살표 ⓕ로 나타내었다. 도시하지는 않았으나, 이 전기적 경로 ⓕ는, 복수의 브릿지 다이(430-1, 430-2, 430-3)를 연결하는 관통 전극 및 접속 전극의 적층 구조물, 최상부의 브릿지 다이(430-3)와 제2 재배선층(440) 사이의 접속 전극, 제2 재배선층(440)의 배선 구조, 및 제2 재배선층(440)과 제2 반도체 칩(470) 사이의 접속 전극을 통하여 구현될 수 있다. 캐패시터(436)의 타단은 접지에 전기적으로 연결될 수 있다.
이로써, 도 3a에서 설명한 전압 조정기가 본 실시예의 반도체 패키지 내에 구현될 수 있다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 패키지를 보다 구체적으로 나타낸 도면이다. 전술한 도 4에서는 전압 조정기의 구성 요소 및 이들 사이의 전기적 연결을 간략히 박스 및 선으로 도시한 반면, 도 5에서는, 도 4에서 전압 조정기의 구성 요소 및 이들 사이의 전기적 연결이 구체적으로 구현된 일 예를 보여준다.
도 5를 참조하면, 본 실시예의 반도체 패키지는, 수직 방향으로 순차적으로 적층되는 브릿지 다이 스택(530), 제2 재배선층(540), 및 제2 반도체 칩(570)을 포함할 수 있다. 브릿지 다이 스택(530), 제2 재배선층(540), 및 제2 반도체 칩(570)은 각각 도 4의 브릿지 다이 스택(430), 제2 재배선층(440), 및 제2 반도체 칩(470)과 실질적으로 대응할 수 있다.
브릿지 다이 스택(530)은 수직 방향으로 적층되는 복수의 브릿지 다이(530-1, 530-2, 530-3), 및 이들을 서로 연결시키는 제2 접속 전극(536)를 포함할 수 있다. 복수의 브릿지 다이(530-1, 530-2, 530-3) 각각은, 제2 바디부(532) 및 제2 관통 전극(534)을 포함할 수 있다.
제2 바디부(532)는 일면(532A) 및 타면(532B)을 가질 수 있다. 제2 바디부(532)는 반도체 바디(532S) 및 반도체 바디(532S) 상의 배선부(532W)를 포함할 수 있다. 배선부(532W)는 제2 바디부(532)의 일면(532A)에 인접하여 배치될 수 있다. 배선부(532W) 내의 배선 구조는, 후술하는 트랜지스터(TR), 다이오드(D), 및 캐패시터(C)를 제외하고는 간략히 선으로 도시하였다.
제2 관통 전극(534)은 반도체 바디(532S)를 관통하도록 형성될 수 있다. 제2 관통 전극(534)의 일단은 배선부(532W)와 접속할 수 있고, 배선부(532W)를 통하여 제2 관통 전극(534) 상에 위치하는 제2 접속 전극(536)과 전기적으로 연결될 수 있다. 반면, 제2 관통 전극(534)의 타단은 제2 관통 전극(534)의 아래에 위치하는 제2 접속 전극(536)과 직접 접촉할 수 있다.
수직 방향에서 서로 정렬되면서 전기적으로 연결된 제2 관통 전극(534) 및 제2 접속 전극(536)은 동일한 기능을 수행할 수 있다. 본 실시예에서, 가장 좌측에 위치하는 제2 관통 전극(534) 및 제2 접속 전극(536)의 적층 구조물은 입력 전압(Vin)에 연결될 수 있고, 가장 우측에 위치하는 제2 관통 전극(534) 및 제2 접속 전극(536)의 적층 구조물은 그라운드(GND)에 연결될 수 있고, 이들 사이의 제2 관통 전극(534) 및 제2 접속 전극(536)의 적층 구조물은 출력 전압(Vout)에 연결될 수 있다.
제2 재배선층(540)은 브릿지 다이 스택(530) 상에 배치되고, 최상부의 브릿지 다이(530-3)와 제2 재배선층(540) 사이에 배치되는 제2 접속 전극(536)을 통하여 브릿지 다이 스택(530)과 전기적으로 연결될 수 있다. 제2 재배선층(540) 내의 배선 구조는, 후술하는 인덕터(L)를 제외하고는 간략히 선으로 도시하였다.
제2 반도체 칩(570)은 제2 재배선층(540) 상에 배치되고, 제2 재배선층(540)과 제2 반도체 칩(570) 사이에 배치되는 제2 외부 접속 전극(580)을 통하여 제2 재배선층(540)과 전기적으로 연결될 수 있다. 제2 반도체 칩(570)의 세부 구성은, 후술하는 컨트롤러(572)를 제외하고는, 생략하였다.
여기서, 전압 조정기의 스위치에 해당하는 트랜지스터(TR)는 복수의 브릿지 다이(530-1, 530-2, 530-3) 중 어느 하나 예컨대, 최상부의 브릿지 다이(530-3) 내에 형성될 수 있다. 보다 구체적으로, 트랜지스터(TR)는 반도체 바디(532S) 상의 게이트(G), 및 게이트(G) 양측의 반도체 바디(532S) 내에 형성되는 접합 영역(J)을 포함할 수 있다. 게이트(G)는 스위치의 제어단에 해당하고, 양 접합 영역(J)은 각각 스위치의 입력단 및 출력단에 해당할 수 있다.
게이트(G)는 배선부(532W)의 배선 구조의 일부일 수 있다. 게이트(G)는 자신과 연결되는 배선부(532W)의 배선 구조, 제2 접속 전극(536), 제2 재배선층(540)의 배선 구조, 및 제2 외부 접속 전극(580)을 통하여 컨트롤러(572)에 연결될 수 있다. 그에 따라, 컨트롤러(572)는 게이트(G)에 소정 전압을 인가하여 트랜지스터(TR)의 온/오프를 제어할 수 있다.
양 접합 영역(J) 중 트랜지스터(TR)의 입력단에 해당하는 접합 영역(J) 예컨대, 좌측의 접합 영역(J)은 자신과 연결되는 배선부(532W)의 배선 구조를 통하여 입력 전압(Vin)에 연결되는 제2 관통 전극(534) 및 제2 접속 전극(536)의 적층 구조물과 연결될 수 있다.
양 접합 영역(J) 중 트랜지스터(TR)의 출력단에 해당하는 접합 영역(J) 예컨대, 우측의 접합 영역(J)은 자신과 연결되는 배선부(532W)의 배선 구조, 제2 접속 전극(536), 및 제2 재배선층(540)의 배선 구조를 통하여 인덕터(L)의 입력단에 연결될 수 있다.
다이오드(D)는 반도체 바디(532S) 내에 형성되고 서로 다른 도전형을 갖는 두 개의 접합 영역에 의해 구현될 수 있다. 두 개의 접합 영역 중 어느 하나 예컨대, N형 접합 영역은, 다이오드(D)의 출력단에 해당할 수 있고, 자신과 연결되는 배선부(532W)의 배선 구조를 통하여, 트랜지스터(TR)의 출력단에 해당하는 접합 영역(J)과 제2 접속 전극(536) 사이의 배선 구조에 연결될 수 있다. 두 개의 접합 영역 중 다른 하나 예컨대, P형 접합 영역은, 다이오드(D)의 입력단에 해당할 수 있고, 자신과 연결되는 배선부(532W)의 배선 구조를 통하여 그라운드(GND)에 연결되는 제2 관통 전극(534) 및 제2 접속 전극(536)의 적층 구조물과 연결될 수 있다.
인덕터(L)는 제2 재배선층(540) 내에 형성될 수 있다. 인덕터(L)의 입력단은 전술한 바와 같이 자신과 연결되는 배선 구조, 제2 접속 전극(536), 및 최상부의 브릿지 다이(530-3)의 배선부(532W)의 배선 구조를 통하여 트랜지스터(TR)의 출력단에 해당하는 접합 영역(J) 예컨대, 우측의 접합 영역(J)에 연결될 수 있다. 인덕터(L)의 출력단은, 자신과 연결되는 배선 구조, 및 제2 외부 접속 전극(580)을 통하여 제2 반도체 칩(570)에 연결됨으로써, 제2 반도체 칩(570)으로 출력 전압(Vout)을 공급할 수 있다. 나아가, 인덕터(L)의 출력단은, 제2 관통 전극(534) 및 제2 접속 전극(536)의 적층 구조물에 연결될 수 있다. 즉, 출력 전압(Vout)에 연결되는 제2 관통 전극(534) 및 제2 접속 전극(536)의 적층 구조물이 존재할 수 있다. 인덕터(L)의 구체적인 형상에 관하여는 도 6에 예시적으로 나타내었다.
도 6은 도 5의 인덕터의 일례를 나타내는 사시도이다.
도 6을 참조하면, 인덕터(L)는 전도성 라인(610), 및 전도성 비아(620)를 포함할 수 있다. 전도성 라인(610)은 수직 방향에서 서로 다른 층에 위치하는 제1 전도성 라인(610-1) 및 제2 전도성 라인(610-2)을 포함할 수 있다.
복수의 제1 전도성 라인(610-1)은 서로 평행하게 배열될 수 있고, 복수의 제2 전도성 라인(610-2)은 복수의 제1 전도성 라인(610-1)과 소정 각도로 교차하면서 서로 평행하게 배열될 수 있다. 복수의 제1 전도성 라인(610-1) 중 어느 하나의 일 단부는 대응하는 제2 전도성 라인(610-2)의 일 단부와 중첩하여 전도성 비아(620)에 의해 연결될 수 있고, 타단부는 대응하는 제2 전도성 라인(610-2)과 인접한 제2 전도성 라인(610-2)의 타단부와 중첩하여 전도성 비아(620)에 의해 연결될 수 있다. 이로써, 복수의 제1 전도성 라인(610-1)과 복수의 제2 전도성 라인(610-2)이 사슬 형태로 서로 연결될 수 있다.
인덕터(L)의 양 단부(E1, E2)는 제1 전도성 라인(610-1) 및/또는 제2 전도성 라인(610-2)으로부터 연장되어 위치할 수 있다. 인덕터(L)의 양 단부(E1, E2)는 전술한 도 5의 제2 재배선층(540)의 배선 구조와 연결될 수 있다.
도시하지는 않았으나, 인덕터(L)를 형성하는 전도성 라인(610) 및 전도성 비아(620)는 절연 물질로 몰딩될 수 있다. 나아가, 제1 전도성 라인(610-1)과 제2 전도성 라인(610-2) 사이에는 투자율이 높은 물질이 개재될 수 있다.
다시 도 5로 돌아가서, 캐패시터(C)는 브릿지 다이 스택(430) 중 최상부의 브릿지 다이(530-3)를 제외한 나머지 브릿지 다이(530-1, 530-2) 각각 내에 형성될 수 있다. 캐패시터(C)의 일단은 자신과 연결되는 배선부(532W)의 배선 구조를 통하여 출력 전압(Vout)에 연결되는 제2 관통 전극(534) 및 제2 접속 전극(536)의 적층 구조물에 연결될 수 있다. 캐패시터(C)의 타단은 자신과 연결되는 배선부(532W)의 배선 구조를 통하여 그라운드(GND)에 연결되는 제2 관통 전극(534) 및 제2 접속 전극(536)의 적층 구조물에 연결될 수 있다. 캐패시터(C)의 구체적인 형상에 관하여는 도 7에 예시적으로 나타내었다.
도 7은 도 5의 캐패시터의 일례를 나타내는 단면도이다.
도 7을 참조하면, 캐패시터(C)는 제1 전극(710), 제2 전극(730), 및 제1 전극(710)과 제2 전극(730) 사이에 개재되는 유전체층(720)을 포함할 수 있다. 특히, 캐패시터(C)는 반도체 바디(532S) 내에 형성된 트렌치(701)를 따라 제1 전극(710), 제2 전극(730), 및 유전체층(720)이 형성되는 트렌치형 캐패시터에 해당할 수 있다.
보다 구체적으로, 반도체 바디(532S) 상의 배선부(532W)는 제1 내지 제3 절연층(I1, I2, I3)을 포함할 수 있다. 트렌치(701)는 제1 절연층(I1) 및 반도체 바디(532S) 내에 소정 깊이로 형성될 수 있다. 트렌치(701)는 수평 방향에서 출력 전압(Vout)에 연결되는 제2 관통 전극(534)과 그라운드(GND)에 연결되는 제2 관통 전극(534) 사이에 위치할 수 있고, 하나 이상의 개수로 형성될 수 있다.
제1 전극(710)은 트렌치(701)를 완전히 매립하지 않는 얇은 두께로, 트렌치(701)의 표면 및 제1 절연층(I1)의 상면을 따라 컨포멀하게 형성될 수 있다. 제1 전극(710)은 그라운드(GND)에 연결되는 제2 관통 전극(534)의 일단에 연결될 수 있다.
유전체층(720)은 제1 전극(710)이 형성된 트렌치(701)를 완전히 매립하지 않는 얇은 두께로, 제1 전극(710) 상에서 복수의 트렌치(701) 각각의 내부에 위치하도록 형성될 수 있다.
제2 전극(730)은 제1 전극(710) 및 유전체층(720)이 형성된 트렌치(701)의 나머지 공간을 완전히 매립하면서 제2 절연층(I2)을 관통하여 제2 절연층(I2)의 상면 상으로 연장하도록 형성될 수 있다. 제2 전극(730)은 출력 전압(Vout)에 연결되는 제2 관통 전극(534)의 일단에 연결될 수 있다.
본 실시예에서는, 트렌치형 캐패시터를 도시하였으나, 본 개시가 이에 한정되는 것은 아니며, 두 개의 전극 사이에 유전체층이 개재된 다양한 형상의 캐패시터가 구현될 수 있다.
다시 도 5로 돌아가서, 결과적으로, 트랜지스터(TR), 다이오드(D), 캐패시터(C), 인덕터(L), 및 컨트롤러(572)를 포함하는 전압 조정기가 본 실시예의 반도체 패키지 내에 구현될 수 있다.
이상으로 설명한 반도체 패키지에 의하면, 브릿지 다이(530-1, 530-2, 530-3)의 면적이나 제2 재배선층(540)의 면적을 증가시키지 않고서도, 전압 조정기를 구현함으로써 제2 반도체 칩(570)으로의 원활한 전원 공급이 가능할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
430: 브릿지 다이 스택 430-1, 430-2, 430-3: 브릿지 다이
432: 스위치 434: 다이오드
436: 캐패시터 440: 제2 재배선층
442: 인덕터 470: 제2 반도체 칩
472: 컨트롤러

Claims (20)

  1. 수직 방향으로 적층된 복수의 제1 반도체 칩을 포함하는 제1 반도체 칩 스택;
    수평 방향에서 상기 제1 반도체 칩 스택과 이격하여 배치되고, 상기 수직 방향으로 적층된 복수의 브릿지 다이를 포함하는 브릿지 다이 스택 - 여기서, 상기 복수의 브릿지 다이 각각은 관통 전극을 포함하고, 상기 수직 방향으로 정렬된 상기 관통 전극은 상기 브릿지 다이 사이의 접속 전극을 통하여 서로 연결됨. - ;
    상기 제1 반도체 칩 스택 및 상기 브릿지 다이 스택 상에 배치되는 재배선층; 및
    상기 재배선층 상에 배치되고, 상기 수직 방향으로 정렬된 상기 관통 전극 및 상기 접속 전극, 및 상기 재배선층을 통하여 전압을 공급받는 제2 반도체 칩을 포함하고,
    상기 전압의 조정을 위한 전압 조정기가, 상기 복수의 브릿지 다이 중 적어도 하나 내에 형성된 스위치, 다이오드, 및 캐패시터, 상기 제2 재배선층 내에 형성된 인덕터, 및 상기 제2 반도체 칩 내에 형성된 컨트롤러를 포함하여 형성되는
    반도체 패키지.
  2. 제1 항에 있어서,
    상기 복수의 브릿지 다이 각각은, 반도체 바디, 및 상기 반도체 바디 상의 배선부를 포함하고,
    상기 관통 전극은, 상기 반도체 바디를 관통하여 상기 배선부와 전기적으로 연결되는
    반도체 패키지.
  3. 제2 항에 있어서,
    상기 스위치는, 상기 반도체 바디 상에 형성된 게이트, 및 상기 게이트 양측의 상기 반도체 바디 내에 형성된 접합 영역을 포함하는 트랜지스터를 포함하는
    반도체 패키지.
  4. 제3 항에 있어서,
    상기 게이트는, 상기 배선부 및 상기 재배선층을 통하여 상기 컨트롤러에 연결되고,
    상기 게이트 양측 중 일측의 상기 접합 영역은, 상기 배선부를 통하여 상기 스위치가 형성된 상기 브릿지 다이에 배치되고 입력 전압에 연결되는 상기 관통 전극의 일단에 연결되고,
    상기 게이트 양측 중 타측의 상기 접합 영역은, 상기 배선부 및 상기 재배선층을 통하여 상기 인덕터에 연결되는
    반도체 패키지.
  5. 제2 항에 있어서,
    상기 다이오드는, 상기 스위치가 형성된 상기 브릿지 다이의 상기 반도체 바디 내에 형성되고 서로 다른 도전형을 갖는 접합 영역을 포함하는
    반도체 패키지.
  6. 제5 항에 있어서,
    상기 다이오드의 상기 접합 영역 중 어느 하나는 상기 배선부를 통하여 상기 게이트 양측 중 상기 타측의 접합 영역과 상기 인덕터 사이에 연결되고,
    상기 다이오드의 상기 접합 영역 중 다른 하나는 상기 배선부를 통하여 상기 스위치가 형성된 상기 브릿지 다이에 배치되고 그라운드에 연결되는 상기 관통 전극의 일단에 연결되는
    반도체 패키지.
  7. 제2 항에 있어서,
    상기 캐패시터는, 제1 전극, 제2 전극, 및 상기 제1 전극과 제2 전극 사이의 유전체층을 포함하고,
    상기 제1 전극은, 상기 캐패시터가 형성된 상기 브릿지 다이에 배치되고 출력 전압에 연결되는 상기 관통 전극에 연결되고,
    상기 제2 전극은, 상기 캐패시터가 형성된 상기 브릿지 다이에 배치되고 그라운드에 연결되는 상기 관통 전극에 연결되는
    반도체 패키지.
  8. 제7 항에 있어서,
    상기 제1 전극, 상기 제2 전극, 및 상기 유전체층은, 상기 반도체 바디 내에 형성된 트렌치를 따라 형성되는
    반도체 패키지.
  9. 제1 항에 있어서,
    상기 인덕터는,
    서로 평행한 복수의 제1 전도성 라인;
    상기 제1 전도성 라인 상에 배치되고, 상기 제1 전도성 라인과 교차하면서 서로 평행한 복수의 제2 전도성 라인; 및
    상기 제1 전도성 라인과 상기 제2 전도성 라인 사이의 중첩 영역에서 이들을 연결시키는 전도성 비아를 포함하고,
    상기 제1 전도성 라인의 양 단부는, 각각, 어느 하나의 제2 전도성 라인의 일단부 및 상기 어느 하나의 제2 전도성 라인과 인접한 제2 전도성 라인의 타단부와 중첩하는
    반도체 패키지.
  10. 제1 항에 있어서,
    상기 관통 전극은, 입력 전압에 연결되는 제1 관통 전극, 출력 전압에 연결되는 제2 관통 전극, 및 그라운드에 연결되는 제3 관통 전극을 포함하고,
    상기 수평 방향에서, 상기 제2 관통 전극은, 상기 제1 관통 전극과 상기 제3 관통 전극 사이에 배치되는
    반도체 패키지.
  11. 제1 항에 있어서,
    상기 스위치 및 상기 다이오드는, 상기 복수의 브릿지 다이 중 제1 브릿지 다이 내에 형성되고,
    상기 캐패시터는, 상기 제1 브릿지 다이를 제외한, 나머지 브릿지 다이 중 적어도 하나 내에 형성되는
    반도체 패키지.
  12. 제11 항에 있어서,
    상기 나머지 브릿지 다이는, 둘 이상의 브릿지 다이를 포함하고,
    상기 캐패시터는, 상기 둘 이상의 브릿지 다이 각각에 형성되는
    반도체 패키지.
  13. 제11 항에 있어서,
    상기 제1 브릿지 다이는, 상기 나머지 브릿지 다이 상에 위치하는
    반도체 패키지.
  14. 제1 항에 있어서,
    상기 제1 반도체 칩은, 메모리 칩을 포함하고,
    상기 제2 반도체 칩은, 로직 칩을 포함하는
    반도체 패키지.
  15. 수직 방향으로 적층된 복수의 제1 반도체 칩을 포함하는 제1 반도체 칩 스택;
    수평 방향에서 상기 제1 반도체 칩 스택과 이격하여 배치되고, 상기 수직 방향으로 적층된 복수의 브릿지 다이를 포함하는 브릿지 다이 스택;
    상기 제1 반도체 칩 스택 및 상기 브릿지 다이 스택 상에 배치되는 재배선층; 및
    상기 재배선층 상에 배치되고, 상기 브릿지 다이 스택 및 상기 재배선층을 통하여 전압을 공급받는 제2 반도체 칩을 포함하고,
    상기 전압의 조정을 위한 전압 조정기가, 상기 복수의 브릿지 다이 중 적어도 하나 내에 형성된 스위치, 다이오드, 및 캐패시터, 상기 제2 재배선층 내에 형성된 인덕터, 및 상기 제2 반도체 칩 내에 형성된 컨트롤러를 포함하여 형성되는
    반도체 패키지.
  16. 제15 항에 있어서,
    상기 스위치의 제어단, 입력단, 및 출력단은, 각각, 상기 컨트롤러, 입력 전압, 및 상기 인덕터의 입력단에 연결되고,
    상기 인덕터의 출력단은, 상기 제2 반도체 칩에 연결되고,
    상기 다이오드의 입력단 및 출력단은, 각각, 그라운드 및 상기 스위치의 출력단과 상기 인덕터의 입력단 사이에 연결되고,
    상기 캐패시터의 일단 및 타단은, 각각, 상기 제2 반도체 칩 및 상기 그라운드에 연결되는
    반도체 패키지.
  17. 제15 항에 있어서,
    상기 스위치 및 상기 다이오드는, 상기 복수의 브릿지 다이 중 제1 브릿지 다이 내에 형성되고,
    상기 캐패시터는, 상기 제1 브릿지 다이를 제외한, 나머지 브릿지 다이 중 적어도 하나 내에 형성되는
    반도체 패키지.
  18. 제17 항에 있어서,
    상기 나머지 브릿지 다이는, 둘 이상의 브릿지 다이를 포함하고,
    상기 캐패시터는, 상기 둘 이상의 브릿지 다이 각각에 형성되는
    반도체 패키지.
  19. 제17 항에 있어서,
    상기 제1 브릿지 다이는, 상기 나머지 브릿지 다이 상에 위치하는
    반도체 패키지.
  20. 제15 항에 있어서,
    상기 제1 반도체 칩은, 메모리 칩을 포함하고,
    상기 제2 반도체 칩은, 로직 칩을 포함하는
    반도체 패키지.
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