KR20220144290A - 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템 - Google Patents

3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템 Download PDF

Info

Publication number
KR20220144290A
KR20220144290A KR1020210115573A KR20210115573A KR20220144290A KR 20220144290 A KR20220144290 A KR 20220144290A KR 1020210115573 A KR1020210115573 A KR 1020210115573A KR 20210115573 A KR20210115573 A KR 20210115573A KR 20220144290 A KR20220144290 A KR 20220144290A
Authority
KR
South Korea
Prior art keywords
electrode layers
layers
peripheral circuit
plugs
outer electrode
Prior art date
Application number
KR1020210115573A
Other languages
English (en)
Inventor
이소현
이예린
문성수
이재덕
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210115573A priority Critical patent/KR20220144290A/ko
Publication of KR20220144290A publication Critical patent/KR20220144290A/ko

Links

Images

Classifications

    • H01L27/11526—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H01L27/11548—
    • H01L27/11551—
    • H01L27/11592—
    • H01L27/11595—
    • H01L27/11597—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

3차원 반도체 메모리 장치는, 셀 활성 영역, 연결 영역 및 바깥 영역을 포함하는 기판; 상기 기판 상에 반복적으로 적층된 주변 회로 배선들 및 주변 컨택 플러그들을 포함하는 주변 회로 구조체; 상기 셀 영역 상에서, 상기 주변 회로 구조체 상에 상기 기판의 상면에 수직한 제1 방향으로 적층된 게이트 전극들; 및 상기 바깥 영역 상에서, 상기 주변 회로 구조체에 전기적으로 연결되는 적층 커패시터들을 포함한다. 상기 적층 커패시터들 각각은 두 개의 전극 구조체들 및 상기 두 개의 전극 구조체들을 분리하는 바깥 분리 절연패턴들을 포함하고, 상기 전극 구조체들 각각은 상기 제1 방향으로 적층된 바깥 전극층들, 및 상기 제1 방향으로 연장되어 상기 바깥 전극층들을 관통하는 적어도 하나 이상의 관통 플러그들을 포함하고, 상기 바깥 전극층들은 상기 게이트 전극들와 동일한 물질을 포함하는 3차원 반도체 메모리 장치를 포함한다.

Description

3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것으로서, 더욱 상세하게는 집적도가 보다 향상된 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 데이터 저장 용량을 증가시키면서, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명의 일 기술적 과제는 집적도가 보다 향상된 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템을 제공하는데 있다.
본 발명의 다른 기술적 과제는 전기적 특성이 개선된 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 3차원 반도체 메모리 장치는, 셀 활성 영역, 연결 영역 및 바깥 영역을 포함하는 기판; 상기 기판 상에 반복적으로 적층된 주변 회로 배선들 및 주변 컨택 플러그들을 포함하는 주변 회로 구조체; 상기 셀 영역 상에서, 상기 주변 회로 구조체 상에 상기 기판의 상면에 수직한 제1 방향으로 적층된 게이트 전극들; 및 상기 바깥 영역 상에서, 상기 주변 회로 구조체에 전기적으로 연결되는 적층 커패시터들을 포함할 수 있다. 상기 적층 커패시터들 각각은 두 개의 전극 구조체들 및 상기 두 개의 전극 구조체들을 분리하는 바깥 분리 절연패턴들을 포함할 수 있고, 상기 전극 구조체들 각각은 상기 제1 방향으로 적층된 바깥 전극층들, 및 상기 제1 방향으로 연장되어 상기 바깥 전극층들을 관통하는 적어도 하나 이상의 관통 플러그들을 포함할 수 있고, 상기 바깥 전극층들은 상기 게이트 전극들와 동일한 물질을 포함하는 3차원 반도체 메모리 장치를 포함할 수 있다.
본 발명에 따른 전자 시스템은 셀 활성 영역, 연결 영역 및 바깥 영역을 포함하는 기판, 상기 기판 상에 반복적으로 적층된 주변 회로 배선들 및 주변 컨택 플러그들을 포함하는 주변 회로 구조체, 상기 셀 영역 상에서, 상기 주변 회로 구조체 상에 제공되는 게이트 전극들, 상기 바깥 영역 상에서 상기 주변 회로 구조체에 전기적으로 연결되는 적층 커패시터들, 및 상기 주변 회로 구조체와 전기적으로 연결되는 입출력 패드를 포함하는 3차원 반도체 메모리 장치; 및 상기 입출력 패드를 통하여 상기 3차원 반도체 메모리 장치와 전기적으로 연결되며, 상기 3차원 반도체 메모리 장치를 제어하는 컨트롤러를 포함할 수 있다.상기 적층 커패시터들 각각은 두 개의 전극 구조체들 및 상기 두 개의 전극 구조체들을 분리하는 바깥 분리 절연 패턴들을 포함할 수 있고, 상기 전극 구조체들 각각은 상기 기판의 상면에 수직한 제1 방향으로 적층된 바깥 전극층들, 및 상기 제1 방향으로 연장되어 상기 바깥 전극층들을 관통하는 적어도 하나 이상의 관통 플러그들을 포함할 수 있고, 상기 바깥 전극층들은 상기 게이트 전극들와 동일한 물질을 포함할 수 있다.
본 발명의 개념에 따르면, 적층 커패시터들이 기능적으로 활용되지 않던 바깥 영역 상에 형성됨으로써, 커패시터 형성을 위한 별도의 공간이 요구되지 않을 수 있고, 그 결과, 3차원 반도체 메모리 장치의 집적도가 향상될 수 있다.
또한, 적층 커패시터들이 기능적으로 활용되지 않던 바깥 영역 상에 형성됨으로써, 적층 커패시터들의 크기에 대한 마진이 증가할 수 있고, 이에 따라, 용량이 큰 적층 커패시터들의 제공이 가능하며, 그 결과, 3차원 반도체 메모리 장치의 전기적 특성이 개선될 수 있다.
도 1a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자시스템을 개략적으로 나타낸 도면이다.
도 1b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 1c 및 도 1d는 본 발명의 실시예들에 따른 3차원 반도체 메모리 패키지들을 개략적으로 나타낸 도면들로, 각각 도 1b의 I-I'에 대응하는 단면도들이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3a, 도 4a, 도 5a 및 도 6a는 도 2의 A-A'에 대응하는 단면도들이다.
도 3b, 도 4b, 도 5b 및 도 6b는 도 2의 B-B'에 대응하는 단면도이다.
도 7a 내지 도 7i, 도 8a 및 도 8b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 도면들로, 도 2의 P2 부분에 대응하는 평면도들이다.
도 9a 내지 도 9d는 도 3a에 따른 3차원 반도체 메모리 장치의 제조방법을 나타내는 도면들로, 도 2의 A-A'에 대응하는 단면도들이다.
도 10a 내지 도 10c는 도 8a에 따른 3차원 반도체 메모리 장치의 제조방법을 나타내는 도면들로, 도 2의 A-A'에 대응하는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자시스템을 개략적으로 나타낸 도면이다.
도 1a를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 3차원 반도체 메모리 장치(1100) 및 상기 3차원 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 상기 전자 시스템(1000)은 하나 또는 복수의 상기 3차원 반도체 메모리 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 상기 전자 시스템(1000)은 하나 또는 복수의 상기 3차원 반도체 메모리 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
상기 3차원 반도체 메모리 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 후술하는 바와 같은 3차원 NAND 플래쉬 메모리 장치일 수 있다. 상기 3차원 반도체 메모리 장치(1100)는 제1 구조물(1100F) 및 상기 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 상기 제1 구조물(1100F)은 상기 제2 구조물(1100S)의 옆에 배치될 수도 있다. 상기 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 도 3a의 주변 회로 구조체(PS)일 수 있다. 상기 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 도 3a의 상부 구조체(US)일 수 있다.
상기 제2 구조물(1100S)에서, 상기 메모리 셀 스트링들(CSTR) 각각은 상기 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 상기 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 상기 하부 트랜지스터들(LT1, LT2)과 상기 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 상기 하부 트랜지스터들(LT1, LT2)의 개수와 상기 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상기 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 상기 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 상기 게이트 하부 라인들(LL1, LL2)은 각각 상기 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 상기 워드라인들(WL)은 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상기 게이트 상부 라인들(UL1, UL2)은 각각 상기 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
상기 공통 소스 라인(CSL), 상기 제1 및 제2 게이트 하부 라인들(LL1, LL2), 상기 워드라인들(WL), 및 상기 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 상기 디코더 회로(1110)와 전기적으로 연결될 수 있다. 상기 비트라인들(BL)은 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 상기 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
상기 제1 구조물(1100F)에서, 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 상기 로직 회로(1130)에 의해 제어될 수 있다. 상기 3차원 반도체 메모리 장치(1000)는 상기 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 상기 컨트롤러(1200)와 통신할 수 있다. 상기 입출력 패드(1101)는 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 상기 로직 회로(1130)와 전기적으로 연결될 수 있다.
상기 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 상기 전자 시스템(1000)은 복수의 3차원 반도체 메모리 장치들(1100)을 포함할 수 있으며, 이 경우, 상기 컨트롤러(1200)는 상기 복수의 3차원 반도체 메모리 장치들(1000)을 제어할 수 있다.
상기 프로세서(1210)는 상기 컨트롤러(1200)를 포함한 상기 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 상기 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, 상기 NAND 컨트롤러(1220)를 제어하여 상기 3차원 반도체 메모리 장치(1100)에 억세스할 수 있다. 상기 NAND 컨트롤러(1220)는 상기 3차원 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. 상기 NAND 인터페이스(1221)를 통해, 상기 3차원 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 상기 3차원 반도체 메모리 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 상기 3차원 반도체 메모리 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 상기 호스트 인터페이스(1230)는 상기 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 상기 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 상기 프로세서(1210)는 제어 명령에 응답하여 상기 3차원 반도체 메모리 장치(1100)를 제어할 수 있다.
도 1b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 1b를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 상기 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 상기 반도체 패키지(2003) 및 상기 DRAM(2004)은 상기 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 상기 컨트롤러(2002)와 서로 연결될 수 있다.
상기 메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 상기 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 상기 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 상기 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 상기 전자 시스템(2000)은 상기 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 상기 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 상기 컨트롤러(2002) 및 상기 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
상기 컨트롤러(2002)는 상기 반도체 패키지(2003)에 데이터를 기록하거나, 상기 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 상기 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
상기 DRAM(2004)은 데이터 저장 공간인 상기 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 상기 전자 시스템(2000)에 포함되는 상기 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 상기 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 상기 전자 시스템(2000)에 상기 DRAM(2004)이 포함되는 경우, 상기 컨트롤러(2002)는 상기 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 상기 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
상기 반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 상기 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 상기 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 상기 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 상기 반도체 칩들(2200)과 상기 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 상기 패키지 기판(2100) 상에서 상기 반도체 칩들(2200) 및 상기 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
상기 패키지 기판(2100)은 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1의 입출력 패드(1101)에 해당할 수 있다. 상기 반도체 칩들(2200) 각각은 적층 구조체들(3210) 및 수직 구조체들(3220)을 포함할 수 있다. 상기 반도체 칩들(2200) 각각은 후술하는 바와 같은 3차원 반도체 메모리 장치를 포함할 수 있다.
예시적인 실시예들에서, 상기 연결 구조물(2400)은 상기 입출력 패드(2210)와 상기 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 상기 패키지 기판(2100)의 상기 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식의 상기 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 상기 메인 기판(2001)과 다른 별도의 인터포저 기판에 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 1c 및 도 1d는 본 발명의 실시예들에 따른 3차원 반도체 메모리 패키지들을 개략적으로 나타낸 도면들로, 각각 도 1b의 I-I' 에 대응하는 단면도들이다.
도 1c를 참조하면, 상기 반도체 패키지(2003)에서, 상기 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 상기 패키지 기판(2100)은 패키지 기판 바디부(2120), 상기 패키지 기판 바디부(2120)의 상면에 배치되는 도 1b의 상부 패드들(2130), 상기 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 상기 패키지 기판 바디부(2120) 내부에서 상기 상부 패드들(2130)과 상기 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상기 상부 패드들(2130)은 도 1b의 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 상기 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 1b와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
상기 반도체 칩들(2200) 각각은 반도체 기판(3010) 및 상기 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 상기 제1 구조물(3100)은 주변 회로 배선들(3110)을 포함하는 도 3a의 주변 회로 구조체(PS)를 포함할 수 있다. 상기 제2 구조물(3200)은 공통 소스 라인(3205), 상기 공통 소스 라인(3205) 상의 적층 구조체(3210), 상기 적층 구조체(3210)를 관통하는 수직 구조체들(3220)과 분리 구조체들(3230), 상기 수직 구조체들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 상기 적층 구조체(3210)의 도 1a의 워드라인들(WL)과 전기적으로 연결되는 셀 컨택 플러그들(3235)을 포함할 수 있다. 상기 반도체 칩들(2200) 각각은 도 2의 적층 커패시터들(CA)을 더 포함할 수 있다.
상기 반도체 칩들(2200) 각각은, 상기 제1 구조물(3100)의 상기 주변 회로 배선들(3110)과 전기적으로 연결되며 상기 제2 구조물(3200) 내로 연장되는 관통 비아(3245)을 포함할 수 있다. 상기 관통 비아(3245)는 상기 적층 구조체(3210)의 외측에 배치될 수 있으며, 상기 적층 구조체(3210)를 관통하도록 더 배치될 수 있다. 후술할 실시예들에서, 도 2의 적층 커패시터(CA)들 각각은 상기 관통 비아(3245)를 포함할 수 있다. 상기 반도체 칩들(2200) 각각은, 상기 제1 구조물(3100)의 상기 주변 회로 배선들(3110)과 전기적으로 연결되는 도 1b의 입출력 패드(2210)를 더 포함할 수 있다.
도 1d를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 상기 반도체 기판(4010) 상의 제1 구조물(4100), 및 상기 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 상기 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
상기 제1 구조물(4100)은 주변 회로 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 도 3a의 주변 회로 구조체(PS)를 포함할 수 있다. 상기 제2 구조물(4200)은 공통 소스 라인(4205), 상기 공통 소스 라인(4205)과 상기 제1 구조물(4100) 사이의 적층 구조체(4210), 상기 적층 구조체(4210)를 관통하는 수직 구조체들(4220)과 분리 구조체들(4230), 및 상기 수직 구조체들(4220) 및 적층 구조체(4210)의 상기 워드라인들(WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 상기 제2 접합 구조물들(4250)은, 상기 수직 구조체들(4220)과 전기적으로 연결되는 비트라인들(4240) 및 상기 워드라인들(WL)과 전기적으로 연결되는 셀 컨택 플러그들(4235)을 통하여, 각각 상기 수직 구조체들(4220) 및 상기 워드라인들(WL)과 전기적으로 연결될 수 있다. 상기 제1 구조물(4100)의 상기 제1 접합 구조물들(4150) 및 상기 제2 구조물(4200)의 상기 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 상기 제1 접합 구조물들(4150) 및 상기 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
상기 반도체 칩들(2200a) 각각은 도 2의 적층 커패시터들(CA)을 더 포함할 수 있다. 상기 반도체 칩들(2200a) 각각은 상기 제1 구조물(4100)의 주변 회로 배선들(4110)과 전기적으로 연결되는 도 1b의 입출력 패드(2210)를 더 포함할 수 있다.
도 1c의 반도체 칩들(2200) 및 도 1d의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 1c의 반도체 칩들(2200) 및 도 1d의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 3a는 도 2의 A-A'에 대응하는 단면도이다. 도 3b는 도 2의 B-B'에 대응하는 단면도이다.
도 2, 도 3a 및 도 3b를 참조하면, 셀 활성 영역(CAR), 연결 영역(CNR) 및 바깥 영역(OR)을 포함하는 기판(10)이 제공될 수 있다. 상기 기판(10)은 실리콘 단결정 기판일 수 있다. 상기 기판(10) 내에 소자분리막(20)이 배치되어 활성 영역들을 정의할 수 있다. 상기 기판(10) 상에 주변 회로 구조체(PS) 및 상기 주변 회로 구조체(PS) 상의 상부 구조체(US)가 제공될 수 있다.
상기 주변 회로 구조체(PS)는 상기 기판(10) 상에 제공되는 주변 로직 회로들(PTR) 및 하부 절연막(30)을 포함할 수 있다. 상기 주변 로직 회로들(PTR)은 디코더 회로, 페이지 버퍼, 및 로직 회로 등일 수 있다. 상기 주변 회로 구조체(PS)는 상기 기판(10) 상에 제1 방향(D1)을 따라 반복적으로 적층된 주변 회로 배선들(31) 및 주변 컨택 플러그들(33)을 더 포함할 수 있다. 상기 제1 방향(D1)은 상기 기판(10)의 상면에 수직한 방향일 수 있다. 상기 주변 회로 배선들(31)이 상기 주변 컨택 플러그들(33)을 통해 상기 주변 로직 회로들(PTR)과 전기적으로 연결될 수 있다.
상기 하부 절연막(30)은 상기 기판(10) 상에서 상기 주변 로직 회로들(PTR), 상기 주변 회로 배선들(31) 및 상기 주변 컨택 플러그들(33)을 덮을 수 있다. 상기 하부 절연막(30)은 다층으로 적층된 절연막들을 포함할 수 있다. 일 예로, 상기 하부 절연막(30)은 실리콘 산화물을 포함할 수 있다.
상기 상부 구조체(US)가 상기 주변 회로 구조체(PS) 상에 제공될 수 있다. 상기 상부 구조체(US)는 수평막(100), 적층 구조체(ST), 제1 분리구조체(SS1), 제2 분리구조체(SS2), 수직 구조체들(VS) 및 적층 커패시터들(CA)을 포함할 수 있다. 상기 수평막(100)은 상기 셀 활성 영역(CAR), 상기 연결 영역(CNR) 및 상기 바깥 영역(OR) 상에 제공될 수 있다. 상기 수평막(100)은 상기 주변 회로 구조체(PS) 상에 제공될 수 있으며, 상세하게는 상기 하부 절연막(30) 상에 제공될 수 있다. 일 예로, 상기 수평막(100)은 제1 도전형(예를 들어, n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 매립 절연막(105)이 상기 하부 절연막(30) 상에 더 제공될 수 있다. 상기 매립 절연막(105)은 상기 수평막(100)을 관통할 수 있고, 상기 매립 절연막(105)의 상면은 상기 수평막(100)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 적층 구조체(ST)는 상기 셀 활성 영역(CAR) 및 상기 연결 영역(CNR) 상에 제공되고, 상기 제1 방향(D1)을 따라 교대로 적층된 층간 절연막들(ILD) 및 게이트 전극들(GE)을 포함할 수 있다. 상기 적층 구조체(ST)는 상기 수평막(100) 상의 제1 적층 구조체(ST1) 및 상기 제1 적층 구조체(ST1) 상의 제2 적층 구조체(ST2)를 포함할 수 있다. 상기 제1 적층 구조체(ST1)는 상기 제1 방향(D1)을 따라 교대로 적층된 제1 층간 절연막들(ILDa) 및 제1 게이트 전극들(GEa)을 포함할 수 있고, 상기 제2 적층 구조체(ST2)는 상기 제1 방향(D1)을 따라 교대로 적층된 제2 층간 절연막들(ILDb) 및 제2 게이트 전극들(GEb)을 포함할 수 있다.
상기 게이트 전극들(GE) 중 가장 아래의 두 개의 게이트 전극들(GE)은 각각 도 1a의 게이트 하부 라인들(LL1, LL2)에 해당될 수 있다. 가장 위의 두 개의 게이트 전극들(GE)은 각각 도 1a의 게이트 상부 라인들(UL1, UL2)에 해당할 수 있다. 상기 게이트 상부 라인들(UL1, UL2)은 중앙 분리 패턴(50), 상기 제1 및 제2 분리구조체들(SS1, SS2) 의해 복수의 라인들로 분리될 수 있다. 그 외의 전극층들(EL)은 도 1a의 워드라인들(WL)에 해당할 수 있다.
일 예로, 상기 층간 절연막들(ILD)은 실리콘 산화물 또는 저유전물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 전극들(GE)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 분리구조체들(SS1, SS2)이 상기 셀 활성 영역(CAR) 및 상기 연결 영역(CNR) 상에서 상기 적층 구조체(ST)를 상기 제1 방향(D1)으로 관통할 수 있다. 도시되지 않았지만, 상기 제1 및 제2 분리구조체들(SS1, SS2)은 상기 수평막(100)까지 연장될 수 있다. 상기 제1 분리구조체들(SS1)은 상기 기판(10)의 상면에 평행한 제2 방향(D2)으로 연장될 수 있고, 상기 기판(10)의 상면에 평행하고 상기 제2 방향(D2)에 교차하는(일 예로, 직교하는) 제3 방향(D3)으로 서로 이격되어 배치될 수 있다. 상기 제2 분리구조체들(SS2)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 서로 이격되어 배치될 수 있다. 상기 제1 및 제2 분리구조체들(SS1, SS2)은 실리콘 산화물을 포함할 수 있다.
상기 셀 활성 영역(CAR) 상의 상기 수평막(100) 및 상기 적층 구조체(ST) 사이에 소스 구조체(SC)가 개재될 수 있다. 상기 소스 구조체(SC)는 제1 소스 도전 패턴(SCP1) 및 상기 제1 소스 도전 패턴(SCP1) 상의 제2 소스 도전 패턴(SCP2)을 포함할 수 있다. 일 예로, 상기 제1 소스 도전 패턴(SCP1)은 n형 도펀트들이 도핑된 반도체막으로 이루어질 수 있고, 상기 제2 소스 도전 패턴(SCP2)은 제 1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
상기 연결 영역(CNR) 상의 상기 수평막(100) 및 상기 제2 소스 도전 패턴(SCP2) 사이에 하부 희생 패턴(LSP)이 개재될 수 있다. 상기 하부 희생 패턴(LSP)은 상기 제1 소스 도전 패턴(SCP1)의 상면과 실질적으로 공면을 이루는 상면을 가질 수 있다.
상기 수직 구조체들(VS)이 상기 적층 구조체(ST) 및 상기 소스 구조체(SC)를 상기 제1 방향(D1)으로 관통할 수 있다. 상기 수직 구조체들(VS)은 상기 수평막(100)의 내부까지 연장될 수 있다. 평면적 관점에서, 상기 수직 구조체들(VS)은 원 형태를 가질 수 있다. 상기 수직 구조체들(VS) 각각은 상기 적층 구조체(ST) 및 상기 소스 구조체(SC)를 상기 제1 방향(D1)으로 관통하는 수직 절연 패턴(VI), 상기 적층 구조체(ST) 및 상기 소스 구조체(SC)의 각각과 상기 수직 절연 패턴(VI) 사이에서 상기 제1 방향(D1)으로 연장되는 수직 반도체 패턴(VSP), 및 상기 적층 구조체(ST)와 상기 수직 반도체 패턴(VSP) 사이에서 상기 제1 방향(D1)으로 연장되는 데이터 저장 패턴(DSP)을 포함할 수 있다. 상기 데이터 저장 패턴(DSP)의 잔부는 상기 수직 반도체 패턴(VSP)과 상기 수평막(100) 사이에 개재될 수 있다.
도전 패드(PAD)가 상기 수직 구조체들(VS)의 각각의 상기 수직 절연 패턴(VI) 상에 배치될 수 있고, 상기 수직 반도체 패턴(VSP)과 접할 수 있다. 상기 도전 패드(PAD)는 상기 수직 반도체 패턴(VSP)과 전기적으로 연결될 수 있다. 일 예로, 상기 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor) 물질 또는 다결정(polycrystalline) 반도체 물질을 포함할 수 있다. 일 예로, 상기 도전 패드(PAD)는 불순물이 도핑된 반도체 물질 또는 도전 물질을 포함할 수 있다.
상기 수직 구조체들(VS) 각각은 상기 제1 적층 구조체(ST1)를 관통하는 제1 수직 구조체, 및 상기 제2 적층 구조체(ST2)를 관통하는 제2 수직 구조체를 포함할 수 있다. 상기 제1 및 제2 수직 구조체 각각은 상기 제1 방향(D1)으로 갈수록 직경이 증가할 수 있다. 상기 제1 및 제2 수직 구조체는, 서로 연결되는 경계에서 서로 다른 직경을 가질 수 있다. 구체적으로 상기 제1 수직 구조체 상부의 직경은, 상기 제2 수직 구조체 하부의 직경보다 클 수 있다.
더미 수직 구조체들(DVS)이 상기 연결 영역(CNR) 상에서 상기 적층 구조체(ST) 및 상기 소스 구조체(SC)를 상기 제1 방향(D1)으로 관통할 수 있고, 상기 수평막(100)의 내부까지 연장될 수 있다.
상기 적층 구조체(ST)는 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 연장될 수 있고, 상기 연결 영역(CNR) 상에서 계단 형태를 가질 수 있다. 즉, 상기 층간 절연막들(ILD) 및 상기 게이트 전극들(GE)은 상기 연결 영역(CNR)에서 계단 형태를 가질 수 있다. 상기 층간 절연막들(ILD) 및 상기 게이트 전극들(GE)의 상기 제2 방향(D2) 및 상기 제3 방향(D3)에 대한 길이는, 상기 제1 방향(D1)으로 갈수록 짧아질 수 있다.
상기 계단 형태를 이루는 상기 적층 구조체(ST)의 단부는 제1 중간 절연막(110a) 및 제2 중간 절연막(110b)으로 덮일 수 있다. 상세하게는, 상기 제1 중간 절연막(110a)은 상기 제1 층간 절연막들(ILDa)의 단부들 및 상기 제1 게이트 전극들(GEa)의 단부들을 덮을 수 있고, 상기 제2 중간 절연막(110b)은 상기 제2 층간 절연막들(ILDb)의 단부들 및 상기 제2 게이트 전극들(GEb)의 단부들을 덮을 수 있다. 상기 제1 및 제2 중간 절연막(110a, 110b)은 실리콘 산화물을 포함할 수 있다.
적층 커패시터들(CA)이 상기 바깥 영역(OR) 상에 제공될 수 있다. 상기 적층 커패시터들(CA)은 상기 주변 회로 구조체(PS) 상에 제공되어, 상기 주변 회로 구조체(PS)에 전기적으로 연결될 수 있다. 상기 적층 커패시터들(CA) 각각은 두 개의 전극 구조체들(ES) 및 상기 두 개의 전극 구조체들(ES)을 분리하는 바깥 분리 절연패턴들(OSP)을 포함할 수 있다. 상기 적층 커패시터들(CA)은 상기 제1 및 제2 중간 절연막(110a, 110b)에 의해 덮일 수 있다.
상기 전극 구조체들(ES) 각각은 상기 제1 방향(D1)으로 적층된 바깥 전극층들(OE), 및 상기 제1 방향(D1)으로 연장되어 상기 바깥 전극층들(OE)을 관통하는 적어도 하나 이상의 관통 플러그들(PPLG)을 포함할 수 있다. 상기 바깥 전극층들(OE)은 상기 제1 방향(D1)을 따라 바깥 층간 절연막들(OL)과 교대로 적층될 수 있다. 상기 바깥 전극층들(OE)은 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 연장될 수 있다.
일 예로, 상기 바깥 전극층들(OE)의 단부들 중 일부는 계단 형태를 가질 수 있다. 이 경우, 상기 바깥 전극층들(OE)의 상기 제2 방향(D2) 및 상기 제3 방향(D3)에 대한 길이는, 상기 제1 방향(D1)으로 갈수록 짧아질 수 있다. 다른 예로, 상기 바깥 전극층들(OE)의 단부들 중 다른 일부는 상기 바깥 분리 절연패턴들(OSP)에 접할 수 있다. 상기 바깥 분리 절연 패턴들(OSP)의 상기 제2 방향(D2) 및 상기 제3 방향(D3)에 대한 길이는, 상기 제1 방향(D1)으로 갈수록 짧아질 수 있다. 다만, 이는 예시적인 것에 불과하며, 본 발명은 이에 제한되지 않는다.
상기 바깥 전극층들(OE)은 상기 게이트 전극들(GE)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 바깥 전극층들(OE)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 바깥 층간 절연막들(OL)은 상기 층간 절연막들(ILD)과 동일한 물질을 포함할 수 있다. 일 예로, 바깥 층간 절연막들(OL)은 실리콘 산화물 또는 저유전물 중 적어도 하나를 포함할 수 있다.
상기 관통 플러그들(PPLG)이 상기 제1 방향(D1)으로 연장되어 상기 바깥 전극층들(OE)을 관통할 수 있다. 상기 관통 플러그들(PPLG)은 상기 제1 방향(D1)으로 연장되어 상기 바깥 전극층들(OE)을 관통하고, 상기 주변 회로 구조체(PS)에 전기적으로 연결될 수 있다. 상기 관통 플러그들(PPLG)은 상기 바깥 전극층들(OE)에 접할 수 있고, 상기 바깥 전극층들(OE)에 전기적으로 연결될 수 있다. 상기 관통 플러그들(PPLG)은 도전 물질을 포함할 수 있다. 일 예로, 상기 관통 플러그들(PPLG)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
바깥 분리 구조체들(OSS)이 상기 바깥 영역(OR) 상에서 상기 바깥 전극층들(OE)을 관통할 수 있다. 상기 바깥 분리구조체들(OSS)은 상기 제1 방향(D1)으로 상기 바깥 전극층들(OE)을 관통할 수 있다. 상기 바깥 분리구조체들(OSS)은 상기 제2 방향(D2) 또는 상기 제3 방향(D3)으로 더 연장될 수 있다. 상기 바깥 분리구조체들(OSS)은 적어도 하나 이상일 수 있으며, 각 전극 구조체(ES)의 바깥 전극층들(OE)을 관통하도록 제공될 수 있다. 상기 바깥 분리구조체들(OSS)은 실리콘 산화물을 포함할 수 있다.
제1 상부 절연막(120), 제2 상부 절연막(130) 및 제3 상부 절연막(140)이 상기 제2 중간 절연막(110b) 상에 차례로 제공될 수 있다. 제1 상부 컨택 플러그들(125) 및 제2 상부 컨택 플러그들(135)이 각각 제1 상부 절연막(120) 및 상기 제2 상부 절연막(130) 내에 제공될 수 있다. 상기 제1 상부 컨택 플러그들(125) 각각은 상기 도전 패드들(PAD)에 접하고, 상기 제2 상부 컨택 플러그들(135) 각각은 상기 제1 상부 컨택 플러그들(125)에 접할 수 있다.
비트라인들(BL) 및 도전라인들(CL)이 상기 제3 상부 절연막(140) 내에 제공될 수 있다. 상기 비트라인들(BL)은 차례로 연결된 상기 제2 상부 컨택 플러그들(135), 상기 제1 상부 컨택 플러그들(125) 및 상기 도전 패드들(PAD)을 통해 상기 수직 구조체(VS)의 상기 수직 반도체 패턴(VSP)과 전기적으로 연결될 수 있다.
셀 컨택 플러그들(CC)이 상기 제1 방향(D1)으로 연장되어 상기 제1 상부 절연막(120), 상기 제2 상부 절연막(130), 상기 제2 중간 절연막(110b), 및 상기 층간 절연막들(ILD) 중 적어도 일부를 관통할 수 있다. 상기 셀 컨택 플러그들(CC)은 상기 제1 중간 절연막(110a)을 더 관통할 수 있다. 상기 셀 컨택 플러그들(CC) 각각은 상기 게이트 전극들(GE) 중 어느 하나와 접할 수 있고, 상기 도전라인들(CL) 중 일부는 상기 셀 컨택 플러그들(CC)을 통해 상기 게이트 전극들(GE)과 전기적으로 연결될 수 있다.
상기 제1, 제2 및 제3 상부 절연막(120, 130, 140)은 실리콘 산화물을 또는 저유전물 중 적어도 하나를 포함할 수 있다. 상기 제1 및 제2 상부 절연막(120, 130)은 각각 상기 제1 상부 컨택 플러그들(125)의 상면 및 제2 상부 컨택 플러그들(135)의 상면과 공면을 이룰 수 있다.
도 4a, 도 5a 및 도 6a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 도면들로, 도 2의 A-A'에 대응하는 단면도들이다. 도 4b, 도 5b 및 도 6b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 도면들로, 도 2의 B-B'에 대응하는 단면도들이다.
본 발명의 실시예들에 따르면, 상기 바깥 전극층들(OE)의 층수는 상기 게이트 전극들(GE)의 층수와 같거나 적을 수 있고, 상기 관통 플러그들(PPLG)이 상기 주변 회로 구조체(PS)에 전기적으로 연결될 수 있다.
도 3a 및 도 3b를 참조하면, 상기 바깥 전극층들(OE)의 층수는 상기 게이트 전극들(GE)의 층수보다 적을 수 있다. 일 예로, 상기 바깥 전극층들(OE)의 층수는 상기 게이트 전극들(GE) 중 일부인 상기 제2 게이트 전극들(GEb)의 층수와 동일할 수 있다. 상기 바깥 전극층들(OE) 각각의 상면은, 상기 기판(10)의 하면에 대하여 상기 게이트 전극들(GE) 중 대응하는 게이트 전극(GE)의 상면과 실질적으로 동일한 높이에 위치할 수 있다.
상기 관통 플러그들(PPLG)은 상기 수평막(100)에 접할 수 있다. 상기 수평막(100)은 상기 수평막(100)의 하면에 접하는 하부 컨택 플러그(BV)에 의해 상기 주변 회로 배선들(31)에 전기적으로 연결될 수 있다. 즉, 상기 관통 플러그들(PPLG)은 상기 수평막(100)을 통해 상기 주변 회로 배선들(31)에 전기적으로 연결될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 바깥 전극층들(EL)의 층수는 상기 게이트 전극들(GE)의 층수보다 적을 수 있다. 일 예로, 상기 바깥 전극층들(EL)의 층수는 상기 게이트 전극들(GE) 중 일부인 상기 제2 게이트 전극들(GE)의 층수와 동일할 수 있다. 상기 바깥 전극층들(OE) 각각의 상면은, 상기 기판(10)의 하면에 대하여 상기 게이트 전극들(GE) 중 대응하는 게이트 전극(GE)의 상면과 실질적으로 동일한 높이에 위치할 수 있다.
상기 관통 플러그들(PPLG)은 상기 매립 절연막(105)을 관통하여 상기 주변 회로 배선들(31)에 접할 수 있다. 즉, 상기 관통 플러그들(PPLG)은 상기 주변 회로 배선들(31)에 직접 접함으로써, 상기 주변 회로 배선들(31)에 전기적으로 연결될 수 있다.
도 5a 및 도 5b를 참조하면, 상기 바깥 전극층들(OE)의 층수는 상기 상기 게이트 전극들(GE)의 층수와 같을 수 있다. 일 예로, 상기 바깥 전극층들(OE)은 제1 바깥 전극층들(OEa) 및 제2 바깥 전극층들(OEb)를 포함할 수 있고, 상기 제1 바깥 전극층들(OEa)의 층수 및 상기 제2 바깥 전극층들(OEb)의 층수는 각각 상기 제1 게이트 전극들(GEa)의 층수 및 상기 제2 게이트 전극들(GEb)의 층수와 같을 수 있다. 상기 바깥 전극층들(OE) 각각의 상면은, 상기 기판(10)의 하면에 대하여 상기 게이트 전극들(GE) 중 대응하는 게이트 전극(GE)의 상면과 실질적으로 동일한 높이에 위치할 수 있다.
상기 관통 플러그들(PPLG)은 상기 수평막(100)에 접할 수 있다. 상기 수평막(100)은 상기 수평막(100)의 하면에 접하는 상기 하부 컨택 플러그(BV)에 의해 상기 주변 회로 배선들(31)에 전기적으로 연결될 수 있다. 즉, 상기 관통 플러그들(PPLG)은 상기 수평막(100)을 통해 상기 주변 회로 배선들(31)에 전기적으로 연결될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 바깥 전극층들(OE)의 층수는 상기 상기 게이트 전극들(GE)의 층수와 같을 수 있다. 일 예로, 상기 바깥 전극층들(OE)은 제1 바깥 전극층들(OEa) 및 제2 바깥 전극층들(OEb)를 포함할 수 있고, 상기 제1 바깥 전극층들(OEa)의 층수 및 상기 제2 바깥 전극층들(OEb)의 층수는 각각 상기 제1 게이트 전극들(GEa)의 층수 및 상기 제2 게이트 전극들(GEb)의 층수와 같을 수 있다. 상기 바깥 전극층들(OE) 각각의 상면은, 상기 기판(10)의 하면에 대하여 상기 게이트 전극들(GE) 중 대응하는 게이트 전극(GE)의 상면과 실질적으로 동일한 높이에 위치할 수 있다.
상기 관통 플러그들(PPLG)은 상기 매립 절연막(105)을 관통하여 상기 주변 회로 배선들(31)에 접할 수 있다. 즉, 상기 관통 플러그들(PPLG)은 상기 주변 회로 배선들(31)에 직접 접함으로써, 상기 주변 회로 배선들(31)에 전기적으로 연결될 수 있다.
다만, 위 실시예들은 예시적인 것에 불과하며, 본 발명은 이에 제한되지 않는다.
도 7a 내지 도 7i, 도 8a 및 도 8b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 도면들로, 도 2의 P2 부분에 대응하는 평면도들이다. 이하에서, 도 2, 도 7a 내지 도 7i, 도 8a 및 도 8b를 참조하여, 평면적 관점에서, 다양한 실시예들에 따른 상기 적층 커패시터(CA)의 형태에 대해 설명한다. 설명의 간략을 위해, 앞선 실시예들과 중복되는 내용의 설명은 생략한다.
도 2 및 도 7a 내지 도 7i를 참조하면, 적층 커패시터(CA)는 제1 및 제2 전극 구조체들(ES1, ES2)을 포함할 수 있고, 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)이 각각 제1 및 제2 전극 구조체들(ES1, ES2)이 제공된 영역 내에 배치될 수 있다. 다시 말해, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)은 각각 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공된 영역 내에 배치될 수 있다. 상기 제1 바깥 분리 구조체(OSS1)는 상기 제2 바깥 분리구조체(OSS2)와 상기 제3 방향(D3)으로 이격될 수 있다. 제1 및 제2 관통 플러그들(PPLG1, PPLG2)의 적어도 일부가 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공된 영역 내에 배치될 수 있다. 상기 제1 및 제2 전극 구조체들(ES1, ES2)은 바깥 분리 절연패턴(OSP)에 의해 서로 이격될 수 있다.
도 2를 참조하면, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)은 상기 제2 방향(D2)으로 연장된 라인 또는 바(bar) 형태를 가질 수 있다. 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공된 영역 내에 배치될 수 있다. 바깥 분리 절연패턴(OSP)의 일부가 제1 및 제2 전극 구조체들(ES1, ES2) 사이에 개재될 수 있으며, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)보다 상기 바깥 분리 절연패턴(OSP)의 상기 일부에 근접하여 배치될 수 있다.
도 7a를 참조하면, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각의 일부는, 상기 제1 및 제2 전극 구조체들(ES1, ES2) 사이에 개재된 바깥 분리 절연패턴(OSP)과 중첩할 수 있고, 도 3a에 도시된 바와 달리, 상기 제1 및 제2 전극 구조체들(ES1, ES2) 사이에 개재된 상기 바깥 분리 절연패턴(OSP)을 관통할 수 있다. 즉, 상기 제1 및 제2 관통 플러그(PPLG1, PPLG2) 각각의 상기 일부는, 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공되지 않은 영역 상에 제공될 수 있다.
도 7b를 참조하면, 바깥 분리 절연패턴(OSP)의 일부가 제1 및 제2 전극 구조체들(ES1, ES2) 사이에 개재될 수 있으며, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은, 상기 제1 및 제2 바깥 분리구조체(OSS1, OSS2)보다 상기 바깥 분리 절연패턴(OSP)의 상기 일부에 멀게 배치될 수 있다. 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)은 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 사이에 배치될 수 있다.
도 7c 내지 도 7e를 참조하면, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2) 및 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2)은 상기 제2 방향(D2)으로 연장되는 라인 또는 바(bar) 형태를 가질 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다.
도 7c를 참조하면, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 간 거리는, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2) 간의 거리보다 가까울 수 있다. 상기 제1 및 제2 관통 플러그들(PPLG) 각각은 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공된 영역 내에 배치될 수 있다. 도 3a에 도시된 바와 같이, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은 상기 제1 및 제2 바깥 전극층들(OE1, OE2) 중 대응하는 바깥 전극층들과 중첩할 수 있고, 상기 대응하는 바깥 전극층들을 관통할 수 있다.
도 7d를 참조하면, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 간 거리는, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2) 간의 거리보다 가까울 수 있다. 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각의 일부는, 상기 제1 및 제2 전극 구조체들(ES1, ES2) 사이에 개재된 바깥 분리 절연패턴(OSP)과 중첩할 수 있고, 도 3a에 도시된 바와 달리, 상기 제1 및 제2 전극 구조체들(ES1, ES2) 사이에 개재된 상기 바깥 분리 절연패턴(OSP)을 관통할 수 있다. 즉, 상기 제1 및 제2 관통 플러그(PPLG1, PPLG2) 각각의 상기 일부는, 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공되지 않은 영역 상에 제공될 수 있다.
도 7e를 참조하면, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 간 거리는, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2) 간의 거리보다 멀 수 있다. 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)은 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 사이에 배치될 수 있다. 상기 제1 및 제2 관통 플러그들(PPLG) 각각은 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공된 영역 내에 배치될 수 있다. 도 3a에 도시된 바와 같이, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은 상기 제1 및 제2 바깥 전극층들(OE1, OE2) 중 대응하는 바깥 전극층들과 중첩할 수 있고, 상기 대응하는 바깥 전극층들을 관통할 수 있다.
도 7f 및 도 7g를 참조하면, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)은 상기 제2 방향(D2)으로 연장되는 라인 또는 바(bar) 형태일 수 있고, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2)은 상기 제3 방향(D3)으로 연장되는 라인 또는 바(bar) 형태일 수 있다. 즉, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2) 및 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2)은 서로 교차하는 방향으로 연장될 수 있다.
상기 제1 관통 플러그(PPLG1)는 상기 제2 방향(D2)으로 상기 제1 바깥 분리구조체(OSS1)와 이격될 수 있다. 상기 제2 관통 플러그(PPLG2)는 상기 제2 방향(D2)의 반대 방향으로 상기 제2 바깥 분리구조체(OSS2)와 이격될 수 있다. 상기 제2 바깥 분리구조체(OSS2)는 상기 제1 바깥 분리구조체(OSS1)와 상기 제2 방향으로 쉬프트되어 배열될 수 있다.
일 예로, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2)은 각각 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공된 영역 내에 배치될 수 있다. 도 3a에 도시된 바와 같이, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은 상기 제1 및 제2 바깥 전극층들(OE1, OE2) 중 대응하는 바깥 전극층들과 중첩할 수 있고, 상기 대응하는 바깥 전극층들을 관통할 수 있다.
다른 예로, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각의 적어도 일부는, 각각 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공되지 않은 영역 상에 제공될 수 있다. 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각의 일부는, 상기 바깥 분리 절연패턴(OSP)과 중첩할 수 있고, 도 3a에 도시된 바와 달리, 상기 바깥 분리 절연패턴(OSP)을 관통할 수 있다. 즉, 상기 제1 및 제2 관통 플러그(PPLG1, PPLG2) 각각의 상기 일부는, 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공되지 않은 영역 상에 제공될 수 있다.
도 7h를 참조하면, 상기 제1 및 제2 관통 플러그(PPLG1, PPLG2)는 각각 하나씩 제공될 수 있다. 상기 제1 관통 플러그(PPLG1)는 상기 제3 방향(D3)으로 상기 제1 바깥 분리구조체(OSS1)와 이격될 수 있고, 상기 제2 관통 플러그(PPLG2)는 상기 제3 방향(D3)과 반대 방향으로 상기 제2 바깥 분리구조체(OSS2)와 이격될 수 있다. 도 3a에 도시된 바와 같이, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은 상기 제1 및 제2 바깥 전극층들(OE1, OE2) 중 대응하는 바깥 전극층들과 중첩할 수 있고, 상기 대응하는 바깥 전극층들을 관통할 수 있다.
도 7i를 참조하면, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2) 각각은 원 형태들로 이루어질 수 있다. 상기 제1 및 제2 바깥 전극층들(OE1, OE2) 각각은, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)과 중심이 동일하고 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)의 지름보다 큰 지름을 갖는 원 형태들로 이루어질 수 있다. 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 갖는 원 형태들 각각의 일부는 서로 겹쳐질 수 있다. 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각의 적어도 일부는, 각각 상기 제 1 및 제2 바깥 전극층들(OE1, OE2)이 제공된 영역 내에 배치될 수 있다. 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각의 다른 일부는, 상기 바깥 분리 절연패턴(OSP)과 중첩할 수 있고, 도 3a에 도시된 바와 달리, 상기 바깥 분리 절연패턴(OSP)을 관통할 수 있다.
도 8a 및 도 8b를 참조하면, 바깥 분리구조체들(OSS)이 적층 커패시터(CA) 내에 제공되지 않을 수 있다. 제1 및 제2 관통 플러그들(PPLG1, PPLG2)은, 각각 상기 적층 커패시터(CA)의 제1 및 제2 전극 구조체들(ES1, ES2)이 제공된 영역 내에 배치될 수 있다. 다시 말해, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2)은, 각각 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공된 영역 내에 배치될 수 있다. 상기 제1 및 제2 전극 구조체들(ES1, ES2)은 바깥 분리 절연패턴(OSP)에 의해 서로 이격될 수 있다. 도 3a에 도시된 바와 같이, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은 상기 제1 및 제2 바깥 전극층들(OE1, OE2) 중 대응하는 바깥 전극층들과 중첩할 수 있고, 상기 대응하는 바깥 전극층들을 관통할 수 있다.
도 8a를 참조하면, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2)은 상기 제2 방향(D2)으로 연장되는 라인 또는 바(bar) 형태를 가질 수 있다.
도 8b를 참조하면, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은 원 형태들로 이루어질 수 있다. 상기 바깥 상기 제1 및 제2 바깥 전극층들(OE1, OE2) 각각은, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)과 중심이 동일하고 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)의 지름보다 큰 지름을 갖는 원 형태들로 이루어질 수 있다. 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 갖는 원 형태들 각각의 일부는 서로 겹쳐질 수 있다.
다만, 도 2, 도 7a 내지 도 7i, 도 8a 및 도 8b의 실시예들은 예시적인 것에 불과하며, 본 발명은 이에 제한되지 않는다. 상기 바깥 전극층들(OE), 상기 관통 플러그들(PPLG), 상기 바깥 분리구조체들(OSS)의 수, 형태 및 배열은 다양하게 적용될 수 있다. 일 예로, 도시되지 않았지만, 상기 관통 플러그들(PPLG) 각각은 다각형의 형태를 가질 수 있다. 다른 예로, 상기 관통 플러그들(PPLG)은 상기 제2 방향(D2)으로 연장되는 곡선의 형태를 가질 수 있다. 또 다른 예로, 상기 관통 플러그들(PPLG)은 상기 제2 방향(D2) 또는 상기 제3 방향(D3)을 따라 지그재그로 배치될 수 있다.
도 9a 내지 도 9d는 도 3a에 따른 3차원 반도체 메모리 장치의 제조방법을 나타내는 도면들로, 도 2의 A-A'에 대응하는 단면도들이다. 이하에서, 본 발명의 실시예들에 따른 반도체 소자의 제조방법에 대하여 설명한다. 설명의 간략을 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 9a를 참조하면, 기판(10) 상에 주변 로직 회로들(PTR) 및 하부 절연막(30)을 포함하는 주변 회로 구조체(PS)가 형성될 수 있다. 주변 회로 배선들(31) 및 주변 컨택 플러그들(33)이 상기 하부 절연막(30) 내에서 반복적으로 적층될 수 있고, 상기 주변 회로 로직들(PTR)에 전기적으로 연결되도록 형성될 수 있다.
수평막(100)이 상기 주변 회로 구조체(PS) 상에 형성될 수 있고, 매립 절연막(105)에 의해 둘러싸일 수 있다. 상기 매립 절연막(105)의 상면은 상기 수평막(100)의 상면과 실질적으로 공면을 이룰 수 있다.
제1 중간 절연막(110a) 및 바깥 몰드 구조체(OMS)가 상기 수평막(100) 및 상기 매립 절연막(105) 상에 차례로 적층되어 형성될 수 있다. 상기 바깥 몰드 구조체(OMS)는 상기 기판(10)의 상면에 수직한 제1 방향(D1)을 따라 교대로 적층된 바깥 희생막들(OSL) 및 바깥 층간 절연막들(OL)을 포함할 수 있다. 도시되지 않았지만, 상기 바깥 몰드 구조체(OMS)는, 도 3b의 셀 활성 영역(CAR) 상의 몰드 구조체와 함께 형성될 수 있다. 상기 몰드 구조체는 상기 제1 방향(D1)을 따라 교대로 적층된 희생막들 및 도 3b의 층간 절연막들(ILD)을 포함할 수 있다.
홀들(H)이 상기 제1 방향(D1)으로 연장되어 상기 제1 상부 절연막(120), 상기 바깥 몰드 구조체(OMS) 및 상기 제1 중간 절연막(110a)을 관통하도록 형성될 수 있다. 상기 바깥 희생막들(OSL)의 일부는 상기 홀들(H)에 의해 노출될 수 있다. 이후, 충진패턴들(FP)이 상기 홀들(H)의 내부를 채울 수 있다. 상기 충진패턴들(FP)은 폴리실리콘을 포함할 수 있다.
바깥 트렌치들(OTR)이 상기 제1 방향(D1)으로 연장되어 상기 제1 상부 절연막(120), 상기 바깥 몰드 구조체(OMS) 및 상기 제1 중간 절연막(110a)을 관통하도록 형성될 수 있다. 평면적 관점에서, 상기 바깥 트렌치들(OTR)은 상기 기판(10)의 상면에 평행한 제2 방향(D2)으로 연장되는 라인 또는 바(bar) 형태를 가지도록 형성될 수 있다. 상기 바깥 희생막들(OSL)의 일부가 상기 바깥 트렌치들(OTR)에 의해 노출될 수 있다. 상기 바깥 트렌치들(OTR)의 내부는 빈 공간일 수 있다.
도 9b를 참조하면, 상기 바깥 트렌치들(OTR)에 의해 노출된 영역을 통해, 상기 바깥 희생막들(OSL)의 일부가 식각되어 수평 리세스 영역들(HR)이 형성될 수 있다. 상기 수평 리세스 영역들(HR)은 상기 제2 방향(D2), 및 상기 기판(10)의 상기 상면에 평행하고 상기 제2 방향(D2)에 교차하는(일 예로, 직교하는) 제3 방향(D3)으로 연장될 수 있다. 상기 수평 리세스 영역들(HR)은 상기 바깥 희생막들(OSL)의 상기 일부가 식각되고 남겨진 빈 공간일 수 있으며, 상기 수평 리세스 영역들(HR) 각각은 상기 바깥 층간 절연막들(OL) 사이에 개재될 수 있다. 상기 수평 리세스 영역들(HR)을 구성하는 상기 빈 공간들은 상기 바깥 트렌치들(OTR)의 내부의 빈 공간과 이어질 수 있다.
한 층의 바깥 희생막(OSL)이 식각됨으로써, 적어도 둘 이상의 수평 리세스 영역들(HR)이 형성될 수 있고, 상기 수평 리세스 영역들(HR)은 서로 이격될 수 있다. 바깥 분리 절연패턴(OSP)은 상기 수평 리세스 영역들(HR) 사이에 개재되어, 상기 수평 리세스 영역들(HR)을 서로 이격시킬 수 있다. 상기 바깥 분리 절연패턴(OSP)은 상기 식각 공정 진행시, 식각되지 않은 상기 바깥 희생막들(OSL)로 이루어질 수 있다.
도시되지 않았지만, 상기 바깥 희생막들(OSL)의 상기 식각 공정 진행 시, 상기 셀 활성 영역(CAR) 상에서는 상기 희생막들이 식각되어 빈 공간이 형성될 수 있다.
도 9c를 참조하면, 바깥 전극층들(OE)이 상기 수평 리세스 영역들(HR)의 빈 공간을 채우도록 형성될 수 있다. 상기 바깥 전극층들(OE)의 일부는 상기 홀들(H)의 내측면을 구성할 수 있고, 상기 바깥 전극층들(OE)의 다른 일부는 상기 바깥 트렌치들(OTR)의 내측면을 구성할 수 있다. 상기 바깥 전극층들(OE)은 도전 물질을 포함할 수 있다.
도시되지 않았지만, 도 3b의 게이트 전극들(GE)이 상기 셀 활성 영역(CAR) 상에서 상기 희생막들이 식각되어 형성된 상기 빈 공간을 채우도록 형성될 수 있다. 상기 게이트 전극들(GE)은 상기 바깥 전극층들(OE)과 동시에 형성될 수 있다.
이후, 바깥 분리구조체들(OSS) 각각이 상기 바깥 트렌치들(OTR)의 내부를 채울 수 있다. 상기 바깥 분리구조체들(OSS)은 상기 제1 방향(D1)을 따라 연장되어, 상기 제1 상부 절연막(120), 상기 바깥 전극층들(OE), 상기 바깥 층간 절연막들(OL) 및 상기 제1 중간 절연막(110a)을 관통하도록 형성될 수 있다. 상기 바깥 분리구조체들(OSS)은 실리콘 산화물을 포함할 수 있다.
도 9d를 참조하면, 상기 홀들(H)을 채우는 관통 플러그들(PPLG)이 형성될 수 있다. 상기 관통 플러그들(PPLG)을 형성하는 것은, 식각 공정을 통해 상기 홀들(H) 내 상기 충진패턴들(FP)을 제거하는 것, 및 상기 홀들(H)을 상기 관통 플러그들(PPLG)로 채우는 것을 포함할 수 있다. 상기 관통 플러그들(PPLG)은 상기 제1 방향(D1)을 따라 연장되어, 상기 제1 상부 절연막(120), 상기 바깥 전극층들(OE), 상기 바깥 층간 절연막들(OL) 및 상기 제1 중간 절연막(110a)을 관통하도록 형성될 수 있다.
상기 관통 플러그들(PPLG)은 상기 홀들(H)의 내측면을 구성하는 상기 바깥 전극층들(OE)의 일부와 접할 수 있고, 상기 바깥 전극층들(OE)의 상기 일부에 전기적으로 연결될 수 있다. 상기 관통 플러그들(PPLG)은 상기 수평막(100)에 접할 수 있고, 상기 수평막(100)을 통해 상기 주변 회로 구조체(PS)에 전기적으로 연결될 수 있다. 상기 관통 플러그들(PPLG)은 도전 물질을 포함할 수 있다. 일 예로, 상기 관통 플러그들(PPLG)은 상기 바깥 전극층들(OE)과 동일한 물질을 포함할 수 있다.
도 3a를 다시 참조하면, 제2 상부 절연막(130) 및, 상기 제2 상부 절연막(130) 상의 제3 상부 절연막(140)이 상기 제1 상부 절연막(120), 상기 관통 플러그들(PPLG)의 상면 및 상기 바깥 분리구조체들(OSS)의 상면을 덮도록 형성될 수 있다. 도전라인들(CL)이 상기 제3 상부 절연막(140)의 형성 전 또는 형성 후, 상기 제3 상부 절연막(140) 내에 형성될 수 있다.
도 10a 내지 도 10c는 도 8a에 따른 3차원 반도체 메모리 장치의 제조방법을 나타내는 도면들로, 도 2의 A-A'에 대응하는 단면도들이다. 이하에서, 본 발명의 실시예들에 따른 반도체 소자의 제조방법에 대하여 설명한다. 설명의 간략을 위해, 도 9a 내지 도 9d를 참조하여 설명한 제조방법과의 차이점을 중심으로 설명한다.
도 10a를 참조하면, 도 9a의 홀들(H)이 형성되지 않을 수 있다. 이에 따라, 도 9a의 충진패턴들(FP)이 형성되지 않을 수 있다. 다만, 상기 바깥 트렌치들(OTR)은, 도 9a와 같이, 상기 제1 방향(D1)으로 연장되어 상기 제1 상부 절연막(120), 상기 바깥 몰드 구조체(OMS) 및 상기 제1 중간 절연막(110a)을 관통하도록 형성될 수 있다.
도 10b를 참조하면, 상기 바깥 트렌치들(OTR)에 의해 노출된 영역을 통해, 상기 바깥 희생막들(OSL)의 일부가 식각되어 수평 리세스 영역들(HR)이 형성될 수 있다. 상기 수평 리세스 영역들(HR)은 상기 바깥 희생막들(OSL)의 상기 일부가 식각되고 남겨진 빈 공간일 수 있으며, 상기 수평 리세스 영역들(HR) 각각은 상기 바깥 층간 절연막들(OL) 사이에 개재될 수 있다. 한 층의 바깥 희생막(OSL)이 식각됨으로써, 적어도 둘 이상의 수평 리세스 영역들(HR)이 형성될 수 있고, 상기 수평 리세스 영역들(HR)은 바깥 분리 절연패턴(OSP)에 의해 서로 이격될 수 있다. 상기 바깥 분리 절연패턴(OSP)은 상기 식각 공정 진행시, 식각되지 않은 상기 바깥 희생막들(OSL)로 이루어질 수 있다.
도 10c를 참조하면, 바깥 전극층들(OE)이 상기 수평 리세스 영역들(HR)의 빈 공간을 채우도록 형성될 수 있고, 이후 관통 플러그들(PPLG)이 상기 바깥 트렌치들(OTR)의 내부를 채울 수 있다. 상기 바깥 전극층들(OE) 및 상기 관통 플러그들(PPLG) 각각은 도전 물질을 포함할 수 있다. 상기 관통 플러그들(PPLG)은 상기 바깥 트렌치들(OTR)의 내측면에서 상기 바깥 전극층들(OE)에 접하고, 전기적으로 연결될 수 있다. 상기 관통 플러그들(PPLG) 은 상기 수평막(100)에 접할 수 있고, 상기 수평막(100)을 통해 상기 주변 회로 구조체(PS)에 전기적으로 연결될 수 있다.
이후, 제2 상부 절연막(130) 및, 상기 제2 상부 절연막(130) 상의 제3 상부 절연막(140)이 상기 제1 상부 절연막(120), 상기 관통 플러그들(PPLG)의 상면 및 상기 바깥 분리구조체들(OSS)의 상면을 덮도록 형성될 수 있다. 도전라인들(CL)이 상기 제3 상부 절연막(140)의 형성 전 또는 형성 후, 상기 제3 상부 절연막(140) 내에 형성될 수 있다.
일반적으로, 3차원 반도체 메모리 장치에서 상기 셀 활성 영역(CAR) 상에 몰드 구조체가 형성됨과 동시에, 상기 바깥 영역(OR) 상에 상기 바깥 몰드 구조체(OMS)가 형성될 수 있다. 이후, 상기 적층 구조체(ST)의 상기 게이트 전극들(GE) 형성 시, 상기 바깥 몰드 구조체(OMS)의 상기 바깥 희생막들(OSL)은 도전 물질로 이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자시스템을 개략적으로 나타낸 도면이다.
도 1a를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 3차원 반도체 메모리 장치(1100) 및 상기 3차원 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 상기 전자 시스템(1000)은 하나 또는 복수의 상기 3차원 반도체 메모리 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 상기 전자 시스템(1000)은 하나 또는 복수의 상기 3차원 반도체 메모리 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
상기 3차원 반도체 메모리 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 후술하는 바와 같은 3차원 NAND 플래쉬 메모리 장치일 수 있다. 상기 3차원 반도체 메모리 장치(1100)는 제1 구조물(1100F) 및 상기 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 상기 제1 구조물(1100F)은 상기 제2 구조물(1100S)의 옆에 배치될 수도 있다. 상기 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 도 3a의 주변 회로 구조체(PS)일 수 있다. 상기 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 도 3a의 상부 구조체(US)일 수 있다.
상기 제2 구조물(1100S)에서, 상기 메모리 셀 스트링들(CSTR) 각각은 상기 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 상기 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 상기 하부 트랜지스터들(LT1, LT2)과 상기 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 상기 하부 트랜지스터들(LT1, LT2)의 개수와 상기 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상기 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 상기 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 상기 게이트 하부 라인들(LL1, LL2)은 각각 상기 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 상기 워드라인들(WL)은 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상기 게이트 상부 라인들(UL1, UL2)은 각각 상기 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
상기 공통 소스 라인(CSL), 상기 제1 및 제2 게이트 하부 라인들(LL1, LL2), 상기 워드라인들(WL), 및 상기 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 상기 디코더 회로(1110)와 전기적으로 연결될 수 있다. 상기 비트라인들(BL)은 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 상기 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
상기 제1 구조물(1100F)에서, 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 상기 디코더 회로(1110) 및 상기 페이지 버퍼(1120)는 상기 로직 회로(1130)에 의해 제어될 수 있다. 상기 3차원 반도체 메모리 장치는 상기 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 상기 컨트롤러(1200)와 통신할 수 있다. 상기 입출력 패드(1101)는 상기 제1 구조물(1100F) 내에서 상기 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 상기 로직 회로(1130)와 전기적으로 연결될 수 있다.
상기 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 상기 전자 시스템(1000)은 복수의 3차원 반도체 메모리 장치들(1100)을 포함할 수 있으며, 이 경우, 상기 컨트롤러(1200)는 상기 복수의 3차원 반도체 메모리 장치들을 제어할 수 있다.
상기 프로세서(1210)는 상기 컨트롤러(1200)를 포함한 상기 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 상기 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, 상기 NAND 컨트롤러(1220)를 제어하여 상기 3차원 반도체 메모리 장치(1100)에 억세스할 수 있다. 상기 NAND 컨트롤러(1220)는 상기 3차원 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. 상기 NAND 인터페이스(1221)를 통해, 상기 3차원 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 상기 3차원 반도체 메모리 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 상기 3차원 반도체 메모리 장치(1100)의 상기 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 상기 호스트 인터페이스(1230)는 상기 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 상기 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 상기 프로세서(1210)는 제어 명령에 응답하여 상기 3차원 반도체 메모리 장치(1100)를 제어할 수 있다.
도 1b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 1b를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 상기 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 상기 반도체 패키지(2003) 및 상기 DRAM(2004)은 상기 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 상기 컨트롤러(2002)와 서로 연결될 수 있다.
상기 메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 상기 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 상기 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 상기 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 상기 전자 시스템(2000)은 상기 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 상기 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 상기 컨트롤러(2002) 및 상기 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
상기 컨트롤러(2002)는 상기 반도체 패키지(2003)에 데이터를 기록하거나, 상기 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 상기 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
상기 DRAM(2004)은 데이터 저장 공간인 상기 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 상기 전자 시스템(2000)에 포함되는 상기 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 상기 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 상기 전자 시스템(2000)에 상기 DRAM(2004)이 포함되는 경우, 상기 컨트롤러(2002)는 상기 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 상기 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
상기 반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 상기 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 상기 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 상기 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 상기 반도체 칩들(2200)과 상기 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 상기 패키지 기판(2100) 상에서 상기 반도체 칩들(2200) 및 상기 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
상기 패키지 기판(2100)은 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1의 입출력 패드(1101)에 해당할 수 있다. 상기 반도체 칩들(2200) 각각은 적층 구조체들(3210) 및 수직 구조체들(3220)을 포함할 수 있다. 상기 반도체 칩들(2200) 각각은 후술하는 바와 같은 3차원 반도체 메모리 장치를 포함할 수 있다.
예시적인 실시예들에서, 상기 연결 구조물(2400)은 상기 입출력 패드(2210)와 상기 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 상기 패키지 기판(2100)의 상기 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 상기 반도체 칩들(2200)은 본딩 와이어 방식의 상기 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 상기 메인 기판(2001)과 다른 별도의 인터포저 기판에 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 상기 컨트롤러(2002)와 상기 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 1c 및 도 1d는 본 발명의 실시예들에 따른 3차원 반도체 메모리 패키지들을 개략적으로 나타낸 도면들로, 각각 도 1b의 I-I' 에 대응하는 단면도들이다.
도 1c를 참조하면, 상기 반도체 패키지(2003)에서, 상기 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 상기 패키지 기판(2100)은 패키지 기판 바디부(2120), 상기 패키지 기판 바디부(2120)의 상면에 배치되는 도 1b의 상부 패드들(2130), 상기 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 상기 패키지 기판 바디부(2120) 내부에서 상기 상부 패드들(2130)과 상기 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상기 상부 패드들(2130)은 도 1b의 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 상기 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 1b와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
상기 반도체 칩들(2200) 각각은 반도체 기판(3010) 및 상기 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 상기 제1 구조물(3100)은 주변 회로 배선들(3110)을 포함하는 도 3a의 주변 회로 구조체(PS)를 포함할 수 있다. 상기 제2 구조물(3200)은 공통 소스 라인(3205), 상기 공통 소스 라인(3205) 상의 적층 구조체(3210), 상기 적층 구조체(3210)를 관통하는 수직 구조체들(3220)과 분리 구조체들(3230), 상기 수직 구조체들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 상기 적층 구조체(3210)의 도 1a의 워드라인들(WL)과 전기적으로 연결되는 셀 컨택 플러그들(3235)을 포함할 수 있다. 상기 반도체 칩들(2200) 각각은 도 2의 적층 커패시터들(CA)을 더 포함할 수 있다.
상기 반도체 칩들(2200) 각각은, 상기 제1 구조물(3100)의 상기 주변 회로 배선들(3110)과 전기적으로 연결되며 상기 제2 구조물(3200) 내로 연장되는 관통 비아(3245)을 포함할 수 있다. 상기 관통 비아(3245)는 상기 적층 구조체(3210)의 외측에 배치될 수 있으며, 상기 적층 구조체(3210)를 관통하도록 더 배치될 수 있다. 후술할 실시예들에서, 도 2의 적층 커패시터(CA)들 각각은 상기 관통 비아(3245)를 포함할 수 있다. 상기 반도체 칩들(2200) 각각은, 상기 제1 구조물(3100)의 상기 주변 회로 배선들(3110)과 전기적으로 연결되는 도 1b의 입출력 패드(2210)를 더 포함할 수 있다.
도 1d를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 상기 반도체 기판(4010) 상의 제1 구조물(4100), 및 상기 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 상기 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
상기 제1 구조물(4100)은 주변 회로 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 도 3a의 주변 회로 구조체(PS)를 포함할 수 있다. 상기 제2 구조물(4200)은 공통 소스 라인(4205), 상기 공통 소스 라인(4205)과 상기 제1 구조물(4100) 사이의 적층 구조체(4210), 상기 적층 구조체(4210)를 관통하는 수직 구조체들(4220)과 분리 구조체들(4230), 및 상기 수직 구조체들(4220) 및 적층 구조체(4210)의 상기 워드라인들(WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 상기 제2 접합 구조물들(4250)은, 상기 수직 구조체들(4220)과 전기적으로 연결되는 비트라인들(4240) 및 상기 워드라인들(WL)과 전기적으로 연결되는 셀 컨택 플러그들(4235)을 통하여, 각각 상기 수직 구조체들(4220) 및 상기 워드라인들(WL)과 전기적으로 연결될 수 있다. 상기 제1 구조물(4100)의 상기 제1 접합 구조물들(4150) 및 상기 제2 구조물(4200)의 상기 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 상기 제1 접합 구조물들(4150) 및 상기 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
상기 반도체 칩들(2200a) 각각은 도 2의 적층 커패시터들(CA)을 더 포함할 수 있다. 상기 반도체 칩들(2200a) 각각은 상기 제1 구조물(4100)의 주변 회로 배선들(4110)과 전기적으로 연결되는 도 1b의 입출력 패드(2210)를 더 포함할 수 있다.
도 1c의 반도체 칩들(2200) 및 도 1d의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 1c의 반도체 칩들(2200) 및 도 1d의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 3a는 도 2의 A-A'에 대응하는 단면도이다. 도 3b는 도 2의 B-B'에 대응하는 단면도이다.
도 2, 도 3a 및 도 3b를 참조하면, 셀 활성 영역(CAR), 연결 영역(CNR) 및 바깥 영역(OR)을 포함하는 기판(10)이 제공될 수 있다. 상기 기판(10)은 실리콘 단결정 기판일 수 있다. 상기 기판(10) 내에 소자분리막(20)이 배치되어 활성 영역들을 정의할 수 있다. 상기 기판(10) 상에 주변 회로 구조체(PS) 및 상기 주변 회로 구조체(PS) 상의 상부 구조체(US)가 제공될 수 있다.
상기 주변 회로 구조체(PS)는 상기 기판(10) 상에 제공되는 주변 로직 회로들(PTR) 및 하부 절연막(30)을 포함할 수 있다. 상기 주변 로직 회로들(PTR)은 디코더 회로, 페이지 버퍼, 및 로직 회로 등일 수 있다. 상기 주변 회로 구조체(PS)는 상기 기판(10) 상에 제1 방향(D1)을 따라 반복적으로 적층된 주변 회로 배선들(31) 및 주변 컨택 플러그들(33)을 더 포함할 수 있다. 상기 제1 방향(D1)은 상기 기판(10)의 상면에 수직한 방향일 수 있다. 상기 주변 회로 배선들(31)이 상기 주변 컨택 플러그들(33)을 통해 상기 주변 로직 회로들(PTR)과 전기적으로 연결될 수 있다.
상기 하부 절연막(30)은 상기 기판(10) 상에서 상기 주변 로직 회로들(PTR), 상기 주변 회로 배선들(31) 및 상기 주변 컨택 플러그들(33)을 덮을 수 있다. 상기 하부 절연막(30)은 다층으로 적층된 절연막들을 포함할 수 있다. 일 예로, 상기 하부 절연막(30)은 실리콘 산화물을 포함할 수 있다.
상기 상부 구조체(US)가 상기 주변 회로 구조체(PS) 상에 제공될 수 있다. 상기 상부 구조체(US)는 수평막(100), 적층 구조체(ST), 제1 분리구조체(SS1), 제2 분리구조체(SS2), 수직 구조체들(VS) 및 적층 커패시터들(CA)을 포함할 수 있다. 상기 수평막(100)은 상기 셀 활성 영역(CAR), 상기 연결 영역(CNR) 및 상기 바깥 영역(OR) 상에 제공될 수 있다. 상기 수평막(100)은 상기 주변 회로 구조체(PS) 상에 제공될 수 있으며, 상세하게는 상기 하부 절연막(30) 상에 제공될 수 있다. 일 예로, 상기 수평막(100)은 제1 도전형(예를 들어, n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 매립 절연막(105)이 상기 하부 절연막(30) 상에 더 제공될 수 있다. 상기 매립 절연막(105)은 상기 수평막(100)을 관통할 수 있고, 상기 매립 절연막(105)의 상면은 상기 수평막(100)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 적층 구조체(ST)는 상기 셀 활성 영역(CAR) 및 상기 연결 영역(CNR) 상에 제공되고, 상기 제1 방향(D1)을 따라 교대로 적층된 층간 절연막들(ILD) 및 게이트 전극들(GE)을 포함할 수 있다. 상기 적층 구조체(ST)는 상기 수평막(100) 상의 제1 적층 구조체(ST1) 및 상기 제1 적층 구조체(ST1) 상의 제2 적층 구조체(ST2)를 포함할 수 있다. 상기 제1 적층 구조체(ST1)는 상기 제1 방향(D1)을 따라 교대로 적층된 제1 층간 절연막들(ILDa) 및 제1 게이트 전극들(GEa)을 포함할 수 있고, 상기 제2 적층 구조체(ST2)는 상기 제1 방향(D1)을 따라 교대로 적층된 제2 층간 절연막들(ILDb) 및 제2 게이트 전극들(GEb)을 포함할 수 있다.
상기 게이트 전극들(GE) 중 가장 아래의 두 개의 게이트 전극들(GE)은 각각 도 1a의 게이트 하부 라인들(LL1, LL2)에 해당될 수 있다. 가장 위의 두 개의 게이트 전극들(GE)은 각각 도 1a의 게이트 상부 라인들(UL1, UL2)에 해당할 수 있다. 상기 게이트 상부 라인들(UL1, UL2)은 중앙 분리 패턴(50), 상기 제1 및 제2 분리구조체들(SS1, SS2) 의해 복수의 라인들로 분리될 수 있다. 그 외의 게이트 전극들(GE)은 도 1a의 워드라인들(WL)에 해당할 수 있다.
일 예로, 상기 층간 절연막들(ILD)은 실리콘 산화물 또는 저유전물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 전극들(GE)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 분리구조체들(SS1, SS2)이 상기 셀 활성 영역(CAR) 및 상기 연결 영역(CNR) 상에서 상기 적층 구조체(ST)를 상기 제1 방향(D1)으로 관통할 수 있다. 도시되지 않았지만, 상기 제1 및 제2 분리구조체들(SS1, SS2)은 상기 수평막(100)까지 연장될 수 있다. 상기 제1 분리구조체들(SS1)은 상기 기판(10)의 상면에 평행한 제2 방향(D2)으로 연장될 수 있고, 상기 기판(10)의 상면에 평행하고 상기 제2 방향(D2)에 교차하는(일 예로, 직교하는) 제3 방향(D3)으로 서로 이격되어 배치될 수 있다. 상기 제2 분리구조체들(SS2)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 서로 이격되어 배치될 수 있다. 상기 제1 및 제2 분리구조체들(SS1, SS2)은 실리콘 산화물을 포함할 수 있다.
상기 셀 활성 영역(CAR) 상의 상기 수평막(100) 및 상기 적층 구조체(ST) 사이에 소스 구조체(SC)가 개재될 수 있다. 상기 소스 구조체(SC)는 제1 소스 도전 패턴(SCP1) 및 상기 제1 소스 도전 패턴(SCP1) 상의 제2 소스 도전 패턴(SCP2)을 포함할 수 있다. 일 예로, 상기 제1 소스 도전 패턴(SCP1)은 n형 도펀트들이 도핑된 반도체막으로 이루어질 수 있고, 상기 제2 소스 도전 패턴(SCP2)은 제 1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
상기 연결 영역(CNR) 상의 상기 수평막(100) 및 상기 제2 소스 도전 패턴(SCP2) 사이에 하부 희생 패턴(LSP)이 개재될 수 있다. 상기 하부 희생 패턴(LSP)은 상기 제1 소스 도전 패턴(SCP1)의 상면과 실질적으로 공면을 이루는 상면을 가질 수 있다.
상기 수직 구조체들(VS)이 상기 적층 구조체(ST) 및 상기 소스 구조체(SC)를 상기 제1 방향(D1)으로 관통할 수 있다. 상기 수직 구조체들(VS)은 상기 수평막(100)의 내부까지 연장될 수 있다. 평면적 관점에서, 상기 수직 구조체들(VS)은 원 형태를 가질 수 있다. 상기 수직 구조체들(VS) 각각은 상기 적층 구조체(ST) 및 상기 소스 구조체(SC)를 상기 제1 방향(D1)으로 관통하는 수직 절연 패턴(VI), 상기 적층 구조체(ST) 및 상기 소스 구조체(SC)의 각각과 상기 수직 절연 패턴(VI) 사이에서 상기 제1 방향(D1)으로 연장되는 수직 반도체 패턴(VSP), 및 상기 적층 구조체(ST)와 상기 수직 반도체 패턴(VSP) 사이에서 상기 제1 방향(D1)으로 연장되는 데이터 저장 패턴(DSP)을 포함할 수 있다. 상기 데이터 저장 패턴(DSP)의 잔부는 상기 수직 반도체 패턴(VSP)과 상기 수평막(100) 사이에 개재될 수 있다.
도전 패드(PAD)가 상기 수직 구조체들(VS)의 각각의 상기 수직 절연 패턴(VI) 상에 배치될 수 있고, 상기 수직 반도체 패턴(VSP)과 접할 수 있다. 상기 도전 패드(PAD)는 상기 수직 반도체 패턴(VSP)과 전기적으로 연결될 수 있다. 일 예로, 상기 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor) 물질 또는 다결정(polycrystalline) 반도체 물질을 포함할 수 있다. 일 예로, 상기 도전 패드(PAD)는 불순물이 도핑된 반도체 물질 또는 도전 물질을 포함할 수 있다.
상기 수직 구조체들(VS) 각각은 상기 제1 적층 구조체(ST1)를 관통하는 제1 수직 구조체, 및 상기 제2 적층 구조체(ST2)를 관통하는 제2 수직 구조체를 포함할 수 있다. 상기 제1 및 제2 수직 구조체 각각은 상기 제1 방향(D1)으로 갈수록 직경이 증가할 수 있다. 상기 제1 및 제2 수직 구조체는, 서로 연결되는 경계에서 서로 다른 직경을 가질 수 있다. 구체적으로 상기 제1 수직 구조체 상부의 직경은, 상기 제2 수직 구조체 하부의 직경보다 클 수 있다.
더미 수직 구조체들(DVS)이 상기 연결 영역(CNR) 상에서 상기 적층 구조체(ST) 및 상기 소스 구조체(SC)를 상기 제1 방향(D1)으로 관통할 수 있고, 상기 수평막(100)의 내부까지 연장될 수 있다.
상기 적층 구조체(ST)는 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 연장될 수 있고, 상기 연결 영역(CNR) 상에서 계단 형태를 가질 수 있다. 즉, 상기 층간 절연막들(ILD) 및 상기 게이트 전극들(GE)은 상기 연결 영역(CNR)에서 계단 형태를 가질 수 있다. 상기 층간 절연막들(ILD) 및 상기 게이트 전극들(GE)의 상기 제2 방향(D2) 및 상기 제3 방향(D3)에 대한 길이는, 상기 제1 방향(D1)으로 갈수록 짧아질 수 있다.
상기 계단 형태를 이루는 상기 적층 구조체(ST)의 단부는 제1 중간 절연막(110a) 및 제2 중간 절연막(110b)으로 덮일 수 있다. 상세하게는, 상기 제1 중간 절연막(110a)은 상기 제1 층간 절연막들(ILDa)의 단부들 및 상기 제1 게이트 전극들(GEa)의 단부들을 덮을 수 있고, 상기 제2 중간 절연막(110b)은 상기 제2 층간 절연막들(ILDb)의 단부들 및 상기 제2 게이트 전극들(GEb)의 단부들을 덮을 수 있다. 상기 제1 및 제2 중간 절연막(110a, 110b)은 실리콘 산화물을 포함할 수 있다.
적층 커패시터들(CA)이 상기 바깥 영역(OR) 상에 제공될 수 있다. 상기 적층 커패시터들(CA)은 상기 주변 회로 구조체(PS) 상에 제공되어, 상기 주변 회로 구조체(PS)에 전기적으로 연결될 수 있다. 상기 적층 커패시터들(CA) 각각은 두 개의 전극 구조체들(ES) 및 상기 두 개의 전극 구조체들(ES)을 분리하는 바깥 분리 절연패턴들(OSP)을 포함할 수 있다. 상기 적층 커패시터들(CA)은 상기 제1 및 제2 중간 절연막(110a, 110b)에 의해 덮일 수 있다.
상기 전극 구조체들(ES) 각각은 상기 제1 방향(D1)으로 적층된 바깥 전극층들(OE), 및 상기 제1 방향(D1)으로 연장되어 상기 바깥 전극층들(OE)을 관통하는 적어도 하나 이상의 관통 플러그들(PPLG)을 포함할 수 있다. 상기 바깥 전극층들(OE)은 상기 제1 방향(D1)을 따라 바깥 층간 절연막들(OL)과 교대로 적층될 수 있다. 상기 바깥 전극층들(OE)은 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 연장될 수 있다.
일 예로, 상기 바깥 전극층들(OE)의 단부들 중 일부는 계단 형태를 가질 수 있다. 이 경우, 상기 바깥 전극층들(OE)의 상기 제2 방향(D2) 및 상기 제3 방향(D3)에 대한 길이는, 상기 제1 방향(D1)으로 갈수록 짧아질 수 있다. 다른 예로, 상기 바깥 전극층들(OE)의 단부들 중 다른 일부는 상기 바깥 분리 절연패턴들(OSP)에 접할 수 있다. 상기 바깥 분리 절연 패턴들(OSP)의 상기 제2 방향(D2) 및 상기 제3 방향(D3)에 대한 길이는, 상기 제1 방향(D1)으로 갈수록 짧아질 수 있다. 다만, 이는 예시적인 것에 불과하며, 본 발명은 이에 제한되지 않는다.
상기 바깥 전극층들(OE)은 상기 게이트 전극들(GE)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 바깥 전극층들(OE)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 바깥 층간 절연막들(OL)은 상기 층간 절연막들(ILD)과 동일한 물질을 포함할 수 있다. 일 예로, 바깥 층간 절연막들(OL)은 실리콘 산화물 또는 저유전물 중 적어도 하나를 포함할 수 있다.
상기 관통 플러그들(PPLG)이 상기 제1 방향(D1)으로 연장되어 상기 바깥 전극층들(OE)을 관통할 수 있다. 상기 관통 플러그들(PPLG)은 상기 제1 방향(D1)으로 연장되어 상기 바깥 전극층들(OE)을 관통하고, 상기 주변 회로 구조체(PS)에 전기적으로 연결될 수 있다. 상기 관통 플러그들(PPLG)은 상기 바깥 전극층들(OE)에 접할 수 있고, 상기 바깥 전극층들(OE)에 전기적으로 연결될 수 있다. 상기 관통 플러그들(PPLG)은 도전 물질을 포함할 수 있다. 일 예로, 상기 관통 플러그들(PPLG)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
바깥 분리 구조체들(OSS)이 상기 바깥 영역(OR) 상에서 상기 바깥 전극층들(OE)을 관통할 수 있다. 상기 바깥 분리구조체들(OSS)은 상기 제1 방향(D1)으로 상기 바깥 전극층들(OE)을 관통할 수 있다. 상기 바깥 분리구조체들(OSS)은 상기 제2 방향(D2) 또는 상기 제3 방향(D3)으로 더 연장될 수 있다. 상기 바깥 분리구조체들(OSS)은 적어도 하나 이상일 수 있으며, 각 전극 구조체(ES)의 바깥 전극층들(OE)을 관통하도록 제공될 수 있다. 상기 바깥 분리구조체들(OSS)은 실리콘 산화물을 포함할 수 있다.
제1 상부 절연막(120), 제2 상부 절연막(130) 및 제3 상부 절연막(140)이 상기 제2 중간 절연막(110b) 상에 차례로 제공될 수 있다. 제1 상부 컨택 플러그들(125) 및 제2 상부 컨택 플러그들(135)이 각각 제1 상부 절연막(120) 및 상기 제2 상부 절연막(130) 내에 제공될 수 있다. 상기 제1 상부 컨택 플러그들(125) 각각은 상기 도전 패드들(PAD)에 접하고, 상기 제2 상부 컨택 플러그들(135) 각각은 상기 제1 상부 컨택 플러그들(125)에 접할 수 있다.
비트라인들(BL) 및 도전라인들(CL)이 상기 제3 상부 절연막(140) 내에 제공될 수 있다. 상기 비트라인들(BL)은 차례로 연결된 상기 제2 상부 컨택 플러그들(135), 상기 제1 상부 컨택 플러그들(125) 및 상기 도전 패드들(PAD)을 통해 상기 수직 구조체(VS)의 상기 수직 반도체 패턴(VSP)과 전기적으로 연결될 수 있다.
셀 컨택 플러그들(CC)이 상기 제1 방향(D1)으로 연장되어 상기 제1 상부 절연막(120), 상기 제2 상부 절연막(130), 상기 제2 중간 절연막(110b), 및 상기 층간 절연막들(ILD) 중 적어도 일부를 관통할 수 있다. 상기 셀 컨택 플러그들(CC)은 상기 제1 중간 절연막(110a)을 더 관통할 수 있다. 상기 셀 컨택 플러그들(CC) 각각은 상기 게이트 전극들(GE) 중 어느 하나와 접할 수 있고, 상기 도전라인들(CL) 중 일부는 상기 셀 컨택 플러그들(CC)을 통해 상기 게이트 전극들(GE)과 전기적으로 연결될 수 있다.
상기 제1, 제2 및 제3 상부 절연막(120, 130, 140)은 실리콘 산화물을 또는 저유전물 중 적어도 하나를 포함할 수 있다. 상기 제1 및 제2 상부 절연막(120, 130)은 각각 상기 제1 상부 컨택 플러그들(125)의 상면 및 제2 상부 컨택 플러그들(135)의 상면과 공면을 이룰 수 있다.
도 4a, 도 5a 및 도 6a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 도면들로, 도 2의 A-A'에 대응하는 단면도들이다. 도 4b, 도 5b 및 도 6b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 도면들로, 도 2의 B-B'에 대응하는 단면도들이다.
본 발명의 실시예들에 따르면, 상기 바깥 전극층들(OE)의 층수는 상기 게이트 전극들(GE)의 층수와 같거나 적을 수 있고, 상기 관통 플러그들(PPLG)이 상기 주변 회로 구조체(PS)에 전기적으로 연결될 수 있다.
도 3a 및 도 3b를 참조하면, 상기 바깥 전극층들(OE)의 층수는 상기 게이트 전극들(GE)의 층수보다 적을 수 있다. 일 예로, 상기 바깥 전극층들(OE)의 층수는 상기 게이트 전극들(GE) 중 일부인 상기 제2 게이트 전극들(GEb)의 층수와 동일할 수 있다. 상기 바깥 전극층들(OE) 각각의 상면은, 상기 기판(10)의 하면에 대하여 상기 게이트 전극들(GE) 중 대응하는 게이트 전극(GE)의 상면과 실질적으로 동일한 높이에 위치할 수 있다.
상기 관통 플러그들(PPLG)은 상기 수평막(100)에 접할 수 있다. 상기 수평막(100)은 상기 수평막(100)의 하면에 접하는 하부 컨택 플러그(BV)에 의해 상기 주변 회로 배선들(31)에 전기적으로 연결될 수 있다. 즉, 상기 관통 플러그들(PPLG)은 상기 수평막(100)을 통해 상기 주변 회로 배선들(31)에 전기적으로 연결될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 바깥 전극층들(EL)의 층수는 상기 게이트 전극들(GE)의 층수보다 적을 수 있다. 일 예로, 상기 바깥 전극층들(EL)의 층수는 상기 게이트 전극들(GE) 중 일부인 상기 제2 게이트 전극들(GEb)의 층수와 동일할 수 있다. 상기 바깥 전극층들(OE) 각각의 상면은, 상기 기판(10)의 하면에 대하여 상기 게이트 전극들(GE) 중 대응하는 게이트 전극(GE)의 상면과 실질적으로 동일한 높이에 위치할 수 있다.
상기 관통 플러그들(PPLG)은 상기 매립 절연막(105)을 관통하여 상기 주변 회로 배선들(31)에 접할 수 있다. 즉, 상기 관통 플러그들(PPLG)은 상기 주변 회로 배선들(31)에 직접 접함으로써, 상기 주변 회로 배선들(31)에 전기적으로 연결될 수 있다.
도 5a 및 도 5b를 참조하면, 상기 바깥 전극층들(OE)의 층수는 상기 상기 게이트 전극들(GE)의 층수와 같을 수 있다. 일 예로, 상기 바깥 전극층들(OE)은 제1 바깥 전극층들(OEa) 및 제2 바깥 전극층들(OEb)를 포함할 수 있고, 상기 제1 바깥 전극층들(OEa)의 층수 및 상기 제2 바깥 전극층들(OEb)의 층수는 각각 상기 제1 게이트 전극들(GEa)의 층수 및 상기 제2 게이트 전극들(GEb)의 층수와 같을 수 있다. 상기 바깥 전극층들(OE) 각각의 상면은, 상기 기판(10)의 하면에 대하여 상기 게이트 전극들(GE) 중 대응하는 게이트 전극(GE)의 상면과 실질적으로 동일한 높이에 위치할 수 있다.
상기 관통 플러그들(PPLG)은 상기 수평막(100)에 접할 수 있다. 상기 수평막(100)은 상기 수평막(100)의 하면에 접하는 상기 하부 컨택 플러그(BV)에 의해 상기 주변 회로 배선들(31)에 전기적으로 연결될 수 있다. 즉, 상기 관통 플러그들(PPLG)은 상기 수평막(100)을 통해 상기 주변 회로 배선들(31)에 전기적으로 연결될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 바깥 전극층들(OE)의 층수는 상기 상기 게이트 전극들(GE)의 층수와 같을 수 있다. 일 예로, 상기 바깥 전극층들(OE)은 제1 바깥 전극층들(OEa) 및 제2 바깥 전극층들(OEb)를 포함할 수 있고, 상기 제1 바깥 전극층들(OEa)의 층수 및 상기 제2 바깥 전극층들(OEb)의 층수는 각각 상기 제1 게이트 전극들(GEa)의 층수 및 상기 제2 게이트 전극들(GEb)의 층수와 같을 수 있다. 상기 바깥 전극층들(OE) 각각의 상면은, 상기 기판(10)의 하면에 대하여 상기 게이트 전극들(GE) 중 대응하는 게이트 전극(GE)의 상면과 실질적으로 동일한 높이에 위치할 수 있다.
상기 관통 플러그들(PPLG)은 상기 매립 절연막(105)을 관통하여 상기 주변 회로 배선들(31)에 접할 수 있다. 즉, 상기 관통 플러그들(PPLG)은 상기 주변 회로 배선들(31)에 직접 접함으로써, 상기 주변 회로 배선들(31)에 전기적으로 연결될 수 있다.
다만, 위 실시예들은 예시적인 것에 불과하며, 본 발명은 이에 제한되지 않는다.
도 7a 내지 도 7i, 도 8a 및 도 8b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 도면들로, 도 2의 P2 부분에 대응하는 평면도들이다. 이하에서, 도 2, 도 7a 내지 도 7i, 도 8a 및 도 8b를 참조하여, 평면적 관점에서, 다양한 실시예들에 따른 상기 적층 커패시터(CA)의 형태에 대해 설명한다. 설명의 간략을 위해, 앞선 실시예들과 중복되는 내용의 설명은 생략한다.
도 2 및 도 7a 내지 도 7i를 참조하면, 적층 커패시터(CA)는 제1 및 제2 전극 구조체들(ES1, ES2)을 포함할 수 있고, 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)이 각각 제1 및 제2 전극 구조체들(ES1, ES2)이 제공된 영역 내에 배치될 수 있다. 다시 말해, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)은 각각 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공된 영역 내에 배치될 수 있다. 상기 제1 바깥 분리 구조체(OSS1)는 상기 제2 바깥 분리구조체(OSS2)와 상기 제3 방향(D3)으로 이격될 수 있다. 제1 및 제2 관통 플러그들(PPLG1, PPLG2)의 적어도 일부가 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공된 영역 내에 배치될 수 있다. 상기 제1 및 제2 전극 구조체들(ES1, ES2)은 바깥 분리 절연패턴(OSP)에 의해 서로 이격될 수 있다.
도 2를 참조하면, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)은 상기 제2 방향(D2)으로 연장된 라인 또는 바(bar) 형태를 가질 수 있다. 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공된 영역 내에 배치될 수 있다. 바깥 분리 절연패턴(OSP)의 일부가 제1 및 제2 전극 구조체들(ES1, ES2) 사이에 개재될 수 있으며, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)보다 상기 바깥 분리 절연패턴(OSP)의 상기 일부에 근접하여 배치될 수 있다.
도 7a를 참조하면, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각의 일부는, 상기 제1 및 제2 전극 구조체들(ES1, ES2) 사이에 개재된 바깥 분리 절연패턴(OSP)과 중첩할 수 있고, 도 3a에 도시된 바와 달리, 상기 제1 및 제2 전극 구조체들(ES1, ES2) 사이에 개재된 상기 바깥 분리 절연패턴(OSP)을 관통할 수 있다. 즉, 상기 제1 및 제2 관통 플러그(PPLG1, PPLG2) 각각의 상기 일부는, 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공되지 않은 영역 상에 제공될 수 있다.
도 7b를 참조하면, 바깥 분리 절연패턴(OSP)의 일부가 제1 및 제2 전극 구조체들(ES1, ES2) 사이에 개재될 수 있으며, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은, 상기 제1 및 제2 바깥 분리구조체(OSS1, OSS2)보다 상기 바깥 분리 절연패턴(OSP)의 상기 일부에 멀게 배치될 수 있다. 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)은 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 사이에 배치될 수 있다.
도 7c 내지 도 7e를 참조하면, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2) 및 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2)은 상기 제2 방향(D2)으로 연장되는 라인 또는 바(bar) 형태를 가질 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다.
도 7c를 참조하면, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 간 거리는, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2) 간의 거리보다 가까울 수 있다. 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공된 영역 내에 배치될 수 있다. 도 3a에 도시된 바와 같이, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은 상기 제1 및 제2 바깥 전극층들(OE1, OE2) 중 대응하는 바깥 전극층들과 중첩할 수 있고, 상기 대응하는 바깥 전극층들을 관통할 수 있다.
도 7d를 참조하면, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 간 거리는, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2) 간의 거리보다 가까울 수 있다. 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각의 일부는, 상기 제1 및 제2 전극 구조체들(ES1, ES2) 사이에 개재된 바깥 분리 절연패턴(OSP)과 중첩할 수 있고, 도 3a에 도시된 바와 달리, 상기 제1 및 제2 전극 구조체들(ES1, ES2) 사이에 개재된 상기 바깥 분리 절연패턴(OSP)을 관통할 수 있다. 즉, 상기 제1 및 제2 관통 플러그(PPLG1, PPLG2) 각각의 상기 일부는, 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공되지 않은 영역 상에 제공될 수 있다.
도 7e를 참조하면, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 간 거리는, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2) 간의 거리보다 멀 수 있다. 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)은 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 사이에 배치될 수 있다. 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공된 영역 내에 배치될 수 있다. 도 3a에 도시된 바와 같이, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은 상기 제1 및 제2 바깥 전극층들(OE1, OE2) 중 대응하는 바깥 전극층들과 중첩할 수 있고, 상기 대응하는 바깥 전극층들을 관통할 수 있다.
도 7f 및 도 7g를 참조하면, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)은 상기 제2 방향(D2)으로 연장되는 라인 또는 바(bar) 형태일 수 있고, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2)은 상기 제3 방향(D3)으로 연장되는 라인 또는 바(bar) 형태일 수 있다. 즉, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2) 및 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2)은 서로 교차하는 방향으로 연장될 수 있다.
상기 제1 관통 플러그(PPLG1)는 상기 제2 방향(D2)으로 상기 제1 바깥 분리구조체(OSS1)와 이격될 수 있다. 상기 제2 관통 플러그(PPLG2)는 상기 제2 방향(D2)의 반대 방향으로 상기 제2 바깥 분리구조체(OSS2)와 이격될 수 있다. 상기 제2 바깥 분리구조체(OSS2)는 상기 제1 바깥 분리구조체(OSS1)와 상기 제2 방향으로 쉬프트되어 배열될 수 있다.
일 예로, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2)은 각각 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공된 영역 내에 배치될 수 있다. 도 3a에 도시된 바와 같이, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은 상기 제1 및 제2 바깥 전극층들(OE1, OE2) 중 대응하는 바깥 전극층들과 중첩할 수 있고, 상기 대응하는 바깥 전극층들을 관통할 수 있다.
다른 예로, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각의 적어도 일부는, 각각 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공되지 않은 영역 상에 제공될 수 있다. 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각의 일부는, 상기 바깥 분리 절연패턴(OSP)과 중첩할 수 있고, 도 3a에 도시된 바와 달리, 상기 바깥 분리 절연패턴(OSP)을 관통할 수 있다. 즉, 상기 제1 및 제2 관통 플러그(PPLG1, PPLG2) 각각의 상기 일부는, 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공되지 않은 영역 상에 제공될 수 있다.
도 7h를 참조하면, 상기 제1 및 제2 관통 플러그(PPLG1, PPLG2)는 각각 하나씩 제공될 수 있다. 상기 제1 관통 플러그(PPLG1)는 상기 제3 방향(D3)으로 상기 제1 바깥 분리구조체(OSS1)와 이격될 수 있고, 상기 제2 관통 플러그(PPLG2)는 상기 제3 방향(D3)과 반대 방향으로 상기 제2 바깥 분리구조체(OSS2)와 이격될 수 있다. 도 3a에 도시된 바와 같이, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은 상기 제1 및 제2 바깥 전극층들(OE1, OE2) 중 대응하는 바깥 전극층들과 중첩할 수 있고, 상기 대응하는 바깥 전극층들을 관통할 수 있다.
도 7i를 참조하면, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2) 각각은 원 형태들로 이루어질 수 있다. 상기 제1 및 제2 바깥 전극층들(OE1, OE2) 각각은, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)과 중심이 동일하고 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)의 지름보다 큰 지름을 갖는 원 형태들로 이루어질 수 있다. 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 갖는 원 형태들 각각의 일부는 서로 겹쳐질 수 있다. 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각의 적어도 일부는, 각각 상기 제 1 및 제2 바깥 전극층들(OE1, OE2)이 제공된 영역 내에 배치될 수 있다. 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각의 다른 일부는, 상기 바깥 분리 절연패턴(OSP)과 중첩할 수 있고, 도 3a에 도시된 바와 달리, 상기 바깥 분리 절연패턴(OSP)을 관통할 수 있다.
도 8a 및 도 8b를 참조하면, 바깥 분리구조체들(OSS)이 적층 커패시터(CA) 내에 제공되지 않을 수 있다. 제1 및 제2 관통 플러그들(PPLG1, PPLG2)은, 각각 상기 적층 커패시터(CA)의 제1 및 제2 전극 구조체들(ES1, ES2)이 제공된 영역 내에 배치될 수 있다. 다시 말해, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2)은, 각각 제1 및 제2 바깥 전극층들(OE1, OE2)이 제공된 영역 내에 배치될 수 있다. 상기 제1 및 제2 전극 구조체들(ES1, ES2)은 바깥 분리 절연패턴(OSP)에 의해 서로 이격될 수 있다. 도 3a에 도시된 바와 같이, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은 상기 제1 및 제2 바깥 전극층들(OE1, OE2) 중 대응하는 바깥 전극층들과 중첩할 수 있고, 상기 대응하는 바깥 전극층들을 관통할 수 있다.
도 8a를 참조하면, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2)은 상기 제2 방향(D2)으로 연장되는 라인 또는 바(bar) 형태를 가질 수 있다.
도 8b를 참조하면, 상기 제1 및 제2 관통 플러그들(PPLG1, PPLG2) 각각은 원 형태들로 이루어질 수 있다. 상기 바깥 상기 제1 및 제2 바깥 전극층들(OE1, OE2) 각각은, 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)과 중심이 동일하고 상기 제1 및 제2 바깥 분리구조체들(OSS1, OSS2)의 지름보다 큰 지름을 갖는 원 형태들로 이루어질 수 있다. 상기 제1 및 제2 바깥 전극층들(OE1, OE2)이 갖는 원 형태들 각각의 일부는 서로 겹쳐질 수 있다.
다만, 도 2, 도 7a 내지 도 7i, 도 8a 및 도 8b의 실시예들은 예시적인 것에 불과하며, 본 발명은 이에 제한되지 않는다. 상기 바깥 전극층들(OE), 상기 관통 플러그들(PPLG), 상기 바깥 분리구조체들(OSS)의 수, 형태 및 배열은 다양하게 적용될 수 있다. 일 예로, 도시되지 않았지만, 상기 관통 플러그들(PPLG) 각각은 다각형의 형태를 가질 수 있다. 다른 예로, 상기 관통 플러그들(PPLG)은 상기 제2 방향(D2)으로 연장되는 곡선의 형태를 가질 수 있다. 또 다른 예로, 상기 관통 플러그들(PPLG)은 상기 제2 방향(D2) 또는 상기 제3 방향(D3)을 따라 지그재그로 배치될 수 있다.
도 9a 내지 도 9d는 도 3a에 따른 3차원 반도체 메모리 장치의 제조방법을 나타내는 도면들로, 도 2의 A-A'에 대응하는 단면도들이다. 이하에서, 본 발명의 실시예들에 따른 반도체 소자의 제조방법에 대하여 설명한다. 설명의 간략을 위해, 전술한 내용과 중복되는 내용의 설명은 생략한다.
도 9a를 참조하면, 기판(10) 상에 주변 로직 회로들(PTR) 및 하부 절연막(30)을 포함하는 주변 회로 구조체(PS)가 형성될 수 있다. 주변 회로 배선들(31) 및 주변 컨택 플러그들(33)이 상기 하부 절연막(30) 내에서 반복적으로 적층될 수 있고, 상기 주변 로직 회로들(PTR)에 전기적으로 연결되도록 형성될 수 있다.
수평막(100)이 상기 주변 회로 구조체(PS) 상에 형성될 수 있고, 매립 절연막(105)에 의해 둘러싸일 수 있다. 상기 매립 절연막(105)의 상면은 상기 수평막(100)의 상면과 실질적으로 공면을 이룰 수 있다.
제1 중간 절연막(110a) 및 바깥 몰드 구조체(OMS)가 상기 수평막(100) 및 상기 매립 절연막(105) 상에 차례로 적층되어 형성될 수 있다. 상기 바깥 몰드 구조체(OMS)는 상기 기판(10)의 상면에 수직한 제1 방향(D1)을 따라 교대로 적층된 바깥 희생막들(OSL) 및 바깥 층간 절연막들(OL)을 포함할 수 있다. 도시되지 않았지만, 상기 바깥 몰드 구조체(OMS)는, 도 3b의 셀 활성 영역(CAR) 상의 몰드 구조체와 함께 형성될 수 있다. 상기 몰드 구조체는 상기 제1 방향(D1)을 따라 교대로 적층된 희생막들 및 도 3b의 층간 절연막들(ILD)을 포함할 수 있다.
홀들(H)이 상기 제1 방향(D1)으로 연장되어 상기 제1 상부 절연막(120), 상기 바깥 몰드 구조체(OMS) 및 상기 제1 중간 절연막(110a)을 관통하도록 형성될 수 있다. 상기 바깥 희생막들(OSL)의 일부는 상기 홀들(H)에 의해 노출될 수 있다. 이후, 충진패턴들(FP)이 상기 홀들(H)의 내부를 채울 수 있다. 상기 충진패턴들(FP)은 폴리실리콘을 포함할 수 있다.
바깥 트렌치들(OTR)이 상기 제1 방향(D1)으로 연장되어 상기 제1 상부 절연막(120), 상기 바깥 몰드 구조체(OMS) 및 상기 제1 중간 절연막(110a)을 관통하도록 형성될 수 있다. 평면적 관점에서, 상기 바깥 트렌치들(OTR)은 상기 기판(10)의 상면에 평행한 제2 방향(D2)으로 연장되는 라인 또는 바(bar) 형태를 가지도록 형성될 수 있다. 상기 바깥 희생막들(OSL)의 일부가 상기 바깥 트렌치들(OTR)에 의해 노출될 수 있다. 상기 바깥 트렌치들(OTR)의 내부는 빈 공간일 수 있다.
도 9b를 참조하면, 상기 바깥 트렌치들(OTR)에 의해 노출된 영역을 통해, 상기 바깥 희생막들(OSL)의 일부가 식각되어 수평 리세스 영역들(HR)이 형성될 수 있다. 상기 수평 리세스 영역들(HR)은 상기 제2 방향(D2), 및 상기 기판(10)의 상기 상면에 평행하고 상기 제2 방향(D2)에 교차하는(일 예로, 직교하는) 제3 방향(D3)으로 연장될 수 있다. 상기 수평 리세스 영역들(HR)은 상기 바깥 희생막들(OSL)의 상기 일부가 식각되고 남겨진 빈 공간일 수 있으며, 상기 수평 리세스 영역들(HR) 각각은 상기 바깥 층간 절연막들(OL) 사이에 개재될 수 있다. 상기 수평 리세스 영역들(HR)을 구성하는 상기 빈 공간들은 상기 바깥 트렌치들(OTR)의 내부의 빈 공간과 이어질 수 있다.
한 층의 바깥 희생막(OSL)이 식각됨으로써, 적어도 둘 이상의 수평 리세스 영역들(HR)이 형성될 수 있고, 상기 수평 리세스 영역들(HR)은 서로 이격될 수 있다. 바깥 분리 절연패턴(OSP)은 상기 수평 리세스 영역들(HR) 사이에 개재되어, 상기 수평 리세스 영역들(HR)을 서로 이격시킬 수 있다. 상기 바깥 분리 절연패턴(OSP)은 상기 식각 공정 진행시, 식각되지 않은 상기 바깥 희생막들(OSL)로 이루어질 수 있다.
도시되지 않았지만, 상기 바깥 희생막들(OSL)의 상기 식각 공정 진행 시, 상기 셀 활성 영역(CAR) 상에서는 상기 희생막들이 식각되어 빈 공간이 형성될 수 있다.
도 9c를 참조하면, 바깥 전극층들(OE)이 상기 수평 리세스 영역들(HR)의 빈 공간을 채우도록 형성될 수 있다. 상기 바깥 전극층들(OE)의 일부는 상기 홀들(H)의 내측면을 구성할 수 있고, 상기 바깥 전극층들(OE)의 다른 일부는 상기 바깥 트렌치들(OTR)의 내측면을 구성할 수 있다. 상기 바깥 전극층들(OE)은 도전 물질을 포함할 수 있다.
도시되지 않았지만, 도 3b의 게이트 전극들(GE)이 상기 셀 활성 영역(CAR) 상에서 상기 희생막들이 식각되어 형성된 상기 빈 공간을 채우도록 형성될 수 있다. 상기 게이트 전극들(GE)은 상기 바깥 전극층들(OE)과 동시에 형성될 수 있다.
이후, 바깥 분리구조체들(OSS) 각각이 상기 바깥 트렌치들(OTR)의 내부를 채울 수 있다. 상기 바깥 분리구조체들(OSS)은 상기 제1 방향(D1)을 따라 연장되어, 상기 제1 상부 절연막(120), 상기 바깥 전극층들(OE), 상기 바깥 층간 절연막들(OL) 및 상기 제1 중간 절연막(110a)을 관통하도록 형성될 수 있다. 상기 바깥 분리구조체들(OSS)은 실리콘 산화물을 포함할 수 있다.
도 9d를 참조하면, 상기 홀들(H)을 채우는 관통 플러그들(PPLG)이 형성될 수 있다. 상기 관통 플러그들(PPLG)을 형성하는 것은, 식각 공정을 통해 상기 홀들(H) 내 상기 충진패턴들(FP)을 제거하는 것, 및 상기 홀들(H)을 상기 관통 플러그들(PPLG)로 채우는 것을 포함할 수 있다. 상기 관통 플러그들(PPLG)은 상기 제1 방향(D1)을 따라 연장되어, 상기 제1 상부 절연막(120), 상기 바깥 전극층들(OE), 상기 바깥 층간 절연막들(OL) 및 상기 제1 중간 절연막(110a)을 관통하도록 형성될 수 있다.
상기 관통 플러그들(PPLG)은 상기 홀들(H)의 내측면을 구성하는 상기 바깥 전극층들(OE)의 일부와 접할 수 있고, 상기 바깥 전극층들(OE)의 상기 일부에 전기적으로 연결될 수 있다. 상기 관통 플러그들(PPLG)은 상기 수평막(100)에 접할 수 있고, 상기 수평막(100)을 통해 상기 주변 회로 구조체(PS)에 전기적으로 연결될 수 있다. 상기 관통 플러그들(PPLG)은 도전 물질을 포함할 수 있다. 일 예로, 상기 관통 플러그들(PPLG)은 상기 바깥 전극층들(OE)과 동일한 물질을 포함할 수 있다.
도 3a를 다시 참조하면, 제2 상부 절연막(130) 및, 상기 제2 상부 절연막(130) 상의 제3 상부 절연막(140)이 상기 제1 상부 절연막(120), 상기 관통 플러그들(PPLG)의 상면 및 상기 바깥 분리구조체들(OSS)의 상면을 덮도록 형성될 수 있다. 도전라인들(CL)이 상기 제3 상부 절연막(140)의 형성 전 또는 형성 후, 상기 제3 상부 절연막(140) 내에 형성될 수 있다.
도 10a 내지 도 10c는 도 8a에 따른 3차원 반도체 메모리 장치의 제조방법을 나타내는 도면들로, 도 2의 A-A'에 대응하는 단면도들이다. 이하에서, 본 발명의 실시예들에 따른 반도체 소자의 제조방법에 대하여 설명한다. 설명의 간략을 위해, 도 9a 내지 도 9d를 참조하여 설명한 제조방법과의 차이점을 중심으로 설명한다.
도 10a를 참조하면, 도 9a의 홀들(H)이 형성되지 않을 수 있다. 이에 따라, 도 9a의 충진패턴들(FP)이 형성되지 않을 수 있다. 다만, 상기 바깥 트렌치들(OTR)은, 도 9a와 같이, 상기 제1 방향(D1)으로 연장되어 상기 제1 상부 절연막(120), 상기 바깥 몰드 구조체(OMS) 및 상기 제1 중간 절연막(110a)을 관통하도록 형성될 수 있다.
도 10b를 참조하면, 상기 바깥 트렌치들(OTR)에 의해 노출된 영역을 통해, 상기 바깥 희생막들(OSL)의 일부가 식각되어 수평 리세스 영역들(HR)이 형성될 수 있다. 상기 수평 리세스 영역들(HR)은 상기 바깥 희생막들(OSL)의 상기 일부가 식각되고 남겨진 빈 공간일 수 있으며, 상기 수평 리세스 영역들(HR) 각각은 상기 바깥 층간 절연막들(OL) 사이에 개재될 수 있다. 한 층의 바깥 희생막(OSL)이 식각됨으로써, 적어도 둘 이상의 수평 리세스 영역들(HR)이 형성될 수 있고, 상기 수평 리세스 영역들(HR)은 바깥 분리 절연패턴(OSP)에 의해 서로 이격될 수 있다. 상기 바깥 분리 절연패턴(OSP)은 상기 식각 공정 진행시, 식각되지 않은 상기 바깥 희생막들(OSL)로 이루어질 수 있다.
도 10c를 참조하면, 바깥 전극층들(OE)이 상기 수평 리세스 영역들(HR)의 빈 공간을 채우도록 형성될 수 있고, 이후 관통 플러그들(PPLG)이 상기 바깥 트렌치들(OTR)의 내부를 채울 수 있다. 상기 바깥 전극층들(OE) 및 상기 관통 플러그들(PPLG) 각각은 도전 물질을 포함할 수 있다. 상기 관통 플러그들(PPLG)은 상기 바깥 트렌치들(OTR)의 내측면에서 상기 바깥 전극층들(OE)에 접하고, 전기적으로 연결될 수 있다. 상기 관통 플러그들(PPLG) 은 상기 수평막(100)에 접할 수 있고, 상기 수평막(100)을 통해 상기 주변 회로 구조체(PS)에 전기적으로 연결될 수 있다.
이후, 제2 상부 절연막(130) 및, 상기 제2 상부 절연막(130) 상의 제3 상부 절연막(140)이 상기 제1 상부 절연막(120), 상기 관통 플러그들(PPLG)의 상면 및 상기 바깥 분리구조체들(OSS)의 상면을 덮도록 형성될 수 있다. 도전라인들(CL)이 상기 제3 상부 절연막(140)의 형성 전 또는 형성 후, 상기 제3 상부 절연막(140) 내에 형성될 수 있다.
일반적으로, 3차원 반도체 메모리 장치에서 상기 셀 활성 영역(CAR) 상에 몰드 구조체가 형성됨과 동시에, 상기 바깥 영역(OR) 상에 상기 바깥 몰드 구조체(OMS)가 형성될 수 있다. 이후, 상기 적층 구조체(ST)의 상기 게이트 전극들(GE) 형성 시, 상기 바깥 몰드 구조체(OMS)의 상기 바깥 희생막들(OSL)은 도전 물질로 치환되지 않을 수 있다. 즉, 최종 제조 공정을 완료한 이후에도, 3차원 반도체 메모리 장치는 상기 바깥 영역(OR) 상의 상기 바깥 몰드 구조체(OMS)를 포함할 수 있다. 3차원 반도체 메모리 장치의 작동 시, 상기 바깥 몰드 구조체(OMS)는 기능적으로 활용되지 않을 수 있다.
본 발명의 개념에 따르면, 3차원 반도체 메모리 장치는 상기 적층 커패시터(CA)를 포함할 수 있고, 상기 적층 커패시터(CA)는 상기 바깥 전극층들(OE)을 포함할 수 있다. 상기 바깥 전극층들(OE)은 상기 바깥 몰드 구조체(OMS)의 상기 바깥 희생막들(OSL)의 일부가 도전 물질로 치환됨으로써 제공될 수 있다. 즉, 기능적으로 활용되지 않았던 상기 바깥 몰드 구조체(OMS) 대신에, 상기 바깥 몰드 구조체(OMS)가 제공되던 영역 상에 상기 적층 커패시터(CA)가 제공될 수 있고, 상기 적층 커패시터(CA)는 상기 주변 회로 구조체(PS)와 연결되어 커패시터로써 활용될 수 있다. 이에 따라, 기존에 커패시터의 제공을 위해 별도로 요구되던 공간의 크기가 감소할 수 있고, 그 결과, 3차원 반도체 메모리 장치의 집적도가 증가할 수 있다. 또한, 커패시터의 면적에 대한 제한이 줄어듦으로써 커패시터의 전기 용량이 증가할 수 있고, 그 결과, 3차원 반도체 메모리 장치의 전기적 특성이 개선될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CAR: 셀 활성 영역 CNR: 컨택 영역
OR: 바깥 영역 CH: 채널 홀
VS: 수직 구조체 SS1, SS2: 제1 및 제2 분리구조체
DVS: 더미 수직 구조체 OE: 바깥 전극층
OSS: 바깥 분리구조체 PPLG: 관통 플러그
OSP: 바깥 분리 절연패턴 OTR: 바깥 트렌치
OL: 바깥 층간 절연막 BV: 하부 컨택 플러그
ES: 전극 구조체 ST: 적층 구조체
SCP: 소스 도전 패턴 SH: 분리 홀
CC: 셀 컨택 플러그 CL: 도전 라인
CEL: 셀 전극층 FP: 충진패턴
HR: 수평 리세스 영역 PTR: 주변 로직 회로
CS: 셀 어레이 구조체 PS: 주변 회로 구조체
30: 하부 절연막
31: 주변 회로 배선 33: 주변 컨택 플러그
50: 중앙 분리 패턴 100: 수평막
105: 매립 절연막 110a,b: 제1, 제2 중간 절연막

Claims (10)

  1. 셀 활성 영역, 연결 영역 및 바깥 영역을 포함하는 기판;
    상기 기판 상에 반복적으로 적층된 주변 회로 배선들 및 주변 컨택 플러그들을 포함하는 주변 회로 구조체;
    상기 셀 영역 상에서, 상기 주변 회로 구조체 상에 상기 기판의 상면에 수직한 제1 방향으로 적층된 게이트 전극들; 및
    상기 바깥 영역 상에서, 상기 주변 회로 구조체에 전기적으로 연결되는 적층 커패시터들을 포함하되,
    상기 적층 커패시터들 각각은 두 개의 전극 구조체들 및 상기 두 개의 전극 구조체들을 분리하는 바깥 분리 절연패턴들을 포함하고,
    상기 전극 구조체들 각각은 상기 제1 방향으로 적층된 바깥 전극층들, 및 상기 제1 방향으로 연장되어 상기 바깥 전극층들을 관통하는 적어도 하나 이상의 관통 플러그들을 포함하고,
    상기 바깥 전극층들은 상기 게이트 전극들와 동일한 물질을 포함하는 3차원 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 방향으로 연장되고, 상기 바깥 전극층들을 관통하는 적어도 하나 이상의 바깥 분리구조체들을 더 포함하는 3차원 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 바깥 분리구조체들은 실리콘 산화물을 포함하는 3차원 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 제1 방향으로 상기 바깥 전극층들과 교대로 적층된 바깥 층간 절연막들을 더 포함하는 3차원 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 주변 회로 구조체 상의 수평막을 더 포함하되,
    상기 적층 커패시터들의 상기 관통 플러그들은 상기 수평막에 접하고, 상기 수평막을 통해 상기 주변 회로 배선들에 전기적으로 연결되는 3차원 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 적층 커패시터들의 상기 관통 플러그들은 상기 주변 회로 배선들에 접하고, 상기 주변 회로 배선들에 전기적으로 연결되는 것인 3차원 반도체 메모리 장치.
  7. 제 1항에 있어서,
    상기 바깥 전극층들의 층수는, 상기 게이트 전극들의 층수와 같거나 적은 3차원 반도체 메모리 장치.
  8. 제 1항에 있어서,
    상기 바깥 분리 절연패턴들은 실리콘 질화물을 포함하는 3차원 반도체 메모리 장치.
  9. 셀 활성 영역, 연결 영역 및 바깥 영역을 포함하는 기판, 상기 기판 상에 반복적으로 적층된 주변 회로 배선들 및 주변 컨택 플러그들을 포함하는 주변 회로 구조체, 상기 셀 영역 상에서, 상기 주변 회로 구조체 상에 상기 기판의 상면에 수직한 제1 방향으로 적층된 게이트 전극들, 상기 바깥 영역 상에서 상기 주변 회로 구조체에 전기적으로 연결되는 적층 커패시터들, 및 상기 주변 회로 구조체와 전기적으로 연결되는 입출력 패드를 포함하는 3차원 반도체 메모리 장치; 및
    상기 입출력 패드를 통하여 상기 3차원 반도체 메모리 장치와 전기적으로 연결되며, 상기 3차원 반도체 메모리 장치를 제어하는 컨트롤러를 포함하되,
    상기 적층 커패시터들 각각은 두 개의 전극 구조체들 및 상기 두 개의 전극 구조체들을 분리하는 바깥 분리 절연 패턴들을 포함하고,
    상기 전극 구조체들 각각은 상기 제1 방향으로 적층된 바깥 전극층들, 및 상기 제1 방향으로 연장되어 상기 바깥 전극층들을 관통하는 적어도 하나 이상의 관통 플러그들을 포함하며,
    상기 바깥 전극층들은 상기 게이트 전극들과 동일한 물질을 포함하는 전자 시스템.
  10. 제 9항에 있어서,
    상기 바깥 전극층들의 층수는, 상기 게이트 전극들의 층수와 같거나 적은 전자 시스템.
KR1020210115573A 2021-08-31 2021-08-31 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템 KR20220144290A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210115573A KR20220144290A (ko) 2021-08-31 2021-08-31 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210115573A KR20220144290A (ko) 2021-08-31 2021-08-31 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템

Publications (1)

Publication Number Publication Date
KR20220144290A true KR20220144290A (ko) 2022-10-26

Family

ID=83785379

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210115573A KR20220144290A (ko) 2021-08-31 2021-08-31 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템

Country Status (1)

Country Link
KR (1) KR20220144290A (ko)

Similar Documents

Publication Publication Date Title
KR20220034273A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
US11791262B2 (en) Semiconductor device and data storage system including the same
KR20220042932A (ko) 반도체 장치 및 이를 포함하는 전자 시스템
CN115206987A (zh) 三维半导体存储器件以及包括三维半导体存储器件的电子系统
KR20220102229A (ko) 반도체 메모리 장치 및 이를 포함하는 전자 시스템
US11715713B2 (en) Nonvolatile memory device and nonvolatile memory system including the same
US11715712B2 (en) Nonvolatile memory device and method for fabricating the same
US20230005942A1 (en) Three-dimensional (3d) semiconductor memory device and electronic system including the same
US11984404B2 (en) Semiconductor device, with support and barrier patterns in connection regions, and data storage system including the same
US11980028B2 (en) Semiconductor device and data storage system including the same
KR20220067716A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20230083767A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20220144290A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20220067652A (ko) 3차원 반도체 메모리 장치
US20230369212A1 (en) Nonvolatile memory device and system comprising the same
US20240038660A1 (en) Semiconductor device and electronic system including the same
US20220310639A1 (en) Semiconductor device and data storage system including the same
EP4336986A1 (en) Semiconductor device and data storage system including the same
US20230057630A1 (en) Semiconductor device and data storage system including the same
US20230014037A1 (en) Semiconductor device and electronic system including the same
KR20220143791A (ko) 3차원 반도체 메모리 장치
KR20220143789A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템.
KR20240027329A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
KR20230116268A (ko) 3차원 반도체 메모리 장치, 이를 포함하는 전자 시스템 및 이의 제조 방법
KR20230021882A (ko) 반도체 장치, 그를 포함하는 반도체 메모리 장치, 그를 포함하는 전자 시스템 및 그의 제조 방법

Legal Events

Date Code Title Description
G15R Request for early publication