KR20220067652A - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 이 장치는 셀 어레이 영역과 연결 영역을 포함하는 제 1 기판; 상기 제 1 기판 상에 차례로 적층되며 서로 이격되는 제 1 및 제 2 전극층들, 상기 제 1 및 제 2 전극층들의 단부들은 상기 연결 영역 상에서 서로 오프셋되고; 상기 연결 영역 상에서 상기 제 2 전극층과 상기 제 1 전극층을 관통하며, 상기 제 2 전극층과 연결되는 제 1 셀 콘택; 및 상기 제 1 셀 콘택과 상기 제 1 전극층 사이에 개재되는 제 1 콘택 절연 패턴을 포함하되, 상기 제 1 셀 콘택은 상기 제 1 기판의 상면으로부터 수직하게 연장되는 기둥부와 상기 기둥부로부터 옆으로 돌출되어 상기 제 2 전극층과 접하는 연결부를 포함하고, 상기 연결부의 폭은 상기 제 1 콘택 절연 패턴의 폭보다 좁다.

Description

3차원 반도체 메모리 장치{THREE-DIMENSIONAL SEMICONDUCTOR DEVICES}
본 발명은 3차원 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는, 셀 어레이 영역과 연결 영역을 포함하는 제 1 기판; 상기 제 1 기판 상에 차례로 적층되며 서로 이격되는 제 1 및 제 2 전극층들, 상기 제 1 및 제 2 전극층들의 단부들은 상기 연결 영역 상에서 서로 오프셋되고; 상기 연결 영역 상에서 상기 제 2 전극층과 상기 제 1 전극층을 관통하며, 상기 제 2 전극층과 연결되는 제 1 셀 콘택; 및 상기 제 1 셀 콘택과 상기 제 1 전극층 사이에 개재되는 제 1 콘택 절연 패턴을 포함하되, 상기 제 1 셀 콘택은 상기 제 1 기판의 상면으로부터 수직하게 연장되는 기둥부와 상기 기둥부로부터 옆으로 돌출되어 상기 제 2 전극층과 접하는 연결부를 포함하고, 상기 연결부의 폭은 상기 제 1 콘택 절연 패턴의 폭보다 좁다.
본 발명의 일 양태에 따른 3차원 반도체 메모리 장치는, 주변 회로 구조체와 이 위에 배치되는 셀 어레이 구조체를 포함하되, 상기 셀 어레이 구조체는: 셀 어레이 영역과 연결 영역을 포함하는 제 1 기판; 상기 제 1 기판 상의 소오스 구조체; 상기 소오스 구조체 상에 차례로 적층되며 서로 이격되는 제 1 및 제 2 전극층들, 상기 제 1 및 제 2 전극층들의 단부들은 상기 연결 영역 상에서 서로 오프셋되고; 상기 셀 어레이 영역에서 상기 제 1 및 제 2 전극층들 및 상기 소오스 구조체를 관통하여 상기 제 1 기판에 인접하는 수직 패턴들; 상기 연결 영역 상에서 상기 제 2 전극층과 상기 제 1 전극층을 관통하며, 상기 제 2 전극층과 연결되는 제 1 셀 콘택; 상기 제 1 셀 콘택과 상기 제 2 전극층 사이에 개재되는 제 1 콘택 절연 패턴을 포함하되, 상기 제 1 셀 콘택은 상기 제 1 기판의 상면으로부터 수직하게 연장되는 기둥부와 상기 기둥부로부터 옆으로 돌출되며 상기 제 2 전극층의 상부면과 접하는 연결부를 포함하고, 상기 연결부는 상기 제 1 콘택 절연 패턴과 중첩되는 연결 중심부와 상기 제 2 전극층과 중첩되는 연결 가장자리부를 포함하고, 상기 연결 가장자리부의 하부면은 상기 연결 중심부의 하부면보다 낮다.
본 발명의 다른 양태에 따른 3차원 반도체 메모리 장치는, 셀 어레이 영역과 연결 영역을 포함하는 제 1 기판; 및 상기 제 1 기판 상에 차례로 적층되며 서로 이격되는 전극층들을 포함하되, 상기 전극층들은 각각 상기 셀 어레이 영역 상의 전극부와 상기 연결 영역 상의 패드부를 가지고, 상기 전극부는 제 1 두께를 가지고, 상기 패드부는 상기 제 1 두께보다 작은 제 2 두께를 가진다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서는 전극층들 사이의 간격 또는 셀 콘택들과 이웃하는 전극층들 사이의 간격이 비정상적으로 좁아지는 것을 방지하여, 전극층들 간의 간섭을 최소화하고, Breakdown Voltage 강하(drop)를 방지할 수 있다. 이로써, 3차원 반도체 메모리 장치의 동작 오류를 방지하고 신뢰성을 향상시킬 수 있다.
도 1a는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1b는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 1c 및 도 1d는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 3a는 본 발명의 실시예들에 따라 도 2를 A-A'선으로 자른 단면도이다.
도 3b은 본 발명의 실시예들에 따라 도 2를 B-B'선으로 자른 단면도이다.
도 4a은 도 3a의 'P1' 부분을 확대한 도면이다.
도 4b은 도 3b의 'P2' 부분을 확대한 도면이다. 도 4c은 도 3b의 일부분의 사시도이다.
도 5a 내지 도 5e는 본 발명의 실시예들에 따라 도 3a의 단면을 가지는 3차원 반도체 메모리 장치의 제조 과정을 순차적으로 나타내는 단면도들이다.
도 6a 내지 도 6g, 및 도 6i 내지 도 6k는 본 발명의 실시예들에 따라 도 3b의 단면을 가지는 3차원 반도체 메모리 장치의 제조 과정을 순차적으로 나타내는 단면도들이다.
도 6h는 도 6g의 'P2' 부분을 확대한 도면이다.
도 6l은 도 6k의 'P2'를 확대한 도면이다.
도 7a은 본 발명의 실시예들에 따라 도 2를 B-B'선으로 자른 단면도이다.
도 7b는 도 7a의 'P2' 부분을 확대한 도면이다.
도 8a 및 도 8b는 도 7a의 단면을 가지는 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9a은 본 발명의 실시예들에 따라 도 2를 B-B'선으로 자른 단면도이다. 도 9b는 도 9a의 'P2' 부분을 확대한 도면이다.
도 10a 내지 도 10f는 도 9a의 단면을 가지는 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 10g는 도 10f의 'P1' 부분을 확대한 도면이다.
도 11a은 본 발명의 실시예들에 따라 도 2를 B-B'선으로 자른 단면도이다.
도 11b는 도 11a의 'P2' 부분을 확대한 도면이다.
도 12a은 본 발명의 실시예들에 따라 도 2를 B-B'선으로 자른 단면도이다.
도 12b는 도 12a의 'P2' 부분을 확대한 도면이다.
도 13a 내지 도 13f는 도 12a의 단면을 가지는 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1a를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(110F) 및 제1 구조물(110F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(110F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 1b는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 1b를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1a의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 수직 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 이하에서 설명되는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 1c 및 도 1d는 본 발명의 예시적인 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 1c 및 도 1d는 각각 도 1b의 반도체 패키지의 예시적인 실시예를 설명하며, 도 1b의 반도체 패키지를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 1c를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 1b의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 1b와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 회로 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 소오스 구조체(3205), 소오스 구조체(3205) 상의 적층 구조체(3210), 적층 구조체(3210)을 관통하는 수직 구조체들(3220)과 분리 구조체들(3230), 수직 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 적층 구조체(3210)의 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(3235)을 포함할 수 있다. 제1 구조물(3100)/제2 구조물(3200)/반도체 칩들(2200) 각각은 후속에서 설명되는 분리 구조체들을 더 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 회로 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 적층 구조체(3210)의 외측에 배치될 수 있으며, 적층 구조체(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 회로 배선들(3110)과 전기적으로 연결되는 입출력 패드(도 2의 2210)를 더 포함할 수 있다.
도 1d를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 회로 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 소오스 구조체(4205), 소오스 구조체(4205)과 제1 구조물(4100) 사이의 적층 구조체(4210), 적층 구조체(4210)을 관통하는 수직 구조체들(4220)과 분리 구조체(4230), 및 수직 구조체들(4220) 및 적층 구조체(4210)의 워드 라인들(도 1a의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 수직 구조체들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(도 1의 WL)과 전기적으로 연결되는 셀 콘택 플러그들(4235)을 통하여, 각각 수직 구조체들(4220) 및 워드 라인들(도 1의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
제1 구조물(4100)/제2 구조물(4200)/반도체 칩들(2200a) 각각은 이하에서 설명되는 실시예들에 따른 소오스 구조체를 더 포함할 수 있다. 반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 회로 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 1b의 2210)를 더 포함할 수 있다.
도 1c의 반도체 칩들(2200) 및 도 1d의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 1c의 반도체 칩들(2200) 및 도 1d의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 1c의 제 1 구조물(3100) 및 도 1d의 제 1 구조물(4100)은 이하 설명되는 실시예들에서 주변 회로 구조체에 대응될 수 있으며, 도 1c의 제 2 구조물(3200) 및 도1d의 제 2 구조물(4200)은 이하 설명되는 실시예들에서 셀 어레이 구조체에 대응될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 3a는 본 발명의 실시예들에 따라 도 2를 A-A'선으로 자른 단면도이다. 도 3b은 본 발명의 실시예들에 따라 도 2를 B-B'선으로 자른 단면도이다. 도 4a은 도 3a의 'P1' 부분을 확대한 도면이다. 도 4b은 도 3b의 'P2' 부분을 확대한 도면이다. 도 4c은 도 3b의 일부분의 사시도이다.
도 2 내지 도 4c를 참조하면, 주변 회로 구조체(PS) 상에 셀 어레이 구조체(CS)가 배치된다. 상기 주변 회로 구조체(PS)는 주변 회로 기판(100)에 배치되는 주변 회로 트랜지스터들(PTR), 이들을 덮는 주변 층간절연막(102) 그리고 상기 주변 층간절연막(102) 내에 배치되는 주변 회로 배선들(104)을 포함할 수 있다. 상기 주변 회로 트랜지스터들(PTR)과 상기 주변 회로 배선들(104)은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 구성할 수 있다.
상기 주변 층간절연막(102)는 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 다공성 절연막 중 선택되는 적어도 하나의 단일막 또는 다층막을 포함할 수 있다. 상기 주변 층간절연막(102) 상에 셀 어레이 구조체(CS)가 적층된다. 상기 셀 어레이 구조체(CS)는 셀 기판(10)을 포함한다. 상기 셀 기판(10)은 반도체막으로, 구체적으로 폴리실리콘막(또는 다결정실리콘막) 또는 단결정실리콘막을 포함할 수 있다. 상기 셀 기판(10)에는 N형 또는 P형의 불순물이 도핑될 수 있다.
상기 셀 기판(10)은 제 1 방향(D1)으로 나란히 배열되는 셀 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 상기 셀 어레이 구조체(CS)는 복수개의 메모리 블록들(BLK)을 포함할 수 있으며 도 2에서는 이 중에 하나의 메모리 블록(BLK)에 대한 평면도가 도시된다. 이웃하는 메모리 블록들(BLK) 사이에는 제 1 소오스 콘택 플러그들(CSPLG1)이 배치될 수 있다. 또한 하나의 메모리 블록(BLK)의 중심 부분에도 제 2 소오스 콘택 플러그(CSPLG2)가 배치되어 하나의 메모리 블록(BLK)를 제 2 방향(D2)으로 두 구역으로 나뉠 수 있다.
도 2의 평면도에서 상기 제 1 소오스 콘택 플러그(CSPLG1)은 제 1 방향(D1)으로 끊김 없이 길쭉한 라인 형태를 가질 수 있다. 그러나 상기 제 2 소오스 콘택 플러그(CSPLG2)는 상기 연결 영역(CNR)에서 불연속 구간(커팅 영역)이 존재한다. 상기 제 1 및 제 2 소오스 콘택 플러그들(CSPLG1, CSPLG2)과 상기 메모리 블록(BLK) 사이에 절연 물질로 이루어진 절연 스페이서(SS)가 배치될 수 있다. 상기 제 1 및 제 2 소오스 콘택 플러그들(CSPLG1, CSPLG2)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 셀 어레이 구조체(CS)에 속하는 하나의 메모리 블록(BLK)는 상기 셀 기판(10) 상에 차례로 적층되는 소오스 구조체(SCL)와 스택 구조체(ST)를 포함할 수 있다. 기판 절연 패턴들(8)은 상기 연결 영역(CNR)에서 상기 기판(10)과 상기 소오스 구조체(SCL)을 관통할 수 있다. 상기 기판 절연 패턴들(8)은 제 1 방향(D1)을 따라 서로 이격되며 일렬로 배열될 수 있으며 각각 고립된 섬 형태를 가질 수 있다. 상기 기판 절연 패턴(8)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 스택 구조체(ST)는 교대로 적층된 전극층들(EL)과 전극 층간절연막들(12)을 포함한다. 상기 소오스 구조체(SCL)은 제 1 소오스 패턴(SC1)과 이 아래의 제 2 소오스 패턴(SC2)을 포함할 수 있다. 상기 상기 제 2 소오스 패턴(SC2)은 상기 제 1 소오스 패턴(SC1)과 상기 셀 기판(10) 사이에 개재될 수 있다. 상기 제 1 소오스 패턴(SC1)의 일부는 상기 제 2 소오스 패턴(SC2)의 일부를 관통하여 상기 셀 기판(10)에 인접할 수 있다. 상기 제 1 소오스 패턴(SC1)의 일부와 상기 셀 기판(10) 사이에는 버퍼 절연막(11)이 개재될 수 있다. 상기 제 1 소오스 패턴(SC1)과 상기 제 2 소오스 패턴(SC2)은 각각 예를 들면 N형 또는 P형의 불순물이 도핑된 실리콘 단결정 패턴 또는 폴리실리콘 패턴을 포함할 수 있다. 상기 제 2 소오스 패턴(SC2)에 도핑된 불순물의 도전형은 상기 제 1 소오스 패턴(SC1)에 도핑된 불순물의 도전형과 같을 수 있다. 상기 제 2 소오스 패턴(SC2)에 도핑된 불순물의 농도는 상기 제 1 소오스 패턴(SC1)에 도핑된 불순물의 농도와 같거나 다를 수 있다. 상기 소오스 구조체(SCL)은 도 1a의 공통 소오스 라인(CSL)에 해당할 수 있다.
상기 버퍼 절연막(11)과 상기 전극 층간절연막들(12)은 예를 들면, 실리콘 산화막을 포함할 수 있다. 상기 전극층들(EL)은 예를 들면 텅스텐과 같은 금속을 함유할 수 있다. 상기 연결 영역(CNR)에서 상기 전극층들(EL)의 단부들은 서로 계단 형태를 이룰 수 있다. 상기 스택 구조체(ST)는 평탄 절연막(18)으로 덮일 수 있다. 상기 평탄 절연막(18) 상에는 제 1 상부 절연막(20) 및 제 2 상부 절연막(22)이 차례로 적층될 수 있다. 상기 평탄 절연막(18), 상기 제 1 상부 절연막(20) 및 제 2 상부 절연막(22)은 상기 전극 층간절연막들(12)과 동일한 절연 물질을 포함할 수 있다. 상기 제 1 상부 절연막(20), 상기 평탄 절연막(18) 및 상기 스택 구조체(ST)에는 이들을 관통하며 서로 이격된 제 1 그루브(GR1)과 제 2 그루브(GR2)가 형성될 수 있다. 상기 제 1 그루브(GR1) 안에 상기 제 1 및 소오스 콘택 플러그(CSPLG1)와 절연 스페이서(SS)가 배치되고, 상기 제 2 그루브(GR2) 안에 상기 제 2 및 소오스 콘택 플러그(CSPLG2)와 절연 스페이서(SS)가 배치될 수 있다. 상기 제 1 소오스 콘택 플러그(CSPLG1)는 제 1 소오스 패턴(SC1)과 접할 수 있다. 상기 제 2 소오스 콘택 플러그(CSPLG2)는 제 2 소오스 패턴(SC2)과 접할 수 있다.
실시예들에 따르면, 본 발명의 3차원 반도체 메모리 장치는 수직형 낸드 플래시 메모리 장치일 수 있다. 상기 전극층들(EL) 중 최상층에 위치하는 것(EL(n))은 분리 절연 패턴(9)에 의해 제 1 방향(D1)으로 연장되는 다수개의 라인 패턴들로 분리될 수 있으며, 도 1a의 상기 게이트 상부 라인들(UL1, UL2)에 해당할 수 있다. 상기 전극층들(EL) 중 최하층에 위치하는 것(EL(1))은 도 1a의 게이트 하부 라인들(LL1, LL2)에 해당할 수 있다. 나머지 상기 전극층들(EL(2)~EL(m))은 워드라인들(WL)에 해당할 수 있다. (m, n은 4이상의 자연수)
도 2 및 도 3a를 참조하면, 상기 셀 영역(CAR)에서 복수개의 셀 수직 패턴들(VS)이 상기 평탄절연막(18), 상기 스택 구조체(ST) 및 상기 소오스 구조체(SCL)을 관통한다. 도 3a에 도시되지는 않았지만, 도 2에서 상기 셀 영역(CAR)에서 상기 셀 수직 패턴들(VS) 사이에 제 1 더미 수직 패턴들(DVS1)이 배치될 수 있다. 메모리 블록(BLK)의 한 구역의 중심부에서 상기 제 1 더미 수직 패턴들(DVS1)은 제 1 방향(D1)을 따라 일렬로 배치될 수 있다. 상기 제 1 더미 수직 패턴들(DVS1)의 상부들 사이에 분리 절연 패턴들(9)이 배치될 수 있다. 상기 분리 절연 패턴들(9)은 상기 전극 층간절연막들(12)과 동일한 절연 물질을 포함할 수 있다.
도 2를 참조하면, 상기 연결 영역(CNR)에서 복수개의 제 2 더미 수직 패턴들(DVS2)이 상기 평탄절연막(18), 상기 스택 구조체(ST) 및 상기 소오스 구조체(SCL)을 관통한다. 상기 제 2 더미 수직 패턴들(DVS2)의 폭은 상기 셀 수직 패턴들(VS) 및 상기 제 1 더미 수직 패턴들(DVS1)보다 폭이 더 클 수 있다. 상기 제 2 더미 수직 패턴들(DVS2)은 평면적으로 타원형 형태를 가질 수 있다.
상기 수직 패턴들(VS, DVS1, DVS2)은 불순물이 도핑되거나 도핑되지 않은 실리콘 단결정막, 또는 폴리실리콘막(또는 다결정실리콘막)을 포함할 수 있다. 상기 수직 패턴들(VS, DVS1, DVS2)은 각각 속이 빈 쉘(shell) 형태를 가질 수 있다. 상기 수직 패턴들(VS, DVS1, DVS2) 내부는 매립 절연 패턴(29)으로 채워질 수 있다. 상기 매립 절연 패턴(29)은 예를 들면 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 수직 패턴들(VS, DVS1, DVS2) 상에는 각각 비트라인 패드(BPLG)가 배치될 수 있다. 상기 비트라인 패드(BPLG)은 불순물이 도핑된 폴리실리콘, 또는 텅스텐, 알루미늄 및 구리와 같은 금속을 포함할 수 있다.
상기 수직 패턴들(VS, DVS1, DVS2)과 상기 스택 구조체(ST) 사이에는 상기 게이트 절연막(GO) 사이에 개재될 수 있다. 상기 제 2 소오스 패턴(SC2)은 상기 게이트 절연막(GO)을 관통하여 상기 수직 패턴들(VS, DVS1, DVS2) 중에 적어도 셀 수직 패턴들(VS)의 하부 측면들과 각각 접할 수 있다.
도 4a를 참조하면, 상기 게이트 절연막(GO)은 터널 절연막(TL), 전하 저장막(SN) 및 블로킹 절연막(BCL)을 포함할 수 있다. 상기 전하 저장막(SN)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막(SN)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TL)은 전하 저장막(SN)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블로킹 절연막(BCL)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다.
상기 게이트 절연막(GO)은 고유전막(HL)을 더 포함할 수 있다. 상기 고유전막(HL)은 상기 블로킹 절연막(BCL)과 상기 전극층들(EL) 사이에 개재될 수 있다. 상기 고유전막(HL)은 상기 전극층들(EL)과 상기 전극 층간절연막들(12) 사이에 개재될 수 있다. 상기 고유전막(HL)은 실리콘 산화막보다 높은 유전율을 가지는 막으로써 예를 들면 하프늄 산화막, 알루미늄 산화막과 같은 금속 산화막을 포함할 수 있다. 상기 제 2 소오스 패턴(SC2)에 의해 상기 게이트 절연막(GO)는 두 부분으로 분리될 수 있다. 절연 스페이서(SS)의 일부는 제 2 방향(D2)으로 전극층(EL) 쪽으로 돌출되어 인접하는 전극 층간절연막들(12) 사이로 개재될 수 있다. 절연 스페이서(SS)의 측면은 요철구조를 가질 수 있다.
도 3b, 도 4b, 및 도 4c를 참조하면, 상기 전극층들(EL)은 각각 전극부(EP)와 패드부(PP)를 가질 수 있다. 상기 전극부(EP)는 상기 셀 어레이 영역(CAR)과 중첩되며 제 1 방향(D1)으로 연장될 수 있다. 상기 전극부(EP)는 제 1 두께(T1)를 가질 수 있다. 상기 패드부(PP)는 상기 전극층들(EL)의 단부들에 각각 해당할 수 있다. 상기 패드부(PP)는 상기 제 1 두께(T1)보다 큰 제 2 두께(T2)를 가질 수 있다. 상기 전극층들(EL)의 패드부들(PP)은 서로 계단 형태를 이룰 수 있다.
상기 전극층들(EL)의 패드부들(PP)은 각각 셀 콘택들(CC)과 연결될 수 있다. 상기 셀 콘택들(CC)은 각각 도 1a의 제1 연결 배선들(1115)의 일부에 해당할 수 있다. 상기 셀 콘택들(CC)은 상기 전극층들(EL)을 주변 회로 구조체(PS)의 디코더 회로(도 1a의 1110)에 연결시킬 수 있다. 상기 전극층들(EL)의 패드부들(PP)은 각각 셀 콘택들(CC)에 의해 관통될 수 있다. 단면 구조로 볼 때, 상기 셀 콘택들(CC)은 주요 콘택 부분(MP)와 이의 표면을 덮는 확산 방지막(BM)을 포함할 수 있다. 상기 주요 콘택 부분(MP)은 예를 들면 텅스텐, 구리, 알루미늄과 같은 금속을 포함할 수 있다. 상기 확산 방지막(BM)은 티타늄, 티타늄질화막, 탄탈륨, 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 형태적으로 볼때, 상기 셀 콘택들(CC)은 각각 상기 셀 기판(10)의 상면으로부터 수직한 방향(제 3 방향(D3)으로 연장되는 기둥부(CP1)와 상기 기둥부(CP1)의 측면으로부터 옆으로 돌출되는 연결부(CP2)를 가질 수 있다. 상기 기둥부(CP1)는 평면적으로 원형을 가질 수 있다. 상기 연결부(CP2)는 평면적으로 도넛 형태를 가질 수 있다. 셀 콘택들(CC)의 연결부들(CP2)은 각각 제 1 폭(W1)을 가질 수 있다.
셀 콘택들(CC)의 연결부들(CP2)은 각각 상기 전극층들(EL)의 패드부들(PP)과 접할 수 있다. 셀 콘택들(CC)의 기둥부들(CP1)은 상기 패드부들(PP) 아래에 위치하는 다른 전극층들(EL)의 전극부(EP)를 관통할 수 있다. 구체적인 예로써, 도 4b를 참조하면, 제 2 셀 콘택(CC(2))의 연결부(CP2)은 제 2 전극층(EL(2))의 패드부(PP)와 접할 수 있다. 제 3 셀 콘택(CC(3))의 연결부(CP2)는 제 3 전극층(EL(3))의 패드부(PP)와 접할 수 있다. 제 3 셀 콘택(CC(3))의 기둥부(CP1)는 상기 제 3 전극층(EL(3)) 아래의 제 2 전극층(EL(2))의 전극부(EP)를 관통할 수 있다. 제 3 셀 콘택(CC(3))의 기둥부(CP1)와 제 2 전극층(EL(2))의 전극부(EP) 사이에는 콘택 절연 패턴(16)이 개재될 수 있다.
셀 콘택들(CC)의 기둥부들(CP1)은 전극 층간절연막들(12)과 기판 절연 패턴(8) 및 주변 층간절연막(102)의 일부를 관통하여 주변 회로 배선들(104)과 연결될 수 있다. 셀 콘택들(CC)의 기둥부들(CP1)과 전극층들(EL)의 전극부들(EP) 사이에는 콘택 절연 패턴들(16)이 각각 개재될 수 있다. 상기 콘택 절연 패턴들(16)은 예를 들면 실리콘 산화막을 포함할 수 있다. 평면적으로 상기 콘택 절연 패턴들(16)은 각각 도넛 형태를 가질 수 있다. 상기 콘택 절연 패턴들(16)은 각각 상기 제 1 폭(W1)보다 큰 제 2 폭(W2)을 가질 수 있다.
셀 콘택들(CC)의 연결부들(CP2)은 전극층들(EL)의 전극부들(EP)과 중첩되지 않는다. 셀 콘택들(CC)의 연결부들(CP2)은 콘택 절연 패턴들(16)과 수직적으로 중첩한다. 고유전막(HL)은 상기 콘택 절연 패턴들(16)의 측면을 덮을 수 있다. 상기 고유전막(HL)은 셀 콘택들(CC)의 연결부들(CP2) 위치의 확산 방지막(BM)과 접할 수 있다. 셀 콘택(CC)의 확산 방지막(BM)은 셀 콘택(CC)의 연결부(CP2)에 해당하는 주요 콘택 부분(MP)과 전극층(EL)의 패드부(PP) 사이에 개재될 수 있다. 셀 콘택(CC)의 연결부(CP2)의 상부면은 이에 인접한 고유전막(HL)의 상부면 보다 높을 수 있다. 셀 콘택(CC)의 연결부(CP2)의 하부면은 이에 인접한 고유전막(HL)의 하부면 보다 낮을 수 있다. 전극 층간절연막(12)은 전극층들(EL) 사이에서 제 3 두께(T3)를 가질 수 있다. 셀 콘택(CC)의 연결부(CP2)와 콘택 절연 패턴(16) 사이에서 상기 제 3 두께(T3) 보다 작은 제 4 두께(T4)를 가질 수 있다. 셀 콘택들(CC)의 연결부들(CP2)과 이에 인접한 전극층들(EL) 간의 간격(DS1)은 전극 층간절연막(12)의 상기 제 3 두께(T3) 이상일 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서는 전극 층간절연막(12)은 전극층들(EL) 사이에서 제 3 두께(T3)가 유지될 수 있다. 또한, 셀 콘택들(CC)의 연결부들(CP2)과 이에 인접한 전극층들(EL) 간의 간격(DS1)이 제 3 두께(T3) 이상으로 유지될 수 있다. 이로써 3차원 반도체 메모리 장치의 동작시, 전극층들(EL) 간의 간섭을 최소화하고 Breakdown Voltage 강하(drop)를 방지할 수 있다. 이로써, 3차원 반도체 메모리 장치의 동작 오류를 방지하고 신뢰성을 향상시킬 수 있다.
도 5a 내지 도 5e는 본 발명의 실시예들에 따라 도 3a의 단면을 가지는 3차원 반도체 메모리 장치의 제조 과정을 순차적으로 나타내는 단면도들이다. 도 6a 내지 도 6g, 및 도 6i 내지 도 6k는 본 발명의 실시예들에 따라 도 3b의 단면을 가지는 3차원 반도체 메모리 장치의 제조 과정을 순차적으로 나타내는 단면도들이다. 도 6h는 도 6g의 'P2' 부분을 확대한 도면이다. 도 6l은 도 6k의 'P2'를 확대한 도면이다.
도 5a 및 도 6a를 참조하면, 주변 회로 구조체(PS)를 제조한다. 이를 위해 주변 회로 기판(100)에 소자분리막을 형성하여 활성 영역들을 한정한다. 상기 활성 영역들에 트랜지스터들(PTR)을 형성할 수 있다. 상기 트랜지스터들(PTR)을 덮는 다층의 주변 층간절연막(102)과 상기 주변 층간절연막(102) 내에 주변 회로 배선들(104)을 형성한다. 상기 주변 층간절연막(102) 상에 셀 기판(10)을 형성한다. 상기 셀 기판(10) 상에 버퍼 절연막(11)을 형성한다. 상기 버퍼 절연막(11)은 예를 들면 실리콘 산화막, 실리콘 게르마늄막, 및/또는 폴리실리콘막을 포함할 수 있다. 상기 버퍼 절연막(11) 상에 증착 공정 및 식각 공정으로 하부 희생막(41)을 형성한다. 상기 셀 어레이 영역(CAR)에서 상기 하부 희생막(41)의 일부를 패터닝하여 상기 버퍼 절연막(11)의 상부면을 노출시킬 수 있다. 상기 하부 희생막(41)의 상부면과 측면 상에 보조 버퍼 절연막(43)을 형성할 수 있다. 상기 보조 버퍼 절연막(43)은 예를 들면 실리콘 산화막을 포함할 수 있다. 상기 보조 버퍼 절연막(15) 상에 제 1 소오스 패턴(SC1)을 형성한다. 상기 제 1 소오스 패턴(SC1)은 예를 들면 불순물이 도핑된 반도체막을 포함할 수 있다. 상기 연결 영역(CNR)에서 제 1 소오스 패턴(SC1), 보조 버퍼 절연막(43), 하부 희생막(41), 버퍼 절연막(11) 및 셀 기판(10)을 차례대로 식각하여 상기 주변 층간절연막(102)의 상부면을 노출시키는 하부 홀들(BH)을 형성할 수 있다. 상기 하부 홀들(BH)을 각각 채우는 기판 절연 패턴들(8)을 형성한다. 상기 제 1 소오스 패턴(SC1) 상에 교대로 전극 층간절연막들(12)과 몰드 희생막들(14)을 적층하여 예비 스택 구조체(PST)를 형성한다. 상기 전극 층간절연막들(12)은 예를 들면 실리콘 산화막을 포함할 수 있다. 상기 몰드 희생막들(14)은 전극 층간절연막들(12)과 식각 선택성을 가지는 물질로, 예를 들면, 실리콘 질화막을 포함할 수 있다. 트리밍 공정과 식각 공정을 반복 수행하여 상기 연결 영역(CNR)에서 전극 층간절연막들(12)과 몰드 희생막들(14)의 단부들이 계단 형태를 이루도록 한다.
도 6b를 참조하면, 상기 예비 스택 구조체(PST) 전면 상에 예비 패드막(45)을 형성할 할 수 있다. 상기 예비 패드막(45)은 스텝 커버리지 특성이 낮은 증착 공정(예를 들면, PVD, LPCVD 또는 스퍼터링 공정)을 진행하여 형성될 수 있다. 상기 예비 패드막(46)은 상기 몰드 희생막들(14)과 동일한 물질(예를 들면 실리콘 질화막)을 포함할 수 있다. 상기 셀 어레이 영역(CAR) 상의 상기 예비 스택 구조체(PST)를 덮는 마스크 패턴(47)을 형성한다. 이 상태에서 1차 플라즈마 처리 공정을 진행한다. 상기 1차 플라즈마 처리 공정은 아르곤이나 헬륨과 같은 비활성 기체를 이용하여 진행될 수 있다. 상기 1차 플라즈마 처리 공정에서 상기 몰드 희생막들(14)의 상부면 상의 예비 패드막(45)의 평탄한 부분은 비활성 기체 플라즈마에 상대적으로 많이 노출되어 단단한 부분(49)이 형성될 수 있다. 그러나 상기 몰드 희생막들(14)의 측면에 인접한 예비 패드막(45)의 굴곡진 부분은 비활성 기체 플라즈마에 상대적으로 덜 노출되어 덜 단단할 수 있다.
도 6b 및 도 6c를 참조하면, 상기 마스크 패턴(47)을 제거할 수 있다. 그리고 상기 예비 패드막(45)에 대하여 전면 이방성 식각 공정을 진행하여 예비 패드 패턴들(45p)을 형성할 수 있다. 상기 예비 패드 패턴들(45p)은 도 6b 에서 상기 단단한 부분들(49) 아래에 위치하는 예비 패드막(45)의 일부분들에 해당할 수 있다. 도 6b 에서 상기 단단한 부분들(49) 옆의 예비 패드막(45)은 모두 제거되어 몰드 희생막들(14)의 상부면들과 측면들 그리고 상기 전극 층간절연막들(12)의 측면들이 노출될 수 있다. 상기 예비 패드 패턴들(45p)은 서로 이격되도록 형성될 수 있다.
도 6c 및 도 6d를 참조하면, 상기 예비 패드 패턴들(45p) 및 그 아래의 몰드 희생막들(14)에 대하여 2차 플라즈마 처리 공정을 진행하여 상기 예비 패드 패턴들(45p) 및 그 아래의 몰드 희생막들(14)의 일부들을 통합 예비 패드 패턴들(51)로 바꿀 수 있다. 상기 2차 플라즈마 처리 공정도 아르곤이나 헬륨과 같은 비활성 기체를 이용하여 진행될 수 있다. 상기 통합 예비 패드 패턴들(51)은 상기 1차 플라즈마 처리 공정만으로도 형성될 수도 있다. 상기 예비 스택 구조체(PST)을 덮는 평탄 절연막(18)을 형성한다. 몰드 희생막들(14)은 각각 제 5 두께(T5)를 가질 수 있다. 상기 통합 예비 패드 패턴들(51)은 각각 상기 제 5 두께(T5) 보다 큰 제 6 두께(T6)를 가질 수 있다.
도 5b 및 도 6e를 참조하면, 상기 셀 어레이 영역(CAR)에서 상기 평탄 절연막(18), 최상층의 몰드 희생막(14)을 일부 제거하여 제 1 방향(D1)으로 연장되는 리세스 영역을 만들고 리세스 영역을 절연막으로 채워 중앙 분리 패턴(9)을 형성할 수 있다. 상기 평탄 절연막(18), 상기 예비 스택 구조체(PST), 상기 제 1 소오스 패턴(SC1), 상기 보조 버퍼 절연막(43), 상기 하부 희생막(41), 상기 버퍼 절연막(11) 및 상기 기판(10)의 일부를 식각하여 수직홀들(VH)을 형성한다. 상기 수직홀들(VH)의 내벽을 차례로 콘포말하게 덮도록 게이트 절연막(GO)과 수직 패턴들(VS, DVS1, DVS2)을 형성한다. 그리고 매립 절연 패턴들(29)을 형성하여 상기 수직홀들(VH)을 채울 수 있다. 상기 수직홀들(VH)의 상부의 상기 매립 절연 패턴들(29), 상기 수직 패턴들(VS, DVS1, DVS2) 및 게이트 절연막(GO)의 일부를 제거하고 도전막을 채워 비트라인 패드들(BPLG)을 형성할 수 있다. 상기 평탄 절연막(18) 상에 제 1 상부 절연막(20)을 형성한다. 상기 연결 영역(CNR)에서 상기 제 1 상부 절연막(20), 상기 평탄 절연막(18) 및 상기 예비 스택 구조체(PST), 상기 기판 절연 패턴(8) 및 상기 주변 층간절연막(102)의 일부를 제거하여 상기 주변 회로 배선들(104)을 노출시키는 셀 콘택 홀들(CCH)을 형성한다. 상기 셀 콘택홀들(CCH)에 의해 상기 통합 예비 패드 패턴들(51), 그 아래의 전극 층간절연막들(12) 및 몰드 희생막들(14)의 측면이 노출될 수 있다.
도 6e 및 도 6f를 참조하면, 상기 셀 콘택 홀들(CCH)을 통해 등방성 식각 공정을 진행하여 상기 통합 예비 패드 패턴들(51)과 상기 몰드 희생막들(14)의 일부를 제거할 수 있다. 이로써 상기 통합 예비 패드 패턴들(51)이 제거되면서 제 1 내부홀(CPH)이 형성될 수 있다. 또한, 상기 몰드 희생막들(14)이 제거되면서 제 2 내부홀(EPH)이 형성될 수 있다. 상기 통합 예비 패드 패턴들(51)와 상기 몰드 희생막들(14)의 밀도/단단함의 차이에 의해 상기 통합 예비 패드 패턴들(51)의 식각 속도는 상대적으로 느리고, 상기 몰드 희생막들(14)의 식각 속도는 상대적으로 빠를 수 있다. 이로써 제 1 내부홀(CPH)은 제 1 폭(W1)을 가지도록 형성되고, 상기 제 2 내부홀(EPH)은 상기 제 1 폭(W1) 보다 큰 제 2 폭(W2)을 가지도록 형성될 수 있다. 제 1 내부홀(CPH)의 높이는 상기 통합 예비 패드 패턴(51)의 제 6 두께(T6)와 같을 수 있다. 상기 제 2 내부홀(EPH)은 상기 몰드 희생막(14)의 제 5 두께(T5)와 같을 수 있다. 상기 제 1 상부 절연막(20)의 전면 상에 콘택 절연막(160)을 콘포말하게 형성할 수 있다. 이때 상기 콘택 절연막(160)의 두께는 상기 몰드 희생막(14)의 제 5 두께(T5)의 약 1/2이 될 수 있다. 상기 제 6 두께(T6)가 상기 제 5 두께(T5)보다 크기에, 상기 콘택 절연막(160)은 상기 제 2 내부홀(EPH)는 완전히 채우되 상기 제 1 내부홀(CPH)의 내벽을 콘포말하게 덮을 수 있으며, 상기 제 1 내부홀(CPH)을 완전히 채우지 못한다.
도 6f, 도 6g 및 도 6h를 참조하면, 등방성 식각 공정을 진행하여 상기 콘택 절연막(160)을 일부 제거하여 상기 제 2 내부홀들(EPH) 안에 각각 콘택 절연 패턴들(16)을 형성하되, 상기 제 1 내부홀(CPH)의 내벽 및 상기 셀 콘택 홀(CCH)의 내벽 그리고, 주변 회로 배선들(104)을 노출시킨다. 이때 상기 콘택 절연막(160)에 대하여 과식각 공정이 진행될 수 있다. 상기 제 1 내부홀(CPH)이 상대적으로 큰 높이(T6)를 가지므로, 에천트의 접근이 보다 용이하여, 상기 제 1 내부홀(CPH) 안의 콘택 절연막(160) 뿐만 아니라, 이 주변의 전극 층간절연막(12) 및 평탄 절연막(18)의 일부도 식각될 수 있다. 이로써 상기 제 1 내부홀(CPH) 아래에서 전극 층간절연막(12)이 두께가 상대적으로 얇아질 수 있다.
본 예에서는 상기 제 1 내부홀(CPH) 아래에 몰드 희생막(14)이 존재하지 않는다. 상기 제 1 내부홀(CPH) 아래에는 콘택 절연 패턴(16)이 위치한다. 따라서 후속으로 제 1 내부홀(CPH) 안에 셀 콘택(CC)의 연결부(CP2)이 형성되고, 몰드 희생막(14) 대신에 전극층(EL)이 위치하더라도, 연결부(CP2)와 이 아래의 전극층(EL) 간의 간격이 소정 거리 이상으로 유지될 수 있다. 이로써 셀 콘택들(CC)과 이웃하는 전극층들(EL) 사이의 간격이 비정상적으로 좁아지는 것을 방지할 수 있다.
도 5c 및 도 6i를 참조하면, 상기 제 1 상부 절연막(20)의 전면 상에 희생 매립막을 형성하여 상기 셀 콘택홀들(CCH)과 상기 제 1 내부 홀(CPH)을 채우고 CMP 공정을 진행하여 상기 제 1 상부 절연막(20)의 상부면을 노출시키고, 상기 셀 콘택홀들(CCH) 안에 희생 매립 패턴(59)을 형성할 수 있다. 상기 셀 어레이 영역(CAR)에서 상기 제 1 상부 절연막(20), 상기 평탄 절연막(18), 상기 제 1 소오스 패턴(SC1) 및 상기 보조 버퍼 절연막(43)을 일부 제거하여 제 1 그루브(GR1)과 제 2 그루브(GR2)를 형성한다. 상기 제 1 그루브(GR1)는 하부 희생막(41)과 이격되도록 형성될 수 있다. 상기 제 2 그루브(GR2)는 하부 희생막(41)을 노출시킬 수 있다.
도 5d를 참조하면, 상기 제 2 그루브(GR2)를 통해 상기 하부 희생막(41), 상기 보조 버퍼 절연막(43), 상기 버퍼 절연막(11)의 일부 및 상기 게이트 절연막(GO)의 일부를 제거하여 상기 셀 수직 패턴들(VS)의 하부 측면, 상기 셀 기판(10)의 상부면 및 상기 제 1 소오스 패턴(SC1)의 하부면을 노출시킬 수 있다. 상기 제 1 상부 절연막(20)의 전면 상에 도전막을 적층하여 제 1 그루브(GR1)과 제 2 그루브(GR2), 그리고 상기 제 1 소오스 패턴(SC1)과 상기 셀 기판(10) 사이의 공간을 채운 후에, 제 1 그루브(GR1)과 제 2 그루브(GR2) 안의 도전막을 제거하여 상기 제 1 소오스 패턴(SC1)과 상기 셀 기판(10) 사이의 공간에 제 2 소오스 패턴(SC2)을 형성한다. 이로써 상기 제 1 소오스 패턴(SC1)과 제 2 소오스 패턴(SC2)을 포함하는 소오스 구조체(SCL)을 형성할 수 있다.
도 5d, 도 6i, 도 5e 및 도 6j를 참조하면, 제 1 그루브(GR1)과 제 2 그루브(GR2)를 통해 상기 몰드 희생막들(14)와 통합 예비 패드 패턴들(51)을 제거할 수 있다. 이로써 상기 전극 층간절연막들(12)의 상하부면들, 상기 게이트 절연막(GO)의 측면, 상기 콘택 절연 패턴(16)의 측면, 상기 희생 매립 패턴(59)의 측면을 노출시키는 빈공간들(GAP)이 형성될 수 있다.
도 5e, 도 6j 도 3a, 도 6k, 및 도 6l을 참조하면, 상기 제 1 상부 절연막(20)의 전면 상에 고유전막(HL)을 콘포말하게 형성하여 제 1 그루브(GR1)과 제 2 그루브(GR2), 및 상기 빈 공간들(GAP)의 내부 표면을 콘포말하게 덮고, 도전막을 적층하여 제 1 그루브(GR1)과 제 2 그루브(GR2) 및 상기 빈공간들(GAP)을 채운다. 그리고 상기 제 1 상부 절연막(20) 상의 고유전막(HL)과 도전막을 제거한다. 또한 상기 제 1 그루브(GR1)과 제 2 그루브(GR2) 안의 고유전막(HL)과 도전막을 제거하여 상기 빈공간들(GAP) 안에 고유전막(HL)과 전극층들(EL)을 형성할 수 있다. 이로써 교대로 적층된 전극 층간절연막들(12)과 전극층들(EL)을 포함하는 스택 구조체(ST)가 형성될 수 있다. 상기 제 1 그루브(GR1)과 제 2 그루브(GR2)의 내측면들을 덮는 절연 스페이서(SS)를 형성하고, 상기 제 1 그루브(GR1)과 제 2 그루브(GR2)을 채우는 소오스 콘택 플러그들(CSPLG1, CSPLG2)을 형성한다. 그리고 상기 희생 매립 패턴(59)을 제거하여 셀 콘택홀(CCH)의 내측면과 바닥면 그리고 제 1 내부홀(CPH)의 내부 표면을 노출시킨다. 이때 상기 제 1 내부홀(CPH)에 의해 고유전막(HL)의 측면이 노출될 수 있다.
다시 도 3b 및 도 4b를 참조하면, 상기 제 1 내부홀(CPH)에 의해 노출된 고유전막(HL)을 일부 제거할 수 있다. 그리고 셀 콘택홀(CCH)과 상기 제 1 내부홀(CPH) 안에 확산 방지막(BM)을 콘포말하게 형성하고 도전막으로 채우고 CMP 공정을 진행하여 셀 콘택들(CC)을 형성할 수 있다. 후속으로 제 2 상부 절연막(22)을 형성할 수 있다. 상기 제 2 상부 절연막(22)과 제 1 상부 절연막(20)을 식각하여 비트라인 패드(BPLG)를 노출시키는 콘택홀을 형성하고 이를 도전막으로 채워 비트라인 콘택(BLC)을 형성할 수 있다. 그리고 상기 제 2 상부 절연막(22) 상에 비트라인들(BL)을 형성한다. 이로써 도 2 내지 도 4c의 3차원 반도체 메모리 장치를 제조할 수 있다.
본 예에서 도 6f의 콘택 절연막(160)을 형성하고 도 6g에서 등방성 식각으로 콘택 절연 패턴(16)을 만든 후에 도 6i에서 셀 콘택홀들(CCH)을 희생 매립 패턴(59)으로 채웠다. 그러나, 본 발명의 다른 예에서 도 6f의 콘택 절연막(160)을 형성한 후 이 상태에서 바로 셀 콘택홀들(CCH)을 희생 매립 패턴(59)으로 채울 수 있다. 그리고 도 6k에서 희생 매립 패턴(59)을 제거한 후, 콘택 절연막(160)에 대해 등방성 식각 공정을 진행하여 콘택 절연 패턴(16)을 형성할 수도 있다.
도 7a은 본 발명의 실시예들에 따라 도 2를 B-B'선으로 자른 단면도이다. 도 7b는 도 7a의 'P2' 부분을 확대한 도면이다.
도 7a 및 도 7b를 참조하면, 본 예에 따른 3차원 반도체 메모리 장치에서는 전극층들(EL)은 각각 전극부(EP)와 패드부(PP)를 포함할 수 있다. 상기 전극부(EP)는 제 1 두께(T1)를 가질 수 있다. 상기 패드부(PP)는 상기 제 1 두께(T1) 보다 큰 제 2 두께(T2)를 가질 수 있다. 셀 콘택들(CC)은 각각 기둥부(CP1)와 연결부(CP2)를 가질 수 있다. 상기 연결부(CP2)는 상기 패드부(PP)를 관통한다. 상기 패드부(PP)의 하부에는 함몰된 영역(RC1)이 위치할 수 있다. 상기 패드부(PP)의 가장자리는 상기 연결부(CP2)와 이격될 수 있다. 상기 연결부(CP2)의 하부와 상기 패드부(PP)의 가장자리 사이에는 잔여 콘택 절연 패턴(16r)이 개재될 수 있다. 상기 잔여 콘택 절연 패턴(16r)은 상기 함몰된 영역(RC1) 안에 위치할 수 있다. 상기 잔여 콘택 절연 패턴(16r)은 상기 연결부(CP2)와 접할 수 있다. 상기 잔여 콘택 절연 패턴(16r)은 평면적으로 도 4c의 콘택 절연 패턴(16)처럼 도넛 형태를 가질 수 있다. 상기 잔여 콘택 절연 패턴(16r)과 접하는 상기 연결부(CP2)의 측면은 라운드질 수 있다. 상기 패드부(PP)는 상기 잔여 콘택 절연 패턴(16r)의 상부면과 측면을 덮을 수 있다. 고유전막(HL)은 상기 잔여 콘택 절연 패턴(16r)과 상기 패드부(PP) 사이에 개재될 수 있다. 그 외의 구성은 도 2 내지 도 4c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 8a 및 도 8b는 도 7a의 단면을 가지는 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 8a를 참조하면, 도 6a 및 도 6b를 참조하여 설명한 방법으로 도 6c의 상태를 만들 수 있다. 도 6c의 상태에서, 2차 플라즈마 처리 공정 없이, 후속 공정을 진행할 수 있다. 즉, 도 6c의 상태에서 상기 예비 스택 구조체(PST)을 덮는 평탄 절연막(18)을 형성하고, 수직 패턴들(VS, DVS1, DVS2), 게이트 절연막(GO), 비트라인 패드(BPLG) 등을 형성한다. 상기 평탄 절연막(18) 상에 제 1 상부 절연막(20)을 형성한다. 그리고 상기 제 1 상부 절연막(20), 상기 평탄 절연막(18), 예비 패드 패턴들(45p) 및 상기 예비 스택 구조체(PST) 및 기판 절연 패턴(8)을 연속적으로 식각하여 주변 회로 배선들(104)을 노출시키는 셀 콘택 홀들(CCH)을 형성한다. 본 예에서 예비 패드 패턴(45p)를 몰드 희생막(14)과 동일한 물질로 형성하되, 몰드 희생막(14)의 밀도 보다 큰 밀도를 가지도록 형성할 수 있다.
도 8b를 참조하면, 등방성 식각 공정을 진행하여 상기 셀 콘택홀들(CCH)을 통해 예비 패드 패턴(45p)과 몰드 희생막(14)의 일부를 제거하여 제 1 내부홀(CPH)과 제 2 내부홀(EPH)를 형성할 수 있다. 이때 밀도 차이에 의해 상기 예비 패드 패턴(45p)의 식각 속도가 상기 몰드 희생막(14)의 식각 속도 보다 느려져 상기 제 1 내부홀(CPH)의 폭(W1)이 상기 제 2 내부홀(EPH)의 폭(W2) 보다 좁게 형성된다. 예비 패드 패턴(45p)이 몰드 희생막들(14) 중 하나와 접하므로 제 1 내부홀(CPH) 아래에 제 2 내부홀들(EPH) 중 하나가 바로 연결된다.
도 8b의 상태에서 후속으로 도 6f 및 도 6g를 참조하여 설명한 바와 같이 콘택 절연막(160)을 콘포말하게 적층하고 등방성 식각 공정으로 제거하면, 콘택 절연막(160)이 제 1 내부홀(CPH)에는 제거되고 제 2 내부홀들(EPH)에는 남게 되어 콘택 절연 패턴들(16)이 형성된다. 제 2 내부홀들(EPH) 중 제 1 내부홀(CPH)와 접하는 것 안에 남는 콘택 절연막(160)의 일부는 잔여 콘택 절연 패턴(16r)이 될 수 있다. 식각 공정에서 제 1 내부홀(CPH)의 영향에 의해, 잔여 콘택 절연 패턴(16r)은 다른 콘택 절연 패턴들(16)과 다른 형태(단면)를 가지도록 형성될 수 있다. 후속으로 도 6i 내지 도 6l을 참조하여 설명한 공정들을 진행할 수 있다.
도 9a은 본 발명의 실시예들에 따라 도 2를 B-B'선으로 자른 단면도이다. 도 9b는 도 9a의 'P2' 부분을 확대한 도면이다.
도 9a 및 도 9b를 참조하면, 본 예에서 전극층들(EL)은 각각 전극부(EP)와 패드부(PP)를 가질 수 있다. 전극부(EP)의 두께(T1)는 패드부(PP)의 두께(T2)와 같을 수 있다. 셀 콘택들(CC)은 각각 기둥부(CP1)와 연결부(CP2)를 가질 수 있다. 상기 연결부(CP2)는 상기 기둥부(CP1)와 접하는 연결 중심부(CP21), 및 상기 기둥부(CP1)와 이격되는 연결 가장자리부(CP22)를 포함할 수 있다. 상기 연결 중심부(CP21)의 하부면(BS1)은 콘택 절연 패턴(16)과 접할 수 있다. 상기 연결 가장자리부(CP22)의 하부면(BS2)은 상기 연결 중심부(CP21)의 하부면(BS1)보다 낮을 수 있다. 상기 연결 가장자리부(CP22)의 일부는 그 아래의 전극층(EL) 쪽으로 돌출될 수 있다. 상기 연결 가장자리부(CP22)는 고유전막(HL)을 관통하여 해당하는 전극층(EL)의 상부면과 접할 수 있다. 상기 연결부(CP2)는 제 1 폭(W1)을 가질 수 있다. 상기 콘택 절연 패턴(16)은 상기 제 1 폭(W1) 보다 작은 제 2 폭(W2)을 가질 수 있다.
전극 층간절연막(12)은 라운드진 측면(12RS)를 가질 수 있다. 상기 전극 층간절연막(12)의 라운드진 측면(12RS)은 전극층(EL)의 패드부(PP)의 최외곽 측면과 정렬되지 않을 수 있다. 전극층(EL)의 패드부(PP)의 하부면은 상기 전극 층간절연막(12)으로 덮이지 않고 노출될 수 있다. 상기 연결부(CP)의 측면은 잔여 예비 패드 패턴(45r)과 접할 수 있다. 상기 잔여 예비 패드 패턴(45r)은 상기 고유전막(HL) 및 상기 전극 층간절연막(12)과 다른 절연 물질을 가질 수 있다. 예를 들면 상기 잔여 예비 패드 패턴(45r)은 실리콘 질화막을 포함할 수 있다. 상기 잔여 예비 패드 패턴(45r)의 두께(T7)는 콘택 절연 패턴(16)의 두께(T8) 보다 클 수 있다. 본 예에 따른 3차원 반도체 메모리 장치에서는 전극 층간절연막(12)은 전극층들(EL) 사이에서 제 9 두께(T9)가 유지될 수 있다.
전극 층간절연막(12)의 라운드진 측면(12RS), 전극층(EL)의 패드부(PP)의 최외곽 측면, 그리고 상기 전극층(EL)의 전극부(EP)의 상부면의 일부는 제 1 보조 절연막(71)으로 덮일 수 있다. 상기 고유전막(HL)은 전극층(EL)의 패드부(PP)의 최외곽 측면과 제 1 보조 절연막(71) 사이에 개재될 수 있다.
상기 제 1 보조 절연막(71)은 상기 잔여 예비 패드 패턴(45r)의 하부면과 접할 수 있다. 상기 제 1 보조 절연막(71)의 측면은 상기 잔여 예비 패드 패턴(45r)의 일 측면과 정렬될 수 있다. 제 2 보조 절연막(73)은 상기 잔여 예비 패드 패턴(45r)의 일 측면 및 상기 제 1 보조 절연막(71)의 측면을 덮을 수 있다. 상기 제 1 보조 절연막(71) 및 상기 제 2 보조 절연막(74)은 각각 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다. 그 외의 구조는 도 2 내지 도 4c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 10a 내지 도 10f는 도 9a의 단면을 가지는 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 10g는 도 10f의 'P1' 부분을 확대한 도면이다.
도 10a를 참조하면, 주변 회로 구조체(PS)를 제조한다. 주변 회로 구조체(PS) 상에 셀 기판(10)을 형성한다. 상기 셀 기판(10) 상에 버퍼 절연막(11), 하부 희생막(41), 보조 버퍼 절연막(43)을 차례로 형성한다. 상기 연결 영역(CNR)에서 제 1 소오스 패턴(SC1), 보조 버퍼 절연막(43), 하부 희생막(41), 버퍼 절연막(11) 및 셀 기판(10)을 관통하는 기판 절연 패턴들(8)을 형성한다. 상기 제 1 소오스 패턴(SC1) 상에 교대로 전극 층간절연막들(12)과 몰드 희생막들(14)을 적층하여 예비 스택 구조체(PST)를 형성한다. 이때 예비 스택 구조체(PST)의 최상층에 전극 층간절연막(12)이 위치하도록 할 수 있다. 트리밍 공정과 식각 공정을 반복 수행하여 상기 연결 영역(CNR)에서 전극 층간절연막들(12)과 몰드 희생막들(14)의 단부들이 계단 형태를 이루도록 한다.
도 10b를 참조하면, 상기 전극 층간절연막들(12)에 대하여 등방성 식각 공정을 진행한다. 이로서 최상층의 전극 층간절연막(12)이 제거되어 그 아래의 최상층의 몰드 희생막(14)의 상부면이 노출될 수 있다. 또한 계단 형태를 이루는 상기 전극 층간절연막들(12)의 단부들이 제거되어 몰드 희생막들(14)의 단부들이 노출될 수 있다. 이때, 몰드 희생막들(14) 사이에 개재되는 상기 전극 층간절연막들(12)의 일부들이 등방성 식각 공정에 의해 리세스되면서, 라운드진 측면(12RS)을 가지도록 형성될 수 있다. 이에 의해 몰드 희생막들(14)의 하부면들이 일부 노출될 수 있다. 상기 예비 스택 구조체(PST)의 전면 상에 제 1 보조 절연막(71)을 콘포말하게 형성할 수 있다. 상기 제 1 보조 절연막(71)은 예를 들면, ALD 방법에 의해 실리콘산화막을 증착하여 형성될 수 있다. 제 1 보조 절연막(71)이 콘포말하게 형성된 상태에서 도 6b 및 도 6c를 참조하여 설명한 방법을 이용하여 예비 패드 패턴들(45p)을 형성한다. 그리고 상기 예비 스택 구조체(PST) 상에 제 2 보조 절연막(73)을 콘포말하게 형성하여 상기 제 1 보조 절연막(71)과 상기 예비 패드 패턴들(45p) 사이의 공간을 채운다. 상기 예비 패드 패턴들(45p)은 각각 제 7 두께(T7)를 가지도록 형성될 수 있다. 몰드 희생막들(14)은 각각 제 8 두께(T8)를 가지도록 형성될 수 있다.
도 10c를 참조하면, 상기 예비 스택 구조체(PST)을 덮는 평탄 절연막(18)을 형성하고, 수직 패턴들(VS, DVS1, DVS2), 게이트 절연막(GO), 비트라인 패드(BPLG) 등을 형성한다. 상기 평탄 절연막(18) 상에 제 1 상부 절연막(20)을 형성한다. 그리고 상기 제 1 상부 절연막(20), 상기 평탄 절연막(18), 상기 보조 절연막들(71, 73), 예비 패드 패턴들(45p) 및 상기 예비 스택 구조체(PST) 및 기판 절연 패턴(8)을 연속적으로 식각하여 주변 회로 배선들(104)을 노출시키는 셀 콘택 홀들(CCH)을 형성한다.
도 10d를 참조하면, 등방성 식각 공정을 진행하여 셀 콘택 홀들(CCH)을 통해 상기 예비 패드 패턴들(45p)의 일부와 몰드 희생막들(14)의 일부를 제거할 수 있다. 이때, 상기 예비 패드 패턴들(45p)과 몰드 희생막들(14)의 밀도가 같다면, 상기 예비 패드 패턴(45p)의 두께(T7)가 몰드 희생막(14)의 두께(T8) 보다 크기에 상기 예비 패드 패턴(45p)으로 에천트의 접근이 보다 용이하여 상기 예비 패드 패턴(45p)의 식각 속도가 몰드 희생막(14)의 식각 속도보다 커질 수 있다. 이로써 상기 예비 패드 패턴(45p)의 일부가 제거되어 형성된 제 1 내부홀(CPH)의 폭(W1)이 몰드 희생막(14)이 제거되어 형성된 제 2 내부홀(EPH)의 폭(W2) 보다 넓어질 수 있다. 이때, 상기 예비 패드 패턴(45p)의 일부가 남아 잔여 예비 패드 패턴(45r)이 형성될 수 있다. 제 1 내부홀(CPH)과 그 아래에 위치하는 제 2 내부홀(EPH) 사이에는 제 1 보조 절연막(71)이 돌출될 수 있다.
도 10e를 참조하면, 도 6f 내지 도 6h를 참조하여 설명한 바와 같이 콘택 절연막(160)을 콘포말하게 형성한 후 등방성 식각 공정 진행하여 제 2 내부홀(EPH) 안에 콘택 절연 패턴(16)을 형성한다. 이때 도 6h처럼 (실리콘 산화막에 대한) 과식각이 이루어어져 제 1 내부홀(CPH)과 그 아래에 위치하는 제 2 내부홀(EPH) 사이의 제 1 보조 절연막(71)이 제거될 수 있다.
도 10f 및 도 10g를 참조하면, 도 6i 및 도 6k를 참조하여 설명한 바와 같이 희생 매립 패턴(59), 소오스 구조체(SCL)과 스택 구조체(ST)를 형성한다. 상기 셀 콘택 홀들(CCH) 안의 상기 희생 매립 패턴(59)을 제거할 수 있다. 이로써 제 1 내부홀(CPH)의 바닥에서 전극층들(EL)을 감싸는 고유전막(HL)이 노출될 수 있다. 도 9b와 같이 제 1 내부홀(CPH)의 바닥에서 상기 고유전막(HL)을 제거하여 상기 전극층들(EL)을 노출시킬 수 있다. 후속으로 상기 셀 콘택홀들(CCH)과 제 1 내부홀(CPH)을 채우는 셀 콘택들(CC)을 형성한다.
본 예에서는 (실리콘 산화막에 대한) 과식각이 이루어질때, 제 1 보조 절연막(71)이 전극 층간절연막(12) 대신 식각된다. 이로써, 셀 콘택(CC)의 연결부(CP2)와 이의 바로 아래의 전극층(EL) 간의 간격이 소정 거리 이상으로 유지될 수 있다. 이로써 셀 콘택들(CC)과 이웃하는 전극층들(EL) 사이의 간격이 비정상적으로 좁아지는 것을 방지할 수 있다.
도 11a은 본 발명의 실시예들에 따라 도 2를 B-B'선으로 자른 단면도이다. 도 11b는 도 11a의 'P2' 부분을 확대한 도면이다.
도 11a 및 도 11b를 참조하면, 본 예에 따른 3차원 반도체 메모리 장치는 도 10a 및 도 10b의 잔여 예비 패드 패턴(45r)을 포함하지 않는다. 셀 콘택들(CC)의 연결부(CP2)의 측면은 제 2 보조 절연막(73)과 직접 접할 수 있다. 그 외의 구성은 도 10a 및 도 10b을 참조하여 설명한 바와 동일/유사할 수 있다. 도 11a 및 도 11b의 3차원 반도체 메모리 장치는, 도 10b에서 예비 패드 패턴(45p)의 크기와 보조 절연막들(71, 73)의 두께를 조절하며, 도 10d에서 예비 패드 패턴(45p)의 제거 양을 조절함으로써 제조될 수 있다.
도 12a은 본 발명의 실시예들에 따라 도 2를 B-B'선으로 자른 단면도이다. 도 12b는 도 12a의 'P2' 부분을 확대한 도면이다.
도 12a 및 도 12b를 참조하면, 전극층들(EL)은 각각 전극부(EP)와 패드부(PP)를 가질 수 있다. 상기 전극부(EP)는 제 1 두께(T1)를 가지고, 상기 패드부(PP)는 상기 제 1 두께(T1)보다 작은 제 2 두께(T2)를 가질 수 있다. 셀 콘택들(CC)은 각각 기둥부(CP1)와 연결부(CP2)를 가질 수 있다. 상기 연결부(CP2)의 측면은 상기 패드부(PP)의 측면 그리고 고유전막(HL)의 측면과 접할 수 있다. 상기 연결부(CP2)의 하부면(CBS1)은 상기 연결부(CP2)의 측면과 접하는 고유전막(HL)의 하부면(HLBS)보다 낮을 수 있다. 상기 연결부(CP2)의 하부면(CBS1)과 그 아래에 위치하는 전극층(EL)의 패드부(PP) 사이에는 보조 절연 패턴(75)이 개재될 수 있다. 상기 연결부(CP2)의 상부면과 측면은 제 2 보조절연막(73)으로 덮일 수 있다. 본 예에 따른 3차원 반도체 메모리 장치는 도 11a의 제 1 보조 절연막(71)을 포함하지 않을 수 있다.
연결부(CP2) 바로 아래에 위치하는 전극층(EL)의 패드부(PP)와 기둥부(CP1) 사이에는 제 1 콘택 절연 패턴(16a)이 개재될 수 있다. 제 1 콘택 절연 패턴(16a) 아래에 위치하는 전극층(EL)의 전극부(EP)와 기둥부(CP1) 사이에는 제 2 콘택 절연 패턴(16b)이 개재될 수 있다. 상기 제 1 콘택 절연 패턴(16a)은 제 9 두께(T9)를 가질 수 있다. 상기 제 2 콘택 절연 패턴(16b)은 제 9 두께(T9) 보다 큰 제 10 두께(T10)를 가질 수 있다. 상기 보조 절연 패턴(75)은 전극 층간절연막(12)의 측면과 접할 수 있다. 상기 보조 절연 패턴(75)의 하부면은 전극 층간절연막(12)의 하부면 보다 낮을 수 있다. 전극 층간절연막(12)은 제 11 두께(T11)를 가질 수 있다. 상기 연결부(CP2) 옆에서 상기 보조 절연 패턴(75)은 제 12 두께(T12)를 가질 수 있다. 상기 연결부(CP2) 아래에서 상기 보조 절연 패턴(75)은 제 13 두께(T13)를 가질 수 있다. 상기 제 13 두께(T13)은 상기 제 12 두께(T13)보다 작고 상기 제 11 두께(T11)보다 클 수 있다. 그 외의 구조는 도 2 내지 도 4c를 참조하여 설명한 바와 동일/유사할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치에서는 전극 층간절연막(12)은 전극층들(EL) 사이에서 제 11 두께(T11)가 유지될 수 있다. 셀 콘택들(CC)의 연결부들(CP2)과 이에 인접한 전극층들(EL) 간의 간격이 제 11 두께(T11) 이상으로 유지될 수 있다. 이로써 셀 콘택들(CC)과 이웃하는 전극층들(EL) 사이의 간격이 비정상적으로 좁아지는 것을 방지할 수 있다.
도 13a 내지 도 13f는 도 12a의 단면을 가지는 3차원 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 13a를 참조하면, 도10a의 상태에서 최상층의 전극 층간절연막(12) 상에 전극 층간절연막(12)의 단부를 일부 노출시키는 마스크 패턴(93)을 형성한다. 그리고 이방성 식각 공정을 진행하여 노출된 전극 층간절연막들(12)을 제거한다. 또한 식각된 전극 층간절연막들(12) 아래의 몰드 희생막들(14)도 일부 식각될 수 있다. 이로써 몰드 희생막들(14)은 이들의 단부들에서 원래 두께(T10) 보다 작은 두께(T9)를 가지도록 형성될 수 있다. 상기 몰드 희생막들(14)은 이들의 단부들에서 각각 단차진 영역들(RC2)을 가지도록 형성될 수 있다. 몰드 희생막들(14)은 각각 제 10 두께(T10)를 가지는 제 1 부분(14P1)과 이보다 작은 제 9 두께(T9)를 가지는 제 2 부분(14P2)을 가지도록 형성될 수 있다.
도 13a 및 도 13b를 참조하면, 상기 마스크 패턴(93)을 제거한다. 그리고 상기 몰드 희생막들(14)의 단차진 영역들(RC2) 안에 보조 절연 패턴들(75)을 형성할 수 있다. 상기 보조 절연 패턴들(75)은 상기 전극 층간절연막들(12)과 동일한 물질, 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 보조 절연 패턴들(75)은 증착 공정 및 식각 공정에 의해 형성될 수 있다. 상기 보조 절연 패턴들(75)의 상부면들은 각각 상기 전극 층간절연막들(12)의 상부면들과 같은 높이가 되도록(공면을 이루도록) 형성될 수 있다. 상기 보조 절연 패턴들(75)은 각각 전극 층간절연막(12)의 두께(T11) 보다 두꺼운 제 12 두께(T12)를 가지도록 형성될 수 있다. 상기 예비 스택 구조체(PST) 상에 예비 패드막(45)을 형성한다. 상기 예비 패드막(45)은 상기 몰드 희생막들(14)과 접하도록 형성될 수 있다. 그리고 상기 셀 어레이 영역(CAR) 상의 예비 패드막(45)을 덮는 마스크 패턴(47)을 형성한다. 플라즈마 처리 공정을 진행하여 상기 예비 패드막(45) 상에 단단한 부분들(49)을 형성할 수 있다.
도 13c를 참조하면, 상기 마스크 패턴(47)을 제거하고 상기 예비 패드막(45)의 표면을 노출시킨다. 상기 예비 패드막(45)에 대하여 전면 이방성 식각 공정을 진행하여 상기 단단한 부분들(49) 아래의 상기 예비 패드막(45)의 일부분들을 남겨 예비 패드 패턴(45p)을 형성하고, 최상층의 전극 층간절연막(12)의 상부면을 노출시킬 수 있다. 이때 상기 이방성 식각 공정에서 상기 예비 패드막(45)의 제거 정도를 조절하여, 보조 절연 패턴(75)에 인접한 상기 예비 패드막(45)의 일부를 남기도록 할 수 있다. 이로써 상기 예비 패드 패턴(45p)은 몰드 희생막(14)와 연결될 수 있다.
도 13d를 참조하면, 상기 예비 스택 구조체(PST) 상에 제 2 보조절연막(73)을 콘포말하게 형성하여 보조 절연 패턴(75)과 예비 패드 패턴(45p) 사이의 공간을 채운다. 상기 예비 스택 구조체(PST)을 덮는 평탄 절연막(18)을 형성하고, 수직 패턴들(VS, DVS1, DVS2), 게이트 절연막(GO), 비트라인 패드(BPLG) 등을 형성한다. 상기 평탄 절연막(18) 상에 제 1 상부 절연막(20)을 형성한다. 그리고 상기 제 1 상부 절연막(20), 상기 평탄 절연막(18), 상기 제 2 보조 절연막(73), 예비 패드 패턴들(45p), 상기 보조 절연 패턴들(75) 및 상기 예비 스택 구조체(PST) 및 기판 절연 패턴(8)을 연속적으로 식각하여 주변 회로 배선들(104)을 노출시키는 셀 콘택 홀들(CCH)을 형성한다.
도 13e를 참조하면, 등방성 식각 공정을 진행하여 셀 콘택 홀들(CCH)을 통해 예비 패드 패턴(45p)과 몰드 희생막(14)을 일부 제거할 수 있다. 예비 패드 패턴(45p)이 제거되면서 제 1 내부홀(CPH)이 형성될 수 있다. 상기 몰드 희생막(14)의 상대적으로 얇은 제 2 부분(14P2)이 제거되면서 제 2 상부 내부홀(EPH1)이 형성될 수 있다. 상기 몰드 희생막(14)의 상대적으로 두꺼운 제 1 부분(14P1)이 제거되면서 제 2 하부 내부홀(EPH2)이 형성될 수 있다.
도 13f를 참조하면, 도 6f 내지 도 6h를 참조하여 설명한 바와 같이, 콘택 절연막(160)을 콘포말하게 형성한 후에 등방성 식각 공정을 진행하여 상기 제 2 상부 내부홀(EPH1) 안에 제 1 콘택 절연 패턴(16a)을 형성하고 상기 제 2 하부 내부홀(EPH2) 안에 제 2 콘택 절연 패턴(16b)을 형성한다. 이때 (실리콘 산화막에 대한) 과식각이 이루어져, 보조 절연 패턴(75)의 상부가 일부 식각되어, 도 6h와 같이 제 1 내부홀(CPH)의 하부면이 전극 보조 절연 패턴(75)/전극 층간절연막(12)의 상부면 보다 낮아질 수 있다.
본 예에 따른 3차원 반도체 메모리 장치의 제조 방법에서는, 보조 절연 패턴(75)이 전극 층간절연막(12) 보다 두껍게 형성되어, 보조 절연 패턴(75)의 일부가 식각 되더라도, 제 1 내부홀(CPH) 바닥의 보조 절연 패턴(75)이 소정 두께(도 12b의 T13) 이상으로 남을 수 있다.
후속으로 셀 콘택들(CC)을 형성하면, 도 12b처럼, 셀 콘택들(CC)의 연결부들(CP2)과 이의 아래에 위치하는 전극층(EL)간의 거리가 제 11 두께(T11) 이상으로 유지될 수 있다. 이로써 셀 콘택들(CC)과 이웃하는 전극층들(EL) 사이의 간격이 비정상적으로 좁아지는 것을 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 어레이 영역과 연결 영역을 포함하는 제 1 기판;
    상기 제 1 기판 상에 차례로 적층되며 서로 이격되는 제 1 및 제 2 전극층들, 상기 제 1 및 제 2 전극층들의 단부들은 상기 연결 영역 상에서 서로 오프셋되고;
    상기 연결 영역 상에서 상기 제 2 전극층과 상기 제 1 전극층을 관통하며, 상기 제 2 전극층과 연결되는 제 1 셀 콘택; 및
    상기 제 1 셀 콘택과 상기 제 1 전극층 사이에 개재되는 제 1 콘택 절연 패턴을 포함하되,
    상기 제 1 셀 콘택은 상기 제 1 기판의 상면으로부터 수직하게 연장되는 기둥부와 상기 기둥부로부터 옆으로 돌출되어 상기 제 2 전극층과 접하는 연결부를 포함하고,
    상기 연결부의 폭은 상기 제 1 콘택 절연 패턴의 폭보다 좁은 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 연결부의 하부면은 상기 제 2 전극층의 하부면보다 상기 제 1 기판에 더 가까운 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 연결부의 하부와 상기 제 2 전극층 사이에 개재되는 제 2 콘택 절연 패턴(16r)을 더 포함하는 3차원 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 2 콘택 절연 패턴과 접하는 상기 연결부의 측면은 라운드진 3차원 반도체 메모리 장치.
  5. 주변 회로 구조체와 이 위에 배치되는 셀 어레이 구조체를 포함하되,
    상기 셀 어레이 구조체는:
    셀 어레이 영역과 연결 영역을 포함하는 제 1 기판;
    상기 제 1 기판 상의 소오스 구조체;
    상기 소오스 구조체 상에 차례로 적층되며 서로 이격되는 제 1 및 제 2 전극층들, 상기 제 1 및 제 2 전극층들의 단부들은 상기 연결 영역 상에서 서로 오프셋되고;
    상기 셀 어레이 영역에서 상기 제 1 및 제 2 전극층들 및 상기 소오스 구조체를 관통하여 상기 제 1 기판에 인접하는 수직 패턴들;
    상기 연결 영역 상에서 상기 제 2 전극층과 상기 제 1 전극층을 관통하며, 상기 제 2 전극층과 연결되는 제 1 셀 콘택;
    상기 제 1 셀 콘택과 상기 제 2 전극층 사이에 개재되는 제 1 콘택 절연 패턴을 포함하되,
    상기 제 1 셀 콘택은 상기 제 1 기판의 상면으로부터 수직하게 연장되는 기둥부와 상기 기둥부로부터 옆으로 돌출되며 상기 제 2 전극층의 상부면과 접하는 연결부를 포함하고,
    상기 연결부는 상기 제 1 콘택 절연 패턴과 중첩되는 연결 중심부와 상기 제 2 전극층과 중첩되는 연결 가장자리부를 포함하고, 상기 연결 가장자리부의 하부면은 상기 연결 중심부의 하부면 보다 낮은 3차원 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 2 전극층의 상부면과 측면을 덮는 제 1 절연막;
    상기 연결부의 상부면과 측면 그리고 상기 제 1 절연막의 측면을 덮는 제 2 절연막; 및
    상기 제 2 절연막을 덮는 평탄 절연막을 더 포함하되,
    상기 연결 가장자리부는 상기 제 1 절연막을 관통하여 상기 제 2 전극층과 접하는 3차원 반도체 장치.
  7. 제 6 항에 있어서,
    상기 연결부의 측면과 상기 제 2 절연막 사이에 개재되며, 상기 제 1 절연막 및 상기 제 2 절연막과 동시에 식각 선택성을 가지는 잔여 예비 패드 패턴을 더 포함하는 3차원 반도체 장치.
  8. 셀 어레이 영역과 연결 영역을 포함하는 제 1 기판; 및
    상기 제 1 기판 상에 차례로 적층되며 서로 이격되는 전극층들을 포함하되,
    상기 전극층들은 각각 상기 셀 어레이 영역 상의 전극부와 상기 연결 영역 상의 패드부를 가지고,
    상기 전극부는 제 1 두께를 가지고, 상기 패드부는 상기 제 1 두께보다 작은 제 2 두께를 가지는 3차원 반도체 장치.
  9. 제 8 항에 있어서,
    상기 전극층들은 제 1 전극층과, 이 위에 배치되는 제 2 전극층을 포함하고,
    상기 장치는 상기 제 2 전극층과 연결되며 상기 제 1 전극층을 관통하는 제 1 셀 콘택을 더 포함하며,
    상기 제 1 셀 콘택은 상기 제 1 기판의 상면으로부터 수직으로 연장되는 기둥부와, 상기 기둥부의 측면으로부터 옆으로 돌출되며 상기 제 2 전극층과 각각 연결되는 연결부를 포함하고,
    상기 제 1 전극층과 상기 제 2 전극층 간의 간격은 상기 연결부와 상기 제 1 전극층 간의 간격 보다 좁은 3차원 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 장치는 상기 기둥부와 상기 제 1 전극층 사이에 개재된 콘택 절연 패턴을 더 포함하되,
    상기 연결부는 제 1 폭을 가지고, 상기 콘택 절연 패턴은 상기 제 1 폭 보다 작은 제 2 폭을 가지는 3차원 반도체 메모리 장치.

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