KR20220140303A - 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 239000000758 substrate Substances 0.000 claims abstract description 62
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 27
- 238000003860 storage Methods 0.000 claims description 25
- 229910052582 BN Inorganic materials 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 239000011810 insulating material Substances 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 127
- 239000011229 interlayer Substances 0.000 description 26
- 239000012535 impurity Substances 0.000 description 17
- 230000000903 blocking effect Effects 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 9
- 238000000926 separation method Methods 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 9
- 238000002955 isolation Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- -1 GaP Chemical class 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 235000010956 sodium stearoyl-2-lactylate Nutrition 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000004891 communication Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000013500 data storage Methods 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H01L27/11568—
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02107—Forming insulating materials on a substrate
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- H01L27/11582—
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
반도체 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장되며, 질화붕소(BN)를 포함하는 절연 패턴들, 상기 제1 방향으로 서로 이격되어 상기 각 절연 패턴들 사이에서 상기 제2 방향으로 각각 연장되는 게이트 전극들, 및 상기 기판 상에서 상기 절연 패턴들 및 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널을 포함할 수 있다.
Description
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 수직형 메모리 장치에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 절연 패턴들 및 게이트 전극들 형성을 위한 희생막들이 적층되는 개수가 커질 수 있고, 이를 형성하는 과정에서 몰드가 휘거나 쓰러질 수 있다.
본 발명의 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장되며, 질화붕소(BN)를 포함하는 절연 패턴들, 상기 제1 방향으로 서로 이격되어 상기 각 절연 패턴들 사이에서 상기 제2 방향으로 각각 연장되는 게이트 전극들, 및 상기 기판 상에서 상기 절연 패턴들 및 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널을 포함할 수 있다.
본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들, 상기 게이트 전극들 사이에 형성되며, 실리콘 산화물보다 작은 유전율(k)을 갖는 절연 물질을 포함하는 절연 패턴들, 및 상기 기판 상에서 상기 게이트 전극들 및 상기 절연 패턴들을 관통하여 상기 제1 방향으로 연장된 채널을 포함할 수 있고, 상기 각 게이트 전극들에 대한 상기 각 절연 패턴들의 상기 제1 방향으로의 두께 비율은 90% 이하일 수 있다.
본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상에 형성된 하부 회로 패턴, 상기 하부 회로 패턴 상에 형성된 공통 소스 플레이트(CSP), 상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장되며, 질화붕소(BN)를 포함하는 절연 패턴들, 상기 제1 방향으로 서로 이격되어 상기 각 절연 패턴들 사이에서 상기 제2 방향으로 각각 연장되는 게이트 전극들, 상기 CSP 상에서 상기 절연 패턴들 및 상기 게이트 전극들을 관통하여 상기 CSP에 연결되며, 상기 제1 방향으로 연장된 채널 및 상기 채널의 외측벽을 감싸는 전하 저장 구조물을 포함하는 메모리 채널 구조물을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 몰드는 수직 방향으로의 두께가 작은 절연막을 포함할 수 있으며, 이로 인해 상기 몰드의 높이가 낮아질 수 있다. 이에 따라, 상기 반도체 장치의 제조 과정에서 상기 몰드의 휨 및/또는 쓰러짐이 방지될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략도이다.
도 2는 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 사시도이다.
도 3 및 도 4는 예시적인 실시예에 따른 반도체 장치를 포함하는 반도체 패키지들을 설명하기 위한 개략적인 단면도들이다.
도 5 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 사시도이다.
도 3 및 도 4는 예시적인 실시예에 따른 반도체 장치를 포함하는 반도체 패키지들을 설명하기 위한 개략적인 단면도들이다.
도 5 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치, 그 제조 방법, 및 이를 포함하는 대용량 데이터 저장 시스템에 대하여 상세하게 설명한다. 본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 이하의 발명의 상세한 설명에서는(청구항은 제외), 기판 상면에 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 평행하고 서로 교차하는 2 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략도이다.
도 1을 참조하면, 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치들(1100)을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치들(1100)을 포함하는 에스에스디(Solid State Drive: SSD) 장치, 유에스비(Universal Serial Bus: USB), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 5 내지 도 14를 참조로 상술할 낸드(NAND) 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 도면 상에서 제1 구조물(1100F)은 제2 구조물(1100S)의 아래에 배치되어 있으나, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 혹은 위에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 상부 게이트 라인들(UL1, UL2), 제1 및 제2 하부 게이트 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 그라운드 선택 트랜지스터를 포함할 수 있다. 하부 게이트 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상부 게이트 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 그라운드 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage: GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 하부 게이트 라인들(LL1, LL2), 워드 라인들(WL), 및 제1 및 제2 상부 게이트 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함하는 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 2는 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 사시도이다.
도 2를 참조하면, 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 디램(Dynamic Random Access Memory: DRAM) 장치(2004)를 포함할 수 있다. 반도체 패키지(2003) 및 DRAM 장치(2004)는 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB, 피씨아이 익스프레스(Peripheral Component Interconnect Express: PCI-Express), 사타(Serial Advanced Technology Attachment: SATA), 유에프에스(Universal Flash Storage: UFS)용 엠-파이(M-Phy) 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 피엠아이씨(Power Management Integrated Circuit: PMIC)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM 장치(2004)는 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM 장치(2004)는 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM 장치(2004)가 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM 장치(2004)를 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 전극 구조물들(3210), 각 게이트 전극 구조물들(3210)을 관통하는 메모리 채널 구조물들(3220), 및 게이트 전극 구조물들(3210)을 분리시키는 분리 구조물들(3230)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 5 내지 도 14를 참조로 상술할 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 이와는 달리, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via: TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 3 및 도 4는 예시적인 실시예에 따른 반도체 장치를 포함하는 반도체 패키지들을 설명하기 위한 개략적인 단면도들이다. 도 3 및 도 4는 각각 도 2에 도시된 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 2의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 나타낸다.
도 3을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 기판 바디부(2120), 기판 바디부(2120)의 상면에 배치되는 상부 패드들(2130, 도 2 참조), 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2에서와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 순차적으로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 회로 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 전극 구조물(3210), 게이트 전극 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 구조물들(3230, 도 2 참조), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드 라인들(WL, 도 1 참조)과 전기적으로 연결되는 게이트 연결 배선들(3235)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 회로 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 전극 구조물(3210)의 외측에 배치될 수 있으며, 게이트 전극 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 회로 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210, 도 2 참조)를 더 포함할 수 있다.
도 4를 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 회로 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 전극 구조물(4210), 게이트 전극 구조물(4210)을 관통하는 메모리 채널 구조물들(4220)과 분리 구조물(3230, 도 2 참조), 및 메모리 채널 구조물들(4220) 및 게이트 전극 구조물(4210)의 워드 라인들(WL, 도 1 참조)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 메모리 채널 구조물들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(WL, 도 1 참조)과 전기적으로 연결되는 게이트 연결 배선들(4235)을 통하여, 각각 메모리 채널 구조물들(4220) 및 워드 라인들(WL, 도 1 참조)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 회로 배선들(4110)과 전기적으로 연결되는 입출력 패드(2210, 도 2 참조)를 더 포함할 수 있다.
도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 3의 반도체 칩들(2200) 및 도 4의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 5 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 기판(100) 상에 하부 회로 패턴을 형성하고, 이를 커버하며, 예를 들어 실리콘 산화물과 같은 산화물을 포함하는 제1 및 제2 층간 절연막들(150, 170)을 기판(100) 상에 순차적으로 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역과, 그렇지 않은 액티브 영역(101)으로 구분될 수 있다. 소자 분리 패턴(110)은 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 씨오피(Cell Over Periphery: COP) 구조를 가질 수 있다. 즉, 기판(100) 상에는 상기 하부 회로 패턴이 형성될 수 있으며, 상기 하부 회로 패턴 상부에는 메모리 셀들, 상부 콘택 플러그들, 및 상부 회로 패턴이 형성될 수 있다. 상기 하부 회로 패턴은 예를 들어, 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다.
상기 트랜지스터는 기판(100) 상에 형성된 하부 게이트 구조물(140), 및 이에 인접하는 액티브 영역(101) 상부에 형성되어 소스/드레인 역할을 수행하는 제1 및 제2 불순물 영역들(102, 103)을 포함할 수 있다. 하부 게이트 구조물(140)은 기판(100) 상에 순차적으로 적층된 하부 게이트 절연 패턴(120) 및 하부 게이트 전극(130)을 포함할 수 있다.
제1 층간 절연막(150)은 기판(100) 상에 형성되어 상기 트랜지스터들을 커버할 수 있으며, 이를 관통하여 제1 및 제2 불순물 영역들(102, 103)에 각각 접촉하는 제1 및 제2 하부 콘택 플러그들(162, 164), 및 하부 게이트 전극(130)에 접촉하는 제3 하부 콘택 플러그(166)가 형성될 수 있다.
제1 내지 제3 하부 배선들(182, 184, 186)은 제1 층간 절연막(150) 상에 형성되어 제1 내지 제3 하부 콘택 플러그들(162, 164, 166) 상면에 각각 접촉할 수 있다. 제2 하부 배선(184) 상에는 제1 하부 비아(192), 제4 하부 배선(202), 제2 하부 비아(212) 및 제5 하부 배선(222)이 순차적으로 적층될 수 있다.
제2 층간 절연막(170)은 제1 층간 절연막(150) 상에 형성되어 제1 내지 제5 하부 배선들(182, 184, 186, 202, 222), 및 제1 및 제2 하부 비아들(192, 212)을 커버할 수 있다. 제2 층간 절연막(170)은 하부의 제1 층간 절연막(150)에 병합될 수도 있다.
상기 하부 회로 패턴을 구성하는 각 구성 요소들은 양각 패턴 방법 혹은 다마신(damascene) 공정에 의해 형성될 수 있다.
도 6을 참조하면, 제2 층간 절연막(170) 상에 공통 전극 플레이트(common source plate: CSP)(240) 및 희생막 구조물(290)을 형성하고, 희생막 구조물(290)을 부분적으로 제거하여 CSP(240)의 상면을 노출시키는 제1 개구(302)를 형성한 후, 희생막 구조물(290)의 상면 및 상기 노출된 CSP(240)의 상면에 지지막(300)을 형성할 수 있다.
CSP(240)는 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이와는 달리, CSP(240)는 순차적으로 적층된 금속 실리사이드 막 및 n형 불순물이 도핑된 폴리실리콘 막으로 구성될 수도 있다. 이때, 상기 금속 실리사이드 막은 예를 들어, 텅스텐 실리사이드를 포함할 수 있다.
희생막 구조물(290)은 순차적으로 적층된 제1 내지 제3 희생막들(260, 270, 280)을 포함할 수 있다. 이때, 제1 및 제3 희생막들(260, 280)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(270)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
지지막(300)은 제1 내지 제3 희생막들(260, 270, 280)에 대해 식각 선택비를 갖는 물질, 예를 들어, n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 다만, 지지막(300)은 먼저 불순물이 도핑되거나 도핑되지 않은 비정질 실리콘을 증착한 후, 별도의 열처리 공정을 수행하거나 혹은 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함하도록 형성될 수도 있다.
지지막(300)은 일정한 두께로 형성될 수 있으며, 이에 따라 제1 개구(302) 내에 형성된 지지막(300) 부분 상에는 제1 리세스가 형성될 수 있다. 이하에서는, 제1 개구(302) 내에 형성된 지지막(300) 부분을 지지 패턴(305)으로 지칭하기로 한다.
이후, 지지막(300) 및 지지 패턴(305) 상에 절연막(310) 및 제4 희생막(320)을 상기 제1 방향을 따라 교대로 반복적으로 적층할 수 있으며, 이에 따라 절연막들(310) 및 제4 희생막들(320)을 포함하는 몰드막이 형성될 수 있다.
예시적인 실시예들에 있어서, 절연막(310) 및 제4 희생막(320)은, 예를 들어, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정 등을 통해 형성할 수 있다. 일 실시예에 있어서, 상기 화학 기상 증착 공정은 플라스마 화학 기상 증착(PECVD) 공정을 포함할 수 있다.
절연막(310)은 예를 들어, 충분히 낮은 유전율(k)을 가지는 절연 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 절연 물질은 예를 들어, 비결정질 질화붕소(BN) 및/또는 결정질 질화붕소를 포함할 수 있다. 일 실시예에 있어서, 절연막(310)은 상기 화학 기상 증착 공정에 의해 형성되어 비결정질 질화붕소를 포함할 수 있으며, 이때 절연막(310)의 유전율은 1.8 미만일 수 있다. 다른 실시예에 있어서, 절연막(310)은 상기 화학 기상 증착 공정에 의해 형성되어 비결정질 질화붕소 및 결정질 질화붕소를 포함할 수 있으며, 이때 절연막(310)의 유전율은 1.8 이상 3 미만일 수 있다. 또 다른 실시예에 있어서, 절연막(310)은 원자층 증착 공정에 의해 형성되어 결정질 질화붕소를 포함할 수 있으며, 이때 절연막(310)의 유전율은 3 이상 3.3 미만일 수 있다.
제4 희생막(320)은 절연막(310)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하여 절연막(310) 및 제4 희생막(320)을 패터닝하는 식각 공정을 수행하되, 상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트림 공정을 함께 교대로 반복적으로 수행함으로써, 순차적으로 적층된 제4 희생막(320) 및 절연막(310)으로 각각 구성되는 복수 개의 계단들을 포함하는 계단 형상의 몰드를 기판(100) 상에 형성할 수 있다.
도 7을 참조하면, 상기 몰드를 커버하는 제3 층간 절연막(330)을 기판(100) 상에 형성한 후, 건식 식각 공정을 통해 제3 층간 절연막(330) 및 상기 몰드를 관통하여 상기 제1 방향으로 연장되며 CSP(240)의 상면을 노출시키는 채널 홀(340)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 채널 홀(340)이 CSP(240)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 채널 홀(340)은 CSP(240)의 상부 일부까지 관통하도록 형성될 수 있다. 채널 홀(340)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성되어 채널 홀 어레이가 정의될 수 있다.
도 8을 참조하면, 채널 홀(340) 의 측벽, 상기 노출된 CSP(240)의 상면, 및 제3 층간 절연막(330)의 상면에 전하 저장 구조물 막 및 채널막을 순차적으로 형성하고, 상기 채널막 상에 채널 홀(340)의 나머지 부분을 채우는 충전막을 형성할 수 있다.
상기 전하 저장 구조물 막은 순차적으로 적층된 제1 블로킹 막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 이때, 상기 제1 블로킹 막 및 상기 터널 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 전하 저장막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 채널막은 예를 들어, 불순물이 도핑되지 않거나 혹은 불순물이 약하게 도핑된 폴리실리콘을 포함할 수 있고, 상기 충전막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제3 층간 절연막(330)의 상면이 노출될 때까지 상기 충전막, 상기 채널막, 및 상기 전하 저장막 구조물을 평탄화하여, 채널 홀(340) 내에 충전 패턴(405), 채널(395), 및 전하 저장 구조물(385)을 각각 형성할 수 있다. 이때, 전하 저장 구조물(385)은 채널 홀(340)의 측벽 및 저면으로부터 순차적으로 적층된 제1 블로킹 패턴(355), 전하 저장 패턴(365) 및 터널 절연 패턴(375)을 포함할 수 있다.
예시적인 실시예들에 있어서, 충전 패턴(405)은 상기 제1 방향으로 연장되는 필라(pillar) 형상을 가질 수 있고, 채널(395) 및 전하 저장 구조물(385)은 각각 컵 형상을 가질 수 있다.
채널들(395)이 각각 형성되는 채널 홀들(340)이 상기 채널 홀 어레이를 정의함에 따라, 채널 홀들(340) 내에 각각 형성되는 채널들(395) 역시 이에 대응하여 채널 어레이를 정의할 수 있다.
이후, 충전 패턴(405) 및 채널(395)의 상부를 제거하여 제2 리세스를 형성하고, 상기 제2 리세스를 채우는 패드막을 충전 패턴(405), 채널(395), 전하 저장 구조물(385), 및 제3 층간 절연막(330) 상에 형성한 후, 제3 층간 절연막(330)의 상면이 노출될 때까지 상기 패드막을 평탄화함으로써, 전하 저장 구조물(385)의 내측벽 상부에 접촉하는 패드(415)를 형성할 수 있다. 이때, 패드(415)는 예를 들어, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
도 9를 참조하면, 제3 층간 절연막(330), 전하 저장 구조물(385), 및 패드(415) 상에 제4 층간 절연막(420)을 형성한 후, 건식 식각 공정을 통해 제3 및 제4 층간 절연막들(330, 420) 및 상기 몰드를 각각 부분적으로 관통하는 제2 개구(430)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 제2 개구(430)가 지지막(300) 혹은 지지 패턴(305)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다. 제2 개구(430)가 형성됨에 따라서, 이에 의해 상기 몰드에 포함된 절연막(310) 및 제4 희생막(320)이 노출될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(430)는 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 제2 개구(430)가 형성됨에 따라서, 절연막(310)은 상기 제2 방향으로 연장되는 절연 패턴(315)으로 변환될 수 있으며, 제4 희생막(320)은 상기 제2 방향으로 연장되는 제4 희생 패턴(325)으로 변환될 수 있다.
이후, 제2 개구(430)의 측벽, 제2 개구(430)에 의해 노출된 지지막(300) 및 지지 패턴(305)의 상면, 및 제4 층간 절연막(420) 상에 스페이서 막을 형성하고, 이에 대해 이방성 식각 공정을 수행함으로써, 지지막(300) 및 지지 패턴(305)의 상면에 형성된 부분을 제거하여 스페이서(440)를 형성할 수 있으며, 이에 따라 지지막(300) 및 지지 패턴(305) 상면이 다시 부분적으로 노출될 수 있다.
예시적인 실시예들에 있어서, 스페이서(440)는 예를 들어, 불순물이 도핑되지 않은 비정질 실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다만, 스페이서(440)가 불순물이 도핑되지 않은 비정질 실리콘을 포함하는 경우, 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 불순물이 도핑되지 않은 폴리실리콘을 포함하도록 형성될 수 있다.
이후, 스페이서(440)에 의해 커버되지 않고 노출된 지지막(300) 및 지지 패턴(305) 부분, 및 그 하부의 희생막 구조물(290) 부분을 제거함으로써 제2 개구(430)를 하부로 확장할 수 있다. 이에 따라, 제2 개구(430)는 CSP(240)의 상면을 노출시킬 수 있으며, 나아가 CSP(240)의 상부 일부까지도 관통할 수 있다
희생막 구조물(290)이 부분적으로 제거될 때, 제2 개구(430)의 측벽은 스페이서(440)에 의해 커버될 수 있으며, 스페이서(440)는 희생막 구조물(290)과 다른 물질을 포함하므로, 상기 몰드에 포함된 절연 패턴(315) 및 제4 희생 패턴(325)은 제거되지 않을 수 있다.
도 10을 참조하면, 제2 개구(430)에 의해 노출된 희생막 구조물(290)을 제거하여, 전하 저장 구조물(385)의 하부 외측벽을 노출시키는 제1 갭(450)을 형성할 수 있으며, 나아가 제1 갭(450)에 의해 노출된 전하 저장 구조물(385) 부분을 제거하여 채널(395)의 하부 외측벽을 노출시킬 수 있다.
희생막 구조물(290) 및 전하 저장 구조물(385)은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용하는 습식 식각 공정에 의해 제거될 수 있다. 제1 갭(450)이 형성될 때, 지지막(300), 지지 패턴(305), 채널(395) 및 충전 패턴(405)은 제거되지 않고 상기 몰드가 무너지지 않도록 지지할 수 있다.
제1 갭(450)이 형성됨에 따라서, 전하 저장 구조물(385)은 상기 몰드를 관통하여 채널(395) 대부분의 외측벽을 커버하는 상부와, 채널(395)의 저면을 커버하며 CSP(240) 상부에 형성된 하부로 분리될 수 있다.
도 11을 참조하면, 스페이서(440)를 제거한 후, 제1 갭(450)을 채우는 채널 연결 패턴(460)을 형성할 수 있다.
채널 연결 패턴(460)은 제2 개구(430) 및 제1 갭(450)을 채우는 채널 연결층을 CSP(240) 및 제4 층간 절연막(420) 상에 형성하고, 이에 대해 에치 백 공정을 수행함으로써 형성할 수 있다. 상기 채널 연결층은 예를 들어, n형의 불순물이 도핑된 비정질 실리콘을 포함할 수 있으며, 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 n형의 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 채널 연결 패턴(460)이 형성됨에 따라서, 상기 제3 방향으로 서로 이웃하는 제2 개구들(430) 사이에서 상기 채널 어레이를 형성하는 채널들(395)이 서로 연결되어 채널 블록을 형성할 수 있다.
채널 연결 패턴(460) 내에는 에어 갭(470)이 형성될 수도 있다.
도 12를 참조하면, 제4 희생 패턴들(325)을 제거하여 전하 저장 구조물(385)의 외측벽을 노출시키는 제2 갭(480)을 형성할 수 있다. 제4 희생 패턴들(325)은 예를 들어, 불산(HF) 혹은 인산(H3PO4)을 식각액으로 사용하는 습식 식각 공정에 의해 제거될 수 있다.
도 13을 참조하면, 각 제2 갭들(480)에 의해 노출된 전하 저장 구조물(385)의 외측벽, 제2 갭들(480)의 내벽, 절연 패턴들(315)의 표면, 지지막(300)의 측벽, 지지 패턴(305)의 측벽, 채널 연결 패턴(460)의 측벽, CSP(240)의 상면, 및 제4 층간 절연막(420)의 상면에 제2 블로킹 막을 형성하고, 상기 제2 블로킹 막 상에 제2 갭들(480) 및 제2 개구(430)를 채우는 게이트 전극막을 형성할 수 있다. 상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다.
상기 제2 블로킹 막은 예를 들어, 금속 산화물을 포함할 수 있고, 상기 게이트 배리어 막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 상기 게이트 도전막은 텅스텐, 구리 등과 같은 금속을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 각 제2 갭들(480) 내부에 게이트 전극(500)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 게이트 전극(500)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개의 층들에 적층되어 게이트 전극 구조물을 형성할 수 있다. 또한 상기 게이트 전극 구조물은 제2 개구(430)에 의해 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
한편, 상기 제1 방향을 따라 순차적으로 형성된 게이트 전극들(500)은 그 위치에 따라 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL) 역할을 각각 수행할 수 있다. 일 실시예에 있어서, 최하층에 형성된 게이트 전극(500)은 상기 GSL 역할을 수행할 수 있고, 최상층 및 그 바로 하층에 형성된 게이트 전극(500)은 상기 SSL 역할을 수행할 수 있으며, 상기 GSL 및 상기 SSL 사이의 복수의 층들에 형성된 게이트 전극들(500)은 상기 워드 라인 역할을 수행할 수 있다. 다만, 상기 GSL의 하부 및/또는 상기 SSL의 상부에는 하나 혹은 복수 층들에 게이트 전극들(500)이 추가적으로 형성되어, 게이트 유도 드레인 누설(Gate Induced Drain Leakage: GIDL) 현상을 이용하여 body erase를 가능하도록 하는 GIDL 게이트 전극 역할을 수행할 수도 있으며, 상기 GSL 및 상기 SSL 사이의 복수의 층들에 형성된 게이트 전극들(500)의 일부는 더미 워드 라인으로 사용될 수도 있다.
이후, 상기 제2 블로킹 막 상에 제2 개구(430)를 채우는 분리막을 형성할 수 있으며, 제4 층간 절연막(420) 상면이 노출될 때까지 상기 분리막 및 상기 제2 블로킹 막을 평탄화할 수 있다. 이에 따라, 상기 제2 블로킹 막은 제2 블로킹 패턴(490)으로 변환될 수 있으며, 상기 분리막은 제2 개구(430)를 채우며 상기 제2 방향으로 연장되는 분리 패턴(510)을 형성할 수 있다.
도 14를 참조하면, 제4 층간 절연막(420), 분리 패턴(510) 및 제2 블로킹 패턴(490) 상에 제5 층간 절연막(520)을 형성한 후, 제4 및 제5 층간 절연막들(420, 520)을 관통하여 패드(415)의 상면에 접촉하는 콘택 플러그(530)를 형성할 수 있다.
이후, 콘택 플러그(530) 상면에 접촉하는 비트 라인(540)을 더 형성할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(540)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
한편, 각 게이트 전극들(500) 상면에 접촉하는 상부 콘택 플러그들 및 이들에 전기적 신호를 인가하는 상부 배선들을 추가로 형성함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
만약 절연막(310)이 예를 들어, 실리콘 산화물을 포함하는 경우에는, 절연막(310)의 상기 제1 방향으로의 두께는 이후 게이트 전극(500)으로 치환되는 제4 희생막(320)의 상기 제1 방향으로의 두께와 동일하거나 더 클 수 있다. 즉, 게이트 전극들(500) 사이에 형성되는 절연막(310)은 이들 사이의 간섭 현상을 억제하기 위해서 일정 수준 이상의 두께를 필요로 하며, 이때 절연막(310)이 포함하는 절연 물질의 유전율이 높을수록 상기 제1 방향으로의 두께가 더 커져야만 한다. 이로 인해, 교대로 적층된 절연막들(310) 및 제4 희생막들(320)을 포함하는 몰드 상면의 상기 제1 방향으로의 높이가 높아질 수 있으며, 상기 반도체 장치의 제조 과정에서 상기 몰드가 휘거나 쓰러질 수 있다.
하지만 예시적인 실시예들에 있어서, 절연막(310)은 예를 들어, 실리콘 산화물보다는 낮은 유전율을 갖는 절연 물질, 예를 들어 질화붕소를 포함할 수 있다. 이에 따라, 절연막(310)의 상기 제1 방향으로의 두께가 작더라도, 게이트 전극들(500) 사이의 간섭 현상을 효과적으로 억제할 수 있다. 이때, 절연막(310)은 예를 들어, 제4 희생막(320)의 두께보다도 작은 두께를 가질 수 있다. 이에 따라, 상기 몰드 상면의 상기 제1 방향으로의 높이가 낮아질 수 있으며, 상기 반도체 장치의 제조 과정에서 상기 몰드가 휘거나 쓰러지는 현상이 방지될 수 있다. 또한, 상기 반도체 장치는 향상된 집적도를 가질 수 있다.
전술한 공정들을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특성을 가질 수 있다.
상기 반도체 장치는 기판(100) 상에 형성된 하부 회로 패턴, 상기 하부 회로 패턴 상에 형성된 공통 소스 플레이트(CSP)(240), 상기 제1 방향을 따라 CSP(240) 상에서 서로 이격되고 상기 제2 방향으로 각각 연장되는 절연 패턴들(315), 상기 제1 방향으로 서로 이격되어 각 절연 패턴들(315) 사이에서 상기 제2 방향으로 각각 연장되는 게이트 전극들(500), 및 CSP(240) 상에서 절연 패턴들(315) 및 게이트 전극들(500)을 관통하여 CSP(240)에 연결되는 메모리 채널 구조물을 포함할 수 있다. 나아가 상기 반도체 장치는 지지막(300), 지지 패턴(305), 채널 연결 패턴(460), 제2 블로킹 패턴(490), 분리 패턴(510), 콘택 플러그(530), 비트 라인(540), 및 제1 내지 제5 층간 절연막들(150, 170, 330, 420, 520)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 절연 패턴(315)은 실리콘 산화물보다 작은 유전율(k)을 갖는 절연 물질, 예를 들어, 질화붕소(BN)를 포함할 수 있다. 일 실시예에 있어서, 절연 패턴(315)은 비결정질 질화붕소를 포함할 수 있으며, 이때 각 게이트 전극들(500)에 대한 각 절연 패턴들(315)의 상기 제1 방향으로의 두께 비율은 50% 이상 60% 이하일 수 있다. 다른 실시예에 있어서, 절연 패턴(315)은 비결정질 질화붕소 및 결정질 질화붕소를 포함할 수 있으며, 이때 각 게이트 전극들(500)에 대한 각 절연 패턴들(315)의 상기 제1 방향으로의 두께 비율은 60% 초과 80% 이하일 수 있다. 또 다른 실시예에 있어서, 절연 패턴(315)은 결정질 질화붕소를 포함할 수 있으며, 이때 각 게이트 전극들(500)에 대한 각 절연 패턴들(315)의 상기 제1 방향으로의 두께 비율은 80% 초과 90% 이하일 수 있다.
예시적인 실시예들에 있어서, 게이트 전극들(500)은 상기 제2 방향으로 연장되는 게이트 전극 구조물을 형성할 수 있다. 상기 게이트 전극 구조물은 상기 제2 방향과 교차하는 제3 방향을 따라 복수 개로 형성될 수 있으며, 상기 게이트 전극 구조물들 사이에는 분리 패턴(510)이 형성되어 상기 게이트 전극 구조물들이 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 메모리 채널 구조물은 상기 제1 방향으로 연장된 채널(395), 및 채널(395)의 외측벽을 감싸며 절연 패턴들(315) 및 게이트 전극들(500)을 관통하는 전하 저장 구조물(385)을 포함할 수 있다.
예시적인 실시예들에 있어서, 분리 패턴(510)은 절연 패턴들(315)의 측벽에 접촉할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
101: 액티브 영역
102, 103: 제1, 제2 불순물 영역 110: 소자 분리 패턴
120: 하부 게이트 절연 패턴 130: 하부 게이트 전극
140: 하부 게이트 구조물
150, 170, 330, 420, 520: 제1 내지 제5 층간 절연막
162, 164, 166: 제1 내지 제3 하부 콘택 플러그
182, 184, 186, 202, 222: 제1 내지 제5 하부 배선
192, 212: 제1, 제2 하부 비아 240: CSP
260, 270, 280, 320: 제1 내지 제4 희생막 290: 희생막 구조물
300: 지지막 302, 430: 제1, 제2 개구
305: 지지 패턴 310: 절연막
315: 절연 패턴 325: 제4 희생 패턴
340: 채널 홀 355, 490: 제1, 제2 블로킹 패턴
365: 전하 저장 패턴 375: 터널 절연 패턴
385: 전하 저장 구조물 395: 채널
405: 충전 패턴 415: 패드
440: 스페이서 450, 480: 제1, 제2 갭
460: 채널 연결 패턴 470: 에어 갭
500: 게이트 전극 510: 분리 패턴
530: 콘택 플러그 540: 비트 라인
102, 103: 제1, 제2 불순물 영역 110: 소자 분리 패턴
120: 하부 게이트 절연 패턴 130: 하부 게이트 전극
140: 하부 게이트 구조물
150, 170, 330, 420, 520: 제1 내지 제5 층간 절연막
162, 164, 166: 제1 내지 제3 하부 콘택 플러그
182, 184, 186, 202, 222: 제1 내지 제5 하부 배선
192, 212: 제1, 제2 하부 비아 240: CSP
260, 270, 280, 320: 제1 내지 제4 희생막 290: 희생막 구조물
300: 지지막 302, 430: 제1, 제2 개구
305: 지지 패턴 310: 절연막
315: 절연 패턴 325: 제4 희생 패턴
340: 채널 홀 355, 490: 제1, 제2 블로킹 패턴
365: 전하 저장 패턴 375: 터널 절연 패턴
385: 전하 저장 구조물 395: 채널
405: 충전 패턴 415: 패드
440: 스페이서 450, 480: 제1, 제2 갭
460: 채널 연결 패턴 470: 에어 갭
500: 게이트 전극 510: 분리 패턴
530: 콘택 플러그 540: 비트 라인
Claims (10)
- 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장되며, 질화붕소(BN)를 포함하는 절연 패턴들;
상기 제1 방향으로 서로 이격되어 상기 각 절연 패턴들 사이에서 상기 제2 방향으로 각각 연장되는 게이트 전극들; 및
상기 기판 상에서 상기 절연 패턴들 및 상기 게이트 전극들을 관통하여 상기 제1 방향으로 연장된 채널을 포함하는 반도체 장치. - 제1항에 있어서, 상기 각 절연 패턴들은 비결정질 질화붕소 및/또는 결정질 질화붕소를 포함하는 반도체 장치.
- 제2항에 있어서, 상기 각 절연 패턴들은 비결정질 질화붕소를 포함하고,
상기 각 게이트 전극들에 대한 상기 각 절연 패턴들의 상기 제1 방향으로의 두께 비율은 50% 이상 60% 이하인 반도체 장치. - 제3항에 있어서, 상기 각 절연 패턴들의 유전율(k)은 1.8 미만인 반도체 장치.
- 제2항에 있어서, 상기 각 절연 패턴들은 비결정질 질화붕소 및 결정질 질화붕소를 포함하고,
상기 각 게이트 전극들에 대한 상기 각 절연 패턴들의 상기 제1 방향으로의 두께 비율은 60% 초과 80% 이하인 반도체 장치. - 제5항에 있어서, 상기 각 절연 패턴들의 유전율(k)은 1.8 이상 3 미만인 반도체 장치.
- 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들;
상기 게이트 전극들 사이에 형성되며, 실리콘 산화물보다 작은 유전율(k)을 갖는 절연 물질을 포함하는 절연 패턴들; 및
상기 기판 상에서 상기 게이트 전극들 및 상기 절연 패턴들을 관통하여 상기 제1 방향으로 연장된 채널을 포함하며,
상기 각 게이트 전극들에 대한 상기 각 절연 패턴들의 상기 제1 방향으로의 두께 비율은 90% 이하인 반도체 장치. - 제7항에 있어서, 상기 각 절연 패턴들은 질화붕소(BN)를 포함하는 반도체 장치.
- 제8항에 있어서, 상기 각 절연 패턴들의 유전율은 3.3 미만인 반도체 장치.
- 기판 상에 형성된 하부 회로 패턴;
상기 하부 회로 패턴 상에 형성된 공통 소스 플레이트(CSP);
상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장되며, 질화붕소(BN)를 포함하는 절연 패턴들;
상기 제1 방향으로 서로 이격되어 상기 각 절연 패턴들 사이에서 상기 제2 방향으로 각각 연장되는 게이트 전극들;
상기 CSP 상에서 상기 절연 패턴들 및 상기 게이트 전극들을 관통하여 상기 CSP에 연결되며,
상기 제1 방향으로 연장된 채널; 및
상기 채널의 외측벽을 감싸는 전하 저장 구조물을 포함하는 메모리 채널 구조물을 포함하는 반도체 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210046637A KR20220140303A (ko) | 2021-04-09 | 2021-04-09 | 반도체 장치 |
| US17/522,175 US20220328515A1 (en) | 2021-04-09 | 2021-11-09 | Semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210046637A KR20220140303A (ko) | 2021-04-09 | 2021-04-09 | 반도체 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220140303A true KR20220140303A (ko) | 2022-10-18 |
Family
ID=83509537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210046637A KR20220140303A (ko) | 2021-04-09 | 2021-04-09 | 반도체 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20220328515A1 (ko) |
| KR (1) | KR20220140303A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220029095A1 (en) * | 2021-03-04 | 2022-01-27 | Samsung Electronics Co., Ltd. | Vertical variable resistance memory devices |
-
2021
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|---|---|
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