KR20220131654A - 관통 비아 구조물, 상기 관통 비아 구조물을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템 - Google Patents

관통 비아 구조물, 상기 관통 비아 구조물을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템 Download PDF

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Abstract

관통 비아 구조물은 관통 비아 및 캐핑 패턴을 구비할 수 있다. 상기 관통 비아는 기판 상에 형성되어 상기 기판의 상면에 수직한 수직 방향으로 연장된 금속 패턴, 및 상기 금속 패턴의 측벽 및 저면을 커버하는 배리어 패턴을 포함할 수 있다. 상기 캐핑 패턴은 상기 관통 비아 상면에 접촉할 수 있다. 상기 캐핑 패턴의 가장자리 부분의 최하면은 상기 캐핑 패턴의 가운데 부분의 최하면보다 높지 않을 수 있다.

Description

관통 비아 구조물, 상기 관통 비아 구조물을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템{THROUGH VIA STRUCTURE, SEMICONDUCTOR DEVICE INCLUDING THE THROUGH VIA STRUCTURE, AND MASSIVE DATA STORAGE SYSTEM INCLUDING THE SEMICONDUCTOR STRUCTURE}
본 발명은 관통 비아 구조물, 상기 관통 비아 구조물을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
상기 반도체 장치에서 3차원적으로 배열되는 메모리 셀들의 적층 수가 증가함에 따라서, 하부 배선과 상부 배선 사이에 전기적 신호를 전달하는 관통 비아의 종횡비가 커지며, 이에 따라 상기 관통 비아를 형성하는 것이 용이하지 않다.
본 발명의 일 과제는 개선된 전기적 특성을 갖는 관통 비아 구조물을 제공하는 것이다.
본 발명의 다른 과제는 개선된 전기적 특성을 갖는 관통 비아 구조물을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 과제는 개선된 전기적 특성을 갖는 관통 비아 구조물을 포함하는 반도체 장치를 구비하는 대용량 데이터 저장 시스템을 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 관통 비아 구조물은 관통 비아 및 캐핑 패턴을 구비할 수 있다. 상기 관통 비아는 기판 상에 형성되어 상기 기판의 상면에 수직한 수직 방향으로 연장된 금속 패턴, 및 상기 금속 패턴의 측벽 및 저면을 커버하는 배리어 패턴을 포함할 수 있다. 상기 캐핑 패턴은 상기 관통 비아 상면에 접촉할 수 있다. 상기 캐핑 패턴의 가장자리 부분의 최하면은 상기 캐핑 패턴의 가운데 부분의 최하면보다 높지 않을 수 있다.
본 발명의 일 과제를 달성하기 위한 다른 실시예들에 따른 관통 비아 구조물은 기판 상에 형성된 층간 절연막, 관통 비아, 및 제1 캐핑 패턴을 구비할 수 있다. 상기 관통 비아는 상기 층간 절연막을 관통하여 상기 기판의 상면에 수직한 수직 방향으로 연장되며 제1 금속을 포함하는 금속 패턴, 및 상기 금속 패턴의 측벽 및 저면을 커버하며 제2 금속의 질화물을 포함하는 배리어 패턴을 포함할 수 있다. 상기 제1 캐핑 패턴은 상기 금속 패턴의 상면에 접촉하며 상기 제1 금속과 실리콘 질화물의 화합물 혹은 상기 제1 금속의 실리사이드를 포함할 수 있다. 상기 금속 패턴의 내부에는 보이드가 형성될 수 있고, 상기 제1 캐핑 패턴의 가장자리 부분의 최하면은 상기 제1 캐핑 패턴의 가운데 부분의 최하면보다 높지 않을 수 있다.
본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성된 하부 회로 패턴, 상기 하부 회로 패턴 상에 형성된 공통 소스 플레이트(CSP), 상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 CSP 상에서 상기 게이트 전극 구조물을 관통하여 상기 CSP에 연결되며, 상기 제1 방향으로 연장된 채널 및 상기 채널의 외측벽을 감싸는 전하 저장 구조물을 포함하는 메모리 채널 구조물, 및 관통 비아 구조물을 포함할 수 있다. 상기 관통 비아 구조물은 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 하부 회로 패턴에 전기적으로 연결되고, 금속 패턴 및 상기 금속 패턴의 측벽 및 저면을 커버하는 배리어 패턴을 포함하는 관통 비아, 및 상기 관통 비아 상면에 접촉하는 캐핑 패턴을 구비할 수 있으며, 상기 캐핑 패턴의 가장자리 부분의 최하면은 상기 캐핑 패턴의 가운데 부분의 최하면보다 높지 않을 수 있다.
본 발명의 또 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 대용량 데이터 저장 시스템은 반도체 장치 및 컨트롤러를 포함할 수 있다. 상기 반도체 장치는 기판 상에 형성된 하부 회로 패턴, 상기 하부 회로 패턴 상에 형성된 공통 소스 플레이트(CSP), 메모리 셀 구조물, 관통 비아 구조물, 및 입출력 패드를 포함할 수 있다. 상기 메모리 셀 구조물은 상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물, 및 상기 CSP 상에서 상기 게이트 전극 구조물을 관통하여 상기 CSP에 연결되며, 상기 제1 방향으로 연장된 채널 및 상기 채널의 외측벽을 감싸는 전하 저장 구조물을 포함할 수 있다. 상기 관통 비아 구조물은 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 하부 회로 패턴에 전기적으로 연결되고, 금속 패턴 및 상기 금속 패턴의 측벽 및 저면을 커버하는 배리어 패턴을 포함하는 관통 비아, 및 상기 관통 비아 상면에 접촉하는 캐핑 패턴을 구비할 수 있으며, 상기 캐핑 패턴의 가장자리 부분의 최하면은 상기 캐핑 패턴의 가운데 부분의 최하면보다 높지 않을 수 있다. 상기 입출력 패드는 상기 하부 회로 패턴과 전기적으로 연결될 수 있다. 상기 컨트롤러는 상기 입출력 패드를 통해 상기 반도체 장치와 전기적으로 연결될 수 있으며, 상기 반도체 장치를 제어할 수 있다.
예시적인 실시예들에 따르면, 관통 비아의 상면에 캐핑 패턴을 형성함으로써, 상기 관통 비아 형성 시 사용되는 소스 가스가 내부에 잔류하여 후속 공정에서 상기 관통 비아의 주변에 형성된 구조물 및 상기 관통 비아를 식각하는 현상이 방지될 수 있다. 이에 따라, 상기 관통 비아는 개선된 전기적 특성을 가질 수 있다.
도 1, 2, 도 3a, 3b 및 3c는 예시적인 실시예들에 따른 관통 비아 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 4는 예시적인 실시예들에 따른 관통 비아 구조물을 설명하기 위한 단면도이다.
도 5 및 6은 비교예에 따른 관통 비아 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략도이다.
도 8은 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 사시도이다.
도 9 및 도 10은 예시적인 실시예에 따른 반도체 장치를 포함하는 반도체 패키지들을 설명하기 위한 개략적인 단면도들이다.
도 11 내지 도 44는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 45는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도로서, 이는 도 39에 대응하는 평면도이다.
도 46은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 43에 대응하는 단면도이다.
도 47은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 43에 대응하는 단면도이다.
도 48은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 43에 대응하는 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 관통 비아 구조물 및 이를 형성하는 방법, 상기 관통 비아 구조물을 포함하는 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 대용량 데이터 저장 시스템에 대하여 상세하게 설명한다. 본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1, 2, 도 3a, 3b 및 3c는 예시적인 실시예들에 따른 관통 비아 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(10) 상에 제1 층간 절연막(20)을 형성하고, 제1 층간 절연막(20)을 관통하는 하부 배선(25)을 형성한 후, 제1 층간 절연막(20) 및 하부 배선(25) 상에 제2 층간 절연막(30)을 형성할 수 있다.
기판(10)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(10)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
각 제1 및 제2 층간 절연막들(20, 30)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 예를 들어, 실리콘 탄질화물과 같은 저유전 물질을 포함할 수 있다. 하부 배선(25)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
이후, 제2 층간 절연막(30)을 관통하여 하부 배선(25)의 상면을 노출시키는 제1 개구(35)를 형성하고, 제1 개구(35)의 측벽, 제1 개구(35)에 의해 노출된 하부 배선(25) 상면, 및 제2 층간 절연막(30)의 상면에 배리어 막(40)을 형성한 후, 배리어 막(40) 상에 제1 개구(35)를 채우는 금속막(50)을 형성할 수 있다.
예시적인 실시예들에 있어서, 각 배리어 막(40) 및 금속막(50)은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(35)는 큰 종횡비를 가질 수 있으며, 이에 따라 금속막(50)이 제1 개구(35)를 완전히 채우지 못하여 내부에 보이드(51) 및 심(seam)(53)이 발생할 수 있다.
배리어 막(40)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 금속막(50)은 예를 들어, 텅스텐, 구리, 알루미늄 등과 같은 저저항 금속을 포함할 수 있다.
도 2를 참조하면, 제2 층간 절연막(30)의 상면이 노출될 때까지 금속막(50) 및 배리어 막(40)을 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다. 이에 따라, 제1 개구(35) 내에는 금속 패턴(55) 및 이의 측벽 및 저면을 커버하는 배리어 패턴(45)이 형성될 수 있으며, 이들은 함께 관통 비아(60)를 형성할 수 있다. 한편, 보이드(51) 및 심(53)은 금속 패턴(55) 내에 잔류할 수 있으며, 심(53)의 상단이 외부로 노출될 수도 있다.
이후, 금속 패턴(55) 상에 제1 캐핑 패턴(70)을 형성할 수 있다. 예시적인 실시예들에 있어서, 예를 들어 암모니아(NH3) 가스와 같은 질소 분위기 하에서 어닐링(annealing) 공정을 수행함으로써, 금속을 포함하는 금속 패턴(55) 상에만 선택적으로 제1 캐핑 패턴(70)을 형성할 수 있다. 이때, 제1 캐핑 패턴(70)은 금속 패턴(55) 상에 형성될 뿐만 아니라 금속 패턴(55)의 상부가 부분적으로 변환되어 형성될 수 있다. 이에 따라, 제1 캐핑 패턴(70)의 하면은 제2 층간 절연막(30)의 상면보다 낮을 수 있고, 제1 캐핑 패턴(70)의 상면은 제2 층간 절연막(30)의 상면보다 높을 수 있다.
제1 캐핑 패턴(70)은 금속 패턴(55)이 포함하는 금속이 질화된 금속 질화물을 포함할 수 있다. 이에 따라, 금속 패턴(55)이 예를 들어, 텅스텐, 구리, 알루미늄 등을 포함하는 경우, 제1 캐핑 패턴(70)은 예를 들어, 텅스텐 질화물, 구리 질화물, 알루미늄 질화물 등을 각각 포함할 수 있다.
한편, 제1 캐핑 패턴(70) 내에는 심(53)이 일부 잔류할 수도 있고, 혹은 상기 어닐링 공정 시 제거될 수도 있다.
다른 실시예들에 있어서, 예를 들어, 실란(SiH4) 가스 및 암모니아(NH3) 가스와 같은 실리콘 및 질소 분위기 하에서 어닐링 공정을 수행할 수 있으며, 이에 따라 금속 패턴(55) 상에 형성되는 제1 캐핑 패턴(70)은 금속 패턴(55)이 포함하는 금속과 실리콘 질화물의 화합물을 포함할 수 있다. 이에 따라, 금속 패턴(55)이 예를 들어, 텅스텐, 구리, 알루미늄 등을 포함하는 경우, 제1 캐핑 패턴(70)은 예를 들어, 텅스텐 실리콘 질화물, 구리 실리콘 질화물, 알루미늄 실리콘 질화물 등을 각각 포함할 수 있다.
또 다른 실시예들에 있어서, 제1 캐핑 패턴(70)은 플라스마 자기 정렬(plasma self-aligned) 방식에 의한 증착 공정을 통해 형성될 수 있다. 예를 들어, 실란(SiH4) 가스와 같은 실리콘 소스 가스로 사용하는 제1 증착 공정을 수행하여 금속 패턴(55)의 상부를 실리사이드화 함으로써, 금속 패턴(55) 상에 금속 실리사이드 막을 형성한 후, 예를 들어 암모니아(NH3) 가스와 같은 질소 소스 가스로 사용하는 제2 증착 공정을 수행함으로써, 상기 금속 실리사이드 막을 금속 실리콘 질화막으로 변환시킬 수 있다. 이에 따라, 제1 캐핑 패턴(70)은 금속 패턴(55)에 포함된 금속과 실리콘 질화물의 화합물을 포함하도록 형성될 수 있으며, 예를 들어, 텅스텐 실리콘 질화물, 구리 실리콘 질화물, 알루미늄 실리콘 질화물 등을 포함하도록 형성될 수 있다.
상기 제1 증착 공정 수행 이전에, 예를 들어 RF 플라스마를 사용하는 전처리 공정을 더 수행할 수도 있으며, 또한 상기 제2 증착 공정은 RF 플라스마를 사용하여 수행될 수 있다.
한편, 경우에 따라서, 상기 제1 증착 공정만을 수행하고 상기 제2 증착 공정은 수행되지 않고 생략될 수도 있으며, 이 경우 제1 캐핑 패턴(70)은 금속 패턴(55)에 포함된 금속이 실리사이드화 된 금속 실리사이드를 포함하도록 형성될 수 있다. 즉, 제1 캐핑 패턴(70)은 예를 들어, 텅스텐 실리사이드, 구리 실리사이드, 알루미늄 실리사이드 등을 포함할 수 있다.
도 3a를 참조하면, 제2 층간 절연막(30), 제1 캐핑 패턴(70) 및 배리어 패턴(45) 상에 제3 층간 절연막(80)을 형성하고, 이를 관통하여 제1 캐핑 패턴(70)의 상면을 노출시키는 제2 개구를 형성한 후, 이를 채우며 제1 캐핑 패턴(70)의 상면에 접촉하는 상부 비아(85)를 형성할 수 있다.
일 실시예에 있어서, 제3 층간 절연막(80)을 형성한 후, 그 상면을 세정하기 위한 세정 공정을 추가적으로 수행할 수 있다. 제3 층간 절연막(80)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 예를 들어, 실리콘 탄질화물과 같은 저유전 물질을 포함할 수 있으며, 상부 비아(85)는 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
이후, 제3 층간 절연막(80) 및 상부 비아(85) 상에 제4 층간 절연막(90)을 형성하고, 이를 관통하여 상부 비아(85) 및 이에 인접한 제4 층간 절연막(90) 부분의 상면을 노출시키는 제3 개구를 형성한 후, 이를 채우며 상부 비아(85)의 상면에 접촉하는 상부 배선(95)을 형성할 수 있다.
제4 층간 절연막(90)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 예를 들어, 실리콘 탄질화물과 같은 저유전 물질을 포함할 수 있으며, 상부 배선(95)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
전술한 공정들을 통해, 관통 비아(60)를 포함하는 상기 관통 비아 구조물을 형성할 수 있다. 예시적인 실시예들에 있어서, 관통 비아(60) 상에는 제1 캐핑 패턴(70)이 형성될 수 있으며, 관통 비아(60)에 포함된 금속 패턴(55)을 형성하기 위한 증착 공정 시 사용되는 소스 가스가 보이드(51)나 심(53) 내부에 잔류하더라도, 제1 캐핑 패턴(70)에 의해서 이후 공정 시 상기 소스 가스가 외부로 유출되는 것이 방지될 수 있다.
이에 따라, 상기 소스 가스가 예를 들어, 수소와 같은 다른 원소와 결합하여 생성된 식각 가스에 의해서 관통 비아(60) 상에 형성되는 제3 층간 절연막(80)이 부분적으로 식각되어, 이후 수행되는 공정에 의해 관통 비아(60)에 포함된 금속 패턴(55)이 손상되는 것이 방지될 수 있으며, 이에 따라 관통 비아(60)는 개선된 전기적 특징을 가질 수 있다.
전술한 공정들을 통해 형성된 상기 관통 비아 구조물들은 다음과 같은 구조적 특징을 가질 수 있다.
상기 관통 비아 구조물은 관통 비아(60) 및 제1 캐핑 패턴(70)을 포함할 수 있으며, 관통 비아(60)는 기판(10) 상에 형성되어 기판(10)의 상면에 수직한 수직 방향으로 연장된 금속 패턴(55), 및 금속 패턴(55)의 측벽 및 저면을 커버하는 배리어 패턴(45)을 포함할 수 있다. 제1 캐핑 패턴(70)은 관통 비아(60)의 상면에 접촉할 수 있으며, 가장자리 부분의 최하면이 가운데 부분의 최하면보다 높지 않을 수 있다.
일 실시예에 있어서, 제1 캐핑 패턴(70)의 하면은 일정한 높이를 가질 수 있다.
일 실시예에 있어서, 제1 캐핑 패턴(70)은 금속 패턴(55)의 상면에만 형성되어 배리어 패턴(45)의 상면에는 접촉하지 않을 수 있다. 이때, 제1 캐핑 패턴(70)의 상면은 배리어 패턴(45)의 최상면보다 높을 수 있으며, 제1 캐핑 패턴(70)의 하면은 배리어 패턴(45)의 최상면보다 낮을 수 있다.
한편, 도 3b를 참조하면, 상기 제2 개구가 제1 캐핑 패턴(70)을 관통하여 그 하부의 금속 패턴(55)의 상면을 노출시키도록 형성될 수도 있으며, 이에 따라 제1 캐핑 패턴(70)은 금속 패턴(55)의 가장자리 상면에만 잔류할 수 있고, 상기 제2 개구를 채우도록 형성되는 상부 비아(85)가 금속 패턴(55)의 상면에 직접 접촉할 수 있다.
도 3c를 참조하면, 상기 제2 개구가 제1 캐핑 패턴(70)의 상부만을 관통하도록 형성될 수도 있으며, 이에 따라 상기 제2 개구를 채우도록 형성되는 상부 비아(85)의 하면은 제1 캐핑 패턴(70)의 상면보다 낮을 수 있다.
도 4는 예시적인 실시예들에 따른 관통 비아 구조물을 설명하기 위한 단면도이다. 상기 관통 비아 구조물은 제2 캐핑 패턴을 더 포함하는 것을 제외하면, 도 3a를 참조로 설명한 관통 비아 구조물과 실질적으로 동일하거나 유사하다.
도 4를 참조하면, 상기 관통 비아 구조물은 배리어 패턴(45) 상에 형성된 제2 캐핑 패턴(75)을 더 포함할 수 있다.
즉, 도 2를 참조로 설명한 어닐링 공정 혹은 증착 공정 시, 금속을 포함하는 금속 패턴(55)의 상면에 제1 캐핑 패턴(70)이 형성될 때, 금속 질화물을 포함하는 배리어 패턴(45)의 상면에 제2 캐핑 패턴(75)이 형성될 수도 있다. 이때, 제2 캐핑 패턴(75)은 배리어 패턴(45)에 포함된 금속과 실리콘 질화물의 화합물을 포함할 수 있다. 즉, 배리어 패턴(45)이 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등을 포함하는 경우, 제2 캐핑 패턴(75)은 예를 들어, 티타늄 실리콘 질화물, 탄탈륨 실리콘 질화물, 텅스텐 실리콘 질화물 등을 각각 포함하도록 형성될 수 있다.
이때, 제2 캐핑 패턴(75)은 제1 캐핑 패턴(70)의 측벽을 둘러싸면서 이에 접촉할 수 있으며, 그 상면이 제1 캐핑 패턴(70)의 상면과 동일한 높이에 형성되거나 혹은 이보다 높거나 낮을 수도 있다.
도 5 및 6은 비교예에 따른 관통 비아 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 다만, 제1 캐핑 패턴(70)을 형성하기 위한 공정은 수행되지 않을 수 있다.
이후, 제2 층간 절연막(30) 및 관통 비아(60) 상에 제3 층간 절연막(80)을 형성할 수 있다. 이때, 금속 패턴(55)을 형성할 때 사용되어 보이드(51) 및 심(53) 내에 잔류하는 소스 가스, 예를 들어 육불화텅스텐(WF6) 가스가 수소(H)와 결합하여 불화수소(HF) 가스를 형성할 수 있으며, 이는 강력한 식각 가스로서 기능할 수 있다. 이에 따라, 제3 층간 절연막(80)을 형성할 때 상기 불화수소(HF) 가스가 심(53)을 통해 외부로 유출되어, 제3 층간 절연막(80)을 관통하는 제4 개구(87)가 형성될 수 있다.
즉, 예시적인 실시예들에 따른 관통 비아 구조물 형성 방법에서와는 달리, 비교예에 따른 관통 비아 구조물 형성 방법에서는 금속 패턴(55) 상에 제1 캐핑 패턴(70)을 형성하지 않으므로, 보이드(51)나 심(53) 내에 잔류하는 소스 가스가 수소 등과 결합하여 생성된 식각 가스가 외부로 유출될 수 있으며, 이에 의해 상부에 형성되는 제3 층간 절연막(80)에 제4 개구(87)가 형성될 수 있다.
도 6을 참조하면, 제3 층간 절연막(80) 형성 후, 세정 공정을 수행할 수 있으며, 상기 세정 공정 시 사용되는 세정액이 제4 개구(87)를 통해 관통 비아(60)로 유입되어, 금속 패턴(55) 및/또는 배리어 패턴(45)이 제거될 수 있다.
이에 따라, 비교예에 따른 관통 비아 구조물 형성 방법에서는 제1 개구(35) 내에 관통 비아가 제대로 형성되지 못하고, 제1 개구(35)의 대부분이 비어 있는 상태가 되는 불량이 발생할 수 있다. 하지만 예시적인 실시예들에 있어서, 관통 비아(60) 상에 제1 캐핑 패턴(70)을 형성함에 따라서, 후속 공정 시 관통 비아(60)가 제거되는 것이 방지될 수 있으며, 이를 포함하는 상기 관통 비아 구조물은 개선된 전기적 특성을 가질 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략도이다.
도 7을 참조하면, 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치들(1100)을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치들(1100)을 포함하는 에스에스디(Solid State Drive: SSD) 장치, 유에스비(Universal Serial Bus: USB), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 41 내지 도 48을 참조로 상술할 낸드(NAND) 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 도면 상에서 제1 구조물(1100F)은 제2 구조물(1100S)의 아래에 배치되어 있으나, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 혹은 위에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 및 제2 상부 게이트 라인들(UL1, UL2), 제1 및 제2 하부 게이트 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 그라운드 선택 트랜지스터를 포함할 수 있다. 하부 게이트 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상부 게이트 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 그라운드 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage: GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 하부 게이트 라인들(LL1, LL2), 워드 라인들(WL), 및 제1 및 제2 상부 게이트 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함하는 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 8은 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기 위한 개략적인 사시도이다.
도 8을 참조하면, 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 디램(Dynamic Random Access Memory: DRAM) 장치(2004)를 포함할 수 있다. 반도체 패키지(2003) 및 DRAM 장치(2004)는 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB, 피씨아이 익스프레스(Peripheral Component Interconnect Express: PCI-Express), 사타(Serial Advanced Technology Attachment: SATA), 유에프에스(Universal Flash Storage: UFS)용 엠-파이(M-Phy) 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 피엠아이씨(Power Management Integrated Circuit: PMIC)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM 장치(2004)는 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM 장치(2004)는 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM 장치(2004)가 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM 장치(2004)를 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 7의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 전극 구조물들(3210), 각 게이트 전극 구조물들(3210)을 관통하는 메모리 채널 구조물들(3220), 및 게이트 전극 구조물들(3210)을 분리시키는 분리 구조물들(3230)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 41 내지 도 48을 참조로 상술할 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 이와는 달리, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via: TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 9 및 도 10은 예시적인 실시예에 따른 반도체 장치를 포함하는 반도체 패키지들을 설명하기 위한 개략적인 단면도들이다. 도 9 및 도 10은 각각 도 8에 도시된 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 8의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 나타낸다.
도 9를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 기판 바디부(2120), 기판 바디부(2120)의 상면에 배치되는 상부 패드들(2130, 도 8 참조), 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 8에서와 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 순차적으로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 회로 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 전극 구조물(3210), 게이트 전극 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 구조물들(3230, 도 8 참조), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트 라인들(3240), 및 게이트 적층 구조물(3210)의 워드 라인들(WL, 도 7 참조)과 전기적으로 연결되는 게이트 연결 배선들(3235)을 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 회로 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 전극 구조물(3210)의 외측에 배치될 수 있으며, 게이트 전극 구조물(3210)을 관통하도록 더 배치될 수 있다. 이때, 관통 배선(3245)은 도 40 내지 도 48을 참조로 설명될 관통 비아(960)과 동일한 구조를 가질 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 회로 배선들(3110)과 전기적으로 연결되는 입출력 패드(2210, 도 8 참조)를 더 포함할 수 있다.
도 10을 참조하면, 반도체 패키지(2003A)에서, 반도체 칩들(2200a) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 회로 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 전극 구조물(4210), 게이트 전극 구조물(4210)을 관통하는 메모리 채널 구조물들(4220)과 분리 구조물(3230, 도 8 참조), 및 메모리 채널 구조물들(4220) 및 게이트 전극 구조물(4210)의 워드 라인들(WL, 도 7 참조)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 메모리 채널 구조물들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(WL, 도 7 참조)과 전기적으로 연결되는 게이트 연결 배선들(4235)을 통하여, 각각 메모리 채널 구조물들(4220) 및 워드 라인들(WL, 도 7 참조)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
반도체 칩들(2200a) 각각은 제1 구조물(4100)의 주변 회로 배선들(4110)과 전기적으로 연결되는 입출력 패드(2210, 도 8 참조)를 더 포함할 수 있다.
도 9의 반도체 칩들(2200) 및 도 10의 반도체 칩들(2200a)은 본딩 와이어 형태의 연결 구조물들(2400)에 의해 서로 전기적으로 연결될 수 있다. 다만, 예시적인 실시예들에서, 도 9의 반도체 칩들(2200) 및 도 10의 반도체 칩들(2200a)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
도 11 내지 도 44는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 6-7, 16, 21-22, 27, 34, 37 및 39는 평면도들이고, 도 13-15, 17-20, 23-26, 28-33, 35-36, 38 및 40-44는 단면도들이다.
이때, 도 13-14, 17, 및 40-41은 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 18-20 및 42는 대응하는 각 평면도들의 B-B'선 및 C-C'선을 절단한 단면도들을 포함하며, 도 23-26, 28-30, 32, 35, 38 및 43은 대응하는 각 평면도들의 D-D'선을 절단한 단면도들이고, 도 31, 33, 36, 및 44는 대응하는 각 평면도들의 E-E'선을 절단한 단면도들이다. 한편, 도 12 내지 도 44는 도 11의 X 영역에 대한 도면들이고, 도 20은 도 19의 Y 및 Z 영역에 대한 확대 단면도들을 포함한다.
상기 반도체 장치의 제조 방법은 도 1 내지 도 3a를 참조로 설명한 관통 비아 구조물 형성 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다. 또한 도시되지는 않았으나, 상기 반도체 장치는 도 3a에 도시된 관통 비아 구조물 대신에, 도 3b, 3c 및 4에 도시된 관통 비아 구조물들 어느 하나를 포함할 수도 있음은 당연하다.
도 11을 참조하면, 기판(100)은 제1 영역(I) 및 이를 둘러싸는 제2 영역(II)을 포함할 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I)은 셀 어레이 영역일 수 있고, 기판(100)의 제2 영역(II)은 패드 영역 혹은 연장 영역일 수 있으며, 이들은 함께 셀 영역을 형성할 수 있다. 즉, 기판(100)의 제1 영역(I) 상에는 각각이 게이트 전극, 채널 및 전하 저장 구조물을 포함하는 메모리 셀들이 형성될 수 있고, 기판(100)의 제2 영역(II) 상에는 상기 메모리 셀들에 신호를 전달하는 상부 콘택 플러그들 및 이와 접촉하는 상기 게이트 전극들의 패드들이 형성될 수 있다. 도면 상에서는 제2 영역(II)이 제1 영역(I)을 완전히 둘러싸고 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 예를 들어, 제2 영역(II)은 제1 영역(I)의 제2 방향(D2)으로의 양 측에만 형성될 수도 있다.
한편, 기판(100)의 제2 영역(II)을 둘러싸는 제3 영역(도시되지 않음)이 더 형성될 수도 있으며, 상기 제3 영역 상에는 상기 상부 콘택 플러그들을 통해 상기 메모리 셀들에 전기적 신호를 인가하는 상부 회로 패턴이 형성될 수 있다.
이하에서는 설명의 편의 상, 기판(100)의 제1 및 제2 영역들(I, II)의 일부를 포함하는 X 영역에 대해서 설명하기로 한다.
도 12 및 13을 참조하면, 기판(100) 상에 하부 회로 패턴을 형성하고, 이를 커버하며, 예를 들어 실리콘 산화물과 같은 산화물을 포함하는 제5 및 제6 층간 절연막들(150, 170)을 기판(100) 상에 순차적으로 형성할 수 있다.
기판(100)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역과, 그렇지 않은 액티브 영역(101)으로 구분될 수 있다. 소자 분리 패턴(110)은 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 씨오피(Cell Over Periphery: COP) 구조를 가질 수 있다. 즉, 기판(100) 상에는 상기 하부 회로 패턴이 형성될 수 있으며, 상기 하부 회로 패턴 상부에는 메모리 셀들, 상부 콘택 플러그들, 및 상부 회로 패턴이 형성될 수 있다. 상기 하부 회로 패턴은 예를 들어, 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다.
도 18과 함께 참조하면, 예를 들어, 기판(100)의 제2 및 제1 영역들(II, I) 상에는 제1 및 제2 트랜지스터들이 각각 형성될 수 있다. 이때, 상기 제1 트랜지스터는 기판(100) 상에 형성된 제1 하부 게이트 구조물(142), 및 이에 인접하는 액티브 영역(101) 상부에 형성되어 소스/드레인 역할을 수행하는 제1 및 제2 불순물 영역들(102, 103)을 포함할 수 있으며, 상기 제2 트랜지스터는 기판(100) 상에 형성된 제2 하부 게이트 구조물(146), 및 이에 인접하는 액티브 영역(101) 상부에 형성되어 소스/드레인 역할을 수행하는 제3 및 제4 불순물 영역들(106, 107)을 포함할 수 있다.
제1 하부 게이트 구조물(142)은 기판(100) 상에 순차적으로 적층된 제1 하부 게이트 절연 패턴(122) 및 제1 하부 게이트 전극(132)을 포함할 수 있으며, 제2 하부 게이트 구조물(146)은 기판(100) 상에 순차적으로 적층된 제2 하부 게이트 절연 패턴(126) 및 제2 하부 게이트 전극(136)을 포함할 수 있다.
제5 층간 절연막(150)은 기판(100) 상에 형성되어 상기 제1 및 제2 트랜지스터들을 커버할 수 있으며, 이를 관통하여 제1 내지 제4 불순물 영역들(102, 103, 106, 107)에 각각 접촉하는 제1, 제2, 제4 및 제5 하부 콘택 플러그들(162, 163, 168, 169), 및 제1 하부 게이트 전극(132)에 접촉하는 제3 하부 콘택 플러그(164)가 형성될 수 있다. 한편 도시하지는 않았으나, 제5 층간 절연막(150)을 관통하여 제2 하부 게이트 전극(136)에 접촉하는 제6 하부 콘택 플러그가 더 형성될 수도 있다.
제1 내지 제5 하부 배선들(182, 183, 184, 188, 189)은 제5 층간 절연막(150) 상에 형성되어 제1 내지 제5 하부 콘택 플러그들(162, 163, 164, 168, 169) 상면에 각각 접촉할 수 있다. 제1 하부 배선(182) 상에는 제1 하부 비아(192), 제6 하부 배선(202), 제3 하부 비아(212) 및 제8 하부 배선(222)이 순차적으로 적층될 수 있고, 제4 하부 배선(188) 상에는 제2 하부 비아(196), 제7 하부 배선(206), 제4 하부 비아(216) 및 제9 하부 배선(226)이 순차적으로 적층될 수 있다.
제6 층간 절연막(170)은 제5 층간 절연막(150) 상에 형성되어 제1 내지 제9 하부 배선들(182, 183, 184, 188, 189, 202, 206, 222, 226) 및 제1 내지 제4 하부 비아들(192, 196, 212, 216)을 커버할 수 있다.
상기 하부 회로 패턴을 구성하는 각 구성 요소들은 양각 패턴 방법 혹은 다마신(damascene) 공정에 의해 형성될 수 있다.
도 14를 참조하면, 제6 층간 절연막(170) 상에 공통 전극 플레이트(common source plate: CSP)(240) 및 제1 희생막 구조물(290)을 형성하고, 제1 희생막 구조물(290)을 부분적으로 제거하여 CSP(240)의 상면을 노출시키는 제5 개구(302)를 형성한 후, 제1 희생막 구조물(290)의 상면 및 상기 노출된 CSP(240)의 상면에 제1 지지막(300)을 형성할 수 있다.
CSP(240)는 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 이와는 달리, CSP(240)는 순차적으로 적층된 금속 실리사이드 막 및 n형 불순물이 도핑된 폴리실리콘 막으로 구성될 수도 있다. 이때, 상기 금속 실리사이드 막은 예를 들어, 텅스텐 실리사이드를 포함할 수 있다.
제1 희생막 구조물(290)은 순차적으로 적층된 제1 내지 제3 희생막들(260, 270, 280)을 포함할 수 있다. 이때, 제1 및 제3 희생막들(260, 280)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(270)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제5 개구(302)는 상부에서 보았을 때, 다양한 레이아웃으로 형성될 수 있다. 예를 들어, 제5 개구(302)는 기판(100)의 제1 영역(I) 상에서 각 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있고, 기판(100)의 제1 영역(I)에 인접한 제2 영역(II) 상에서 제3 방향(D3)으로 연장될 수 있으며, 또한 기판(100)의 제2 영역(II) 상에서 제2 방향(D2)으로 각각 연장되며 제3 방향(D3)으로 서로 이격되도록 복수 개로 형성될 수 있다. 도 14에는 기판(100)의 제1 영역(I)에 인접한 제2 영역(II) 상에서 제3 방향(D3)으로 연장되는 제5 개구(302)가 도시되어 있다.
제1 지지막(300)은 제1 내지 제3 희생막들(260, 270, 280)에 대해 식각 선택비를 갖는 물질, 예를 들어, n형의 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 제1 지지막(300)은 일정한 두께로 형성될 수 있으며, 이에 따라 제5 개구(302) 내에 형성된 제1 지지막(300) 부분 상에는 제1 리세스가 형성될 수 있다. 이하에서는, 제5 개구(302) 내에 형성된 제1 지지막(300) 부분을 지지 패턴(305)으로 지칭하기로 한다.
이후, 제1 지지막(300) 및 지지 패턴(305) 상에 절연막(310) 및 제4 희생막(320)을 제1 방향(D1)을 따라 교대로 반복적으로 적층할 수 있으며, 이에 따라 절연막들(310) 및 제4 희생막들(320)을 포함하는 몰드막이 형성될 수 있다. 절연막(310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제4 희생막(320)은 절연막(310)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
다만 도 16을 함께 참조하면, 최하층 제4 희생막(320)의 일부를 관통하는 제1 분리 패턴(330)이 형성될 수 있다. 제1 분리 패턴(330)은 기판(100)의 제2 영역(II) 상에 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 분리 패턴(330)은 각 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 15를 참조하면, 최상층에 형성된 절연막(310) 상에 이를 부분적으로 커버하는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 최상층 절연막(310) 및 그 하부의 최상층 제4 희생막(320)을 식각한다. 이에 따라, 최상층 제4 희생막(320) 하부에 형성된 절연막(310)의 일부가 노출될 수 있다.
상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트리밍(trimming) 공정을 수행한 후, 상기 축소된 면적을 갖는 포토레지스트 패턴을 식각 마스크로 사용하여 최상층 절연막(310), 최상층 제4 희생막(320), 상기 노출된 절연막(310), 및 그 하부의 제4 희생막(320)을 식각하는 식각 공정을 수행한다. 상기 트리밍 공정 및 상기 식각 공정을 반복적으로 수행함으로써, 순차적으로 적층된 제4 희생막(320) 및 절연막(310)으로 각각 구성되는 복수 개의 계단층들을 포함하며 전체적으로 계단 형상을 갖는 몰드(mold)가 형성될 수 있다.
이하에서는, "계단층"은 외부로 노출되는 부분뿐만 아니라 외부로 노출되지 않는 부분까지 모두 포함하여, 동일 층에 형성된 제4 희생막(320) 및 절연막(310) 모두를 지칭하는 것으로 정의하며, 상기 각 "계단층들" 중에서 상층 "계단층들"에 의해 커버되지 않아 외부로 노출되는 부분은 "계단"으로 정의한다. 예시적인 실시예들에 있어서, 상기 계단은 제2 방향(D2)을 따라 배치될 수 있다. 다른 실시예들에 있어서, 상기 계단은 제3 방향(D3)으로도 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 몰드에 포함된 상기 계단들의 제2 방향(D2)으로의 길이는 일부를 제외하고는 일정할 수 있다. 이때, 상기 일부 계단들의 제2 방향(D2)으로의 길이는 다른 계단들의 제2 방향(D2)으로의 길이보다 클 수 있으며, 이하에서는 상대적으로 작은 길이를 갖는 계단들을 제1 계단들로, 상대적으로 큰 길이를 갖는 계단들을 제2 계단들로 지칭하기로 한다. 도 15에는 예시적으로 2개의 상기 제2 계단들이 도시되어 있다. 한편, 도 16 이후의 각 평면도들에서 상기 계단들은 점선으로 표시되어 있다.
상기 몰드는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제1 지지막(300) 및 지지 패턴(305) 상에 형성될 수 있으며, 제1 지지막(300)의 가장자리 상면의 일부는 상기 몰드에 의해 커버되지 않고 노출될 수 있다. 이때, 상기 몰드에 포함된 상기 각 계단들은 기판(100)의 제2 영역(II) 상에 형성될 수 있다.
도 16 내지 도 18을 참조하면, 상기 몰드 및 상기 노출된 제1 지지막(300) 상면을 커버하며 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제7 층간 절연막(340)을 CSP(240) 상에 형성하고, 최상층의 절연막(310)의 상면이 노출될 때까지 제7 층간 절연막(340)을 평탄화할 수 있다. 이에 따라, 상기 몰드의 측벽은 제7 층간 절연막(340)에 의해 커버될 수 있다. 이후, 상기 몰드의 상면 및 제7 층간 절연막(340)의 상면에 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제8 층간 절연막(350)을 형성할 수 있다.
이후, 식각 공정을 수행하여, 제8 층간 절연막(350), 상기 몰드, 제1 지지막(300) 및 제1 희생막 구조물(290)을 관통하여 제1 방향(D1)으로 연장되며 CSP(240)의 상면을 노출시키는 채널 홀(360)을 기판(100)의 제1 영역(I) 상에 형성하고, 제7 및 제8 층간 절연막들(340, 350), 상기 몰드의 일부, 제1 지지막(300) 및 제1 희생막 구조물(290)을 관통하여 제1 방향(D1)으로 연장되며 CSP(240)의 상면을 노출시키는 더미 채널 홀(365)을 기판(100)의 제2 영역(II) 상에 형성할 수 있다. 예시적인 실시예들에 있어서, 채널 홀(360)은 기판(100)의 제1 영역(I) 상에서 각 제2 및 제3 방향들(D2, D3)을 따라 복수 개로 형성될 수 있으며, 더미 채널 홀(365)은 기판(100)의 제2 영역(II) 상에서 각 제2 및 제3 방향들(D2, D3)을 따라 복수 개로 형성될 수 있다.
채널 홀(360) 및 더미 채널 홀(365)은 하나의 식각 공정을 통해 동시에 형성되거나, 혹은 별개의 공정들을 통해 순차적으로 형성될 수도 있다.
도 19 및 20을 참조하면, 채널 홀(360) 및 더미 채널 홀(365)의 측벽, 상기 노출된 CSP(240)의 상면, 및 제8 층간 절연막(350)의 상면에 전하 저장 구조물 막 및 채널막을 순차적으로 형성하고, 상기 채널막 상에 채널 홀(360) 및 더미 채널 홀(365)의 나머지 부분을 채우는 충전막을 형성할 수 있다.
상기 전하 저장 구조물 막은 순차적으로 적층된 제1 블로킹 막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 이때, 상기 제1 블로킹 막 및 상기 터널 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 전하 저장막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 채널막은 예를 들어, 불순물이 도핑되지 않거나 혹은 불순물이 약하게 도핑된 폴리실리콘을 포함할 수 있고, 상기 충전막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제8 층간 절연막(350)의 상면이 노출될 때까지 상기 충전막, 상기 채널막 및 상기 전하 저장 구조물 막을 평탄화할 수 있다. 이에 따라, 채널 홀(360) 내에는 전하 저장 구조물(402), 채널(412) 및 제1 충전 패턴(442)이 형성될 수 있고, 더미 채널 홀(365) 내에는 더미 전하 저장 구조물(404), 더미 채널(414) 및 제2 충전 패턴(444)이 형성될 수 있다. 이때, 전하 저장 구조물(402)은 순차적으로 적층된 제1 블로킹 패턴(372), 전하 저장 패턴(382) 및 터널 절연 패턴(392)을 포함할 수 있고, 더미 전하 저장 구조물(404)은 순차적으로 적층된 더미 블로킹 패턴(374), 더미 전하 저장 패턴(384) 및 더미 터널 절연 패턴(394)을 포함할 수 있다.
이후, 제1 충전 패턴(442) 및 채널(412)의 상부를 제거하여 제2 리세스를 형성하고, 제2 충전 패턴(444) 및 더미 채널(414)의 상부를 제거하여 제3 리세스를 형성한 후, 상기 제2 및 제3 리세스들을 각각 채우는 제3 및 제3 캐핑 패턴들(452, 454)을 형성할 수 있다. 이때, 각 제3 및 제4 캐핑 패턴들(452, 454)은 예를 들어, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
채널 홀(360) 내에 형성된 전하 저장 구조물(402), 채널(412), 제1 충전 패턴(442) 및 제3 캐핑 패턴(452)은 함께 메모리 채널 구조물(462)을 형성할 수 있으며, 더미 채널 홀(365) 내에 형성된 더미 전하 저장 구조물(404), 제2 충전 패턴(444) 및 제4 캐핑 패턴(454)은 함께 더미 메모리 채널 구조물(464)을 형성할 수 있다. 더미 메모리 채널 구조물(464)은 실제로 데이터를 저장하는 메모리 유닛의 역할이나 혹은 전하 캐리어가 이동하는 채널의 역할을 수행하지 않으며, 상기 몰드가 쓰러지는 것을 방지하는 역할을 수행하므로, 지지 구조물(464)로 지칭할 수도 있다.
예시적인 실시예들에 있어서, 메모리 채널 구조물(462) 및 지지 구조물(464)은 각각 제1 방향(D1)으로 연장되는 필라(pillar) 형상을 가질 수 있다. 이때, 메모리 채널 구조물(462)은 기판(100)의 제1 영역(I) 상에서 각 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 지지 구조물(464)은 기판(100)의 제2 영역(II) 상에서 각 제2 및 제3 방향들(D2, D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 21을 참조하면, 제8 층간 절연막(350), 절연막들(310)의 일부 및 제4 희생막들(320)의 일부를 식각함으로써, 이들을 관통하며 제2 방향(D2)으로 연장되는 제6 개구를 형성한 후, 이를 채우는 제2 분리 패턴(470)을 형성할 수 있다.
예시적인 실시예에 있어서, 제2 분리 패턴(470)은 일부 메모리 채널 구조물(462)의 상부를 관통할 수 있다. 또한, 제2 분리 패턴(470)은 상기 메모리 채널 구조물(462)의 상부뿐만 아니라, 제8 층간 절연막(350), 상부 2개의 층들에 형성된 제4 희생막들(320), 및 상부의 2개의 층들에 형성된 절연막들(310)을 관통할 수 있으며, 그 아래 1개의 층에 형성된 절연막(310)도 부분적으로 관통할 수 있다. 이때, 제2 분리 패턴(470)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장될 수 있으며, 상기 몰드에 포함된 상부 2개의 계단층들을 관통할 수 있다. 이에 따라, 제2 분리 패턴(470)에 의해서 상부 2개의 층들에 형성된 제4 희생막들(320)이 제3 방향(D3)을 따라 서로 분리될 수 있다.
도 22 및 23을 참조하면, 제8 층간 절연막(350), 메모리 채널 구조물(462), 지지 구조물(464), 및 제2 분리 패턴(470) 상에 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제9 층간 절연막(480)을 형성한 후, 식각 공정을 통해 제7 내지 제9 층간 절연막들(340, 350, 480) 및 상기 몰드를 관통하는 제7 및 제8 개구들(490, 495)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제7 개구(490)는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장되어, 계단 형상의 상기 몰드의 제2 방향(D2)으로의 각 양단들까지 연장될 수 있으며, 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이에 따라, 상기 몰드는 각 제7 개구들(490)에 의해서 제3 방향(D3)으로 서로 이격되도록 복수 개로 분리될 수 있다. 제7 개구(490)가 형성됨에 따라서, 상기 몰드에 포함된 절연막들(310) 및 제4 희생막들(320)은 각각 제2 방향(D2)으로 연장되는 제1 절연 패턴들(315) 및 제4 희생 패턴들(325)로 분리될 수 있다.
예시적인 실시예들에 있어서, 제8 개구(495)는 기판(100)의 제1 영역 (I) 상에서는 제2 방향(D2)으로 끊임없이 연장되도록 형성될 수 있으나, 제2 영역(II) 상에서는 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 제2 방향(D2)을 따라 형성되는 제8 개구들(495)은 제2 방향(D2)으로 서로 이웃하는 제7 개구들(490) 사이에 형성될 수 있다. 다만, 제8 개구들(495)은 제2 방향(D2)으로 상기 각 몰드의 양단까지 연장되는 제7 개구(490)와는 달리, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성되므로, 상기 몰드는 제8 개구(495)에 의해 완전히 분리되지는 않을 수 있다. 예시적인 실시예들에 있어서, 제2 방향(D2)으로 서로 이격된 제8 개구들(495) 사이에 형성된 상기 몰드의 각 부분들은 제1 방향(D1)으로 제1 분리 패턴(330)과 적어도 부분적으로 오버랩될 수 있다.
한편, 각 제8 개구들(495)은 기판(100)의 제1 영역(I) 상에서는 제2 방향(D2)을 따라 끊임없이 연장될 수 있으며, 또한 기판(100)의 제2 영역(II) 상에서도 상기 몰드의 상부 2개 층들에 형성된 계단층의 각 양단들까지는 계속 연장될 수 있다. 이에 따라, 상기 몰드의 상부 2개 층들에 형성된 제4 희생 패턴들(325)은 제8 개구(495) 및 이의 제2 방향(D2)으로의 양 측들에 각각 형성된 제2 분리 패턴들(470)에 의해서 제3 방향(D3)으로 서로 분리되어 이격될 수 있다.
제7 및 제8 개구들(490, 495)을 형성하는 상기 식각 공정에 의해서 상기 몰드가 제2 방향(D2)으로 각각 연장되면서 제3 방향(D3)을 따라 서로 이격되더라도, 상기 몰드를 관통하는 지지 구조물들(464) 및 메모리 채널 구조물들(462)에 의해 상기 몰드는 쓰러지지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 제7 및 제8 개구들(490, 495)이 제1 지지막(300)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다.
이후, 제7 및 제8 개구들(490, 495)의 측벽 및 제9 층간 절연막(480) 상에 제1 스페이서 막을 형성한 후, 이방성 식각 공정을 통해 각 제7 및 제8 개구들(490, 495)의 저면에 형성된 부분을 제거하여 제1 스페이서(500)를 형성할 수 있으며, 이에 따라 제1 지지막(300)의 상면이 부분적으로 노출될 수 있다.
이후, 상기 노출된 제1 지지막(300) 부분 및 그 하부의 제1 희생막 구조물(290) 부분을 제거함으로써, 각 제7 및 제8 개구들(490, 495)을 하부로 확장할 수 있다. 이에 따라, 각 제7 및 제8 개구들(490, 495)은 CSP(240)의 상면을 노출시킬 수 있으며, 나아가 CSP(240)의 상부 일부까지도 관통할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(500)는 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 제1 희생막 구조물(290)이 부분적으로 제거될 때, 각 제7 및 제8 개구들(490, 495)의 측벽은 제1 스페이서(500)에 의해 커버되므로, 상기 몰드에 포함된 제1 절연 패턴들(315) 및 제4 희생 패턴들(325)은 제거되지 않을 수 있다.
도 24를 참조하면, 제7 및 제8 개구들(490, 495)를 통해 제1 희생막 구조물(290)을 예를 들어, 습식 식각 공정을 통해 제거할 수 있으며, 이에 따라 제1 갭(295)이 형성될 수 있다.
상기 습식 식각 공정은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용하여 수행될 수 있다. 예시적인 실시예들에 있어서, 기판(100)의 제2 영역(II) 상에서 각 제7 및 제8 개구들(490, 495)은 제1 지지막(300) 및 그 하부에 형성된 제1 희생막 구조물(290)을 관통하는 대신에, 지지 패턴(305)을 관통할 수 있으며, 이에 따라 기판(100)의 제2 영역(II) 상에서는 상기 습식 식각 공정에 의해 제1 희생막 구조물(290)이 제거되지 않을 수 있다.
제1 갭(295)이 형성됨에 따라서, 제1 지지막(300) 저면 및 CSP(240)의 상면이 노출될 수 있다. 또한, 제1 갭(295)에 의해 전하 저장 구조물(402)의 일부 측벽이 노출될 수 있으며, 노출된 전하 저장 구조물(402)의 측벽 역시 상기 습식 식각 공정 시 함께 제거되어 채널(412)의 외측벽이 노출될 수 있다. 이에 따라, 전하 저장 구조물(402)은 상기 몰드를 관통하여 채널(412)의 대부분의 외측벽을 커버하는 상부와, 채널(412)의 저면을 커버하며 CSP(240) 상부에 형성된 하부로 분리될 수 있다.
도 25를 참조하면, 제1 스페이서(500)를 제거하고, 각 제7 및 제8 개구들(490, 495)의 측벽 및 제1 갭(295) 내에 채널 연결층을 형성할 수 있으며, 이후 예를 들어, 에치 백 공정을 수행하여 각 제7 및 제8 개구들(490, 495) 내에 형성된 상기 채널 연결층 부분을 제거함으로써 제1 갭(295) 내에 채널 연결 패턴(510)을 형성할 수 있다.
채널 연결 패턴(510)이 형성됨에 따라서, 제3 방향(D3)으로 서로 이웃하는 제7 및 제8 개구들(490, 495) 사이에 형성된 채널들(412)이 서로 연결될 수 있다. 채널 연결 패턴(510)은 예를 들어, n형의 불순물이 도핑된 폴리실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다.
한편, 채널 연결 패턴(510) 내에는 에어 갭(515)이 형성될 수도 있다.
도 26을 참조하면, 제7 및 제8 개구들(490, 495)을 각각 채우는 제2 희생막 구조물들(550, 555)을 형성할 수 있다.
제2 및 제3 희생막 구조물들(550, 555)은 제7 및 제8 개구들(490, 495)의 측벽 및 이들에 의해 노출된 CSP(240) 상면에 식각 저지막 및 제2 스페이서 막을 순차적으로 형성하고, 상기 제2 스페이서 막 상에 제7 및 제8 개구들(490, 495)을 채우는 제5 희생막을 형성한 후, 제9 층간 절연막(480) 상면이 노출될 때까지 상기 제5 희생막, 상기 제2 스페이서 막 및 상기 식각 저지막을 평탄화함으로써 형성할 수 있다.
이때, 제2 희생막 구조물(550)은 순차적으로 적층된 제1 식각 저지 패턴(520), 제2 스페이서(530) 및 제5 희생 패턴(540)을 포함할 수 있고, 제3 희생막 구조물(555)은 순차적으로 적층된 제2 식각 저지 패턴(525), 제3 스페이서(535) 및 제6 희생 패턴(545)을 포함할 수 있다.
상기 식각 저지막은 제4 희생 패턴(325)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다. 한편, 상기 제2 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 제5 희생막은 예를 들어, 폴리실리콘 혹은 실리콘 산화물을 포함할 수 있다.
도 27 및 28을 참조하면, 제9 층간 절연막(480) 및 제2 및 제3 희생막 구조물들(550, 555) 상에 제2 지지막(560)을 형성하고, 이를 부분적으로 식각하여 제9 및 제10 개구들(570, 575)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제9 개구(570)는 제2 희생막 구조물(550)에 제1 방향(D1)을 따라 오버랩될 수 있다. 도면 상에서는 제9 개구(570)가 기판(100)의 제2 영역(II) 상에서는 제2 방향(D2)으로 끊임없이 연장되고, 기판(100)의 제1 영역(I) 상에서는 동일한 제2 희생막 구조물(550) 상에서 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 기판(100)의 제2 영역(II) 상에서도 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성될 수도 있다. 일 실시예에 있어서, 제9 개구(570)는 제2 희생막 구조물(550)보다 제3 방향(D3)으로의 폭이 더 클 수 있으나, 본 발명의 개념이 반드시 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제10 개구(575)는 제3 희생막 구조물(555)에 제1 방향(D1)을 따라 오버랩될 수 있다. 이에 따라, 제10 개구(575)는 기판(100)의 제2 영역(II) 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 제10 개구(575)는 기판(100)의 제1 영역(I) 상에서도 동일한 제3 희생막 구조물(555) 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 제10 개구(575)는 제3 희생막 구조물(555)보다 제3 방향(D3)으로의 폭이 더 클 수 있으나, 본 발명의 개념이 반드시 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제9 및 제10 개구들(570, 575)은 기판(100)의 제1 영역(I) 상에서 제2 방향(D2)을 따라 지그재그 형상으로 배치될 수 있다. 이때, 제9 및 제10 개구들(570, 575)은 제3 방향(D3)으로 서로 부분적으로 오버랩될 수 있다.
제2 지지막(560)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 29를 참조하면, 제9 및 제10 개구들(570, 575)을 통한 식각 공정을 수행하여 제2 및 제3 희생막 구조물들(550, 555)을 제거할 수 있으며, 이에 따라 제7 및 제8 개구들(490, 495)이 다시 형성될 수 있다.
전술한 바와 같이, 기판(100)의 제1 영역(I) 상에서는 각 제2 및 제3 희생막 구조물들(550, 555) 상에서 제9 및 제10 개구들(570, 575)이 이들을 전면적으로 노출시키지 않고 부분적으로 그 상면을 커버하므로, 상기 식각 공정을 통해 제7 및 제8 개구들(490, 495)이 다시 형성되더라도, 이들의 상면은 제2 지지막(560)에 의해 적어도 부분적으로 커버될 수 있다. 이에 따라, 상기 몰드가 제3 방향(D3)으로 기울어지거나 쓰러지는 것이 감소될 수 있다. 한편, 기판(100)의 제2 영역(II) 상에서는 제8 개구(495)가 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성되어 이들 사이에 상기 몰드가 잔류하며, 또한 상기 몰드를 관통하는 지지 구조물(464)이 존재하므로, 이들에 의해 상기 몰드가 제3 방향(D3)으로 기울어지거나 쓰러지는 것이 감소될 수 있다.
예시적인 실시예들에 있어서, 제2 및 제3 희생막 구조물들(550, 555)은 습식 식각 공정을 통해 제거될 수 있다.
이후, 제7 및 제8 개구들(490, 495)에 의해 노출되며 실리콘을 포함하는 막 구조물에 산화 공정을 수행하여 실리콘 산화물을 포함하는 보호막(580)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 산화 공정을 수행함에 따라서, 제7 및 제8 개구들(490, 495)에 의해 노출된 CSP(240)의 상면, 채널 연결 패턴(510)의 측벽, 제1 지지막(300)의 측벽 및 지지 패턴(305)의 측벽에 보호막(580)이 형성될 수 있다.
도 30 및 31을 참조하면, 제7 및 제8 개구들(490, 495)에 의해 노출된 제4 희생 패턴들(325)을 제거하여, 각 층에 형성된 제1 절연 패턴들(315) 사이에 제2 갭(590)을 형성할 수 있으며, 제2 갭(590)에 의해서 메모리 채널 구조물(462)에 포함된 전하 저장 구조물(402)의 외측벽 일부, 및 지지 구조물(464)에 포함된 더미 전하 저장 구조물(404)의 외측벽 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 인산(H3PO4) 혹은 황산(H2SO4)을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제4 희생 패턴들(325)을 제거할 수 있다.
상기 습식 식각 공정은 제7 및 제8 개구들(490, 495)을 통해 수행될 수 있으며, 제7 및 제8 개구들(490, 495)을 통해 양 방향으로 각각 유입되는 식각액에 의해서 이들 사이에 형성된 제4 희생 패턴(325) 부분이 모두 제거될 수 있다. 다만, 기판(100)의 제2 영역(II) 상에서 제7 개구들(490) 사이에 제8 개구(495)가 형성되지 않은 영역에서는 제7 개구(490)를 통해서 일 방향으로만 상기 식각액이 유입되므로, 제4 희생 패턴(325)이 모두 제거되지 않고 부분적으로 잔류할 수 있으며, 이를 제3 절연 패턴(327)으로 지칭하기로 한다. 또한, 제3 절연 패턴들(327)과 제1 방향(D1)으로 오버랩되는 제1 절연 패턴(315) 부분은 제2 절연 패턴(317)으로 지칭하기로 한다. 제1 방향(D1)을 따라 교대로 반복적으로 형성된 제2 및 제3 절연 패턴들(317, 327)은 함께 절연 패턴 구조물(600)을 형성할 수 있다.
즉, 절연 패턴 구조물(600)은 기판(100)의 제2 영역(II) 상에서 상기 몰드의 일부를 관통할 수 있으며, 상부에서 보았을 때 예를 들어, 직사각형, 타원형, 원형, 혹은 제2 방향(D2)으로 서로 대향하는 각 양 변들이 오목한 직사각형일 수 있다. 예시적인 실시예들에 있어서, 절연 패턴 구조물(600)은 상기 각 몰드들에서 제2 방향(D2)으로 상대적으로 큰 길이를 갖는 상기 제2 계단을 관통할 수 있다.
도 32 및 33을 참조하면, 제7 및 제8 개구들(490, 495)에 의해 노출된 전하 저장 구조물(402)의 외측벽 및 더미 전하 저장 구조물(404)의 외측벽, 제2 갭들(590)의 내벽, 제1 절연 패턴들(315)의 표면, 보호막(580)의 상면, 제9 층간 절연막(480)의 측벽 및 일부 상면, 및 제2 지지막(560)의 측벽 및 상면에 제2 블로킹 막(610)을 형성하고, 제2 블로킹 막(610) 상에 게이트 전극막을 형성할 수 있다.
상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다. 상기 게이트 배리어 막은 금속 질화물을 포함할 수 있으며, 상기 게이트 도전막은 금속을 포함할 수 있다. 제2 블로킹 막(610)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 각 제2 갭들(590) 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다. 결국, 순차적으로 적층된 제4 희생 패턴(325) 및 제1 절연 패턴(315)을 각 계단층으로 포함하는 계단 형상의 상기 몰드에서 제4 희생 패턴(325)이 상기 게이트 전극 및 그 상하면을 커버하는 제2 블로킹 막(610)으로 치환될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개의 층들에 적층되어 게이트 전극 구조물을 형성할 수 있다. 이때, 상기 게이트 전극 구조물은 상기 각 게이트 전극들을 계단층으로 하는 계단 형상을 가질 수 있다. 한편, 상기 각 게이트 전극들의 제2 방향(D2)으로의 말단 부분으로서 상부 게이트 전극들에 의해 제1 방향(D1)으로 오버랩되지 않는 부분, 즉 각 계단층들의 계단에 해당하는 부분은 패드로 지칭될 수 있다. 상기 게이트 전극 구조물은 제2 방향(D2)으로의 길이가 상대적으로 작은 제1 패드들과, 제2 방향(D2)으로의 길이가 상대적으로 큰 제2 패드들을 포함할 수 있으며, 상기 제1 및 제2 패드들의 개수에는 제한이 없다.
또한, 상기 게이트 전극 구조물은 제3 방향(D3)을 따라 복수 개로 형성될 수 있으며, 이들은 제7 개구들(490)에 의해 제3 방향(D3)으로 서로 이격될 수 있다. 전술한 바와 같이, 제8 개구들(495)은 제2 방향(D2)을 따라 상기 게이트 전극 구조물의 양단들까지 연장되지 않고 서로 이격되도록 복수 개로 형성되므로, 상기 게이트 전극 구조물은 제8 개구들(495)에 의해 제3 방향(D3)으로 서로 완전히 분리되지 않을 수 있다. 다만, 상기 게이트 전극 구조물에서 최하층에 형성된 게이트 전극의 경우는, 제8 개구들(495), 제1 분리 패턴(330) 및 절연 패턴 구조물(600)에 의해서 제3 방향(D3)으로 서로 분리될 수 있으며, 또한 상부 각 2개 층들에 형성된 게이트 전극의 경우는 제8 개구(495)에 의해서, 또한 제2 분리 패턴(470)에 의해서 제3 방향(D3)으로 각각 분리될 수 있다.
상기 게이트 전극 구조물은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(752, 754, 756)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(752)은 최하층에 형성되어 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제3 게이트 전극(756)은 최상층 및 그 하층에 형성되어 스트링 선택 라인(SSL) 역할을 수행할 수 있으며, 제2 게이트 전극(754)은 제1 및 제3 게이트 전극들(752, 754) 사이의 복수의 층들에 각각 형성되어 워드 라인 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제3 방향(D3)으로 서로 이웃하는 제7 개구들(490) 사이에 형성되어 제1 내지 제3 게이트 전극들(752, 754, 756), 전하 저장 구조물들(402) 및 채널들(412)을 포함하는 메모리 블록은 각 층 당 2개의 GSL들, 1개의 워드 라인, 및 4개의 SSL들을 포함할 수 있으며, 다만 본 발명의 개념은 이에 한정되지는 않는다.
도 34 내지 도 36을 참조하면, 제7 및 제9 개구들(490, 570)을 채우는 제3 분리 패턴(620), 및 제8 및 제10 개구들(495, 575)을 채우는 제4 분리 패턴(625)을 제2 블로킹 막(610) 상에 형성하고, 제2 지지막(560) 상면이 노출될 때까지 이들을 평탄화할 수 있다. 이에 따라, 제2 블로킹 막(610)은 제2 블로킹 패턴(615)으로 변환될 수 있다.
제3 및 제4 분리 패턴들(620, 625)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 37 및 도 38을 참조하면, 제2 지지막(560), 제7 내지 제9 층간 절연막들(340, 350, 480), 및 제1 절연 패턴(315)을 관통하는 제1 내지 제3 상부 콘택 플러그들(632, 634, 636)을 기판(100)의 제2 영역(II) 상에 형성할 수 있다.
제1 내지 제3 상부 콘택 플러그들(632, 634, 636)은 제1 내지 제3 게이트 전극들(752, 754, 756)의 패드들에 각각 접촉할 수 있다. 예시적인 실시예들에 있어서, 각 제1 내지 제3 상부 콘택 플러그들(632, 634, 636)은 상부에서 보았을 때, 상기 게이트 전극 구조물의 상기 각 제1 및 제2 패드들에 형성된 지지 구조물들(464)로 둘러싸인 영역 내에 형성될 수 있다. 예를 들어, 지지 구조물들(464)은 직사각형의 각 꼭지점들에 배치될 수 있으며, 각 제1 내지 제3 상부 콘택 플러그들(632, 634, 636)은 상기 직사각형의 내부에 형성될 수 있다.
도 37에는 각 제1 내지 제3 상부 콘택 플러그들(632, 634, 636)의 예시적인 레이아웃이 도시되어 있으나, 본 발명의 개념이 이에 한정되지 않을 수 있다. 각 제1 내지 제3 콘택 플러그들(632, 634, 636)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
도 39, 40a 및 40b를 참조하면, 제2 지지막(560) 및 제1 내지 제3 상부 콘택 플러그들(632, 634, 636) 상에 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제10 층간 절연막(640)을 형성한 후, 기판(100)의 제2 영역(II) 상에서 제7 내지 제10 층간 절연막들(340, 350, 480, 640), 제2 지지막(560), 절연 패턴 구조물(600), 제1 지지막(300), 제1 희생막 구조물(290), CSP(240) 및 제6 층간 절연막(170)의 상부를 관통하여 제8 하부 배선(222) 상면에 접촉하는 관통 비아(960)를 형성할 수 있다.
관통 비아(960)는 절연 패턴 구조물(600)이 형성된 영역 내에서 서로 이격되도록 복수 개로 형성될 수 있다. 도면 상에서는 각 영역에 형성된 6개의 관통 비아들(960)이 도시되어 있으나, 이는 예시적인 것이며 본 발명의 개념은 이에 한정되지 않는다.
또한, 관통 비아(960)는 상기 게이트 전극 구조물 내에 형성된 절연 패턴 구조물(600), CSP(240) 및 제6 층간 절연막(170)의 상부를 관통하는 대신에, CSP(240)의 외곽에 형성된 층간 절연막, 그 상부에 형성된 제7 내지 제10 층간 절연막들(340, 350, 480, 640) 및 제6 층간 절연막(170)의 상부를 관통하여 제8 하부 배선(222) 상면에 접촉하도록 형성될 수도 있다.
한편 관통 비아(960)의 측벽에는 예를 들어, 실리콘 산화물과 같은 산화물을 포함하는 제4 절연 패턴(650)이 형성될 수 있으며, 이에 따라 제1 지지막(300) 및 CSP(240)와 전기적으로 절연될 수 있다. 다만, 관통 비아(960)는 절연 패턴 구조물(600) 즉, 제2 및 제3 절연 패턴들(317, 327)을 관통하여 제1 내지 제3 게이트 전극들(752, 754, 756)과는 절연되므로, 제1 지지막(300) 및 CSP(240)의 측벽에 별도의 절연 패턴을 형성하는 경우, 제4 절연 패턴(650)은 형성되지 않을 수도 있다.
예시적인 실시예들에 있어서, 관통 비아(960)는 도 1 및 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 형성될 수 있다. 이에 따라, 관통 비아(960)는 제1 금속 패턴(955) 및 이의 측벽 및 저면을 커버하는 제1 배리어 패턴(945)을 포함할 수 있으며, 제1 금속 패턴(955) 상에는 제5 캐핑 패턴(970)이 추가적으로 형성될 수 있다. 한편, 관통 비아(960)는 큰 종횡비를 갖도록 형성되므로 그 내부에는 보이드(951)나 심(953)이 형성될 수 있으나, 이들 내에 잔류하는 소스 가스 및/또는 식각 가스는 제5 캐핑 패턴(970) 외부로 유출되지 않으므로 주변 구조물이 제거되지 않을 수 있으며, 나아가 관통 비아(960) 자체도 제5 캐핑 패턴(970)에 의해 보호되어 이후 공정들에 의해 제거되지 않을 수 있다.
도 41a 및 도 42 내지 도 44를 참조하면, 제10 층간 절연막(640), 제4 절연 패턴(650) 및 관통 비아(960) 상에 제11 층간 절연막(670)을 형성한 후, 제4 내지 제8 상부 콘택 플러그들(682, 684, 686, 688, 690)을 형성할 수 있다.
제4 내지 제6 상부 콘택 플러그들(682, 684, 686)은 제10 및 제11 층간 절연막들(640, 670)을 관통하여 제1 내지 제3 상부 콘택 플러그들(632, 634, 636) 상면에 각각 접촉할 수 있고, 제7 상부 콘택 플러그(688)는 제11 층간 절연막(670)을 관통하여 관통 비아(960)의 제1 금속 패턴(955) 상에 형성된 제5 캐핑 패턴(970) 상면에 접촉할 수 있으며, 제8 상부 콘택 플러그(690)는 제2 지지막(560) 및 제9 내지 제11 층간 절연막들(480, 640, 670)을 관통하여 제3 캐핑 패턴(452) 상면에 접촉할 수 있다.
이후, 제11 층간 절연막(670) 및 제4 내지 제8 상부 콘택 플러그들(682, 684, 686, 688, 690) 상에 제12 층간 절연막(700)을 형성한 후, 이를 관통하는 제1 내지 제5 상부 배선들(712, 714, 716, 718, 720)을 형성할 수 있다.
제1 내지 제5 상부 배선들(712, 714, 716, 718, 720)은 제4 내지 제8 상부 콘택 플러그들(682, 684, 686, 688, 690) 상면에 각각 접촉할 수 있다.
각 제11 및 제12 층간 절연막들(670, 700)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 각 제4 내지 제8 상부 콘택 플러그들(682, 684, 686, 688, 690) 및 제1 내지 제5 상부 배선들(712, 714, 716, 718, 720)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 제5 상부 배선(720)은 제3 방향(D3)으로 연장될 수 있으며, 제2 방향(D2)을 따라 복수 개로 형성되어 상기 반도체 장치의 비트 라인 역할을 수행할 수 있다. 이와는 달리, 제5 상부 배선(720) 상에 추가적으로 상부 비아 및 제6 상부 배선이 더 형성되어, 상기 제6 상부 배선이 상기 비트 라인 역할을 수행할 수도 있다.
한편, 제1 내지 제5 상부 배선들(712, 714, 716, 718, 720)은 기판(100)의 제2 영역(II) 상에서 설계의 필요에 따른 레이아웃으로 자유롭게 형성될 수 있다.
전술한 공정들을 통해 상기 반도체 장치를 완성할 수 있다. 전술한 바와 같이, 관통 비아(960)가 제8 하부 배선(222)과 제7 상부 콘택 플러그(688) 사이에서 높은 종횡비로 형성됨에 따라 내부에 보이드(951)나 심(953)이 발생할 수 있으며, 이들 내부에 소스 가스가 잔류하여 다른 원소와 결합함으로써 식각 가스가 생성될 수 있으나, 관통 비아(960) 상에 제5 캐핑 패턴(970)이 추가적으로 형성됨으로써, 상기 식각 가스의 외부 유출을 방지할 수 있으며, 후속 공정 시 관통 비아(960)가 손상되거나 유실되는 것을 방지할 수 있다.
한편 전술한 공정들을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
도 40 내지 도 44를 함께 참조하면, 상기 반도체 장치는 제1 영역(I) 및 이를 적어도 부분적으로 둘러싸는 제2 영역(II)을 포함하는 기판(100) 상에 형성된 하부 회로 패턴, 상기 하부 회로 패턴 상에 형성된 공통 소스 플레이트(CSP)(240), 제1 방향(D1)을 따라 CSP(240) 상에서 서로 이격되고 제2 방향(D2)으로 각각 연장된 게이트 전극들(752, 754, 756)을 포함하는 게이트 전극 구조물, 기판(100)의 제1 영역(I) 상에서 상기 게이트 전극 구조물을 관통하여 CSP(240)에 연결되는 메모리 채널 구조물(462), 기판(100)의 제2 영역(II) 상에서 상기 게이트 전극 구조물을 관통하여 CSP(240)에 연결되는 지지 구조물(464), 기판(100)의 제2 영역(II) 상에서 게이트 전극들(752, 754, 756)의 제2 방향(D2)으로의 말단 부분들 즉, 패드들의 상면에 각각 접촉하여 제1 방향(D1)으로 연장된 상부 콘택 플러그들(632, 634, 636), 및 기판(100)의 제2 영역(II) 상에서 상기 게이트 전극 구조물 내에 형성된 절연 패턴 구조물(600)을 관통하여 제1 방향(D1)으로 연장된 관통 비아 구조물을 포함할 수 있다.
예시적인 실시예들에 있어서, 메모리 채널 구조물(462)은 제1 방향(D1)으로 연장된 채널(412), 및 채널(412)의 외측벽을 감싸는 전하 저장 구조물(402)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 관통 비아 구조물은 제1 방향(D1)으로 연장되어 상기 하부 회로 패턴에 전기적으로 연결되며, 금속 패턴(955), 및 금속 패턴(955)의 측벽 및 저면을 커버하는 배리어 패턴(945)을 포함하는 관통 비아(960)와, 관통 비아(960)의 상면에 접촉하는 제3 캐핑 패턴(970)을 구비할 수 있으며, 제5 캐핑 패턴(970)의 가장자리 부분의 최하면은 가운데 부분의 최하면보다 높지 않을 수 있다.
한편, 도 41b를 참조하면, 각 제1 내지 제3 상부 콘택 플러그들(632, 634, 636) 역시 관통 비아(960)와 유사한 구조를 가질 수 있으며, 이들 상에는 각각 제6 내지 제8 캐핑 패턴들(972, 974, 976)이 형성될 수 있다.
즉, 각 제1 내지 제3 상부 콘택 플러그들(632, 634, 636) 역시 관통 비아(960)와 유사하게 큰 종횡비를 가질 수 있으므로, 내부에 보이드나 심이 형성될 수 있으며, 이들 내에 잔류하는 소스 가스 및/또는 식각 가스가 외부로 유출되어, 이후 공정들을 수행할 때 주변 구조물 및 나아가 각 제1 내지 제3 상부 콘택 플러그들(632, 634, 636) 자체가 제거되지 않도록 제6 내지 제8 캐핑 패턴들(972, 974, 976)을 추가적으로 형성할 수 있다.
이때, 제1 상부 콘택 플러그(632)는 제2 금속 패턴(632b) 및 이의 측벽 및 저면을 커버하는 제2 배리어 패턴(632a)을 포함할 수 있고, 제2 상부 콘택 플러그(634)는 제3 금속 패턴(634b) 및 이의 측벽 및 저면을 커버하는 제3 배리어 패턴(634a)을 포함할 수 있으며, 제3 상부 콘택 플러그(636)는 제4 금속 패턴(636b) 및 이의 측벽 및 저면을 커버하는 제4 배리어 패턴(636a)을 포함할 수 있다.
도 45는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도로서, 이는 도 39에 대응하는 평면도이다.
상기 반도체 장치는 GIDL 게이트 전극을 더 포함하는 것, 제2 분리 패턴(470)의 연장 길이, 및 제4 분리 패턴(625) 및 절연 패턴 구조물(600)의 레이아웃을 제외하고는 도 39 및 도 41 내지 도 44에 도시된 반도체 장치와 실질적으로 동일하거나 유사할 수 있다.
도 45를 참조하면, 각 게이트 전극 구조물은 제1 게이트 전극(752)의 아래 및 제3 게이트 전극(756)의 위에 각각 형성된 제4 게이트 전극(758)을 더 포함할 수 있으며, 또한, 제4 게이트 전극(758)의 패드 상에는 제9 상부 콘택 플러그(637)가 형성되어 이에 전기적 신호를 전달할 수 있다. 이때, 제4 게이트 전극(758)은 GIDL 현상을 이용하여 메모리 채널 구조물(462)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
일 실시예에 있어서, 제4 게이트 전극(758)은 제1 게이트 전극(752) 아래의 2개의 층들, 및 제3 게이트 전극(756) 위의 2개의 층들에 각각 형성될 수 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
도 45에는 제3 방향(D3)을 따라 배치된 2개의 메모리 블록들, 즉 제1 및 제2 메모리 블록들이 도시되어 있으며, 이들은 제3 분리 패턴(620)에 의해 서로 이격되어 있다.
예시적인 실시예들에 있어서, 상기 제1 메모리 블록에 포함된 게이트 전극 구조물의 상기 각 제2 패드들에는 제4 분리 패턴(625)이 상기 게이트 전극 구조물을 관통하여 상기 제1 패드들 영역에 형성된 제4 분리 패턴(625)들과 제2 방향(D2)으로 이격되도록 형성될 수 있으며, 상기 제2 메모리 블록에 포함된 게이트 전극 구조물의 상기 각 제2 패드들에는 절연 패턴 구조물(600) 및 이를 관통하여 제1 방향(D1)으로 연장되는 관통 비아(960)가 형성될 수 있다.
상기 제1 메모리 블록에는, 제3 방향(D3)으로 서로 이웃하는 2개의 제3 분리 패턴들(620) 사이에 제2 방향(D2)으로 서로 이격된 복수의 제4 분리 패턴들(625)을 각각 포함하는 2개의 제4 분리 패턴 열들이 제3 방향(D3)을 따라 서로 이격되도록 형성될 수 있으며, 또한 제3 방향(D3)으로 서로 이웃하는 상기 2개의 제4 분리 패턴 열들 사이 및 제3 방향(D3)으로 서로 이웃하는 제3 분리 패턴(620)과 상기 제4 분리 패턴 열 사이에 제2 방향(D2)으로 서로 이격된 복수의 제5 분리 패턴들(627)을 포함하는 제5 분리 패턴 열이 더 형성될 수 있다.
한편, 제2 분리 패턴(470)은 기판(100)의 제1 영역(I) 상에서 제2 방향(D2)으로 연장되되, 기판(100)의 제1 영역(I)에 인접한 제2 영역(II) 부분 상에도 형성될 수 있으며, 상기 제5 분리 패턴 열에서 기판(100)의 제1 영역(I)에 가장 가까운 곳에 형성되어 제8 층간 절연막(350) 및 상부 4개의 층들에 형성된 제3 및 제4 게이트 전극들(756, 758)을 관통하는 제5 분리 패턴(627)과 접촉할 수 있다. 이에 따라, 상부 4개의 층들에 형성된 제3 및 제4 게이트 전극들(756, 758)은 제2 분리 패턴(470) 및 제5 분리 패턴(627)에 의해서 제3 방향(D3)을 따라 서로 분리될 수 있다.
한편, 제2 방향(D2)으로 서로 이격된 제4 분리 패턴들(625) 사이의 영역에 제1 방향(D1)으로 오버랩되어 제1 게이트 전극(752)을 관통하는 제1 분리 패턴(330)이 형성되는 것과는 달리, 제2 방향(D2)으로 서로 이격된 제5 분리 패턴들(627) 사이의 영역에 제1 방향(D1)으로 오버랩되는 제1 게이트 전극(752) 부분에는 제1 분리 패턴(330)이 형성되지 않을 수 있다. 이에 따라, 제5 분리 패턴들(627)이 형성되는 위치에서는 제1 게이트 전극(752)이 제3 방향(D3)으로 서로 분리되지 않을 수 있다.
결국 상기 제1 메모리 블록은 각 층당 3개의 GSL들, 1개의 워드 라인, 및 6개의 SSL들을 포함할 수 있으며, 이는 상기 제2 메모리 블록도 마찬가지일 수 있다.
도 46은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 43에 대응하는 단면도이다. 상기 반도체 장치는 메모리 채널 구조물(462), 채널 연결 패턴(510), 제1 지지막(300), 지지 패턴(305) 및 보호막(580)을 제외하고는 도 39 및 도 41 내지 도 44에 도시된 반도체 장치와 실질적으로 동일하거나 유사할 수 있다.
메모리 채널 구조물(462)은 기판(100) 상에 형성된 제1 반도체 패턴(732)을 더 포함할 수 있으며, 제1 반도체 패턴(732) 상에 전하 저장 구조물(402), 채널(412), 제1 충전 패턴(442) 및 제3 캐핑 패턴(452)이 형성될 수 있다.
제1 반도체 패턴(732)은 예를 들어, 단결정 실리콘 혹은 폴리실리콘을 포함할 수 있다. 일 실시예에 있어서, 제1 반도체 패턴(732)의 상면은 제1 및 제2 게이트 전극들(752, 754) 사이에 형성된 제1 절연 패턴(315)의 하면 및 상면 사이의 높이에 위치할 수 있다. 전하 저장 구조물(402)은 제1 반도체 패턴(732) 상면에서 저면 가운데가 뚫린 컵 형상을 가질 수 있으며, 제1 반도체 패턴(732) 상면의 가장자리 부분에 접촉할 수 있다. 채널(412)은 제1 반도체 패턴(732) 상면에서 컵 형상을 가질 수 있으며, 제1 반도체 패턴(732) 상면의 가운데 부분에 접촉할 수 있다. 이에 따라, 채널(412)은 제1 반도체 패턴(732)을 통해 CSP(240)와 전기적으로 연결될 수 있다.
도시하지는 않았으나, 지지 구조물(464) 역시 기판(100) 상에 형성된 제2 반도체 패턴을 더 포함할 수 있으며, 상기 제2 반도체 패턴 상에 더미 전하 저장 구조물(404), 제2 충전 패턴(444) 및 제4 캐핑 패턴(454)이 형성될 수 있다.
한편, CSP(240)와 제1 게이트 전극(752) 사이에는 채널 연결 패턴(510), 제1 지지막(300) 및 지지 패턴(305)이 형성되지 않을 수 있으며, 또한 보호막(580) 역시 형성되지 않을 수 있다. 일 실시예에 있어서, 제1 및 제2 게이트 전극들(752, 754) 사이의 제1 절연 패턴(315)은 상층의 제1 절연 패턴들(315)보다 더 큰 두께를 가질 수 있다.
도 47은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 43에 대응하는 단면도이다. 상기 반도체 장치는 메모리 채널 구조물(462)의 형상을 제외하고는 도 39 및 도 41 내지 도 44에 도시된 반도체 장치와 실질적으로 동일하거나 유사할 수 있다.
상기 반도체 장치에 포함된 메모리 채널 구조물(462)은 순차적으로 적층된 하부 및 상부를 포함할 수 있으며, 상기 각 하부 및 상부는 제1 방향(D1)을 따라 위에서 아래로 갈수록 점차 감소하는 폭을 가질 수 있다. 예시적인 실시예들에 있어서, 메모리 채널 구조물(462)에서 상기 하부의 상면은 상기 상부의 저면보다 더 큰 폭을 가질 수 있다.
한편 도면 상에서는 메모리 채널 구조물(462)이 하부 및 상부의 2개 부분들을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 3개 이상의 부분들을 포함할 수도 있다. 이때, 상기 각 부분들은 위에서 아래로 갈수록 점차 감소하는 폭을 가질 수 있으며, 상대적으로 아래에 형성된 부분의 상면의 폭은 바로 위에 형성된 부분의 저면의 폭보다 더 클 수 있다.
도시하지는 않았으나, 지지 구조물(464) 역시 메모리 채널 구조물(462)과 유사한 형상을 가질 수 있다. 즉, 지지 구조물(464)은 제1 방향(D1)을 따라 순차적으로 적층된 2개 이상의 부분들을 포함할 수 있으며, 상기 각 부분들의 폭은 위에서 아래로 갈수록 점차 감소할 수 있다.
도 48은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로서, 도 43에 대응하는 단면도이다. 상기 반도체 장치는 도 39 및 도 41 내지 도 44에 도시된 반도체 장치에서 상부 구조물의 상하가 뒤집히고, 접합 구조물들을 더 포함하는 것을 제외하고는 상기 반도체 장치와 실질적으로 동일하거나 유사할 수 있다. 이때, 하부 회로 패턴은 도 10의 주변 회로 배선들(4110)에 대응하고, 상기 하부 회로 패턴을 포함하는 회로 구조물은 도 10의 제1 구조물(4100)에 대응할 수 있다.
예시적인 실시예들에 있어서, 제8 및 제9 하부 배선들(222, 226) 및 제6 층간 절연막(170) 상에는 순차적으로 적층된 제13 내지 제16 층간 절연막들(800, 820, 840, 860)이 형성될 수 있다. 또한, 제13 층간 절연막(800) 내에는 이를 관통하여 제8 하부 배선(222)에 접촉하는 제1 접합 패턴(도시되지 않음) 및 제9 하부 배선(226)에 접촉하는 제2 접합 패턴(810)이 형성될 수 있으며, 제14 층간 절연막(820) 내에는 이를 관통하여 상기 제1 접합 패턴에 접촉하는 제3 접합 패턴(도시되지 않음) 및 제2 접합 패턴(810)에 접촉하는 제4 접합 패턴(830)이 형성될 수 있다. 이때, 상기 제1 및 제3 접합 패턴들 및 제2 및 제4 접합 패턴들(810, 830)은 예를 들어, 구리, 알루미늄과 같은 금속을 포함할 수 있으며, 예를 들어 듀얼 다마신 공정에 의해 형성될 수 있다.
또한, 제15 층간 절연막(840) 내에는 이를 관통하여 상기 제3 접합 패턴에 접촉하는 제7 상부 배선(도시되지 않음) 및 제4 접합 패턴(830)에 접촉하는 제8 상부 배선(850)이 형성될 수 있으며, 제16 층간 절연막(860) 내에는 이를 관통하여 상기 제7 상부 배선에 접촉하는 제1 상부 비아(도시되지 않음) 및 제8 상부 배선(850)에 접촉하는 제2 상부 비아(870)가 형성될 수 있다.
자세히 도시하지는 않았으나, 제1 내지 제5 상부 배선들(712, 714, 716, 718, 720), 및 상기 제6 상부 배선들의 적어도 일부는 상기 제1 및 제3 접합 패턴들 및 제2 및 제4 접합 패턴들(810, 830)을 통해 상기 하부 회로 패턴과 전기적으로 연결될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 100: 기판 20, 30, 80, 90: 제1 내지 제4 층간 절연막
25, 95: 하부, 상부 배선 35, 87: 제1, 제4 개구
40: 배리어 막 45: 배리어 패턴
50: 금속막 51, 951: 보이드
53, 953: 심 55: 금속 패턴
60: 관통 비아 70, 75: 제1, 제2 캐핑 패턴
85: 상부 비아 101: 액티브 영역
102, 103, 106, 107: 제1 내지 제4 불순물 영역
110: 소자 분리 패턴
122, 126: 제1 및 제2 하부 게이트 절연 패턴
132, 136: 제1 및 제2 하부 게이트 전극
142, 146: 제1 및 제2 하부 게이트 구조물
150, 170, 340, 350, 480, 640, 670, 700, 800, 820, 840, 860: 제5 내지 제16 층간 절연막
162, 163, 164, 168, 169: 제1 내지 제5 하부 콘택 플러그
182, 183, 184, 188, 189, 202, 206, 222, 226: 제1 내지 제9 하부 배선
192, 196, 212, 216: 제1 내지 제4 하부 비아
240: CSP
260, 270, 280, 320: 제1 내지 제4 희생막
290, 550, 555: 제1 내지 제3 희생막 구조물
300, 560: 제1, 제2 지지막 302: 제5 개구
310: 절연막
315, 317, 327, 650: 제1 내지 제4 절연 패턴
325, 540, 545: 제4 내지 제6 희생 패턴
330, 470, 620, 625, 627: 제1 내지 제5 분리 패턴
360: 채널 홀 365: 더미 채널 홀
372, 615: 제1, 제2 블로킹 패턴 374: 더미 블로킹 패턴
382: 전하 저장 패턴 384: 더미 전하 저장 패턴
392: 터널 절연 패턴 394: 더미 터널 절연 패턴
402: 전하 저장 구조물 404: 더미 전하 저장 구조물
410: 채널막 412: 채널
414: 더미 채널 420: 마스크
442, 444: 제1, 제2 충전 패턴
452, 454, 970, 972, 974, 976: 제5 내지 제8 캐핑 패턴
462: 메모리 채널 구조물
464: 더미 메모리 채널 구조물, 지지 구조물
490, 495, 570, 575: 제7 내지 제10 개구
500, 530, 535: 제1 내지 제3 스페이서
510: 채널 연결 패턴 520, 525: 제1, 제2 식각 저지 패턴
580: 보호막 600: 절연 패턴 구조물
610: 제2 블로킹 막
632, 634, 636, 682, 684, 686, 688, 690, 637: 제1 내지 제9 상부 콘택 플러그
712, 714, 716, 718, 720: 제1 내지 제5 상부 배선
732: 제1 반도체 패턴
752, 754, 756, 758: 제1 내지 제4 게이트 전극
810, 830: 제1 및 제2 접합 패턴 850: 제8 상부 배선
870: 제2 상부 비아

Claims (20)

  1. 기판 상에 형성되어, 상기 기판의 상면에 수직한 수직 방향으로 연장된 금속 패턴; 및
    상기 금속 패턴의 측벽 및 저면을 커버하는 배리어 패턴을 포함하는 관통 비아; 및
    상기 관통 비아 상면에 접촉하는 캐핑 패턴을 구비하며,
    상기 캐핑 패턴의 가장자리 부분의 최하면은 상기 캐핑 패턴의 가운데 부분의 최하면보다 높지 않은 관통 비아 구조물.
  2. 제1항에 있어서, 상기 캐핑 패턴은 상기 금속 패턴 상면에만 형성되어 상기 배리어 패턴의 상면에는 접촉하지 않는 관통 비아 구조물.
  3. 제2항에 있어서, 상기 캐핑 패턴의 상면은 상기 배리어 패턴의 최상면보다 높은 관통 비아 구조물.
  4. 제2항에 있어서, 상기 캐핑 패턴의 하면은 상기 배리어 패턴의 최상면보다 낮은 관통 비아 구조물.
  5. 제2항에 있어서, 상기 캐핑 패턴은 상기 금속 패턴이 포함하는 금속과 실리콘 질화물의 화합물 혹은 상기 금속의 실리사이드를 포함하는 관통 비아 구조물.
  6. 제5항에 있어서, 상기 금속 패턴은 텅스텐을 포함하며, 상기 캐핑 패턴은 텅스텐 실리콘 질화물 혹은 텅스텐 실리사이드를 포함하는 관통 비아 구조물.
  7. 제2항에 있어서, 상기 캐핑 패턴은 제1 캐핑 패턴이며,
    상기 배리어 패턴 최상면에 접촉하는 제2 캐핑 패턴을 더 포함하는 관통 비아 구조물.
  8. 제7항에 있어서, 상기 배리어 패턴은 금속 질화물을 포함하며,
    상기 제2 캐핑 패턴은 상기 배리어 패턴에 포함된 금속과 실리콘 질화물의 화합물을 포함하는 관통 비아 구조물.
  9. 제8항에 있어서, 상기 배리어 패턴은 티타늄 질화물을 포함하며,
    상기 제2 캐핑 패턴은 티타늄 실리콘 질화물을 포함하는 관통 비아 구조물.
  10. 제1항에 있어서, 상기 캐핑 패턴에 접촉하는 상부 비아를 더 포함하는 관통 비아 구조물.
  11. 제10항에 있어서, 상기 상부 비아는 상기 캐핑 패턴을 관통하여 상기 금속 패턴에 접촉하는 관통 비아 구조물.
  12. 제10항에 있어서, 상기 상부 비아는 상기 캐핑 패턴의 상부를 관통하여, 그 하면이 상기 캐핑 패턴의 최상면보다 낮은 관통 비아 구조물.
  13. 제1항에 있어서, 상기 금속 패턴의 내부에는 보이드가 형성된 관통 비아 구조물.
  14. 제1항에 있어서, 상기 캐핑 패턴의 하면은 일정한 높이를 갖는 관통 비아 구조물.
  15. 기판 상에 형성된 층간 절연막;
    상기 층간 절연막을 관통하여 상기 기판의 상면에 수직한 수직 방향으로 연장되며, 제1 금속을 포함하는 금속 패턴; 및
    상기 금속 패턴의 측벽 및 저면을 커버하며, 제2 금속의 질화물을 포함하는 배리어 패턴을 포함하는 관통 비아; 및
    상기 금속 패턴의 상면에 접촉하며, 상기 제1 금속과 실리콘 질화물의 화합물 혹은 상기 제1 금속의 실리사이드를 포함하는 제1 캐핑 패턴을 구비하며,
    상기 금속 패턴의 내부에는 보이드가 형성되고,
    상기 제1 캐핑 패턴의 가장자리 부분의 최하면은 상기 제1 캐핑 패턴의 가운데 부분의 최하면보다 높지 않은 관통 비아 구조물.
  16. 제15항에 있어서, 상기 캐핑 패턴의 상면은 상기 배리어 패턴의 최상면보다 높고, 상기 캐핑 패턴의 하면은 상기 배리어 패턴의 최상면보다 낮은 관통 비아 구조물.
  17. 제15항에 있어서, 상기 배리어 패턴 최상면에 접촉하며, 상기 제2 금속과 실리콘 질화물의 화합물을 포함하는 제2 캐핑 패턴을 더 구비하는 관통 비아 구조물.
  18. 기판 상에 형성된 하부 회로 패턴;
    상기 하부 회로 패턴 상에 형성된 공통 소스 플레이트(CSP);
    상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 CSP 상에서 상기 게이트 전극 구조물을 관통하여 상기 CSP에 연결되며,
    상기 제1 방향으로 연장된 채널; 및
    상기 채널의 외측벽을 감싸는 전하 저장 구조물을 포함하는 메모리 채널 구조물; 및
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 하부 회로 패턴에 전기적으로 연결되고,
    금속 패턴; 및
    상기 금속 패턴의 측벽 및 저면을 커버하는 배리어 패턴을 포함하는 관통 비아; 및
    상기 관통 비아 상면에 접촉하는 캐핑 패턴을 구비하며,
    상기 캐핑 패턴의 가장자리 부분의 최하면은 상기 캐핑 패턴의 가운데 부분의 최하면보다 높지 않은 관통 비아 구조물을 포함하는 반도체 장치.
  19. 제18항에 있어서, 상기 관통 비아는 상기 게이트 전극 구조물 및 상기 CSP를 관통하여 상기 하부 회로 패턴에 접촉하는 반도체 장치.
  20. 기판 상에 형성된 하부 회로 패턴;
    상기 하부 회로 패턴 상에 형성된 공통 소스 플레이트(CSP);
    상기 기판의 상면에 수직한 제1 방향을 따라 상기 CSP 상에서 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 포함하는 게이트 전극 구조물; 및
    상기 CSP 상에서 상기 게이트 전극 구조물을 관통하여 상기 CSP에 연결되며,
    상기 제1 방향으로 연장된 채널; 및
    상기 채널의 외측벽을 감싸는 전하 저장 구조물을 포함하는 메모리 채널 구조물을 구비하는 메모리 셀 구조물;
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 하부 회로 패턴에 전기적으로 연결되고,
    금속 패턴; 및
    상기 금속 패턴의 측벽 및 저면을 커버하는 배리어 패턴을 포함하는 관통 비아; 및
    상기 관통 비아 상면에 접촉하는 캐핑 패턴을 구비하며,
    상기 캐핑 패턴의 가장자리 부분의 최하면은 상기 캐핑 패턴의 가운데 부분의 최하면보다 높지 않은 관통 비아 구조물; 및
    상기 하부 회로 패턴과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치; 및
    상기 입출력 패드를 통해 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하는 대용량 데이터 저장 시스템
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